特許 6299390 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6299390

(24)【登録日】2018年3月9日

(45)【発行日】2018年3月28日

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 21/336 20060101AFI20180319BHJP

   H01L 29/78 20060101ALI20180319BHJP

【ＦＩ】

   H01L29/78 301J

   H01L29/78 301D

【請求項の数】4

【全頁数】16

(21)【出願番号】特願2014-92131(P2014-92131)

(22)【出願日】2014年4月25日

(65)【公開番号】特開2015-211140(P2015-211140A)

(43)【公開日】2015年11月24日

【審査請求日】2017年3月13日

(73)【特許権者】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】100104190

【弁理士】

【氏名又は名称】酒井 昭徳

(72)【発明者】

【氏名】豊田 善昭

(72)【発明者】

【氏名】片倉 英明

【審査官】 市川 武宜

(56)【参考文献】

【文献】 特開２００１−０５３１５２（ＪＰ，Ａ）

【文献】 実開平０４−０８７６６０（ＪＰ，Ｕ）

【文献】 特開２０１２−２５６６３３（ＪＰ，Ａ）

【文献】 特開２００３−１６８７９６（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／７８

(57)【特許請求の範囲】

【請求項1】

第１導電型の半導体基板の表面層に選択的に設けられた第２導電型の第１半導体領域と、
前記第１半導体領域の内部に選択的に設けられた第１導電型の第２半導体領域と、
前記第１半導体領域の内部に、前記第２半導体領域と離して選択的に設けられた第１導電型の第３半導体領域と、
前記第１半導体領域の内部に、前記第３半導体領域を覆うように設けられ、かつ前記第１半導体領域の、前記第２半導体領域と前記第３半導体領域とに挟まれた部分に延在して前記第２半導体領域に接する、前記第２半導体領域および前記第３半導体領域よりも不純物濃度の低い第１導電型の第４半導体領域と、
前記第４半導体領域の、前記第２半導体領域と前記第３半導体領域とに挟まれた部分の表面層に選択的に設けられた局部絶縁膜と、
前記第４半導体領域の、前記局部絶縁膜と前記第２半導体領域とに挟まれた部分の表面上にゲート絶縁膜を介して設けられたゲート電極と、
前記第４半導体領域の、前記局部絶縁膜よりも前記第２半導体領域側の部分に設けられ、前記第２半導体領域に接する、前記第４半導体領域よりも不純物濃度の低い第１導電型の第５半導体領域と、
前記第２半導体領域に接する第１電極と、
前記第３半導体領域に接する第２電極と、
を備えることを特徴とする半導体装置。

【請求項2】

前記第５半導体領域は、前記局部絶縁膜と離して配置されていることを特徴とする請求項１に記載の半導体装置。

【請求項3】

前記半導体基板には、前記第１半導体領域、前記第２半導体領域、前記第３半導体領域、前記第４半導体領域、前記第５半導体領域、前記局部絶縁膜、前記ゲート絶縁膜および前記ゲート電極を有する半導体素子が複数設けられており、
複数の前記半導体素子は、それぞれ前記局部絶縁膜と前記第５半導体領域との間の距離が異なることを特徴とする請求項１または２に記載の半導体装置。

【請求項4】

前記第４半導体領域の、前記局部絶縁膜と前記第２半導体領域とに挟まれた部分の深さは、前記第４半導体領域の、残余の部分の深さよりも浅いことを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は、半導体装置に関する。

【背景技術】

【0002】

従来、絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）は、設計条件によって、ゲート電圧が０Ｖのときにオフ状態にあるエンハンスメント型（ノーマリオフ型）、および、ゲート電圧が０Ｖのときにオン状態にあるデプレッション型（ノーマリオン型）の動作モードを実現可能であることが公知である。以下に、従来のエンハンスメント型ＭＯＳＦＥＴおよびデプレッション型ＭＯＳＦＥＴの構造について説明する。

【0003】

まず、従来のエンハンスメント型ＭＯＳＦＥＴの構造について、横型の中耐圧（例えば８０Ｖ程度）エンハンスメント型ｎチャネルＭＯＳＦＥＴを例に説明する。図１６は、従来のエンハンスメント型ＭＯＳＦＥＴの構造を示す断面図である。図１６に示すエンハンスメント型ＭＯＳＦＥＴ（以下、第１従来例とする）において、ｎ型半導体基板１０１の表面層には、ｐ型ウエル領域１０２が選択的に設けられている。ｐ型ウエル領域１０２の内部には、ｎ⁺型ソース領域１０３、ｐ⁺型コンタクト領域１０４およびｎ⁺型ドレイン領域１０５がそれぞれ選択的に設けられている。

【0004】

また、ｐ型ウエル領域１０２の内部には、ｎ⁺型ドレイン領域１０５の下側（基板内部側）の面全体を覆うようにｎ型オフセット拡散領域１０６が設けられている。ｎ型オフセット拡散領域１０６の、ｎ⁺型ドレイン領域１０５とｐ型ウエル領域１０２とに挟まれた部分の表面上には、酸化膜（ＳｉＯ₂）からなる絶縁層１０７が設けられている。ｐ型ウエル領域１０２の、ｎ⁺型ソース領域１０３とｎ型オフセット拡散領域１０６とに挟まれた部分の表面上には、ゲート絶縁膜１０８を介してゲート電極１０９が設けられている。

【0005】

ゲート電極１０９の、ｎ⁺型ドレイン領域１０５側の端部は、絶縁層１０７上に延在している。絶縁層１０７によってｎ⁺型ドレイン領域１０５とゲート電極１０９とを分離し、ｎ⁺型ドレイン領域１０５とゲート電極１０９との距離を大きくすることで、ゲート電極１０９の位置をｎ⁺型ソース領域１０３側に片寄らせたオフセットゲート構造が構成されている。オフセットゲート構造とすることにより、ゲート電極１０９の、ｎ⁺型ドレイン領域１０５側端部での電界集中を防止している。

【0006】

一方、デプレッション型ＭＯＳＦＥＴは、上述したようにゲート電圧が０Ｖのときにオン状態にあり、ゲート電圧が０Ｖのときでもドレイン・ソース間にほぼ一定のドレイン電流（飽和電流）を流すことができる。このため、単体で集積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）の基準定電流源を構成することができるなど、回路構成の簡素化に有用である。また、中耐圧デプレッション型ＭＯＳＦＥＴは、電源電圧の高いＩＣに用いることができるため、回路設計の自由度が高い。

【0007】

従来のデプレッション型ＭＯＳＦＥＴの構造について、例えば横型の中耐圧デプレッション型ｎチャネルＭＯＳＦＥＴを例に説明する。図１７は、従来のデプレッション型ＭＯＳＦＥＴの構造を示す断面図である。図１７に示すデプレッション型ＭＯＳＦＥＴ（以下、第２従来例とする）は、第１従来例のｎ型オフセット拡散領域（図１７では符号１１６で示す）をほぼ活性領域全体に延在させて、ｎ型オフセット拡散領域１１６を介してｎ⁺型ドレイン領域１０５とｎ⁺型ソース領域１０３とが接する構造とすることでデプレッション型としている（例えば、下記非特許文献１参照。）。活性領域とは、オン状態のときに電流が流れる領域である。

【0008】

また、従来のデプレッション型ＭＯＳＦＥＴの別の一例の構造について説明する。図１８，１９は、従来のデプレッション型ＭＯＳＦＥＴの構造の別の一例を示す断面図である。図１８に示すデプレッション型ＭＯＳＦＥＴ（以下、第３従来例とする）が第２従来例と異なる点は、微細化を図るために、絶縁層１０７に代えて、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）などのＬＯＣＯＳ膜１１７によってｎ⁺型ドレイン領域１０５とゲート電極１０９とを分離している点である。

【0009】

図１９に示すデプレッション型ＭＯＳＦＥＴ（以下、第４従来例とする）が第２従来例と異なる点は、ｎ型オフセット拡散領域１１６を活性領域全体に延在させるのに代えて、ｐ型ウエル領域１０２の、ｎ⁺型ソース領域１０３とｎ型オフセット拡散領域１０６とに挟まれた部分にｎ型拡散領域１３６が設けられている点である。活性領域の、ゲート電極１０９の直下の部分（ゲート絶縁膜１０８を介してゲート電極１０９に対向する部分）のｎ型不純物濃度を最適化することができるため、電流特性を改善させることができる（例えば、下記非特許文献２参照。）。

【先行技術文献】

【非特許文献】

【0010】

【非特許文献1】木内 伸、外２名、自動車用スマートＭＯＳＦＥＴ、富士時報、富士電機株式会社、２００３年、第７６巻、第１０号、ｐ．６０６−６１１

【非特許文献2】ワイ・トヨダ（Ｙ．Ｔｏｙｏｄａ）、外４名、６０Ｖ−クラス パワー ＩＣ テクノロジー フォア アン インテリジェント パワー スイッチ ウィズ アン インテグレイティッド トレンチ ＭＯＳＦＥＴ（６０Ｖ−Ｃｌａｓｓ Ｐｏｗｅｒ ＩＣ Ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ ａｎ Ｉｎｔｅｌｌｉｇｅｎｔ Ｐｏｗｅｒ Ｓｗｉｔｃｈ ｗｉｔｈ ａｎ Ｉｎｔｅｇｒａｔｅｄ Ｔｒｅｎｃｈ ＭＯＳＦＥＴ）、プロシーディングス オブ ザ ２５ｔｈ インターナショナル シンポジウム オン パワー セミコンダクター デバイシズ アンド ＩＣｓ：ＩＳＰＳＤ（Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ Ｔｈｅ ２５ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ａｎｄ ＩＣｓ：ＩＳＰＳＤ）、２０１３年５月、ｐ．１４７−１５０

【発明の概要】

【発明が解決しようとする課題】

【0011】

しかしながら、上記第２〜４従来例では、ＩＣの基準定電流源とする場合、ＩＣの特性を調整するために飽和電流量（電流能力）を変更するための設計変更が必要な場合があるが、次の問題が生じる。上記第２従来例では、ｎ型オフセット拡散領域１１６の不純物濃度を変更して飽和電流量を調整する場合、ｎ型オフセット拡散領域１１６の、ゲート電極１０９の直下の部分（ゲート絶縁膜１０８を介してゲート電極１０９に対向する部分）の不純物濃度は最適値となるが、ｎ型オフセット拡散領域１１６の、ｎ⁺型ドレイン領域１０５付近の不純物濃度が最適な濃度からずれるため、耐圧特性を維持することができない。すなわち、耐圧特性を維持し、かつ十分な飽和電流量を確保するためのｎ型オフセット拡散領域１０６の不純物濃度調整の自由度が低い。

【0012】

上記第３従来例では、上記第２従来例と同様に、ｎ型オフセット拡散領域１２６の不純物濃度を変更して飽和電流量を調整する場合、耐圧特性を維持することができない。すなわち、上記第３従来例においてもｎ型オフセット拡散領域１２６の不純物濃度調整の自由度が低い。また、上記第３従来例では、ＬＯＣＯＳ膜１１７を形成するための熱酸化処理により、シリコン部のｐ型不純物がＬＯＣＯＳ膜１１７に吸い出され、ＬＯＣＯＳ膜１１７との界面付近においてシリコン部のｐ型不純物濃度が低くなる。一方、ｎ型不純物はパイルアップにより再分布し、ＬＯＣＯＳ膜１１７との界面付近においてシリコン部のｎ型不純物濃度が高くなる。このため、ｎ型オフセット拡散領域１２６の、ＬＯＣＯＳ膜１１７の直下の部分（ＬＯＣＯＳ膜１１７に対向する部分）の正味の不純物濃度が高くなってしまう。上記の現象を考慮してｎ型オフセット拡散領域１２６の不純物濃度を最適化することで、耐圧特性を維持することができるが、この場合、ｎ型オフセット拡散領域１２６の、ゲート電極１０９の直下の部分の不純物濃度が低くなり、この部分の拡散深さが他の部分よりも浅くなるため、十分な飽和電流量を確保することができない。

【0013】

上記第４従来例では、ｎ型オフセット拡散領域１０６およびｎ型拡散領域１３６によって、ＬＯＣＯＳ膜１１７およびゲート電極１０９の直下の部分におけるシリコン部のｎ型不純物濃度をそれぞれ最適化可能である。このため、十分な飽和電流量を確保することができるが、ｎ型オフセット拡散領域１０６とｎ型拡散領域１３６とが重なる部分１３６ａのｎ型不純物濃度が高くなり、耐圧が低下する虞がある。したがって、ｎ型拡散領域１３６の不純物濃度範囲の上限値が制限される。

【0014】

この発明は、上述した従来技術による問題点を解消するため、耐圧特性を維持して所定の電流能力を確保することができ、かつ微細化を図ることができる半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0015】

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の半導体基板の表面層に、第２導電型の第１半導体領域が選択的に設けられている。前記第１半導体領域の内部に、第１導電型の第２半導体領域が選択的に設けられている。前記第１半導体領域の内部に、前記第２半導体領域と離して第１導電型の第３半導体領域が選択的に設けられている。前記第１半導体領域の内部に、前記第３半導体領域を覆うように第１導電型の第４半導体領域が設けられている。前記第４半導体領域は、前記第１半導体領域の、前記第２半導体領域と前記第３半導体領域とに挟まれた部分に延在して前記第２半導体領域に接する。前記第４半導体領域の不純物濃度は、前記第２半導体領域および前記第３半導体領域よりも低い。前記第４半導体領域の、前記第２半導体領域と前記第３半導体領域とに挟まれた部分の表面層に局部絶縁膜が選択的に設けられている。前記第４半導体領域の、前記局部絶縁膜と前記第２半導体領域とに挟まれた部分の表面上にゲート絶縁膜を介して設けられたゲート電極が設けられている。前記第４半導体領域の、前記局部絶縁膜よりも前記第２半導体領域側の部分に、第１導電型の第５半導体領域が設けられている。前記第５半導体領域は、前記第２半導体領域に接する。前記第５半導体領域の不純物濃度は、前記第４半導体領域よりも低い。前記第２半導体領域に接する第１電極が設けられている。前記第３半導体領域に接する第２電極が設けられている。

【0016】

また、この発明にかかる半導体装置は、上述した発明において、前記第５半導体領域は、前記局部絶縁膜と離して配置されていることを特徴とする。

【0017】

また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板には、前記第１半導体領域、前記第２半導体領域、前記第３半導体領域、前記第４半導体領域、前記第５半導体領域、前記局部絶縁膜、前記ゲート絶縁膜および前記ゲート電極を有する半導体素子が複数設けられている。複数の前記半導体素子は、それぞれ前記局部絶縁膜と前記第５半導体領域との間の距離が異なることを特徴とする。

【0018】

また、この発明にかかる半導体装置は、上述した発明において、前記第４半導体領域の、前記局部絶縁膜と前記第２半導体領域とに挟まれた部分の深さは、前記第４半導体領域の、残余の部分の深さよりも浅いことを特徴とする。

【0019】

上述した発明によれば、局部絶縁膜からなるオフセットゲート構造を構成して微細化を図るとともに、第２半導体領域および第３半導体領域に接する第４半導体領域の、ゲート電極の直下の部分（ゲート絶縁膜を介してゲート電極に対向する部分）に設けた第５半導体領域により、第４半導体領域の、ゲート電極の直下の部分の不純物濃度を補完して最適化することができる。第５半導体領域は、第４半導体領域の、ゲート電極の直下の部分に設けるため、第４半導体領域によって実現される耐圧特性に悪影響を及ぼすことはない。このため、飽和電流量調整の自由度が高くなる。

【発明の効果】

【0020】

本発明にかかる半導体装置によれば、耐圧特性を維持して所定の電流能力を確保することができ、かつ微細化を図ることができるという効果を奏する。

【図面の簡単な説明】

【0021】

【図1】実施の形態にかかる半導体装置の構造を示す断面図である。

【図2A】図１の切断線Ａ−Ａ’における不純物濃度分布を示す特性図である。

【図2B】図１のＬＯＣＯＳ膜の直下の部分の正味の不純物濃度分布を示す特性図である。

【図3】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。

【図4】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。

【図5】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。

【図6】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。

【図7】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。

【図8】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。

【図9】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。

【図10】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。

【図11】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。

【図12】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。

【図13】実施の形態にかかる半導体装置を用いて構成された回路の一例を示す説明図である。

【図14】実施の形態にかかる半導体装置を用いて構成された回路の一例を示す説明図である。

【図15】実施の形態にかかる半導体装置の飽和電流量を示す特性図である。

【図16】従来のエンハンスメント型ＭＯＳＦＥＴの構造を示す断面図である。

【図17】従来のデプレッション型ＭＯＳＦＥＴの構造を示す断面図である。

【図18】従来のデプレッション型ＭＯＳＦＥＴの構造の別の一例を示す断面図である。

【図19】従来のデプレッション型ＭＯＳＦＥＴの構造の別の一例を示す断面図である。

【発明を実施するための形態】

【0022】

以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

【0023】

（実施の形態）
実施の形態にかかる半導体装置の構造について、横型の中耐圧（例えば８０Ｖ程度）デプレッション型ｎチャネルＭＯＳＦＥＴを例に説明する。図１は、実施の形態にかかる半導体装置の構造を示す断面図である。図２Ａは、図１の切断線Ａ−Ａ’における不純物濃度分布を示す特性図である。図２Ｂは、図１のＬＯＣＯＳ膜の直下の部分の正味の不純物濃度分布を示す特性図である。図１に示す実施の形態にかかる半導体装置１０において、ｎ型半導体基板（半導体チップ）１の表面層には、ｐ型ウエル領域（第１半導体領域）２が選択的に設けられている。ｐ型ウエル領域２の内部には、基板表面に露出されるように、ｎ⁺型ソース領域（第２半導体領域）３、ｐ⁺型コンタクト領域４およびｎ⁺型ドレイン領域（第３半導体領域）５がそれぞれ選択的に設けられている。ｎ⁺型ソース領域３およびｐ⁺型コンタクト領域４は互いに接する。

【0024】

ｎ⁺型ドレイン領域５は、ｎ⁺型ソース領域３の、ｐ⁺型コンタクト領域４側に対して反対側に、ｎ⁺型ソース領域３から離れて配置されている。また、ｐ型ウエル領域２の内部には、ｎ⁺型ドレイン領域５の下側（基板内部側）の面全体を覆うように第１ｎ型オフセット拡散領域（第４半導体領域）６が設けられている。すなわち、第１ｎ型オフセット拡散領域６は、ｎ⁺型ドレイン領域５の下側の面全体を覆うように、ｎ⁺型ドレイン領域５とｐ型ウエル領域２との間に設けられている。第１ｎ型オフセット拡散領域６の基板表面からの拡散深さは、ｐ型ウエル領域２の基板表面からの拡散深さよりも浅い。第１ｎ型オフセット拡散領域６を設けることで、第１ｎ型オフセット拡散領域６の不純物濃度に応じた高耐圧が実現される。

【0025】

また、第１ｎ型オフセット拡散領域６は、ｎ⁺型ソース領域３側に向かって後述するゲート電極９の直下の部分（ゲート絶縁膜８を介してゲート電極９に対向する部分）まで延在し（ほぼ活性領域全体に延在）、ｎ⁺型ソース領域３に接する。このようにｎ⁺型ソース領域３およびｎ⁺型ドレイン領域５に接する第１ｎ型オフセット拡散領域６をチャネルとするデプレッション型のＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造が構成されている。第１ｎ型オフセット拡散領域６は、ｎ⁺型ソース領域３の下側の面全体を覆っていてもよいし、ｐ⁺型コンタクト領域４とｐ型ウエル領域２とが所定箇所で一部接するようにｐ⁺型コンタクト領域４の下側の面を覆っていてもよい。

【0026】

第１ｎ型オフセット拡散領域６の、ゲート電極９の直下の部分は、第１ｎ型オフセット拡散領域６の、後述するＬＯＣＯＳ膜（局部絶縁膜）７の直下の部分（ＬＯＣＯＳ膜７に対向する部分）よりも不純物濃度が低い。また、第１ｎ型オフセット拡散領域６の、ゲート電極９の直下の部分の基板表面（ゲート電極９と第１ｎ型オフセット拡散領域６との界面）からの拡散深さ（すなわち第１ｎ型オフセット拡散領域６の、ＬＯＣＯＳ膜７とｎ⁺型ソース領域３とに挟まれた部分の深さ）は、第１ｎ型オフセット拡散領域６の、ＬＯＣＯＳ膜７側の部分の基板表面（ｎ⁺型ドレイン領域５とドレイン電極１４との界面）からの拡散深さよりも浅い。その理由は、次の通りである。

【0027】

ＬＯＣＯＳ膜７となる酸化膜（ＳｉＯ₂膜）が第１ｎ型オフセット拡散領域６の表面層に形成される過程において、シリコン部の不純物が再分布され、シリコン部のｐ型不純物がＬＯＣＯＳ膜７に吸い出される。これにより、ＬＯＣＯＳ膜７との界面付近のシリコン部のｐ型不純物濃度が低くなる。一方、ｎ型不純物はパイルアップにより再分布し、ＬＯＣＯＳ膜７との界面付近においてシリコン部のｎ型不純物濃度が高くなる。このため、第１ｎ型オフセット拡散領域６の、ＬＯＣＯＳ膜７の直下の部分の正味のｎ型不純物濃度が高くなり、図２Ｂに示すように、第１ｎ型オフセット拡散領域６の、ＬＯＣＯＳ膜７の直下の部分の拡散深さ（ＬＯＣＯＳ膜７と第１ｎ型オフセット拡散領域６との界面から基板主面に垂直な方向の深さ）ｄ１も深くなる。このような第１ｎ型オフセット拡散領域６の拡散深さおよび正味の不純物濃度の変化は、パイルアップによるｎ型不純物の再分布の影響よりも、ｐ型不純物のＬＯＣＯＳ膜７への吸い出しによる影響のほうが大きい。すなわち、第１ｎ型オフセット拡散領域６の、ＬＯＣＯＳ膜７の直下の部分の拡散深さｄ１が深くなるのは、ＬＯＣＯＳ膜７形成前後のｐ型不純物の低下量Ｄｐによる影響が大きく、ＬＯＣＯＳ膜７形成前後のｎ型不純物の上昇量Ｄｎによる影響は小さい。一方、第１ｎ型オフセット拡散領域６の、ゲート電極９の直下の部分では、パイルアップによるｎ型不純物の再分布およびｐ型不純物のＬＯＣＯＳ膜７への吸い出しはほぼ生じないため、ｎ型不純物濃度およびｐ型不純物濃度ともにＬＯＣＯＳ膜７形成後もＬＯＣＯＳ膜７形成前の状態が維持され、その拡散深さはＬＯＣＯＳ膜７形成前の拡散深さｄ３と同等になる。

【0028】

特に限定しないが、例えば実施の形態にかかる半導体装置が耐圧８０Ｖクラスである場合には、第１ｎ型オフセット拡散領域６およびｐ型ウエル領域２の不純物濃度は次の値をとる（図２Ａ）。第１ｎ型オフセット拡散領域６の、ＬＯＣＯＳ膜７の直下の部分の不純物濃度のピーク値は、例えば２×１０¹⁷／ｃｍ³以上３×１０¹⁷／ｃｍ³以下程度であってもよい。ｐ型ウエル領域２の、ＬＯＣＯＳ膜７の直下の部分の不純物濃度のピーク値は、例えば２×１０¹⁶／ｃｍ³以上３×１０¹⁶／ｃｍ³以下程度であってもよい。第１ｎ型オフセット拡散領域６の、ＬＯＣＯＳ膜７の直下の部分の拡散深さｄ１は、例えば０．５μｍ以上０．９μｍ以下程度であってもよい。ｐ型ウエル領域２の、ＬＯＣＯＳ膜７の直下の部分の拡散深さ（ｐ型ウエル領域２の、ＬＯＣＯＳ膜７と第１ｎ型オフセット拡散領域６との界面から基板主面に垂直な方向の深さ）ｄ２は、例えば３μｍ以上４μｍ以下程度であってもよい。なお、ｎ⁺型ドレイン領域５上にはＬＯＣＯＳ膜７が設けられていないため、第１ｎ型オフセット拡散領域６の、ｎ⁺型ドレイン領域５の直下の部分（ｎ⁺型ドレイン領域５に対向する部分）の基板表面からの拡散深さは、第１ｎ型オフセット拡散領域６の、ＬＯＣＯＳ膜７側の他の部分の基板表面からの拡散深さよりも若干浅くなる。

【0029】

第１ｎ型オフセット拡散領域６の、ｎ⁺型ドレイン領域５とｎ⁺型ソース領域３とに挟まれた部分には、第１ｎ型オフセット拡散領域６の表面層を熱酸化させてなるＬＯＣＯＳ膜７が局部的に設けられている。第１ｎ型オフセット拡散領域６の、ｎ⁺型ソース領域３とＬＯＣＯＳ膜７とに挟まれた部分の表面上には、ゲート絶縁膜８を介してゲート電極９が設けられている。ゲート電極９の、ｎ⁺型ドレイン領域５側の端部は、ＬＯＣＯＳ膜７上に延在している。ＬＯＣＯＳ膜７によってｎ⁺型ドレイン領域５とゲート電極９とを分離し、ｎ⁺型ドレイン領域５とゲート電極９との距離を大きくすることで、ゲート電極９の位置をｎ⁺型ソース領域３側に片寄らせたオフセットゲート構造が構成されている。

【0030】

このようにオフセットゲート構造とすることにより、ゲート電極９の、ドレイン領域５側端部に電界が集中することを防止することができ、耐圧を向上させることができる。またＬＯＣＯＳ膜７によってはオフセットゲート構造を形成することで、第１，２従来例（図１６，１７）のように基板上に設けた絶縁層によってオフセットゲート構造を形成する場合よりも微細化を図ることができる。ＬＯＣＯＳ膜７は、ｎ⁺型ドレイン領域５よりも外側およびｐ⁺型コンタクト領域４よりも外側にもそれぞれ設けられ、オフセットゲート構造と図示省略する他の素子とを電気的に分離している。

【0031】

第１ｎ型オフセット拡散領域６の内部には、ＬＯＣＯＳ膜７よりもｎ⁺型ソース領域側の部分（すなわちゲート電極９の直下の部分）に、第２ｎ^-型オフセット拡散領域（第５半導体領域）１６が選択的に設けられている。第２ｎ^-型オフセット拡散領域１６は、ｎ⁺型ソース領域３に接する。第２ｎ^-型オフセット拡散領域１６は、ｎ⁺型ソース領域３の下側の面全体を覆っていてもよいし、ｐ⁺型コンタクト領域４とｐ型ウエル領域２とが所定箇所で一部接するようにｐ⁺型コンタクト領域４の下側の面を覆っていてもよい。第２ｎ^-型オフセット拡散領域１６の深さは、設計条件に合わせて種々変更可能であり、第１ｎ型オフセット拡散領域６の深さよりも浅くてもよいし深くてもよい。

【0032】

第２ｎ^-型オフセット拡散領域１６は、上述したｐ型不純物の吸い出しおよびパイルアップによるｎ型不純物の再分布を考慮してｎ型オフセット拡散領域６の不純物濃度が設定されることで不足する、第１ｎ型オフセット拡散領域６の、ゲート電極９の直下の部分の不純物濃度を補完して最適化する機能を有する。すなわち、第２ｎ^-型オフセット拡散領域１６を設けることで、第１ｎ型オフセット拡散領域６の、ゲート電極９の直下の部分の不純物濃度を高くすることができ、所定の飽和電流量を得ることができる。第２ｎ^-型オフセット拡散領域１６の不純物濃度は、第１ｎ型オフセット拡散領域６の、ＬＯＣＯＳ膜７の直下の部分の不純物濃度よりも低い。このため、第１ｎ型オフセット拡散領域６の、ゲート電極９の直下の部分のｎ型不純物濃度を第２ｎ^-型オフセット拡散領域１６によって補完しても、この部分のｎ型不純物濃度が高くなりすぎることはなく、耐圧特性や電流特性に悪影響を及ぼすことはない。

【0033】

また、第２ｎ^-型オフセット拡散領域１６は、第２ｎ^-型オフセット拡散領域１６とｎ⁺型ドレイン領域５との間に配置されたＬＯＣＯＳ膜７から離れて配置されるのが好ましい。その理由は、次の通りである。ｐ型ウエル領域２の、ＬＯＣＯＳ膜７の直下の部分の不純物濃度は、上述したようにｐ型不純物の吸い出しにより低くなっている。このため、ＬＯＣＯＳ膜７の直下の部分においてｎ型不純物濃度が高くなりすぎると、ｎ型領域（ｎ型半導体基板１の裏面側のｎ型領域として残る部分）と第１ｎ^-型オフセット領域６とに挟まれたｐ型ウエル領域２の実効幅が減少し、両ｎ型領域間のパンチスルーが生じやすくなる。第２ｎ^-型オフセット拡散領域１６をＬＯＣＯＳ膜７から離れて配置することで、第１ｎ^-型オフセット領域６の、ＬＯＣＯＳ膜７の直下の部分の不純物濃度が高くなりすぎることを防止し、ｐ型ウエル領域２がパンチスルーすることを防止することができるからである。

【0034】

第２ｎ^-型オフセット拡散領域１６とｎ⁺型ドレイン領域５との間に配置されたＬＯＣＯＳ膜７から、第２ｎ^-型オフセット拡散領域１６の、ｎ⁺型ドレイン領域５側の端部までの距離（以下、第２ｎ^-型オフセット拡散領域１６とＬＯＣＯＳ膜７との間の距離とする）ｘは、設計条件に合わせて種々変更可能である。第２ｎ^-型オフセット拡散領域１６とＬＯＣＯＳ膜７との間の距離ｘを調整することにより、第２ｎ^-型オフセット拡散領域１６の不純物濃度を変えずに、飽和電流量を調整することができる。具体的には、第２ｎ^-型オフセット拡散領域１６とＬＯＣＯＳ膜７との間の距離ｘを広げるほど、飽和電流量を小さくすることができる。

【0035】

層間絶縁膜１１は、ゲート電極９を覆うようにｎ型半導体基板１の表面に設けられている。ソース電極（第１電極）１２は、深さ方向に層間絶縁膜１１を貫通するコンタクトホール１３を介してｎ⁺型ソース領域３およびｐ⁺型コンタクト領域４に接し、層間絶縁膜１１によってゲート電極９と電気的に絶縁されている。ドレイン電極（第２電極）１４は、深さ方向に層間絶縁膜１１を貫通するコンタクトホール１５を介してｎ⁺型ドレイン領域５に接する。上述した構成部以外の素子構造は図示省略するがｎ型半導体基板１の表面はパッシベーション保護膜で保護されている。また、ｎ型半導体基板１上には、ソースパッドやゲートパッドなどの電極パッドを含む一般的な配線構造が構成されている。

【0036】

次に、実施の形態にかかる半導体装置１０の製造方法について説明する。図３〜１２は、実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。まず、図３に示すように、フォトリソグラフィにより、ｎ型半導体基板（半導体ウエハ）１の表面に、ｐ型ウエル領域２の形成領域に対応する部分が露出するイオン注入用マスク２１を形成する。次に、イオン注入用マスク２１をマスクとしてｎ型不純物をイオン注入２２することにより、ｎ型半導体基板１の表面層にｐ型ウエル領域２を選択的に形成する。次に、図４に示すように、イオン注入用マスク２１を除去した後、熱処理により、ｐ型ウエル領域２を拡散させる。

【0037】

次に、図５に示すように、フォトリソグラフィにより、ｎ型半導体基板１の表面に、第１ｎ型オフセット拡散領域６の形成領域に対応する部分が露出するイオン注入用マスク２３を形成する。次に、イオン注入用マスク２３をマスクとしてｎ型不純物をイオン注入２４することにより、ｐ型ウエル領域２の内部に第１ｎ型オフセット拡散領域６を選択的に形成する。次に、図６に示すように、イオン注入用マスク２３を除去した後、フォトリソグラフィにより、ｎ型半導体基板１の表面に、第２ｎ^-型オフセット拡散領域１６の形成領域に対応する部分が露出するイオン注入用マスク２５を形成する。

【0038】

次に、イオン注入用マスク２５をマスクとしてｎ型不純物をイオン注入２６することにより、第１ｎ型オフセット拡散領域６の内部に第２ｎ^-型オフセット拡散領域１６を選択的に形成する。次に、図７に示すように、イオン注入用マスク２５を除去した後、第１ｎ型オフセット拡散領域６および第２ｎ^-型オフセット拡散領域１６を拡散させる。次に、図８に示すように、ｎ型半導体基板１の表面に、シリコン酸化膜２７ａおよびシリコン窒化膜（ＳｉＮ膜）２７ｂを順に堆積する。次に、フォトリソグラフィおよびエッチングによりシリコン酸化膜２７ａおよびシリコン窒化膜２７ｂをパターニングし、ＬＯＣＯＳ膜７の形成領域に対応する部分を露出させる。

【0039】

次に、図９に示すように、シリコン酸化膜２７ａおよびシリコン窒化膜２７ｂの残部をマスク（以下、選択酸化用マスクとする）２７とするＬＯＣＯＳ技術により、選択酸化用マスク２７の開口部に露出するシリコン部を熱酸化してＬＯＣＯＳ膜７となる酸化膜（ＳｉＯ₂膜）を局部的に形成する。このＬＯＣＯＳ膜７を形成するための熱酸化時、上述したｐ型不純物の吸い出しおよびパイルアップによるｎ型不純物の再分布によって、ＬＯＣＯＳ膜７との界面付近においてシリコン部のｐ型不純物濃度が低くなり、第１ｎ型オフセット拡散領域６の、ＬＯＣＯＳ膜７の直下の部分の正味の不純物濃度が高くなる。これによって、第１ｎ型オフセット拡散領域６の、ＬＯＣＯＳ膜７側の部分の基板表面からの拡散深さは、第１ｎ型オフセット拡散領域６の、ゲート電極９の直下の部分の基板表面からの拡散深さよりも深くなる。

【0040】

次に、選択酸化用マスク２７（シリコン窒化膜２７ｂ、およびその下地のシリコン酸化膜２７ａ）を除去した後、図１０に示すように、ＬＯＣＯＳ膜７間に露出するシリコン部を熱酸化し、酸化膜（ＳｉＯ₂）からなるゲート絶縁膜８を形成する。次に、ＬＯＣＯＳ膜７およびゲート絶縁膜８上に、ゲート電極９となるポリシリコン（ｐｏｌｙ−Ｓｉ）層を形成する。次に、図１１に示すように、フォトリソグラフィおよびエッチングによりポリシリコン層をパターニングし、ポリシリコン層の、第２ｎ^-型オフセット拡散領域１６上から第１ｎ型オフセット拡散領域６上にわたる部分をゲート電極９として残す。

【0041】

次に、エッチングによりｎ⁺型ソース領域３、ｐ⁺型コンタクト領域４およびｎ⁺型ドレイン領域５の形成領域に対応する部分を露出させる。次に、図１２に示すように、フォトリソグラフィにより、ｎ型半導体基板１の表面に、ｐ⁺型コンタクト領域４の形成領域に対応する部分が露出するイオン注入用マスク２８を形成する。次に、イオン注入用マスク２８をマスクとしてｐ型不純物をイオン注入２９することにより、ｐ型ウエル領域２の内部にｐ⁺型コンタクト領域４を選択的に形成する。

【0042】

次に、イオン注入用マスク２８を除去した後、フォトリソグラフィにより、ｎ型半導体基板１の表面に、ｎ⁺型ソース領域３およびｎ⁺型ドレイン領域５の形成領域に対応する部分が露出するイオン注入用マスク（不図示）を形成する。次に、このイオン注入用マスクをマスクとしてｎ型不純物をイオン注入することにより、ｐ型ウエル領域２の内部にｎ⁺型ソース領域３を選択的に形成するとともに、第１ｎ型オフセット拡散領域６の内部にｎ⁺型ドレイン領域５を選択的に形成する。

【0043】

次に、ｎ⁺型ソース領域３およびｎ⁺型ドレイン領域５の形成に用いたイオン注入用マスクを除去した後、ｎ⁺型ソース領域３、ｐ⁺型コンタクト領域４およびｎ⁺型ドレイン領域５を活性化させる。次に、一般的な方法により、ｎ型半導体基板１の表面に、層間絶縁膜１１、ソース電極１２、ドレイン電極１４、および図示省略するパッシベーション保護膜など残りの素子構造を形成する。その後、一般的な配線工程を行うことにより、図１に示す中耐圧デプレッション型ｎチャネルＭＯＳＦＥＴが完成する。

【0044】

次に、実施の形態にかかる半導体装置（以下、デプレッション型ｎチャネルＭＯＳＦＥＴとする）１０を用いて構成された回路の一例について説明する。図１３，１４は、実施の形態にかかる半導体装置を用いて構成された回路の一例を示す説明図である。図１３，１４には、（ａ）に回路図を示し、（ｂ）に（ａ）の回路の入出力信号波形を示す。図１３に示すように、実施の形態にかかるデプレッション型ｎチャネルＭＯＳＦＥＴ１０を用いて、例えばインバータ回路を構成してもよい。図１３に示すインバータ回路は、接地電位の接地端子ＧＮＤと電源電圧が印加される電源端子Ｖｃｃとの間に、デプレッション型ｎチャネルＭＯＳＦＥＴ１０とエンハンスメント型ｎチャネルＭＯＳＦＥＴ３１とが直列に接続され、入力端子ＩＮから入力されたパルス信号の位相を反転させて出力端子ＯＵＴから出力する。

【0045】

具体的には、エンハンスメント型ｎチャネルＭＯＳＦＥＴ３１のゲートは、入力端子ＩＮに接続されている。エンハンスメント型ｎチャネルＭＯＳＦＥＴ３１のソースおよびベースは、接地端子ＧＮＤに接続されている。エンハンスメント型ｎチャネルＭＯＳＦＥＴ３１のドレインは、デプレッション型ｎチャネルＭＯＳＦＥＴ１０のソースに接続されている。エンハンスメント型ｎチャネルＭＯＳＦＥＴ３１のドレインとデプレッション型ｎチャネルＭＯＳＦＥＴ１０のソースとの接続点は、出力端子ＯＵＴに接続されている。デプレッション型ｎチャネルＭＯＳＦＥＴ１０のゲート（ゲート電極９）およびベース（ｎ型半導体基板１）は、デプレッション型ｎチャネルＭＯＳＦＥＴ１０のソースに接続されている。デプレッション型ｎチャネルＭＯＳＦＥＴ１０のドレインは、電源端子Ｖｃｃに接続されている。

【0046】

また、図１４に示すように、実施の形態にかかるデプレッション型ｎチャネルＭＯＳＦＥＴ１０を用いて、例えばフィルタを構成してもよい。図１４に示すフィルタは、コンデンサ３２に電流を充電する際に、デプレッション型ｎチャネルＭＯＳＦＥＴ１０によってコンデンサ３２への充電電流（飽和電流量）を低減させて充電時間を調整する。具体的には、デプレッション型ｎチャネルＭＯＳＦＥＴ１０のドレインは、入力端子ＩＮに接続されている。デプレッション型ｎチャネルＭＯＳＦＥＴ１０のゲートおよびベースは、デプレッション型ｎチャネルＭＯＳＦＥＴ１０のソースに接続されている。デプレッション型ｎチャネルＭＯＳＦＥＴ１０のソースは出力端子ＯＵＴに接続されている。コンデンサ３２の一端はデプレッション型ｎチャネルＭＯＳＦＥＴ１０のドレインに接続され、他端は接地端子ＧＮＤに接続されている。

【0047】

次に、第２ｎ^-型オフセット拡散領域１６とＬＯＣＯＳ膜７との間の距離ｘと、飽和電流量との関係について説明する。図１５は、実施の形態にかかる半導体装置の飽和電流量を示す特性図である。まず、上述した実施の形態にかかる半導体装置の製造方法にしたがい、第２ｎ^-型オフセット拡散領域１６とＬＯＣＯＳ膜７との間の距離ｘの異なる複数の試料（以下、実施例とする）を作製した。実施例において、ｐ型ウエル領域２を形成するためのイオン注入２２のドーズ量を１．２×１０¹³／ｃｍ²とした。第１ｎ型オフセット拡散領域６を形成するためのイオン注入２４のドーズ量を４．０×１０¹²／ｃｍ²とした。第２ｎ^-型オフセット拡散領域１６を形成するためのイオン注入２６のドーズ量を１．０×１０¹²／ｃｍ²とした。

【0048】

また、第１ｎ型オフセット拡散領域６の、ＬＯＣＯＳ膜７の直下の部分の拡散深さｄ１を０．５μｍとした。ｐ型ウエル領域２の、ＬＯＣＯＳ膜７の直下の部分の拡散深さｄ２を４．０μｍとした。第１ｎ型オフセット拡散領域６の、ＬＯＣＯＳ膜７側の部分よりも基板表面からの拡散深さの浅いゲート電極９の直下の部分のｎ⁺型ドレイン領域５側の端部から、ｎ⁺型ソース領域３のｎ⁺型ドレイン領域５側の端部までの距離を２５μｍとした。そして、これら各実施例の飽和電流量をそれぞれ測定し、第２ｎ^-型オフセット拡散領域１６とＬＯＣＯＳ膜７との間の距離ｘと、飽和電流量との関係について検証した結果を図１５に示す。

【0049】

図１５において、第２ｎ^-型オフセット拡散領域１６とＬＯＣＯＳ膜７との間の距離ｘが０μｍとは、ｎ⁺型ドレイン領域５とｎ⁺型ソース領域３との間に設けられたＬＯＣＯＳ膜７のｎ⁺型ソース領域３側の端部位置を示している。図１５横軸の始点（ｘ＝０）および当該距離ｘは、第２ｎ^-型オフセット拡散領域１６を形成する際のイオン注入用マスク２５の開口部の、ｎ⁺型ドレイン領域５側の端部と、ＬＯＣＯＳ膜７を形成する際のシリコン窒化膜２７の開口部の、ｎ⁺型ソース領域３側の端部とを基準に算出している。図１５に示す結果より、第２ｎ^-型オフセット拡散領域１６とＬＯＣＯＳ膜７との間の距離ｘが広くなるほど、飽和電流量が小さくなることが確認された（丸枠で囲む部分）。

【0050】

したがって、本発明を適用したデプレッション型ＭＯＳＦＥＴの電流能力を変更する場合に、第２ｎ^-型オフセット拡散領域１６とＬＯＣＯＳ膜７との間の距離ｘを変更することで、第１ｎ型オフセット拡散領域６および第２ｎ^-型オフセット拡散領域１６の不純物濃度を変更せずに、大きな設計変更を伴うことなく飽和電流量を調整することができる。例えば、第２ｎ^-型オフセット拡散領域１６とＬＯＣＯＳ膜７との間の距離ｘを変更して飽和電流量を調整することで、チャネル長Ｌおよびチャネル幅Ｗを最小寸法とすることができるため、チャネル長Ｌおよびチャネル幅Ｗを調整して飽和電流量を変更する場合よりも微細化を図ることができる。チャネル長Ｌとは、ｎ⁺型ソース領域３とｎ⁺型ドレイン領域５との間の最短距離である。チャネル幅Ｗとは、チャネル長Ｌに直交する方向のチャネルの幅である。チャネル長Ｌおよびチャネル幅Ｗを調整するとは、チャネル長Ｌに対するチャネル幅Ｗの比を大きくすることで飽和電流量を増大させること、および、チャネル長Ｌを伸ばしてチャネル長Ｌに対するチャネル幅Ｗの比を小さくすることで飽和電流量を低減させることである。

【0051】

また、本発明を適用したデプレッション型ＭＯＳＦＥＴは、単体で基準定電流源を構成可能である。例えば１つの半導体チップ上に電流能力の異なる複数の基準定電流源を配置したＩＣを作製（製造）する場合、第２ｎ^-型オフセット拡散領域１６とＬＯＣＯＳ膜７との間の距離ｘが異なる複数のデプレッション型ＭＯＳＦＥＴを配置すればよく、デプレッション型ＭＯＳＦＥＴの素子構造を変える必要がないため、レイアウト設計が容易となる。また、第２ｎ^-型オフセット拡散領域１６を形成するためのマスクを変えることで、第２ｎ^-型オフセット拡散領域１６とＬＯＣＯＳ膜７との間の距離ｘを容易に変更することができるため、設計変更に伴う製造工程やレイアウトの大幅な変更は生じない。また、本発明を適用したデプレッション型ＭＯＳＦＥＴは、例えば回路を流れる電流の放電時間を調整するなど、電流密度を調整するための抵抗体として用いることができる。例えば電流密度を低減させる場合、本発明を適用したデプレッション型ＭＯＳＦＥＴを抵抗体として用いることで、一般的な電気抵抗用材料からなる抵抗体を用いる場合よりも高抵抗でかつ小型の抵抗体を構成することができる。このように、本発明を適用して１つの半導体チップ上に、第２ｎ^-型オフセット拡散領域１６とＬＯＣＯＳ膜７との間の距離ｘの異なる複数のデプレッション型ＭＯＳＦＥＴを配置することで、それぞれ飽和電流量（電流能力）の異なるデプレッション型ＭＯＳＦＥＴで構成されたインバータ（図１３）やフィルタ（図１４）、基準定電流源、抵抗体などを備えたＩＣを作製することができる。

【0052】

以上、説明したように、実施の形態によれば、ＬＯＣＯＳからなるオフセットゲート構造を構成し、かつｎ⁺型ソース領域およびｎ⁺型ドレイン領域に接する第１ｎ型オフセット拡散領域の、ゲート電極の直下の部分（ゲート絶縁膜を介してゲート電極に対向する部分）に所定の不純物濃度で第２ｎ^-型オフセット拡散領域を設けることにより、第１ｎ型オフセット拡散領域の、ゲート電極の直下の部分の不純物濃度を補完して最適化することができる。第２ｎ^-型オフセット拡散領域は、第１ｎ型オフセット拡散領域の、ゲート電極の直下の部分に設けるため、第１ｎ型オフセット拡散領域によって実現される耐圧特性に悪影響を及ぼすことはない。このため、第２ｎ^-型オフセット拡散領域の不純物濃度の調整（飽和電流量の調整）の自由度が高くなる。

【0053】

また、実施の形態によれば、第１ｎ型オフセット拡散領域の内部に第２ｎ^-型オフセット拡散領域を設けるため、第２ｎ^-型オフセット拡散領域の不純物濃度を高くする必要がなく、第１ｎ型オフセット拡散領域と第２ｎ^-型オフセット拡散領域とが重なり合う部分においてｎ型不純物濃度が過度に高濃度化することを防止することができる。また、実施の形態によれば、第２ｎ^-型オフセット拡散領域とＬＯＣＯＳ膜との間の距離を種々変更することにより飽和電流量が変化するため、第２ｎ^-型オフセット拡散領域の不純物濃度および位置（ＬＯＣＯＳ膜との間の距離）を調整することによって飽和電流量の調整が可能である。

【0054】

これらのことから、実施の形態によれば、ＬＯＣＯＳ技術によって微細化を図るとともに、第１ｎ型オフセット拡散領域によって実現される高耐圧を維持したまま、飽和電流量の高いデプレッション型ＭＯＳＦＥＴを実現することができる。また、第１ｎ型オフセット拡散領域および第２ｎ^-型オフセット拡散領域のｎ型不純物濃度調整の自由度が高く、飽和電流量を容易に調整することができる。また、第２ｎ^-型オフセット拡散領域とＬＯＣＯＳ膜との間の距離を調整することで、第１ｎ型オフセット拡散領域および第２ｎ^-型オフセット拡散領域のｎ型不純物濃度調整や、素子サイズを変えることなく飽和電流量（電流能力）を調整することができるため、回路特性を容易に調整することができる。

【0055】

以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、上述した実施の形態において、たとえば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、上述した実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。

【産業上の利用可能性】

【0056】

以上のように、本発明にかかる半導体装置は、産業用や自動車用のインテリジェント・パワースイッチ（ＩＰＳ：Ｉｎｔｅｌｌｉｇｅｎｔ Ｐｏｗｅｒ Ｓｗｉｔｃｈ）などに使用されるパワー半導体装置に有用である。

【符号の説明】

【0057】

１ ｎ型半導体基板
２ ｐ型ウエル領域
３ ｎ⁺型ソース領域
４ ｐ⁺型コンタクト領域
５ ｎ⁺型ドレイン領域
６ 第１ｎ型オフセット拡散領域
７ ＬＯＣＯＳ膜
８ ゲート絶縁膜
９ ゲート電極
１０ 半導体装置（デプレッション型ｎチャネルＭＯＳＦＥＴ）
１１ 層間絶縁膜
１２ ソース電極
１３、１５ コンタクトホール
１４ ドレイン電極
１６ 第２ｎ^-型オフセット拡散領域
３１ エンハンスメント型ｎチャネルＭＯＳＦＥＴ
３２ コンデンサ
ＧＮＤ 接地端子
ＩＮ 入力端子
ＯＵＴ 出力端子
Ｖｃｃ 電源端子
ｘ 第２ｎ^-型オフセット拡散領域１６とＬＯＣＯＳ膜７との間の距離

【図1】

【図2A】

【図2B】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】