特許 6301561 半導体装置およびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B1)

(11)【特許番号】6301561

(24)【登録日】2018年3月9日

(45)【発行日】2018年3月28日

(54)【発明の名称】半導体装置およびその製造方法

(51)【国際特許分類】

   H01L 21/329 20060101AFI20180319BHJP

   H01L 29/866 20060101ALI20180319BHJP

   H01L 29/78 20060101ALI20180319BHJP

   H01L 21/336 20060101ALI20180319BHJP

   H01L 29/739 20060101ALI20180319BHJP

   H01L 27/06 20060101ALI20180319BHJP

   H01L 21/822 20060101ALI20180319BHJP

   H01L 27/04 20060101ALI20180319BHJP

【ＦＩ】

   H01L29/90 D

   H01L29/78 657C

   H01L29/78 658A

   H01L29/78 655C

   H01L27/06 311B

   H01L27/04 H

【請求項の数】17

【全頁数】18

(21)【出願番号】特願2017-532198(P2017-532198)

(86)(22)【出願日】2016年9月13日

(86)【国際出願番号】JP2016076989

【審査請求日】2017年6月15日

(73)【特許権者】

【識別番号】000002037

【氏名又は名称】新電元工業株式会社

(74)【代理人】

【識別番号】100137523

【弁理士】

【氏名又は名称】出口 智也

(74)【代理人】

【識別番号】100091982

【弁理士】

【氏名又は名称】永井 浩之

(74)【代理人】

【識別番号】100091487

【弁理士】

【氏名又は名称】中村 行孝

(74)【代理人】

【識別番号】100082991

【弁理士】

【氏名又は名称】佐藤 泰和

(74)【代理人】

【識別番号】100105153

【弁理士】

【氏名又は名称】朝倉 悟

(74)【代理人】

【識別番号】100152205

【弁理士】

【氏名又は名称】吉田 昌司

(72)【発明者】

【氏名】小谷 涼平

(72)【発明者】

【氏名】松原 寿樹

(72)【発明者】

【氏名】石塚 信隆

(72)【発明者】

【氏名】三川 雅人

(72)【発明者】

【氏名】押野 浩

【審査官】 早川 朋一

(56)【参考文献】

【文献】 特開平０８−０８８３５４（ＪＰ，Ａ）

【文献】 特開昭６０−０９２６７５（ＪＰ，Ａ）

【文献】 特開平０６−００５８８５（ＪＰ，Ａ）

【文献】 特開２００４−２９６８１９（ＪＰ，Ａ）

【文献】 特開平０２−０２３６７３（ＪＰ，Ａ）

【文献】 特開平０６−１５１８９６（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２９／８６６

Ｈ０１Ｌ ２９／７３９

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２１／３２９

Ｈ０１Ｌ ２１／３３１

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２１／８２２

Ｈ０１Ｌ ２７／０４−２７／０７

(57)【特許請求の範囲】

【請求項1】

導電性の半導体基板と、
前記半導体基板上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成され、Ｎ型半導体層とＰ型半導体層とが隣接配置されたツェナーダイオードと、
前記ツェナーダイオードを被覆する第２の絶縁膜と、を備え、
前記Ｐ型半導体層におけるＰ型不純物の濃度は、前記Ｎ型半導体層におけるＮ型不純物の濃度より低く、
前記Ｐ型不純物の濃度ピークは、前記Ｐ型半導体層の前記第１の絶縁膜との境界領域である第１の境界領域と、前記Ｐ型半導体層の前記第２の絶縁膜との境界領域である第２の境界領域との間の非境界領域に位置しており、
前記Ｐ型半導体層における前記第１の境界領域には、Ｎ型不純物が導入されていることを特徴とする半導体装置。

【請求項2】

前記濃度ピークは、前記Ｐ型半導体層の全厚のうち内側８０％の領域に位置することを特徴とする請求項１に記載の半導体装置。

【請求項3】

前記濃度ピークは、前記Ｐ型半導体層と前記第１の絶縁膜との境界および前記Ｐ型半導体層と前記第２の絶縁膜との境界からそれぞれ２０ｎｍ以上離れた位置にあることを特徴とする請求項１に記載の半導体装置。

【請求項4】

前記Ｐ型半導体層における前記第２の境界領域には、Ｎ型不純物が導入されていることを特徴とする請求項１に記載の半導体装置。

【請求項5】

前記Ｐ型半導体層および前記Ｎ型半導体層はポリシリコンからなり、前記第１の絶縁膜および／または前記第２の絶縁膜はシリコン酸化膜からなることを特徴とする請求項１に記載の半導体装置。

【請求項6】

前記Ｐ型不純物はボロンであることを特徴とする請求項１に記載の半導体装置。

【請求項7】

ＭＯＳ構造をさらに備え、
前記半導体基板の一方の主面と他方の主面との間に主電流が流れ、
前記半導体基板の前記一方の主面には、前記主電流が流れる活性領域と、前記活性領域を取り囲み、前記半導体基板の周縁部を含む耐圧領域とが設けられ、
前記第１の絶縁膜は、前記耐圧領域上に形成され、
前記ツェナーダイオードは、前記Ｎ型半導体層と前記Ｐ型半導体層とが交互に隣接配置されたものとして構成された過電圧保護ダイオードであることを特徴とする請求項１に記載の半導体装置。

【請求項8】

前記半導体基板は、第１導電型であり、
前記半導体装置は、
前記耐圧領域の前記一方の主面に選択的に形成され、前記活性領域を取り囲む第２導電型の拡散層と、
前記拡散層中に形成された第１導電型の拡散領域と、
前記拡散領域上に形成されたエミッタ電極と、
前記過電圧保護ダイオード上に形成されたゲート電極と、
前記半導体基板の前記他方の主面に形成された第２導電型のコレクタ領域と、
前記コレクタ領域上に形成されたコレクタ電極と、
をさらに備えることを特徴とする請求項７に記載の半導体装置。

【請求項9】

前記半導体基板は、第１導電型であり、
前記半導体装置は、
前記耐圧領域の前記一方の主面に選択的に形成され、前記活性領域を取り囲む第２導電型の拡散層と、
前記拡散層中に形成された第１導電型の拡散領域と、
前記拡散領域上に形成されたエミッタ電極と、
前記過電圧保護ダイオード上に形成されたゲート電極と、
前記半導体基板の前記他方の主面に形成された第１導電型のドレイン領域と、
前記ドレイン領域上に形成され、前記ドレイン領域とショットキー障壁を形成するコレクタ電極と、
をさらに備えることを特徴とする請求項７に記載の半導体装置。

【請求項10】

前記半導体基板は、第１導電型であり、
前記半導体装置は、
前記耐圧領域の前記一方の主面に選択的に形成され、前記活性領域を取り囲む第２導電型の拡散層と、
前記拡散層中に形成された第１導電型の拡散領域と、
前記拡散領域上に形成されたソース電極と、
前記過電圧保護ダイオード上に形成されたゲート電極と、
前記半導体基板の前記他方の主面に形成された第１導電型のドレイン領域と、
前記ドレイン領域上に形成されたドレイン電極と、
をさらに備えることを特徴とする請求項７に記載の半導体装置。

【請求項11】

半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の上に半導体層を形成する工程と、
前記半導体層をエッチングする工程と、
前記エッチングされた半導体層の上に酸化膜を形成する酸化膜形成工程と、
前記酸化膜を介して前記半導体層にＰ型不純物を導入するＰ型不純物導入工程と、
前記半導体層にＮ型不純物を選択的に導入する第１のＮ型不純物導入工程と、
前記半導体層の上に第２の絶縁膜を形成する工程と、
を備え、
前記Ｐ型不純物導入工程において、前記導入されたＰ型不純物の濃度ピークが、前記半導体層の前記第１の絶縁膜との境界領域である第１の境界領域と、前記半導体層の前記第２の絶縁膜との境界領域である第２の境界領域との間の非境界領域に位置するようにＰ型不純物を導入し、
前記Ｐ型不純物の濃度よりも低い濃度のＮ型不純物を、少なくとも前記半導体層の前記第１の境界領域に導入する第２のＮ型不純物導入工程をさらに備えることを特徴とする半導体装置の製造方法。

【請求項12】

前記第２のＮ型不純物導入工程は前記Ｐ型不純物導入工程の前に行われ、前記第２のＮ型不純物導入工程では、前記Ｐ型不純物導入工程において導入される予定のＰ型不純物の濃度よりも低い濃度のＮ型不純物を前記半導体層の前記第１の境界領域に導入することを特徴とする請求項１１に記載の半導体装置の製造方法。

【請求項13】

前記第１の絶縁膜を形成した後であり且つ前記半導体層を形成する前の工程であって、ＭＯＳ構造形成領域における前記半導体基板にＮ型不純物を導入する工程において、前記第１の絶縁膜にもＮ型不純物を導入し、
その後、前記ＭＯＳ構造形成領域における前記半導体基板に導入されたＮ型不純物を活性化させるアニール処理によって、前記第１の絶縁膜に導入されたＮ型不純物を前記半導体層の前記第１の境界領域に拡散させることを特徴とする請求項１２に記載の半導体装置の製造方法。

【請求項14】

前記半導体層を形成する前の工程であって、ＭＯＳ構造形成予定領域に表面高濃度層を形成するためのＮ型不純物を前記半導体基板に導入する工程をさらに備え、当該工程において前記第１の絶縁膜にもＮ型不純物を導入することを特徴とする請求項１２に記載の半導体装置の製造方法。

【請求項15】

前記第２のＮ型不純物導入工程は前記Ｐ型不純物導入工程の後に行われ、前記第２のＮ型不純物導入工程では、少なくとも、前記半導体層のうち前記第１のＮ型不純物導入工程でＮ型不純物が導入されなかった部分に、前記Ｐ型不純物導入工程において導入されたＰ型不純物の濃度よりも低い濃度のＮ型不純物を導入することを特徴とする請求項１１に記載の半導体装置の製造方法。

【請求項16】

前記Ｐ型不純物導入工程において、前記濃度ピークが前記半導体層の全厚のうち内側８０％の領域に位置するようにＰ型不純物を導入することを特徴とする請求項１１に記載の半導体装置の製造方法。

【請求項17】

前記Ｐ型不純物導入工程において、前記濃度ピークが、前記半導体層と前記第１の絶縁膜との境界および前記半導体層と前記第２の絶縁膜との境界からそれぞれ２０ｎｍ以上離れて位置するようにＰ型不純物を導入することを特徴とする請求項１１に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置、より詳しくは、ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を有し、過電圧保護ダイオードが設けられた半導体装置、およびその製造方法に関する。

【背景技術】

【0002】

従来、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）やＭＯＳＦＥＴ（ＭＯＳ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）など、いわゆるＭＯＳ構造を有する半導体装置が知られている。このようなＭＯＳ型半導体装置では、過電圧保護対策として、直列接続されたツェナーダイオードにより構成された過電圧保護ダイオードが用いられる。具体的には、この過電圧保護ダイオードは、Ｎ型半導体層とＰ型半導体層とが交互に隣接配置されたものとして構成される（例えば特許文献１参照）。なお、ＩＧＢＴの場合は、コレクタ端子とゲート端子との間や、ゲート端子とエミッタ端子との間に過電圧保護ダイオードが設けられる。

【0003】

図１１に示すように、過電圧保護ダイオードのＰ型半導体層５０ｂ（およびＮ型半導体層）は、半導体基板１２０上に形成された絶縁膜１４０の上に配置されるとともに、絶縁膜１５０により被覆される。すなわち、過電圧保護ダイオードは、２つの絶縁膜１４０および１５０により挟まれている。

【0004】

通常、過電圧保護ダイオードでは、Ｎ型半導体層中のＮ型不純物濃度よりもＰ型半導体層中のＰ型不純物濃度の方が低い。このため、過電圧保護ダイオードの耐圧（ツェナー電圧）は、Ｐ型不純物濃度の高濃度領域（濃度ピーク）の位置により決まる。従来の過電圧保護ダイオードでは、図１１に示すように、Ｐ型不純物の濃度は、Ｐ型半導体層５０ｂと絶縁膜１５０との境界領域Ｆ１０において最大となっている。このため、過電圧保護ダイオードは、境界領域Ｆ１０でツェナー降伏（ブレークダウン）する。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２００９−１１１３０４号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

ところで、ＭＯＳ型半導体装置の製造プロセス（加熱工程等）において、絶縁膜１５０中に含まれるナトリウムなどの可動イオンやボロンなどの不純物がＰ型半導体層５０ｂに移動したり、反対に、Ｐ型半導体層５０ｂの境界領域Ｆ１０におけるボロンなどの不純物が絶縁膜１５０に移動することがある。このように可動イオンおよび不純物が移動すると、境界領域Ｆ１０の電位が変化し、Ｐ型半導体層５０ｂ中のキャリア濃度（正孔濃度等）の分布が変化する。これにより、Ｐ型不純物濃度の高濃度領域の位置が変動したのと同様の状態になる。その結果、過電圧保護ダイオードの耐圧が大きく変動する。従来、可動イオンや不純物の移動を制御することは困難であることから、過電圧保護ダイオードの耐圧を安定させることが困難であった。

【0007】

そこで、本発明は、過電圧保護ダイオードの耐圧変動を抑制することが可能な半導体装置およびその製造方法を提供することを目的とする。

【課題を解決するための手段】

【0008】

本発明に係る半導体装置は、
導電性の半導体基板と、
前記半導体基板上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成され、Ｎ型半導体層とＰ型半導体層とが隣接配置されたツェナーダイオードと、
前記ツェナーダイオードを被覆する第２の絶縁膜と、を備え、
前記Ｐ型半導体層におけるＰ型不純物の濃度は、前記Ｎ型半導体層におけるＮ型不純物の濃度より低く、
前記Ｐ型不純物の濃度ピークは、前記Ｐ型半導体層の前記第１の絶縁膜との境界領域である第１の境界領域と、前記Ｐ型半導体層の前記第２の絶縁膜との境界領域である第２の境界領域との間の非境界領域に位置することを特徴とする。

【0009】

また、前記半導体装置において、
前記濃度ピークは、前記Ｐ型半導体層の全厚のうち内側８０％の領域に位置するようにしてもよい。

【0010】

また、前記半導体装置において、
前記濃度ピークは、前記Ｐ型半導体層と前記第１の絶縁膜との境界および前記Ｐ型半導体層と前記第２の絶縁膜との境界からそれぞれ２０ｎｍ以上離れた位置にあるようにしてもよい。

【0011】

また、前記半導体装置において、
前記Ｐ型半導体層における前記第１の境界領域および／または前記第２の境界領域には、Ｎ型不純物が導入されていてもよい。

【0012】

また、前記半導体装置において、
前記Ｐ型半導体層および前記Ｎ型半導体層はポリシリコンからなり、前記第１の絶縁膜および／または前記第２の絶縁膜はシリコン酸化膜からなるようにしてもよい。

【0013】

また、前記半導体装置において、
前記Ｐ型不純物はボロンであるようにしてもよい。

【0014】

また、前記半導体装置において、
ＭＯＳ構造をさらに備え、
前記半導体基板の一方の主面と他方の主面との間に主電流が流れ、
前記半導体基板の前記一方の主面には、前記主電流が流れる活性領域と、前記活性領域を取り囲み、前記半導体基板の周縁部を含む耐圧領域とが設けられ、
前記第１の絶縁膜は、前記耐圧領域上に形成され、
前記ツェナーダイオードは、前記Ｎ型半導体層と前記Ｐ型半導体層とが交互に隣接配置されたものとして構成された過電圧保護ダイオードであるようにしてもよい。

【0015】

また、前記半導体装置において、
前記半導体基板は、第１導電型であり、
前記半導体装置は、
前記耐圧領域の前記一方の主面に選択的に形成され、前記活性領域を取り囲む第２導電型の拡散層と、
前記拡散層中に形成された第１導電型の拡散領域と、
前記拡散領域上に形成されたエミッタ電極と、
前記過電圧保護ダイオード上に形成されたゲート電極と、
前記半導体基板の前記他方の主面に形成された第２導電型のコレクタ領域と、
前記コレクタ領域上に形成されたコレクタ電極と、
をさらに備えてもよい。

【0016】

また、前記半導体装置において、
前記半導体基板は、第１導電型であり、
前記半導体装置は、
前記耐圧領域の前記一方の主面に選択的に形成され、前記活性領域を取り囲む第２導電型の拡散層と、
前記拡散層中に形成された第１導電型の拡散領域と、
前記拡散領域上に形成されたエミッタ電極と、
前記過電圧保護ダイオード上に形成されたゲート電極と、
前記半導体基板の前記他方の主面に形成された第１導電型のドレイン領域と、
前記ドレイン領域上に形成され、前記ドレイン領域とショットキー障壁を形成するコレクタ電極と、
をさらに備えてよい。

【0017】

また、前記半導体装置において、
前記半導体基板は、第１導電型であり、
前記半導体装置は、
前記耐圧領域の前記一方の主面に選択的に形成され、前記活性領域を取り囲む第２導電型の拡散層と、
前記拡散層中に形成された第１導電型の拡散領域と、
前記拡散領域上に形成されたソース電極と、
前記過電圧保護ダイオード上に形成されたゲート電極と、
前記半導体基板の前記他方の主面に形成された第１導電型のドレイン領域と、
前記ドレイン領域上に形成されたドレイン電極と、
をさらに備えてもよい。

【0018】

本発明に係る半導体装置の製造方法は、
半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の上に半導体層を形成する工程と、
前記半導体層をエッチングする工程と、
前記エッチングされた半導体層の上に酸化膜を形成する酸化膜形成工程と、
前記酸化膜を介して前記半導体層にＰ型不純物を導入するＰ型不純物導入工程と、
前記半導体層にＮ型不純物を選択的に導入するＮ型不純物導入工程と、
前記半導体層の上に第２の絶縁膜を形成する工程と、
を備え、
前記Ｐ型不純物導入工程において、前記導入されたＰ型不純物の濃度ピークが、前記半導体層の前記第１の絶縁膜との境界領域である第１の境界領域と、前記半導体層の前記第２の絶縁膜との境界領域である第２の境界領域との間の非境界領域に位置するようにＰ型不純物を導入することを特徴とする。

【0019】

また、前記半導体装置の製造方法において、
前記Ｐ型不純物導入工程の前において、前記Ｐ型不純物導入工程において導入される予定のＰ型不純物の濃度よりも低い濃度のＮ型不純物を前記半導体層に導入する工程をさらに備えてもよい。

【0020】

また、前記半導体装置の製造方法において、
前記第１の絶縁膜を形成した後であり且つ前記半導体層を形成する前の工程であって、ＭＯＳ構造形成領域における前記半導体基板にＮ型不純物を導入する工程において、前記第１の絶縁膜にもＮ型不純物を導入し、
その後、前記ＭＯＳ構造形成領域における前記半導体基板に導入されたＮ型不純物を活性化させるアニール処理によって、前記第１の絶縁膜に導入されたＮ型不純物を前記半導体層の前記第１の境界領域に拡散させるようにしてもよい。

【0021】

また、前記半導体装置の製造方法において、
前記半導体層を形成する前の工程であって、ＭＯＳ構造形成予定領域に表面高濃度層を形成するためのＮ型不純物を前記半導体基板に導入する工程をさらに備え、当該工程において前記第１の絶縁膜にもＮ型不純物を導入するようにしてもよい。

【0022】

また、前記半導体装置の製造方法において、
前記Ｐ型不純物導入工程の後において、少なくとも、前記半導体層のうち前記Ｎ型不純物導入工程でＮ型不純物が導入されなかった部分に、前記Ｐ型不純物導入工程において導入されたＰ型不純物の濃度よりも低い濃度のＮ型不純物を導入する工程をさらに備えてもよい。

【0023】

また、前記半導体装置の製造方法において、
前記Ｐ型不純物導入工程において、前記濃度ピークが前記半導体層の全厚のうち内側８０％の領域に位置するようにＰ型不純物を導入してもよい。

【0024】

また、前記半導体装置の製造方法において、
前記Ｐ型不純物導入工程において、前記濃度ピークが、前記半導体層と前記第１の絶縁膜との境界および前記半導体層と前記第２の絶縁膜との境界からそれぞれ２０ｎｍ以上離れて位置するようにＰ型不純物を導入してもよい。

【発明の効果】

【0025】

本発明では、Ｐ型半導体層におけるＰ型不純物の濃度ピークが、Ｐ型半導体層の第１の絶縁膜との境界領域である第１の境界領域と、Ｐ型半導体層の第２の絶縁膜との境界領域である第２の境界領域との間の非境界領域に位置する。これにより過電圧保護ダイオードは非境界領域でツェナー降伏するようになるため、可動イオンおよび不純物の移動が過電圧保護ダイオードの耐圧に与える影響を抑制することができる。

【0026】

よって、本発明によれば、過電圧保護ダイオードの耐圧変動を抑制することができる。

【図面の簡単な説明】

【0027】

【図1】第１の実施形態に係る半導体装置１（ＩＧＢＴ）の平面図である。

【図2】図１のＩ−Ｉ線に沿う断面図である。

【図3】図１のＩＩ−ＩＩ線に沿う断面図である。

【図4】過電圧保護ダイオード５の一部を拡大した斜視図である。

【図5】実施形態に係るＰ型半導体層５ｂにおけるＰ型不純物濃度のプロファイルを示す図である。

【図6A】実施形態に係る半導体装置１の製造方法を説明するための工程断面図である。

【図6B】図６Ａに続く、実施形態に係る半導体装置１の製造方法を説明するための工程断面図である。

【図6C】図６Ｂに続く、実施形態に係る半導体装置１の製造方法を説明するための工程断面図である。

【図7】実施形態に係るＰ型半導体層５ｂにおける不純物濃度のプロファイルを示す図である。

【図8】実施形態に係るＰ型半導体層５ｂにおける不純物濃度のプロファイルを示す図である。

【図9】第１の実施形態の変形例に係る半導体装置１Ａ（ＩＧＢＴ）の断面図である。

【図10】第２の実施形態に係る半導体装置１Ｂ（縦型ＭＯＳＦＥＴ）の断面図である。

【図11】従来のＰ型半導体層５０ｂにおけるＰ型不純物濃度のプロファイルを示す図である。

【発明を実施するための形態】

【0028】

以下、図面を参照しつつ本発明の実施形態について説明する。なお、各図において同等の機能を有する構成要素には同一の符号を付す。

【0029】

（第１の実施形態）
図１〜図５を参照して、本発明の第１の実施形態に係る半導体装置１について説明する。なお、図１に示す半導体装置１の平面図では、絶縁膜１５、表面保護膜１６、エミッタ電極２１、ゲート電極２２、ストッパ電極２４は図示していない。

【0030】

第１の実施形態に係る半導体装置１は、ＭＯＳ構造を有するＩＧＢＴであり、導電性の半導体基板２の上面２ａ（一方の主面）と下面２ｂ（他方の主面）との間に主電流が流れる。なお、半導体基板２は、本実施形態ではシリコン基板である。ただし、本発明はこれに限るものではなく、その他の半導体基板（例えばＳｉＣ基板、ＧａＮ基板等）であってもよい。また、半導体基板２の導電型は、本実施形態ではＮ型であるが、これに限定されない。

【0031】

図１に示すように、半導体基板２の上面２ａには、主電流が流れる活性領域Ａと、この活性領域Ａを取り囲む耐圧領域Ｂとが設けられている。耐圧領域Ｂは、半導体基板２の周縁部を含む。ここで、「周縁部」とは、半導体基板２の側面を含む、半導体基板２の周縁部分のことである。

【0032】

図１〜図３に示すように、半導体装置１は、Ｐ型の拡散層３と、絶縁膜４（第１の絶縁膜）と、絶縁膜１５（第２の絶縁膜）と、過電圧保護ダイオード５と、導体部６，７，８，９と、Ｐ型のコレクタ領域１２と、Ｎ型の拡散領域１３と、Ｎ型のストッパ領域１４と、表面保護膜１６と、エミッタ電極２１と、ゲート電極２２と、コレクタ電極２３と、ストッパ電極２４とを備えている。なお、半導体基板２の上面２ａには、ゲートパット（図示せず）が設けられる。

【0033】

拡散層３は、耐圧領域Ｂの上面２ａに選択的に形成されており、活性領域Ａを取り囲んでいる。この拡散層３は、Ｐ型ベース領域とも呼ばれる。なお、図１の境界Ｐ１とＰ２で囲まれた領域がＰ型ベース領域である。ここで、境界Ｐ１は拡散層３と周辺半導体領域１０間のｐｎ接合の境界であり、境界Ｐ２は活性領域Ａと耐圧領域Ｂの境界である。周辺半導体領域１０は、拡散層３の外側に位置するＮ型の半導体領域である。

【0034】

なお、半導体装置１には、高耐圧化のために、拡散層３を取り囲むように設けられたＰ型の拡散層（ガードリング）をさらに備えてもよい。このガードリングは、耐圧領域Ｂの上面２ａに選択的に形成される。また、ガードリングの本数は、１本に限らず、２本以上であってもよい。

【0035】

拡散層３およびガードリングの不純物濃度は、例えば１×１０^１４ｃｍ^−３〜１×１０^１９ｃｍ^−３である。拡散層３およびガードリングの深さは、例えば２μｍ〜１０μｍである 。また、周辺半導体領域１０の不純物濃度は、例えば１×１０^１３ｃｍ^−３〜１×１０^１５ｃｍ^−３である。

【0036】

絶縁膜４は、半導体基板２の耐圧領域Ｂ上に形成されている。本実施形態では、絶縁膜４は、図２に示すように、拡散層３上、および周辺半導体領域１０上に形成されている。この絶縁膜４は、例えばシリコン酸化膜（ＳｉＯ_２膜）であり、より具体的にはフィールド酸化膜である。絶縁膜４の厚さは、例えば２００ｎｍ〜２０００ｎｍである。

【0037】

過電圧保護ダイオード５は、複数のツェナーダイオードが直列接続されたものである。本実施形態では、過電圧保護ダイオード５は、半導体装置１のコレクタ電極２３とゲート電極２２との間に設けられた過電圧保護ダイオードである。ただし、本発明に係る過電圧保護ダイオードの構成を、ゲート電極２２とエミッタ電極２１との間に設けられた過電圧保護ダイオードに適用してもよい。

【0038】

過電圧保護ダイオード５は、図２および図４に示すように、絶縁膜４の上に形成されており、Ｎ型半導体層５ａとＰ型半導体層５ｂとが交互に隣接配置されたものとして構成されている。Ｎ型半導体層５ａおよびＰ型半導体層５ｂは、耐圧領域Ｂの絶縁膜４上に形成されている。詳細は半導体装置１の製造方法において述べるが、過電圧保護ダイオード５は、例えば、絶縁膜４上にＰ型半導体層を形成し、その後、Ｐ型半導体層の所定領域にＮ型不純物を導入することにより形成される。

【0039】

Ｎ型半導体層５ａおよびＰ型半導体層５ｂは、導電性の半導体（本実施形態では不純物が導入されたポリシリコン）からなる。より詳しくは、Ｎ型半導体層５ａは、Ｎ型不純物（リン等）が導入されたポリシリコン層である。Ｐ型半導体層５ｂは、Ｐ型不純物（ボロン等）が導入されたポリシリコン層である。Ｐ型半導体層５ｂのＰ型不純物の濃度は、例えば１×１０^１７ｃｍ^−３〜１×１０^１９ｃｍ^−３である。Ｎ型半導体層５ａのＮ型不純物の濃度は、例えば１×１０^１９ｃｍ^−３〜１×１０^２１ｃｍ^−３である。このようにＰ型半導体層５ｂにおけるＰ型不純物の濃度は、Ｎ型半導体層５ａにおけるＮ型不純物の濃度より低い。なお、ポリシリコン層の厚さは、例えば、１００ｎｍ〜１０００ｎｍである。

【0040】

図５に示すように、Ｐ型半導体層５ｂにおけるＰ型不純物の濃度ピークは、非境界領域Ｇに位置する。ここで、非境界領域Ｇとは、Ｐ型半導体層５ｂの絶縁膜１５との境界領域Ｆ１と、Ｐ型半導体層５ｂの絶縁膜４との境界領域Ｆ２との間の領域のことである。

【0041】

導体部６，７，８，９は、図１に示すように、絶縁膜４上に耐圧領域Ｂに沿って活性領域Ａを取り囲むように形成され、過電圧保護ダイオード５の所定の部位にそれぞれ電気的に接続されている。すなわち、導体部６，７，８，９は各々の所要の電圧に基づいて過電圧保護ダイオード５の半導体層（Ｎ型半導体層５ａまたはＰ型半導体層５ｂ）に電気的に接続されている。なお、接続先の半導体層は、導体部と同じ導電型の半導体層である。導体部は、連続する２つ以上の半導体層に跨がって接続されてもよい。

【0042】

導体部６，７，８，９は、例えばポリシリコンまたはアルミニウム等の導電性材料からなる。図３に示すように、導体部６，７は、絶縁膜４を介して拡散層３の上方に配置されており、導体部８，９は、絶縁膜４を介して周辺半導体領域１０の上方に配置されている。なお、導体部の本数は４本に限るものではなく、任意の本数でよい。

【0043】

拡散領域１３は、図２に示すように、拡散層３中に形成されたＮ型の半導体領域である。この拡散領域１３上にエミッタ電極２１が形成されている。なお、拡散領域１３の不純物濃度は、例えば１×１０^１９ｃｍ^−３〜１×１０^２１ｃｍ^−３である。

【0044】

ストッパ領域１４は、図２および図３に示すように、半導体基板２の側端における上面２ａに形成されたＮ型の半導体領域である。このストッパ領域１４の不純物濃度は、周辺半導体領域１０よりも高い。ストッパ電極２４は、過電圧保護ダイオード５の他端（図２では右端）に電気的に接続されている。ストッパ領域１４上には、ストッパ電極２４が形成されている。なお、ストッパ領域１４の不純物濃度は、例えば１×１０^１９ｃｍ^−３〜１×１０^２１ｃｍ^−３である。

【0045】

ゲート電極２２は、絶縁膜４を介して拡散層３の上方に設けられている。このゲート電極２２は、本実施形態では、過電圧保護ダイオード５上に形成されている。より詳しくは、図２に示すように、ゲート電極２２は過電圧保護ダイオード５の活性領域Ａ側の一端（図２では左端）に電気的に接続されている。

【0046】

Ｐ型のコレクタ領域１２は、半導体基板２の下面２ｂに形成されている。このコレクタ領域１２の不純物濃度は、例えば１×１０^１７ｃｍ^−３〜１×１０^１９ｃｍ^−３である。図２に示すように、コレクタ領域１２上にコレクタ電極２３が形成されている。なお、コレクタ領域１２に隣接してＮ型のバッファ領域１１が設けられてもよい。このバッファ領域１１の不純物濃度は、例えば１×１０^１６ｃｍ^−３〜１×１０^１８ｃｍ^−３である。

【0047】

絶縁膜１５は、図２に示すように、過電圧保護ダイオード５を被覆するように設けられている。この絶縁膜１５の厚さは、例えば２００ｎｍ〜２０００ｎｍである。絶縁膜１５は、例えばシリコン酸化膜であり、本実施形態ではＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｏｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜である。

【0048】

表面保護膜１６は、図２に示すように、半導体装置１の上面２ａ側を被覆する。この表面保護膜１６は、例えばポリイミド膜またはシリコン窒化膜である。

【0049】

上記のように、本実施形態に係る半導体装置１では、Ｐ型半導体層５ｂにおけるＰ型不純物の濃度ピークが境界領域Ｆ１と境界領域Ｆ２との間の非境界領域Ｇに位置する。これにより、過電圧保護ダイオード５は非境界領域Ｇでツェナー降伏するようになる。このため、可動イオンまたは不純物の移動、より具体的には、可動イオンまたは不純物が、境界領域Ｆ１およびＰ型半導体層５ｂ間、または、境界領域Ｆ２およびＰ型半導体層５ｂ間を跨ぐように移動した場合であっても、過電圧保護ダイオード５の耐圧変動を抑制することができる。このように、本実施形態によれば、過電圧保護ダイオード５の耐圧変動を抑制することができる。すなわち、過電圧保護ダイオード５の耐圧を安定化することができる。

【0050】

なお、好ましくは、境界領域Ｆ１およびＦ２はそれぞれ、Ｐ型半導体層５ｂの全厚のうち外側１０％の領域である。換言すれば、非境界領域Ｇは、好ましくは、Ｐ型半導体層５ｂの全厚のうち内側８０％の領域である。この場合、Ｐ型半導体層５ｂにおけるＰ型不純物の濃度ピークは、Ｐ型半導体層５ｂの全厚のうち内側８０％の領域に位置する。これにより、Ｐ型半導体層５ｂと絶縁膜４間、および／または、Ｐ型半導体層５ｂと絶縁膜１５間の可動イオン（ナトリウムイオン等）および不純物（ボロン等）の移動が過電圧保護ダイオード５の耐圧に与える影響を十分に抑制することができる。その結果、過電圧保護ダイオード５の耐圧をより安定化させることができる。

【0051】

また、好ましくは、Ｐ型半導体層５ｂにおけるＰ型不純物の濃度ピークは、Ｐ型半導体層５ｂと絶縁膜４との境界、およびＰ型半導体層５ｂと絶縁膜１５との境界からそれぞれ２０ｎｍ以上（より好ましくは５０ｎｍ以上）離れた位置にある。これにより、Ｐ型半導体層５ｂと絶縁膜４間、および／または、Ｐ型半導体層５ｂと絶縁膜１５間における、ナトリウムなどの可動イオンやボロンなどの不純物の移動が過電圧保護ダイオード５の耐圧に与える影響を十分に抑制することができる。その結果、過電圧保護ダイオード５の耐圧をより安定化させることができる。

【0052】

また、境界領域Ｆ１および／または境界領域Ｆ２には、Ｎ型不純物が導入されていてもよい。これにより、Ｎ型不純物により境界領域中のキャリア濃度（正孔濃度等）を低下させることができ、過電圧保護ダイオード５の耐圧（ツェナー電圧）のばらつきを、さらに小さくすることができる。なお、Ｎ型不純物の濃度は、Ｐ型不純物の濃度よりも低く、例えば１×１０^１５ｃｍ^−３〜１×１０^１７ｃｍ^−３程度である。

【0053】

＜半導体装置１の製造方法＞
次に、上記の半導体装置１の製造方法について、図６Ａ、図６Ｂおよび図６Ｃの工程断面図を参照して説明する。なお、図６Ａ、図６Ｂおよび図６Ｃでは、左側の図がＭＯＳ構造形成領域を示し、右側の図が過電圧保護ダイオード形成領域を示す。

【0054】

まず、導電性の半導体基板を用意する。本実施形態では、比較的低濃度のＮ型（Ｎ−）の半導体基板２を用意する。そして、図６Ａ（１）に示すように、Ｐ型の拡散層３を半導体基板２の上面２ａに選択的に形成する。その後、半導体基板２の上面２ａ全面に絶縁膜４を形成する。本実施形態では、絶縁膜４としてフィールド酸化膜を形成する。

【0055】

次に、絶縁膜４の所定領域（ＭＯＳ構造形成領域）における絶縁膜４をエッチングにより除去する。その後、図６Ａ（１）に示すように、選択的イオン注入法によりＭＯＳ構造形成領域に選択的にＮ型不純物（リン等）を導入する。導入されるＮ型不純物の濃度は、例えば１×１０^１５ｃｍ^−３〜１×１０^１７ｃｍ^−３である。

【0056】

次に、図６Ａ（２）に示すように、ＭＯＳ構造形成領域にゲート酸化膜６１を形成し、その後、ゲート酸化膜６１および絶縁膜４の上にポリシリコン層（半導体層）５０を形成する。そして、ＭＯＳ構造形成領域におけるゲート酸化膜６１およびポリシリコン層５０をエッチングにより所定のゲート形状に加工する。なお、ポリシリコン層５０のエッチングにより、過電圧保護ダイオード５および導体部６，７，８，９（ポリシリコンの場合）の外形が形成される。

【0057】

次に、図６Ａ（３）に示すように、半導体基板２を加熱処理（アニーリング）する。これにより、ＭＯＳ構造形成領域に導入されたＮ型不純物を拡散および活性化させてＮ型領域（Ｎウェル、表面高濃度層）６３を形成するとともに、半導体基板２の上面２ａ側の全面に酸化膜６２を形成する（酸化膜形成工程）。その結果、エッチングされたポリシリコン層５０の上に酸化膜６２が形成される。なお、酸化膜６２は、半導体基板２の加熱により形成される熱酸化膜である。

【0058】

次に、図６Ａ（４）に示すように、酸化膜６２を介してＰ型不純物（ボロン等）をポリシリコン層５０およびＮ型領域６３に導入する（Ｐ型不純物導入工程）。本工程では、ポリシリコン層５０に導入されたＰ型不純物の濃度ピークが、境界領域Ｆ１と境界領域Ｆ２との間の非境界領域Ｇに位置するようにＰ型不純物を深く導入する。導入されるＰ型不純物の濃度は、例えば１×１０^１６ｃｍ^−３〜１×１０^１８ｃｍ^−３である。

【0059】

なお、Ｐ型不純物導入工程においては、Ｐ型不純物の濃度ピークがポリシリコン層５０の全厚のうち内側８０％の領域に位置するようにＰ型不純物を導入することが好ましい。

【0060】

また、Ｐ型不純物導入工程においては、Ｐ型不純物の濃度ピークが、ポリシリコン層５０と絶縁膜４との境界、およびポリシリコン層５０と絶縁膜１５との境界からそれぞれ２０ｎｍ以上（より好ましくは５０ｎｍ以上）離れて位置するようにＰ型不純物を導入することが好ましい。

【0061】

イオン注入法によりＰ型不純物を導入する場合には、通常（例えば５０ｅＶ）よりも高い加速エネルギー（例えば、１００ｋｅＶ）によりＰ型不純物をイオン注入する。Ｐ型不純物導入工程においては、Ｐ型不純物が、ポリシリコン層５０に導入されるとともに、ＭＯＳ形成予定領域の半導体基板２にも導入されてＭＯＳ構造の一部を構成する。このため、製造方法を効率化することができる。

【0062】

次に、図６Ｂ（１）に示すように、所定形状のボディ領域を形成するために、選択的イオン注入法により、Ｐ型不純物（ボロン等）をＭＯＳ構造形成領域に深く導入する。導入されるＰ型不純物の濃度は、例えば１×１０^１６ｃｍ^−３〜１×１０^１８ｃｍ^−３である。

【0063】

次に、図６Ｂ（２）に示すように、半導体基板２を加熱処理（アニーリング）することにより、導入されたＰ型不純物を拡散および活性化させてポリシリコン層５０をＰ型半導体層とするとともに、Ｎ型領域６３中にＰ型領域（ボディ領域）６４を形成する。

【0064】

次に、図６Ｂ（３）に示すように、半導体基板２の周縁部における絶縁膜４をエッチングにより除去する。

【0065】

次に、図６Ｂ（４）に示すように、選択的イオン注入法により、ポリシリコン層５０の所定領域、Ｐ型領域６４の所定領域、および半導体基板２の周縁部にＮ型不純物（リン等）を選択的に導入する（Ｎ型不純物導入工程）。より詳しくは、ポリシリコン層５０のうちＮ型半導体層５ａを形成する部分、およびＰ型領域６４のうちソース・ドレイン領域を形成する部分にＮ型不純物を導入する。なお、導入されるＮ型不純物の濃度は、例えば１×１０^１９ｃｍ^−３〜１×１０^２１ｃｍ^−３である。また、本工程において、導体部６，７，８，９の元となるポリシリコン層５０にＮ型不純物を導入してもよい。

【0066】

次に、図６Ｃ（１）に示すように、半導体基板２を加熱処理（アニーリング）することにより、導入されたＮ型不純物を拡散および活性化させて、ポリシリコン層５０およびＰ型領域６４の所定領域、ならびに半導体基板２の周縁部をＮ型半導体層とする。すなわち、ポリシリコン層５０の所定領域をＮ型半導体層５ａとし、Ｐ型領域６４の所定領域をＮ＋領域（ソース・ドレイン領域）６５とする。これにより、Ｎ型半導体層５ａとＰ型半導体層５ｂが隣接配置されてなる過電圧保護ダイオード５が形成される。また、半導体基板２の周縁部に導入されたＮ型不純物が加熱処理により拡散および活性化することによりストッパ領域１４が形成される。

【0067】

その後、図６Ｃ（２）に示すように、ポリシリコン層５０（過電圧保護ダイオード５）と、ＭＯＳ構造のゲートとを被覆する絶縁膜１５を形成する。そして、エミッタ電極２１およびストッパ電極２４をスパッタリングまたは真空蒸着等により形成する。

【0068】

上記製造方法の説明では、Ｐ型不純物またはＮ型不純物を導入した直後にアニール処理を行ったが、複数の不純物導入工程が終了した後にまとめてアニール処理を行ってもよい。また、上記のように酸化膜６２を最後まで残す場合は、酸化膜６２と絶縁膜１５が本願請求項の第２の絶縁膜に相当する。

【0069】

なお、上記半導体装置の製造方法は、Ｐ型不純物導入工程の前において、ポリシリコン層５０（半導体層）にＮ型不純物を導入する工程を有してもよい。導入されるＮ型不純物の濃度は、Ｐ型不純物導入工程において導入される予定のＰ型不純物の濃度よりも低い（例えば１×１０^１５ｃｍ^−３〜１×１０^１７ｃｍ^−３）。このようにすることで、境界領域Ｆ１およびＦ２のキャリア濃度（正孔濃度等）が低下するため、可動イオンや不純物の影響をさらに抑制することができる。よって、過電圧保護ダイオード５の耐圧変動をさらに抑制できる。なお、Ｎ型不純物は、ポリシリコン層５０の全面にわたって導入されてもよいし、あるいは、Ｐ型半導体層５ｂとなる部分にのみ選択的に導入されてもよい。なお、Ｎ型不純物の濃度ピークがＰ型不純物の濃度ピークと異なるように（好ましくは、濃度ピークが境界領域Ｆ１またはＦ２に位置するように）Ｎ型不純物を導入してもよい。

【0070】

なお、図６Ａ（１）を参照して説明したＮ型領域６３（表面高濃度層）を形成するための不純物導入工程において、ＭＯＳ構造形成予定領域の半導体基板２だけでなく、絶縁膜４にＮ型不純物を導入してもよい。すなわち、ポリシリコン層５０（半導体層）を形成する前の工程であって、ＭＯＳ構造形成予定領域に表面高濃度層を形成するためのＮ型不純物を半導体基板２に導入する工程において、絶縁膜４にもＮ型不純物を導入してもよい。このようにして絶縁膜４に導入されたＮ型不純物は、半導体基板２を加熱処理してＭＯＳ構造形成領域にＮ型領域６３を形成する際に、ポリシリコン層５０の境界領域Ｆ２に拡散する。これにより、Ｐ型半導体層５ｂの境界領域Ｆ２におけるキャリア濃度（正孔濃度等）が低下するため、可動イオンや不純物の影響をさらに抑制することができる。

【0071】

図７は、Ｐ型不純物導入工程を行った後の、Ｐ型半導体層５ｂにおけるＰ型不純物およびＮ型不純物の濃度分布（アニール処理後）を示している。ＰはＰ型不純物の濃度分布を示し、ＮはＮ型不純物の濃度分布を示し、Ｐ−Ｎは実質的なＰ型不純物の濃度を示している。図７に示すように、境界領域Ｆ１およびＦ２において実質的なＰ型不純物濃度が低下している。すなわち、Ｎ型不純物導入により、境界領域Ｆ１およびＦ２のキャリア濃度（正孔濃度等）が低下する。

【0072】

上記説明ではＭＯＳ構造形成領域にプレーナゲート型のゲートを作製したが、これに限られずトレンチゲート型のゲートを作製してもよい。トレンチゲート型のゲートを作製する場合も、上記と同様にしてゲートおよび過電圧保護ダイオードを作製することができる。

【0073】

なお、Ｐ型不純物導入工程の前にポリシリコン層５０にＮ型不純物を導入する方法の一つとして以下の方法がある。すなわち、図６Ａ（１）を参照して説明した工程（ＭＯＳ構造形成領域における半導体基板２にＮ型不純物を選択的に導入する工程）において、ＭＯＳ構造形成領域だけでなく、絶縁膜４にもＮ型不純物を導入する。その後、図６Ａ（３）を参照して説明した加熱処理（アニール処理）によって、絶縁膜４中のＮ型不純物をポリシリコン層５０の境界領域Ｆ２に拡散させる。これにより、境界領域Ｆ２のキャリア濃度（正孔濃度等）を低下させることができる。

【0074】

上記半導体装置の製造方法は、Ｐ型不純物導入工程の後において、ポリシリコン層５０（半導体層）のうち、Ｎ型不純物導入工程でＮ型不純物が導入されなかった部分にＮ型不純物を導入する工程（Ｎ^＊型不純物導入工程）を有してもよい。このＮ^＊型不純物導入工程は、前述のＮ型不純物導入工程の前に行ってもよいし、あるいは、Ｎ型不純物導入工程の後に行ってもよい。

【0075】

Ｎ^＊型不純物導入工程で導入されるＮ型不純物の濃度は、Ｐ型不純物導入工程において導入されたＰ型不純物の濃度よりも低い（例えば１×１０^１５ｃｍ^−３〜１×１０^１７ｃｍ^−３）。このようにすることで、境界領域Ｆ１のキャリア濃度（正孔濃度等）が低下するため、可動イオンや不純物の影響をさらに抑制することができる。よって、過電圧保護ダイオード５の耐圧変動をさらに抑制できる。なお、Ｎ型不純物の濃度ピークは、境界領域Ｆ１内に位置するようにイオン注入を行うことが好ましい。Ｎ型不純物はポリシリコン層５０の全面にわたって（すなわち、Ｎ型不純物導入工程においてＮ型不純物が導入された領域にも）導入されてよい。

【0076】

図８は、Ｎ^＊型不純物導入工程を行った後の、Ｐ型半導体層５ｂにおけるＰ型不純物およびＮ型不純物の濃度分布（アニール処理後）を示している。ＰはＰ型不純物の濃度分布を示し、Ｎ^＊はＮ型不純物の濃度分布を示し、Ｐ−Ｎ^＊は実質的なＰ型不純物の濃度を示している。図８に示すように、少なくとも境界領域Ｆ１において実質的なＰ型不純物濃度が低下している。すなわち、Ｎ型不純物導入により、少なくとも境界領域Ｆ１のキャリア濃度（正孔濃度等）が低下する。

【0077】

＜半導体装置１の変形例＞
ＩＧＢＴの構成は上記の半導体装置１に限らない。図９は、第１の実施形態の変形例に係る半導体装置１Ａの断面図である。なお、図９において、図２と同じ構成要素には同じ符号を付している。

【0078】

変形例に係る半導体装置１Ａは、図９に示すように、Ｐ型のコレクタ領域１２に代えてＮ型のドレイン領域１２Ａを有し、かつ、このドレイン領域１２Ａとショットキー障壁を形成するコレクタ電極２３を有する。この場合、コレクタ電極２３は、白金、モリブデン等からなるバリアメタルを有する。

【0079】

（第２の実施形態）
次に、本発明の第２の実施形態に係る半導体装置１Ｂについて説明する。この半導体装置１Ｂは、縦型ＭＯＳＦＥＴである。半導体装置１Ｂの平面図は、図１と同様である。図１０は、半導体装置１Ｂの断面図であり、第１の実施形態で説明した図２に対応する。なお、図１０において、第１の実施形態と同じ構成要素には同じ符号を付している。以下、第１の実施形態との相違点を中心に説明する。

【0080】

半導体装置１Ｂは、Ｐ型の拡散層３と、絶縁膜４と、過電圧保護ダイオード５と、導体部６，７，８，９と、Ｎ型のドレイン領域１２Ｂと、Ｎ型の拡散領域１３と、Ｎ型のストッパ領域１４と、ソース電極２１Ａと、ゲート電極２２と、ドレイン電極２３Ａと、ストッパ電極２４とを備えている。ドレイン領域１２Ｂは、半導体基板２の下面２ｂに形成されており、このドレイン領域１２Ｂ上にドレイン電極２３Ａが形成されている。また、ソース電極２１Ａは、拡散領域１３上に形成されている。

【0081】

過電圧保護ダイオード５は、縦型ＭＯＳＦＥＴのドレイン電極２３Ａとゲート電極２２との間、またはソース電極２１Ａとゲート電極２２との間に設けられる過電圧保護ダイオードである。

【0082】

第２の実施形態によれば、第１の実施形態で説明した半導体装置１の場合と同様の作用が得られるため、過電圧保護ダイオード５の耐圧変動を抑制することができる半導体装置１Ｂを提供することができる。

【0083】

以上、本発明の実施形態に係る半導体装置における過電圧保護ダイオード５について説明した。上記過電圧保護ダイオード５の特徴的な構成、すなわち、Ｐ型半導体層におけるＰ型不純物の濃度ピークが非境界領域Ｇに位置するという構成を、過電圧保護用途に限らず、基準電圧の生成回路など他の用途に用いられる一般のツェナーダイオードに適用してもよい。例えば、一つのＮ型半導体層および一つのＰ型半導体層からなるツェナーダイオードに上記構成を適用してもよい。また、本発明に係るツェナーダイオードは、過電圧保護ダイオードとして、ＩＧＢＴやＭＯＳＦＥＴ等の半導体装置に設けられる場合に限らず、他の一般的な集積回路（ＩＣ）に設けられてもよい。

【0084】

上記の記載に基づいて、当業者であれば、本発明の追加の効果や種々の変形を想到できるかもしれないが、本発明の態様は、上述した個々の実施形態に限定されるものではない。異なる実施形態にわたる構成要素を適宜組み合わせてもよい。特許請求の範囲に規定された内容及びその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更及び部分的削除が可能である。

【符号の説明】

【0085】

１，１Ａ，１Ｂ 半導体装置
２，１２０ 半導体基板
２ａ 上面
２ｂ 下面
３ 拡散層
４，１４０ 絶縁膜
５ 過電圧保護ダイオード
５ａ Ｎ型半導体層
５ｂ，５０ｂ Ｐ型半導体層
６，７，８，９ 導体部
１０ 周辺半導体領域
１１ バッファ領域
１２ コレクタ領域
１２Ａ，１２Ｂ ドレイン領域
１３ 拡散領域
１４ ストッパ領域
１５，１５０ 絶縁膜
１６ 表面保護膜
２１ エミッタ電極
２１Ａ ソース電極
２２ ゲート電極
２３ コレクタ電極
２３Ａ ドレイン電極
２４ ストッパ電極
５０ ポリシリコン層
６１ ゲート酸化膜
６２ 酸化膜
６３ Ｎ型領域（表面高濃度層）
６４ Ｐ型領域（ボディ領域）
６５ Ｎ＋領域
Ａ 活性領域
Ｂ 耐圧領域
Ｆ１，Ｆ２，Ｆ１０ 境界領域
Ｇ 非境界領域
Ｐ１，Ｐ２ （拡散層３の）境界

【要約】

【課題】過電圧保護ダイオードの耐圧変動を抑制することが可能な半導体装置およびその製造方法を提供する。
【解決手段】実施形態の半導体装置１は、導電性の半導体基板２と、半導体基板２上に形成された絶縁膜４と、絶縁膜４上に形成され、Ｎ型半導体層５ａとＰ型半導体層５ｂとが交互に隣接配置されたものとして構成された過電圧保護ダイオード５と、過電圧保護ダイオード５を被覆する絶縁膜１５と、を備え、Ｐ型半導体層５ｂにおけるＰ型不純物の濃度は、Ｎ型半導体層５ａにおけるＮ型不純物の濃度より低く、Ｐ型不純物の濃度ピークは、境界領域Ｆ１と境界領域Ｆ２との間の非境界領域Ｇに位置する。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6A】

【図6B】

【図6C】

【図7】

【図8】

【図9】

【図10】

【図11】