特許 6302837 スプリアス相殺を備えた統合された位相ロック及び乗算遅延ロックループ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6302837

(24)【登録日】2018年3月9日

(45)【発行日】2018年3月28日

(54)【発明の名称】スプリアス相殺を備えた統合された位相ロック及び乗算遅延ロックループ

(51)【国際特許分類】

   H03L 7/081 20060101AFI20180319BHJP

【ＦＩ】

   H03L7/081

【請求項の数】7

【全頁数】15

(21)【出願番号】特願2014-542557(P2014-542557)

(86)(22)【出願日】2012年11月19日

(65)【公表番号】特表2014-533913(P2014-533913A)

(43)【公表日】2014年12月15日

(86)【国際出願番号】US2012065903

(87)【国際公開番号】WO2013075121

(87)【国際公開日】20130523

【審査請求日】2015年11月17日

(31)【優先権主張番号】13/300,143

(32)【優先日】2011年11月18日

(33)【優先権主張国】US

【前置審査】

(73)【特許権者】

【識別番号】390020248

【氏名又は名称】日本テキサス・インスツルメンツ株式会社

(73)【特許権者】

【識別番号】507107291

【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド

(74)【上記1名の代理人】

【識別番号】100098497

【弁理士】

【氏名又は名称】片寄 恭三

(72)【発明者】

【氏名】スリーダル ラマスワミ

【審査官】 橋本 和志

(56)【参考文献】

【文献】 米国特許出願公開第２０１１／０１０９３５６（ＵＳ，Ａ１）

【文献】 Tamer A. Ali. et al.，A 4.6GHz MDLL with -46dBc reference spur and aperture position tuning，Solid-State Circuits Conference Digest of Technical Papers (ISSCC), 2011 IEEE International，米国，IEEE，２０１１年 ２月２０日，pp.466-467

【文献】 Qingjin Du, et al.，A Low-Phase Noise, Anti-Harmonic Programmable DLL Frequency Multiplier With Period Error Compensation for Spur Reduction，IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS-II:EXPRESS BRIEFS，米国，IEEE，２００６年１１月，VOL.53, NO.11，pp.1205-1209

【文献】 Cheng-Yu Liu and Wei-Zen Chen，Spur Suppression Technique for Multiplied Delay Locked Loop，Radio-Frequency Integration Technology(RFIT), 2011 IEEE International Symposium on，米国，IEEE，２０１１年１１月３０日，pp.133-136

(57)【特許請求の範囲】

【請求項1】

装置であって、
マルチプレクサと、
前記マルチプレクサの出力と第１の入力とに結合される位相遅延回路と、
前記マルチプレクサの第２の入力に結合されるクロック参照ラインと、
前記マルチプレクサのセレクタ入力に結合される選択信号ラインを有するセレクタと、
前記位相遅延回路の出力に結合される信号分周器要素と、
可変遅延コントローラであって、前記位相遅延回路の出力と、前記信号分周器要素の第１の出力とに結合される、前記可変遅延コントローラと、
統合された位相検出器及びチャージポンプ要素（ＰＤＣＨＰ）であって、少なくとも、前記可変遅延コントローラの出力と、前記セレクタの選択信号ラインと、前記信号分周器要素の第２の出力とに結合される、前記ＰＤＣＨＰと、
前記ＰＤＣＨＰの出力と、前記位相遅延回路のコントロール入力とに結合されるキャパシタと、
を含む、装置。

【請求項2】

請求項１に記載の装置であって、
前記位相遅延回路が、各々が前記キャパシタの電圧により制御される、直列に結合される複数の位相遅延要素を含む、装置。

【請求項3】

請求項１に記載の装置であって、
前記セレクタが、論理高に結合される第１の入力と、信号分周されたラインに結合されるクロック入力とを有するセレクタメモリを更に含み、
前記セレクタメモリが前記選択信号ラインで搬送される信号によりリセットされる、装置。

【請求項4】

請求項１に記載の装置であって、
前記セレクタの出力が、選択信号ライン上の選択信号を生成するために、前記信号分周器要素の少なくとも１つの出力と組み合わされる、装置。

【請求項5】

請求項１に記載の装置であって、
前記ＰＤＣＨＰが、
位相比較器要素と、
前記位相比較器要素の少なくとも１つの出力に結合され、前記位相比較器要素により制御される電流源と、
を含み、
前記位相遅延回路の位相遅延が前記電流源により生成される電流の関数である、装置。

【請求項6】

請求項５に記載の装置であって、
前記可変遅延コントローラと前記セレクタとに結合される位相ロックループモードラインを更に含み、
前記セレクタが位相ロック出力を選択する、装置。

【請求項7】

請求項１に記載の装置であって、
前記セレクタが前記クロック参照ラインを選択し、それにより、前記位相遅延回路の出力信号の静的位相オフセットが低減される、装置。

【発明の詳細な説明】

【技術分野】

【0001】

本願は、概して遅延ロックループに関し、更に具体的には、スプリアス（ｓｐｕｒ）相殺を備えた遅延ロックループに関する。

【背景技術】

【0002】

図１は、従来技術の乗算遅延ロックループ（ＭＤＬＬ）１００を図示する。１００において、参照クロックライン１０１及びフィードバックライン１０３が、それぞれ、マルチプレクサ（ＭＵＸ）１１０の第１及び第２の入力に結合される。ＭＵＸ１１０の出力信号がセレクタライン１０５により選択される。ＭＵＸ１１０の出力ラインが、直列結合された位相遅延要素１２２、１２４、及び１２６を有する遅延回路１２０に結合される。

【0003】

遅延回路１２０の出力がＤＬＬＯＵＴ１６０である。ＤＬＬＯＵＴ１６０は、ディバイダ回路（Ｍ分周）１５０に結合される。ディバイダ回路１５０の出力が、位相検出器／チャージポンプ１３０の第１の入力に結合される。参照クロックライン１０１は、位相検出器／チャージポンプ１３０の第２の入力にも結合される。位相検出器／チャージポンプ１３０の出力がキャパシタ１４０のカソードに結合され、キャパシタ１４０のアノードが接地に結合される。キャパシタ１４０のカソードは、遅延要素１６０の信号入力に結合される。遅延回路１６０の遅延が、キャパシタ１４０を介して測定された電圧に比例する。

【0004】

概して、ＭＤＬＬ１００は、ディバイダ回路１５０の利用を介して参照源（即ち、参照クロックライン１０１上のクロック信号）の周波数を乗算するために用いることができる。

【0005】

「位相ロックループ」（ＰＬＬ）回路に対するＭＤＬＬの主要な利点は、「電圧制御された発振器」に関連付けられるノイズがＭＤＬＬ１００内で統合されず、従って、生じる「二乗平均平方根」（ＲＭＳ）ジッタが一層小さいことである。

【0006】

しかし、ＭＤＬＬ１００の欠点は、「静的位相オフセット」ジッタが典型的にＰＬＬよりも高いことである。「静的位相オフセット」は概して、参照クロックライン１０１上の入力クロック信号などの入力クロック信号の位相と、対応するＤＬＬＯＵＴ１６０の位相との間の時間における平均差と定義され得る。この静的位相オフセットジッタは、ＭＤＬＬ１００の出力において、所望とされない高調波、即ち、スプリアスとなり得る。

【0007】

「静的位相オフセット」ジッタを低減するための種々のアプローチが従来技術において取られている。１つのアプローチは、下記文献に記載されているような、ＭＤＬＬ２００のアプローチである。

【非特許文献1】"A DLL-Based Programmable Clock Multiplier in 0.18um CMOS with -70dBc Reference Spur" P.C. Maulik, et al. IEEE JSSC, Vol. 42, No. I, August 2007

【0008】

従来技術のＭＤＬＬ２００において、サンプルアンドホールド位相検出器２６０が、ＲＥＦ及びＦＢ経路間の「静的位相オフセット」を低減することを助けるためにサンプリングを用いる。

【0009】

また、ＭＤＬＬ２００は、チャージポンプの代わりに、オートゼロトランスコンダクタンス増幅器２７０を用いる。

【0010】

また、チャージポンプの代わりにオートゼロトランスコンダクタンス増幅器２７０の出力にループフィルタ２８０が結合される。サンプルアンドホールド 位相検出器２６０は、参照クロック及びフィードバッククロック間の非常に小さな位相誤差を測定するために用いられる。オートゼロトランスコンダクタンス増幅器２７０は、シンプルなシングルエンド増幅器における入力オフセットに起因して導入される静的位相オフセットを更に低減するために用いられる。しかし、上述の手法に関する主な欠点は、サンプルアンドホールド及びオートゼロトランスコンダクタンス増幅器回路に起因する、付加的な複雑性及び電力損失である。

【0011】

図３は、スプリアスノイズの問題に対処しようと試みる代替の従来技術のＭＤＬＬ３００を図示する。このＭＤＬＬ３００は、Ａｌｉらの米国特許出願公開番号２０１１／０１０９３５６Ａｌ「乗算遅延ロックループのためのアパーチャ生成回路」で述べられている。ＭＤＬＬ３００は、位相インターポレータを用いて参照スプリアスジッタを低減するため選択信号アパーチャを調節する。このアプローチに関する主な欠点は、インターポレータや正しい位相を選択するための付加的なロジックを用いて複数の位相を生成することに関連付けられる、複雑性及び電力損失である。

【特許文献1】米国特許出願公開番号２０１１／０１０９３５６

【0012】

従って、以前のアプローチに関連付けられる問題点の少なくとも幾つかに対処することが必要とされている。

【発明の概要】

【0013】

第１の態様が、マルチプレクサ、マルチプレクサの出力とマルチプレクサの第１の入力とに結合される位相遅延要素、マルチプレクサの第２の入力に結合される参照クロックライン、マルチプレクサのセレクタ入力に結合されるセレクタ、位相遅延要素の出力に結合される信号ディバイダ要素、及び可変遅延コントローラを提供する。可変遅延コントローラは、可変遅延コントローラの出力と、可変要素の少なくとも１つの出力とに結合される。統合された位相検出器及びチャージポンプ要素（ＰＤＣＨＰ）が、少なくとも、可変遅延コントローラの出力と、セレクタと、ディバイダ要素の第１及び第２の出力とに結合される。キャパシタがＰＤＣＨＰの出力に結合され、キャパシタは、位相遅延要素のコントローラ入力にも結合される。

【0014】

第２の態様が或る装置を提供する。この装置は、第１の入力及び第２の入力を有するマルチプレクサ、及びマルチプレクサの出力に結合される位相遅延回路を含む。マルチプレクサの第１の入力がクロック参照ラインに結合される。位相遅延回路の出力が、マルチプレクサの第２の入力に結合される。信号ディバイダ要素が、分割された信号を位相遅延回路の出力から生成する位相遅延回路の出力に結合される。

【0015】

第２の態様は更に可変遅延コントローラを提供する。可変遅延コントローラは、第１の分割された信号を搬送する信号ディバイダ要素の出力に結合される第１の入力ラインと、第２の入力ラインとを有する。第２の入力ラインは、第１の分割された信号の位相遅延された分割された信号を可変遅延コントローラに搬送する。セレクタラインを介してマルチプレクサに結合されるセレクタが提供され、セレクタは、マルチプレクサの第１の入力及び第２の入力間で選択する。このセレクタは、マルチプレクサの第１の入力と第２の入力との間の選択をするため、少なくとも、位相遅延回路の出力と、分割された信号と、位相遅延された分割された信号とを用いる。

【0016】

第２の態様は更に、位相コンパレータ要素、及び位相コンパレータ要素の少なくとも１つの出力に結合される電流源を用いる。位相コンパレータ要素は、（ａ）可変遅延コントローラの出力と、（ｂ）クロック参照ラインと、（ｃ）分割された信号を搬送する信号ディバイダ要素の出力ラインと、（ｄ）セレクタラインとに結合される。位相検出器は、少なくともこれらの４つのライン（ａ）〜（ｄ）の信号から導出されるように位相検出器信号を生成するように構成される。電流源は位相検出器により制御される。位相遅延回路の位相遅延が、電流源により生成される電流の関数である。

【0017】

第３の態様が或る装置を提供する。この装置は、第１の入力及び第２の入力を有するマルチプレクサ、及びマルチプレクサの出力に結合される位相遅延回路を含む。マルチプレクサの第１の入力がクロック参照ラインに結合される。位相遅延回路の出力がマルチプレクサの第２の入力に結合される。信号ディバイダ要素が、分割された信号を位相遅延回路の出力から生成する位相遅延回路の出力に結合される。

【0018】

第３の態様は更に可変遅延コントローラを提供する。可変遅延コントローラは、第１の分割された信号を搬送する信号ディバイダ要素の出力に結合される第１の入力ラインと、第１の分割された信号の位相遅延された分割された信号を可変遅延コントローラに搬送する第２の入力ラインとを有する。セレクタラインを介してマルチプレクサに結合されるセレクタが提供され、セレクタは、マルチプレクサの第１の入力及び第２の入力間で選択する。このセレクタは、マルチプレクサの第１の入力と第２の入力との間の選択をするため、少なくとも、位相遅延回路の出力と、分割された信号と、位相遅延された分割された信号とを用いる。

【0019】

第３の態様は更に、位相コンパレータ要素、及び位相コンパレータ要素の少なくとも１つの出力に結合される電流源を用いる。位相コンパレータ要素は、（ａ）可変遅延コントローラの出力と、（ｂ）クロック参照ラインと、（ｃ）分割された信号を搬送する信号ディバイダ要素の出力ラインと、（ｄ）セレクタラインとに結合される。位相検出器は、少なくともこれらの４つのライン（ａ）〜（ｄ）の信号から導出されるように位相検出器信号を生成するように構成される。電流源は位相検出器により制御される。位相遅延回路の位相遅延が、電流源により生成される電流の関数である。

【0020】

第３の態様は更に、反転された出力選択信号を含む。位相検出器要素が、可変遅延コントローラの出力と、クロック参照ラインと、分割された信号ラインと、セレクタラインとに結合される。セレクタがセレクタメモリを更に含み、セレクタメモリの第１の入力が論理高に結合され、セレクタメモリのクロック入力が、信号分割されたラインに結合され、セレクタメモリのクリアが選択信号ラインで搬送される信号から導出される。

【図面の簡単な説明】

【0021】

【図1】図１は、第１の従来技術のＭＤＬＬの一例を図示する。

【0022】

【図2】図２は、第２の従来技術のＭＤＬＬの一例を図示する。

【0023】

【図3】図３は、第３の従来技術のＭＤＬＬの一例である。

【0024】

【図4A】図４Ａは、本願の原理に従って構成される、スプリアス相殺／低減を備えた統合されたＭＤＬＬの一例である。

【0025】

【図4B】図４Ｂは、図４Ａのスプリアス相殺を備えたＭＤＬＬ内の種々の信号の例である。

【0026】

【図5A】図５Ａは、図４Ａの可変遅延コントローラの入力及び出力を更に詳細に図示する。

【0027】

【図5B】図５Ｂは、可変遅延コントローラの更に詳細な例である。

【0028】

【図6】図６は、図４Ａの位相検出器、チャージポンプ、及び遅延回路要素の更に詳細な例である。

【0029】

【図7A】図７Ａは、図６の位相検出器要素の更に詳細な例である。

【0030】

【図7B】図７Ｂは、図７ＡのＰＣＥのＰＣＥドライバの種々の入力及び出力を図示する。

【0031】

【図7C】図７Ｃは、位相制御要素の位相制御要素ドライバの入力及び出力の例である。

【0032】

【図8A】図８Ａは、図４Ａのセレクタの入力及び出力ラインの例である。

【0033】

【図8B】図８Ｂは、図４Ａのセレクタの更に詳細な例である。

【0034】

【図9】図９は、図４ＡのＭＵＸ４１０と遅延回路要素との間の結合の一実施例を図示する。

【0035】

【図10】図１０は、図４Ａの可変遅延コントローラ、及びＭＤＬＬの残りにおけるそのサポート回路要素の利用を介してオフセット相殺がどのようにオフセットジッタを低減するかのシミュレーションの例である。

【0036】

【図11A】図１１Ａは、回路シミュレータから生成される図６における遅延調節回路に関連付けられるタイミング図の例である。

【0037】

【図11B】図１１Ｂは、図６における遅延調節回路に関連付けられるタイミング図の例であり、ＵＰ及びＤＮ経路遷移のときの、ＳＥＬ及びＶＣＯＰ信号のサイクル全体にわたる関係を示す。

【発明を実施するための形態】

【0038】

図４Ａは、スプリアスが低減される又は相殺される乗算遅延ロックループ（ＭＤＬＬ）４００の一実施例を図示する。ＭＤＬＬ４００は、第１の入力及び第２の入力を有するマルチプレクサ（ＭＵＸ）４１０を含む。ＭＵＸ４１０の第１の入力はクロック参照ライン４０６に結合される。ＭＵＸ４１０のＳＥＬ４０７出力に位相遅延回路４２０が結合される。位相遅延回路４２０の出力４６５ＰＬＬＯＵＴが、フィードバックライン４６６を介してＭＵＸ４１０の第２の入力に結合される。

【0039】

ＭＤＬＬ４００において、位相遅延回路４２０の出力４６５に信号ディバイダ要素４５０の入力が結合される。信号ディバイダ要素４５０は、分割された信号を位相遅延回路４２０の出力４６５から生成する。ここで一時的に図４Ｂに移ると、図４Ｂに図示されているのは、ディバイダ４５０により受信される出力４６５（ＯＵＴＰ３）、即ちＶＣＯＰ、の一例である。

【0040】

図４Ａにおいて、ＭＤＬＬ４００は可変遅延コントローラ４５５を有する。可変遅延コントローラ４５５は、（ａ）位相遅延回路４２０のＶＣＯＰ出力４６５に結合される第１の入力を有する。可変遅延コントローラ４５５は更に、（ｂ）第２の入力ライン４５３を受け取るための入力を有し、第２の入力ラインは、同じく信号ディバイダ要素４５０により生成される第１の分割されたＦＢＣＬＫ信号の信号ＦＢＣＬＫ＿ＰＲＥＶを可変ディバイダ要素に搬送する。

【0041】

図４Ｂは、ＦＢＣＬＫ信号４５１及びＦＢＣＬＫ＿ＰＲＥＶ信号４５３の一例を図示する。図４Ｂにおいて、ＶＣＯＰ４６５及びＦＢＣＬＫ信号４５１又はＦＢＣＬＫ＿ＰＲＥＶ４５３間の分周比は１８：１である。図４Ａにおいて、可変遅延コントローラ４５５は更に、結合されたＰＬＬモードライン４６３を有し、これは、ＭＤＬＬ４００がＰＬＬモードで動作しているか又はＭＤＬＬモードで動作しているかを判定する。可変遅延コントローラ４５５は更に、ＲＥＦ４０６がＭＵＸ４１０により選択されるときにのみＰＤＣＨＰ４３０及び可変遅延コントローラがアクティブであることを確実にする、結合されたイネーブル信号４５６を有し、これ以降で更に詳細に説明する、入力反転選択ＳＥＬＢ４０８信号をまた有する。

【0042】

図４Ａにおいて、セレクタ４０５が、セレクタライン４０７を介してマルチプレクサ４１０に結合され、セレクタ４０５は、ＭＵＸ４１０の第１の入力４０６と第２のフィードバック入力４６６との間で選択する。

【0043】

セレクタ４０５は、以下に更に詳細に説明するように、ＭＵＸ４１０の第１の入力と第２の入力との間の選択をするため、少なくとも、（ａ）位相遅延回路４２０の、フィードバックライン４６６を介して搬送されるＶＣＯＰ出力４６５と、（ｂ）ＦＢＣＬＫ＿ＰＲＥＶ分割された信号４５３と、（ｃ）ＦＢＣＬＫ信号４５１とを用いる。

【0044】

ＭＤＤＬ４００の例示の実施例において、位相検出器要素（ＰＤ）及びチャージポンプ（ＣＰ）がいずれも、１つの物理的要素ＰＤＣＨＰ４３０に統合される。しかし、他の実施例において、位相コンパレータ要素及びチャージポンプは結合されるが、１つの物理的要素に物理的に統合されない。

【0045】

ＭＤＬＬ４００において、ＰＤＣＨＰ４３０の位相コンパレータ要素の第１の入力が、（ａ）可変遅延コントローラ４５５の出力ラインＶＣＯＰ＿ＤＥＬＡＹ４５７に結合され、（ｂ）ＰＤＣＨＰ４３０の位相コンパレータの第２の入力がクロック参照クロックライン４０６に結合され、（ｃ）ＰＤＣＨＰ４３０の位相コンパレータ要素の第３の入力がセレクタライン４０７に結合され、（ｄ）ＰＤＣＨＰ４３０の位相コンパレータ要素の第４の入力がＦＢＣＬＫライン４５１に結合される。ＭＤＬＬ４００において、ＰＤＣＨＰ４３０の位相検出器は、少なくともこれらの４つのライン（ａ）〜（ｄ）の信号から導出されるように位相検出器信号を生成するように構成される。

【0046】

ＭＤＬＬ４００において、ＰＤＣＨＰ４３０の電流源が、ＰＤＣＨＰの位相検出器要素の少なくとも１つの出力に結合され、これ以降で更に詳細に説明するように、位相検出器要素により電流源が制御される。位相遅延回路４２０の位相遅延が、ＰＤＣＨＰ４３０の電流源により生成される電流の関数である。

【0047】

更に具体的には、容量性要素４４０が、（ａ）ＰＤＣＨＰ４３０のチャージポンプの出力、及び（ｂ）位相遅延回路４２０の制御入力に結合され、位相遅延回路４２０は、容量性要素４４０の電圧により制御される直列に結合される複数の個々の位相遅延要素４２１〜４２３を含む。

【0048】

概して、ＭＤＬＬ４００において、ＭＤＬＬにおける静的オフセットの問題は、可変遅延コントローラ４５５を用いることによりＭＤＬＬ４００において低減されるか又は相殺される。可変遅延コントローラ４５５は、セレクタ４０５のＳＥＬ信号の負のエッジが、ＶＣＯ出力４６５の負のエッジから９０度オフセットされることを確実にすることを助けるフィードバックループにおいて制御される。この状況は、静的位相オフセットが低減され及び最小化されることを確実にすることを助け、一層低い参照スプリアスとなる。

【0049】

概して、ＭＤＬＬ４００は、位相遅延回路４２０に印加される電圧を介して、電圧制御された位相遅延を実行し得る。この電圧は、ＰＤＣＨＰ４３０からの電流から導出され、これは、ＶＣＯＰ４６５の種々の分割されたバージョンから導出される。しかし、これ以降で更に詳細に説明するように、Ｍサイクル毎に、ＭＤＬＬ４００は、代わりに参照クロック４０６ラインから受信した参照クロックを用いてそれ自体を再キャリブレートする。これは、ＭＤＬＬ４００を再キャリブレートし、ジッタを低減し、それにより、ＭＤＬＬ４００の高調波スプリアスが低減される。

【0050】

本願の原理は、ＭＤＬＬモードにあるときの静的オフセットジッタを最小化するために、ＳＥＬ（４０７）信号とＶＣＯＰ＿ＤＥＬＡＹ（４５７）信号との間の位相関係に依存する。この回路は更に、決定論（静的オフセットジッタ）及びランダムジッタをトレードオフするために、通常ＰＬＬモードとＭＤＬＬモードとの間で切り替えることもできる。セレクタ４０５は参照クロックラインを選択し、それにより、位相遅延回路の出力信号の静的位相オフセットが低減される。

【0051】

更なる実施例において、ＰＬＬモード４６３で、ＭＤＬＬ４００は、ジッタ制御に対して更新しないように、しかし、常に非更新ＤＬＬモードにあるように通知され得る。位相ロックループモードライン４６３は可変遅延コントローラ４５５に結合され、セレクタ４０５はデバイスに対し出力のタイプを選択する。

【0052】

図５Ａは、可変遅延コントローラ４５５の入力及び出力を更に詳細に図示する。可変遅延コントローラ４５５は、イネーブルライン４５６、Ｍ分周要素４５０から受信したＦＢＣＬＫ＿ＰＲＥＶライン４５３、位相遅延回路４２０から受信したＶＣＯＰ４６５、ＰＬＬＭＯＤＥ４６３、ＳＥＬライン４０７、及びＳＥＬＢライン４０８への入力を有する。可変遅延コントローラ４０５は、これらの種々の信号を用い、ＶＣＯＰ＿ＤＥＬＡＹ信号４５７を出力し、ＶＣＯＰ＿ＤＥＬＡＹ信号４５７はその後、位相遅延回路４２０の位相遅延を制御するため図４ＡのＰＤＣＨＰ４３０に搬送される。

【0053】

図５Ｂは、可変遅延コントローラ４５５を更に詳細に図示する。

【0054】

可変遅延コントローラ４５５において、ＦＥＴスイッチの第１のセット５１０が、（ａ）ＦＢＣＬＫ＿ＰＲＥＶ信号４５３信号の反転された信号５１１に結合される第１のＰＦＥＴスイッチ５１２のゲート、（ｂ）ＳＥＬＢ４０８に結合される第２のＰＦＥＴスイッチ５１３のゲート、及び（ｃ）位相遅延回路４２０の出力ＶＣＯＰ４６５に結合される第３のＰＦＥＴスイッチ５１４を含む。ＦＥＴスイッチの第１のセット５１０は、電流源として機能し得る。

【0055】

可変遅延コントローラ４５５は更に、ＦＥＴスイッチの第２のセット５２０を含み、ＦＥＴスイッチの第２のセット５２０は、（ａ）位相遅延回路４２０の出力ＶＣＯＰ４６５に結合される第１のＮＦＥＴスイッチ５２２、（ｂ）セレクタ信号ライン４０７に結合される第２のＮＦＥＴスイッチ５２３、及び（ｃ）ＦＢＣＬＫ＿ＰＲＥＶ４５３の出力に結合される第３のＮＦＥＴ５２４スイッチを含む。ＦＥＴスイッチの第２のセット５２０は、電流シンクとして機能し得る。

【0056】

ＦＥＴスイッチの第１のセット５１０及びＦＥＴスイッチの第２のセット５２０は、ＶＴＵＮＥノード５２５において共に結合される。更に具体的には、第３のＰＦＥＴ５１４のソースが、第１のＮＦＥＴ５２２のドレインに結合される。ＦＥＴスイッチの第１及び第２のセット５１０、５２０の各ＦＥＴは、ＶＤＤＡからＶＳＳＡへ、互いにソース・ドレイン結合される。

【0057】

図５Ｂの可変遅延コントローラ４５５において、イネーブルライン４５６及びＰＬＬＭＯＤＥライン４６３は、共にＯＲロジック５３２に論理和演算される。ＯＲロジック５３２の出力が、ディセーブルＮＦＥＴ５３６に結合される。ディセーブルＮＦＥＴ５３６は、ＶＴＵＮＥノード５２５に結合されるドレインと、ＶＳＳＡに結合されるソースとを有する。

【0058】

ＶＴＵＮＥノード５２５に結合されるのは、キャパシタ５４９のカソードであり、キャパシタ５４９のアノードがＶＳＳＡに結合される。キャパシタ５４９のカソードはその後、ＰＦＥＴ５５０のゲートに結合され、ＰＦＥＴ５５０は、これ以降で説明するように可変レジスタとして機能する。ＰＦＥＴ５５０のソースに結合されるのはバッファ回路５６０であり、バッファ回路５６０の入力はＶＣＯＰ４６５であり、バッファ回路５６０の出力はＶＣＯＰ＿ＤＥＬＡＹ４５７である。

【0059】

可変遅延コントローラ４５５は下記のように機能し得る。ＶＣＯＰ４６５は、バッファ５６０において受け取られ、バッファ５６０を介する遅延の後、ＶＣＯ＿ＤＥＬＡＹ４５７として出力される。バッファ５６０を介する遅延は、バッファ５６０の各個々のＦＥＴのドレイン・ソースを介する電圧に比例する。ＰＦＥＴ５５０のドレインがＶＤＤＡに結合され、バッファ５６０の底部ＦＥＴのソースがＶＳＳＡに結合されるため、バッファ５６０の各個々のＦＥＴのドレイン・ソースを介する電圧は、ＰＦＥＴ５５０の等価抵抗に比例して増大されるか又は低減される。

【0060】

ＮＦＥＴ５５０の等価抵抗は、そのゲート電圧により駆動され、このゲート電圧は、ノードＶＴＵＮＥ５４９におけるものと実質的に同一である。キャパシタ５４９のカソードにおいて受け取られるような、ノードＶＴＵＮＥ４６９における電圧は、電流源である、ＦＥＴスイッチの第１のセット５１０、及び、電流シンクである、ＦＥＴスイッチの第２のセット５２０により駆動される。

【0061】

ＦＥＴスイッチの第１のセット５１０の全てが閉じている場合、可変遅延コントローラ４５５の遅延が増大し、ＦＥＴスイッチの第２のセット５２０の全てが閉じている場合、可変遅延コントローラ４５５の遅延が低減する。

【0062】

その理由は、ＦＥＴスイッチの第１のセット５１０の全てが閉じている場合、これはキャパシタ５４９を充電し、これがその電圧が増大させ、これがＰＦＥＴ５５０へのゲート電圧を増大させ、これがバッファ回路５６０のＦＥＴ上のソース・ドレイン電圧を低減するためである。これは、入力４６５から出力４６７までの信号の伝播時間を増大させる。

【0063】

しかし、ＦＥＴスイッチの第２のセット５２０の全てが閉じている場合、これは、キャパシタ５４９を放電し、これがその電圧を低減し、これがＰＦＥＴ５５０へのゲート電圧を低減し、これがバッファ回路５６０上のソース・ドレイン電圧を増大する。これは、入力４６５から出力４５７までの信号の伝播時間を低減する。

【0064】

可変遅延コントローラ４５５において、ＦＥＴスイッチの第１のセット５１０か又はＦＥＴスイッチの第２のセット５２０のいずれかの全ての３つのＦＥＴスイッチは、ＶＴＵＮＥノード５２５が充電されるか又は放電される間、閉じている必要がある。また、ＦＥＴスイッチの第１のセット５１０のＦＥＴスイッチがＰＦＥＴであり、ＦＥＴスイッチの第２のセット５２０のＦＥＴスイッチがＮＦＥＴであるため、これらは同時にオンにならない。というのは、それらがいずれも、第３のＰＦＥＴスイッチ５１４及び第１のＮＦＥＴスイッチ５２２両方のゲートでＶＣＯＰ４６５を受信したためである。

【0065】

ＶＣＯＰ信号４６５は、ＶＣＯＰの立ち下がりエッジがＳＥＬ高パルスの中心に整合されるように遅延される。これは、ＵＰ及びＤＮ電流が、同じ時間の間オンであり、安定動作ポイントに達することを補償することを助け、静的オフセットを最小化する。これは図１１Ａ及び図１１Ｂに更に示される。

【0066】

図６は、位相遅延回路４２０に結合されるＰＤＣＨＰ４３０を更に詳細に図示する。ＰＤＣＨＰ４３０は、位相コンパレータ要素（ＰＣＥ）６９３と、結合された位相検出器電流源（ＰＤＣＳ）６９５とを含む。位相コンパレータ要素６９３への入力として結合されるのは、ＦＢＣＬＫライン４５１、ＲＥＦクロックライン４０６、ＶＣＯＰ＿ＤＥＬＡＹ４５７、及びＳＥＬＥＣＴライン４０７である。

【0067】

チャージアップライン７３１がＰＣＥ６９３をアップ電流源６９８に結合し、チャージダウンライン７３２がＰＣＥ６９３をダウン電流源（電流ドレイン）６９９に結合する。これらの電流源６９８、６９９はその後、ライン４３１を介してキャパシタ４４０に結合される。キャパシタ４４０は、ＰＣＣＳ６９５によりソースされる又はシンクされる電流に従う可変電圧を有し、位相遅延回路４２０の制御入力にも結合される。キャパシタ４３０を介する電圧が変わるにつれて、これは位相遅延回路４２０の制御入力に印加される電圧を変える。これは、ＭＵＸ４１０から受信した信号の遅延回路４２０の位相の遅延位相に影響を与える。

【0068】

図７Ａは、図６のＰＣＥ６９３の態様を更に詳細に図示する。ＳＥＬ４０７信号の補信号であるＳＥＬＢ４０８信号は、ＰＣＥ６９３のＭＵＸ ＰＣＥ７０１の第１の入力として受け取られる。イネーブル信号ライン４５６は、ＭＵＸ ＰＣＥ７０１の第２の入力として受け取られる。ＰＬＬＭＯＤＥ４６３は、ＭＵＸ ＰＣＥ７０１により入力選択信号として用いられる。ＭＵＸ ＰＣＥ７０１の選択された出力はその後、ＳＥＬＢ＿ＥＮＢ７０３ライン信号として搬送される。

【0069】

ＭＵＸ ＰＣＥ７０１において、ＰＬＬＭＯＤＥ４６３がＤＬＬ上にある（即ち、ゼロに等しい）場合、ＳＥＬＢがＳＥＬＢ＿ＥＮＢ７０３として搬送される。しかし、ＰＬＬＭＯＤＥがＰＬＬ上にある（即ち、１に等しい）場合、ＥＮＢ４５６信号が搬送される。ＥＮＢ４５６がオンであり、ＰＬＬＭＯＤＥが１に等しい場合、ＭＤＬＬ４００はＰＬＬとして動作する。しかし、ＥＮＢ４６５がオフであり、ＰＬＬＭＯＤＥが１に等しい場合、ＰＬＬはディセーブルされる。

【0070】

図７Ｂは、ＰＣＥ６９３のＰＣＥドライバ７９９の種々の入力及び出力を図示する。ＰＣＥドライバ７９９は、参照クロックライン信号４０６及びＶＣＯＰ＿ＤＥＬＡＹライン４５７間で選択するため、ＭＵＸ ＰＣＥ７０１からＳＥＬＢ＿ＥＮＢ７０３を受け取る。出力として、ＰＣＥドライバ７９９は、電流源６９８への第１のドライバライン６３１、及び電流シンク６９９への第２のドライバライン６３２を有する。

【0071】

図７Ｃは、ＰＣＥドライバ７９９を更に詳細に図示する。ＲＥＦクロックライン４０６及びＶＣＯＰ＿ＤＥＬＡＹライン４５７は各々、入力としてメモリ要素において、即ち、それぞれ、第１及び第２のＤフリップフロップ７０１及び７０５において、受け取られる。静的高信号源７１３が、Ｄフリップフロップ７０１及び７０５データ入力に結合される。ＳＥＬ＿ＥＮＢ７０３は、遅延段７０４後、Ｄフリップフロップ７０１、７０５のクリア入力に結合される。

【0072】

概して、ＰＣＥドライバ７９９は次のように機能し得る。チャージアップライン６３１及びチャージダウンライン６３２上の出力は、Ｍ番目のＶＣＯＰ４６５サイクル毎、即ち、ＭＤＬＬモードで（ＳＥＬＢ信号に基いて）ＶＣＯＰ＿ＤＥＬＡＹ信号、にリセットされる。更に具体的には、遅延回路７０４を介するＳＥＬ＿ＥＮＢの遅延の後、クロック４０６信号の搬送がクリアにされ／ゼロにリセットされ、且つ、Ｍ分周要素出力ライン４５７信号がゼロにリセットされ、それによりオフセットジッタが低減される。

【0073】

４０６上の立ち上がりエッジは、出力６３１を高に設定する。しかし、これは７０３が低である（ＳＥＬが高である）ときにのみ成される。同様に、４５７が７０５の出力を高にするとき、７０３が低である場合は信号６３２は高になる。６３１及び６３２両方が高になると、フロップ７０１及び７０５は、７０４に起因して遅延後にクリアされる。６３１及び６３２が高である期間は、４０６及び４５７間の位相誤差を決める。アップ及びダウン電流源６９８及び６９９はこれらの期間の間オンにされ、ノード４３１を充電又は放電する。平衡状態では、６３１及び６３２が高である期間は等しくなり、４０６及び４５７間の位相誤差は最小化され、位相ロックとなる。

【0074】

図８Ａは、入力及び出力と共にセレクタ４０５の一実施例を図示する。セレクタ８０５は、そこに入力される：（ａ）ＦＢＣＬＫ＿ＰＲＥＶライン信号４５３、（ｂ）ＰＬＬＭＯＤＥライン４６３、（ｃ）ＦＢＣＬＫライン４５１、及び（ｄ）ＶＣＯＰ出力ライン４６５を有する。これらの信号（ａ）〜（ｄ）に従って、セレクタ４０５は、ＳＥＬ４０７ライン上の選択値ＳＥＬ、及びＳＥＬＢ４０８ライン上の反転された選択値ＳＥＬＢを出力する。

【0075】

図８Ｂはセレクタ４０５を更に詳細に開示する。

【0076】

ＶＣＯＰ信号ライン４６５はＮＡＮＤ８０３の第１の入力に結合され、ＳＥＬ値は、セレクタフィードバックラインを介してＮＡＮＤ８０３の第２の入力に結合される。ＰＬＬＭＯＤＥライン４６３は、ＡＮＤ８０５の第１の入力に結合される。ＮＡＮＤ８０３の出力が、ＡＮＤ８０５の第２の入力に結合される。ＡＮＤ８０５の出力が、Ｄフリップフロップ８５０の反転されたクリア入力に結合される。

【0077】

ＦＢＣＬＫライン４５１が、Ｄフリップフロップ８５０のクロックに結合される。高信号源８１０が、Ｄフリップフロップ８５０の信号入力に結合される。

【0078】

ＦＢＣＬＫ＿ＰＲＥＶライン４５３のＦＢＢＣＬＫ＿ＰＲＥＶ信号が、ＮＡＮＤ８５３の第１の入力、及びＡＮＤ８５６の第１の入力に結合される。Ｄフリップフロップ８５０の出力が、ＮＡＮＤ８５３及びＡＮＤ８５６に結合される。ＡＮＤ８５６の出力がＳＥＬ４０７であり、ＮＡＮＤ８５３の出力がＳＥＬＢ４０８である。

【0079】

ＦＢＣＬＫライン４５１上のＦＢＣＬＫである、分割されたクロック信号は、Ｍ番目のサイクル毎にＱ上に高出力を生成する。その結果、ＳＥＬ信号は、Ｍ番目のサイクル毎にアクティブにされ、ＳＥＬ４０７及びＰＬＬＯＵＴ４６５が高になるとＣＬＲＺ信号がアクティブになることに起因して１ＶＣＯクロックサイクル後にイナクティブにされる。

【0080】

図９は、ＭＵＸ４１０と遅延回路要素４２０との間の結合を図示する。ＭＵＸ４１０はＳＥＬ４０７により選択される。ＭＵＸ４１０は、入力として遅延回路要素４２０又は参照クロック４０６を有する。

【0081】

図１０は、可変遅延コントローラ４５５と、ＭＤＬＬ４００の残りにおけるそのサポート回路要素との利用を介してオフセット相殺がどのようにオフセットジッタを低減するかのシミュレーションを図示する（ｐｓはピコ秒である）。オフセット相殺回路が全プロセス／電圧／温度（ＰＶＴ）コーナーにわたって関与するとき、ジッタの著しい低減がみられる。

【0082】

図１１Ａは、回路シミュレーションから得られたタイミング図を図示し、ＶＣＯＰ（頂部）とＳＥＬ（底部信号）との間の関係を示す。静的位相誤差を最小化するため、ＶＣＯＰの立ち下がりエッジがＳＥＬ高パルスの中心になるように遅延される。

【0083】

図１１Ｂは、ＳＥＬ信号高パルス全体とＵＰ及びＤＮ電流がアクティブである領域とを示すことを除き、ＳＥＬ及びＶＣＯＰ信号のサイクル全体にわたる関係を示す図６における遅延調節回路に関連付けられる別のタイミング図の例である。

【0084】

本出願に関連する技術に習熟した者であれば、本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得ること、及び他の実施例を実装し得ることが分かるであろう。

【図1】

【図2】

【図3】

【図4A】

【図4B】

【図5A】

【図5B】

【図6】

【図7A】

【図7B】

【図7C】

【図8A】

【図8B】

【図9】

【図10】

【図11A】

【図11B】