特許 6304410 半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6304410

(24)【登録日】2018年3月16日

(45)【発行日】2018年4月4日

(54)【発明の名称】半導体装置の製造方法

(51)【国際特許分類】

   H01L 21/8234 20060101AFI20180326BHJP

   H01L 27/088 20060101ALI20180326BHJP

   H01L 21/336 20060101ALI20180326BHJP

   H01L 29/78 20060101ALI20180326BHJP

   H01L 27/115 20170101ALI20180326BHJP

   H01L 29/788 20060101ALI20180326BHJP

   H01L 29/792 20060101ALI20180326BHJP

   H01L 21/8238 20060101ALI20180326BHJP

   H01L 27/092 20060101ALI20180326BHJP

【ＦＩ】

   H01L27/088 C

   H01L29/78 301H

   H01L27/115

   H01L29/78 371

   H01L27/092 D

【請求項の数】15

【全頁数】35

(21)【出願番号】特願2017-12350(P2017-12350)

(22)【出願日】2017年1月26日

(62)【分割の表示】特願2013-131642(P2013-131642)の分割

【原出願日】2013年6月24日

(65)【公開番号】特開2017-103476(P2017-103476A)

(43)【公開日】2017年6月8日

【審査請求日】2017年1月26日

(73)【特許権者】

【識別番号】308014341

【氏名又は名称】富士通セミコンダクター株式会社

(74)【代理人】

【識別番号】100090273

【弁理士】

【氏名又は名称】國分 孝悦

(72)【発明者】

【氏名】江間 泰示

(72)【発明者】

【氏名】堀 充明

(72)【発明者】

【氏名】藤田 和司

(72)【発明者】

【氏名】安田 真

(72)【発明者】

【氏名】大越 克明

【審査官】 市川 武宜

(56)【参考文献】

【文献】 特開平０８−２１３４７８（ＪＰ，Ａ）

【文献】 特開２０１２−１８６２８１（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１１／０２４８３５２（ＵＳ，Ａ１）

【文献】 特開平０４−１７９１６０（ＪＰ，Ａ）

【文献】 特開２０００−２４３９５８（ＪＰ，Ａ）

【文献】 特開２００７−３３５５５９（ＪＰ，Ａ）

【文献】 特開２０１０−２７８４６７（ＪＰ，Ａ）

【文献】 特開２００４−０３９９９０（ＪＰ，Ａ）

【文献】 特開２００４−２００７０９（ＪＰ，Ａ）

【文献】 特開２００９−０３３１７９（ＪＰ，Ａ）

【文献】 特表２０１３−５０７０００（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／８２３４

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２１／８２３８

Ｈ０１Ｌ ２７／０８８

Ｈ０１Ｌ ２７／０９２

Ｈ０１Ｌ ２７／１１５

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２９／７８８

Ｈ０１Ｌ ２９／７９２

(57)【特許請求の範囲】

【請求項1】

第１の領域及び第２の領域を含む半導体基板の前記第１の領域に、不純物層を形成する工程と、
前記不純物層を形成した後、前記半導体基板の前記第１の領域上及び前記第２の領域上に、シリコン層をエピタキシャル成長する工程と、
前記シリコン層をエピタキシャル成長した後、前記半導体基板の上方に、第１のシリコン酸化膜と、シリコン窒化膜とを形成する工程と、
減圧状態で酸素と水素とを酸化炉内に独立に導入し、前記シリコン窒化膜を酸素の活性種及び水素の活性種に暴露することにより、前記シリコン窒化膜を酸化し、前記シリコン窒化膜上に第２のシリコン酸化膜を形成する工程と、
前記第１の領域上の前記シリコン層上に、第１のゲート絶縁膜を形成する工程と、
前記第２のシリコン酸化膜上及び前記第１のゲート絶縁膜上に、第１の導電体層を形成する工程と、
前記第１の導電体層、前記第２のシリコン酸化膜、前記シリコン窒化膜、及び前記第１のシリコン酸化膜をパターニングし、前記第２の領域上に、不揮発メモリトランジスタのスタックゲートを形成する工程と、
前記第１の領域上の前記第１の導電体層をパターニングし、ＭＩＳ型トランジスタのゲート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。

【請求項2】

請求項１に記載の半導体装置の製造方法において、
前記第２の領域上の前記シリコン層上に、トンネルゲート絶縁膜を形成する工程と、
前記第１のシリコン酸化膜及び前記シリコン窒化膜を形成する前に、前記トンネルゲート絶縁膜上に、第２の導電体層を形成する工程と
を更に有することを特徴とする半導体装置の製造方法。

【請求項3】

請求項１又は２に記載の半導体装置の製造方法において、
前記第２のシリコン酸化膜を形成する工程は、７５０℃以下の温度で行うことを特徴とする半導体装置の製造方法。

【請求項4】

請求項２に記載の半導体装置の製造方法において、
前記トンネルゲート絶縁膜を形成する工程では、常圧状態で酸素と水素とを酸化炉外部で反応させたのちに前記酸化炉内に導入して前記シリコン層を酸化することにより、前記トンネルゲート絶縁膜を形成することを特徴とする半導体装置の製造方法。

【請求項5】

請求項２に記載の半導体装置の製造方法において、
前記トンネルゲート絶縁膜を形成する工程は、７５０℃以下の温度で行うことを特徴とする半導体装置の製造方法。

【請求項6】

請求項１に記載の半導体装置の製造方法において、
前記半導体基板は、第３の領域を更に有し、
前記第２のシリコン酸化膜を形成する工程の後、前記第１のゲート絶縁膜を形成する工程の前に、前記第１の領域及び前記第３の領域の前記半導体基板上に、常圧状態で酸素と水素とを酸化炉外部で反応させた後に前記酸化炉内に導入して前記シリコン層を酸化することにより、第２のゲート絶縁膜を形成する工程と、
前記第１の領域上の前記第２のゲート絶縁膜を除去する工程と
を更に有することを特徴とする半導体装置の製造方法。

【請求項7】

請求項６に記載の半導体装置の製造方法において、
前記第２のゲート絶縁膜を形成する工程は、７５０℃以下の温度で行うことを特徴とする半導体装置の製造方法。

【請求項8】

請求項１に記載の半導体装置の製造方法において、
前記スタックゲートを形成する工程の後、前記ゲート電極を形成する工程の前に、前記スタックゲートを酸化し、前記スタックゲートの側壁部分に第３のシリコン酸化膜を形成する工程を更に有することを特徴とする半導体装置の製造方法。

【請求項9】

請求項８に記載の半導体装置の製造方法において、
前記第３のシリコン酸化膜を形成する工程では、減圧状態で酸素と水素とを酸化炉内に独立に導入し、各々の活性元素を前記スタックゲートの前記側壁部分に暴露することにより、前記第３のシリコン酸化膜を形成することを特徴とする半導体装置の製造方法。

【請求項10】

請求項８に記載の半導体装置の製造方法において、
前記第３のシリコン酸化膜を形成する工程は、７５０℃以下の温度で行うことを特徴とする半導体装置の製造方法。

【請求項11】

請求項１に記載の半導体装置の製造方法において、
前記第２のシリコン酸化膜を形成する工程は、バッチ処理で行うことを特徴とする半導体装置の製造方法。

【請求項12】

第１の領域及び第２の領域を含む半導体基板の前記第１の領域に、不純物層を形成する工程と、
前記不純物層を形成した後、前記半導体基板の前記第１の領域上及び前記第２の領域上に、シリコン層をエピタキシャル成長する工程と、
前記シリコン層をエピタキシャル成長した後、前記半導体基板の上方に、第１のシリコン酸化膜と、シリコン窒化膜とを形成する工程と、
前記シリコン窒化膜を７５０℃以下の温度で酸化し、前記シリコン窒化膜上に第２のシリコン酸化膜を形成する工程と、
前記第１の領域上の前記シリコン層上に、第１のゲート絶縁膜を形成する工程と、
前記第２のシリコン酸化膜上及び前記第１のゲート絶縁膜上に、第１の導電体層を形成する工程と、
前記第１の導電体層、前記第２のシリコン酸化膜、前記シリコン窒化膜、及び前記第１のシリコン酸化膜をパターニングし、前記第２の領域上に、不揮発メモリトランジスタのスタックゲートを形成する工程と、
前記第１の領域上の前記第１の導電体層をパターニングし、ＭＩＳ型トランジスタのゲート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。

【請求項13】

請求項１２に記載の半導体装置の製造方法において、
前記シリコン層を７５０℃以下の温度で酸化し、前記第２の領域上の前記シリコン層上にトンネルゲート絶縁膜を形成する工程と、
前記第１のシリコン酸化膜及び前記シリコン窒化膜を形成する前に、前記トンネルゲート絶縁膜上に、第２の導電体層を形成する工程と
を更に有することを特徴とする半導体装置の製造方法。

【請求項14】

請求項１２に記載の半導体装置の製造方法において、
前記半導体基板は、第３の領域を更に有し、
前記第２のシリコン酸化膜を形成する工程の後、前記第１のゲート絶縁膜を形成する工程の前に、前記シリコン層を７５０℃以下の温度で酸化し、前記第１の領域の前記シリコン層上及び前記第３の領域の前記シリコン層上に、第２のゲート絶縁膜を形成する工程と、
前記第１の領域上の前記第２のゲート絶縁膜を除去する工程と
を更に有することを特徴とする半導体装置の製造方法。

【請求項15】

請求項１１に記載の半導体装置の製造方法において、
前記スタックゲートを形成する工程の後、前記ゲート電極を形成する工程の前に、前記スタックゲートを７５０℃以下の温度で酸化し、前記スタックゲートの側壁部分に第３のシリコン酸化膜を形成する工程を更に有することを特徴とする半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置の製造方法に関する。

【背景技術】

【0002】

半導体装置の微細化・高集積化に伴い、チャネル不純物の統計的揺らぎによるトランジスタの閾値電圧ばらつきが顕在化している。閾値電圧はトランジスタの性能を決定づける重要なパラメータの一つであり、高性能且つ高信頼性の半導体装置を製造するために、不純物の統計的揺らぎによる閾値電圧ばらつきを低減することは重要である。

【0003】

不純物の統計的揺らぎによる閾値電圧のばらつきを低減する技術の一つとして、ＤＤＣトランジスタ（Deeply Depleted Channel transistor）と呼ばれるトランジスタ構造が提案されている。ＤＤＣトランジスタは、急峻な不純物濃度分布を有する高濃度のチャネル不純物層上にノンドープのエピタキシャルシリコン層を形成したものである。

【0004】

一方、不揮発性半導体メモリを混載したロジック半導体装置は、ＣＰＬＤ（Complex Programmable Logic Device）、ＦＰＧＡ（Field Programmable Gate Array）といった製品分野を形成し、そのプログラマブルという特徴により大きな市場を形成するに至っている。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２００１−２７４１５４号公報

【特許文献2】特開２００４−１６５１９７号公報

【特許文献3】特開２００５−００５５１６号公報

【特許文献4】特表２００９−５１０７６９号公報

【非特許文献】

【0006】

【非特許文献1】Ming-Yi Lee et al., "Anomalous Single Bit Retention Inducedby Asymmetric STI-Corner-Thinning for Floating Gate Flash Memories", Proc. of Physical and Failure Analysis of Integrated Circuits, pp. 263-267, 2012

【非特許文献2】A. Chimenton et al., "Drain-accelerated Degradation of Tunnel Oxides in Flash Memories", IEEE IEDM Tech. Dig., pp. 167-170, 2002

【非特許文献3】G. Ghidini, "Charge-related Phenomena and Reliability of Non-volatile Memories", Microelectronics Reliability Vol. 52, pp. 1876-1882, 2012

【発明の概要】

【発明が解決しようとする課題】

【0007】

今後、ＤＤＣトランジスタと不揮発メモリトランジスタとを混載した半導体装置が求められることも想定される。しかしながら、ＤＤＣトランジスタ及び不揮発メモリトランジスタはそれぞれ特有の製造プロセスを有しており、単純に両プロセスを組み合わせたのでは、これらトランジスタの特性を低下することなく両者を混載することはできない。

【0008】

本発明の目的は、ＤＤＣトランジスタ及び不揮発メモリトランジスタの特性を低下することなくこれらトランジスタを混載しうる半導体装置の製造方法を提供することにある。

【課題を解決するための手段】

【0009】

実施形態の一観点によれば、第１の領域及び第２の領域を含む半導体基板の前記第１の領域に、不純物層を形成する工程と、前記不純物層を形成した後、前記半導体基板の前記第１の領域上及び前記第２の領域上に、シリコン層をエピタキシャル成長する工程と、前記シリコン層をエピタキシャル成長した後、前記半導体基板の上方に、第１のシリコン酸化膜と、シリコン窒化膜とを形成する工程と、減圧状態で酸素と水素とを酸化炉内に独立に導入し、前記シリコン窒化膜を酸素の活性種及び水素の活性種に暴露することにより、前記シリコン窒化膜を酸化し、前記シリコン窒化膜上に第２のシリコン酸化膜を形成する工程と、前記第１の領域上の前記シリコン層上に、第１のゲート絶縁膜を形成する工程と、前記第２のシリコン酸化膜上及び前記第１のゲート絶縁膜上に、第１の導電体層を形成する工程と、前記第１の導電体層、前記第２のシリコン酸化膜、前記シリコン窒化膜、及び前記第１のシリコン酸化膜をパターニングし、前記第２の領域上に、不揮発メモリトランジスタのスタックゲートを形成する工程と、前記第１の領域上の前記第１の導電体層をパターニングし、ＭＩＳ型トランジスタのゲート電極を形成する工程とを有する半導体装置の製造方法が提供される。

【0010】

また、実施形態の他の観点によれば、第１の領域及び第２の領域を含む半導体基板の前記第１の領域に、不純物層を形成する工程と、前記不純物層を形成した後、前記半導体基板の前記第１の領域上及び前記第２の領域上に、シリコン層をエピタキシャル成長する工程と、前記シリコン層をエピタキシャル成長した後、前記半導体基板の上方に、第１のシリコン酸化膜と、シリコン窒化膜とを形成する工程と、前記シリコン窒化膜を７５０℃以下の温度で酸化し、前記シリコン窒化膜上に第２のシリコン酸化膜を形成する工程と、前記第１の領域上の前記シリコン層上に、第１のゲート絶縁膜を形成する工程と、前記第２のシリコン酸化膜上及び前記第１のゲート絶縁膜上に、第１の導電体層を形成する工程と、前記第１の導電体層、前記第２のシリコン酸化膜、前記シリコン窒化膜、及び前記第１のシリコン酸化膜をパターニングし、前記第２の領域上に、不揮発メモリトランジスタのスタックゲートを形成する工程と、前記第１の領域上の前記第１の導電体層をパターニングし、ＭＩＳ型トランジスタのゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法が提供される。

【発明の効果】

【0011】

開示の半導体装置の製造方法によれば、ＤＤＣトランジスタ及び不揮発メモリトランジスタの特性を低下することなくこれらトランジスタを混載することができる。

【図面の簡単な説明】

【0012】

【図1】図１は、一実施形態による半導体装置の構造を示す概略断面図である。

【図2】図２は、ＤＤＣトランジスタの基本構造を示す概略断面図である。

【図3】図３は、フラッシュメモリトランジスタの構造を示す平面図である。

【図4】図４は、通常ロジックプロセス、ＤＤＣプロセス、通常ロジック・フラッシュ混載プロセス、ＤＤＣ・フラッシュ混載プロセスの代表的な工程を比較した図である。

【図5】図５は、フラッシュメモリトランジスタの駆動に伴う閾値電圧の変化を示すグラフである。

【図6】図６は、ドレインディスターブストレスの印加条件を示す図である。

【図7】図７は、ドレインディスターブストレスによる閾値電圧の変化量と閾値電圧との関係を示すグラフである。

【図8】図８は、フラッシュメモリトランジスタのデータ保持特性を測定した結果を示すグラフ（その１）である。

【図9】図９は、フラッシュメモリトランジスタのデータ保持特性を測定した結果を示すグラフ（その２）である。

【図10】図１０は、フラッシュメモリトランジスタのデータ保持特性を測定した結果を示すグラフ（その３）である。

【図11】図１１は、一実施形態による半導体装置の製造方法を示す工程断面図（その１）である。

【図12】図１２は、一実施形態による半導体装置の製造方法を示す工程断面図（その２）である。

【図13】図１３は、一実施形態による半導体装置の製造方法を示す工程断面図（その３）である。

【図14】図１４は、一実施形態による半導体装置の製造方法を示す工程断面図（その４）である。

【図15】図１５は、一実施形態による半導体装置の製造方法を示す工程断面図（その５）である。

【図16】図１６は、一実施形態による半導体装置の製造方法を示す工程断面図（その６）である。

【図17】図１７は、一実施形態による半導体装置の製造方法を示す工程断面図（その７）である。

【図18】図１８は、一実施形態による半導体装置の製造方法を示す工程断面図（その８）である。

【図19】図１９は、一実施形態による半導体装置の製造方法を示す工程断面図（その９）である。

【図20】図２０は、一実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。

【図21】図２１は、一実施形態による半導体装置の製造方法を示す工程断面図（その１１）である。

【図22】図２２は、一実施形態による半導体装置の製造方法を示す工程断面図（その１２）である。

【図23】図２３は、一実施形態による半導体装置の製造方法を示す工程断面図（その１３）である。

【図24】図２４は、一実施形態による半導体装置の製造方法を示す工程断面図（その１４）である。

【図25】図２５は、一実施形態による半導体装置の製造方法を示す工程断面図（その１５）である。

【図26】図２６は、一実施形態による半導体装置の製造方法を示す工程断面図（その１６）である。

【図27】図２７は、一実施形態による半導体装置の製造方法を示す工程断面図（その１７）である。

【図28】図２８は、一実施形態による半導体装置の製造方法を示す工程断面図（その１８）である。

【図29】図２９は、一実施形態による半導体装置の製造方法を示す工程断面図（その１９）である。

【図30】図３０は、一実施形態による半導体装置の製造方法を示す工程断面図（その２０）である。

【図31】図３１は、一実施形態による半導体装置の製造方法を示す工程断面図（その２１）である。

【図32】図３２は、一実施形態による半導体装置の製造方法を示す工程断面図（その２２）である。

【図33】図３３は、一実施形態による半導体装置の製造方法を示す工程断面図（その２３）である。

【図34】図３４は、一実施形態による半導体装置の製造方法を示す工程断面図（その２４）である。

【図35】図３５は、一実施形態による半導体装置の製造方法を示す工程断面図（その２５）である。

【図36】図３６は、一実施形態による半導体装置の製造方法を示す工程断面図（その２６）である。

【図37】図３７は、一実施形態による半導体装置の製造方法を示す工程断面図（その２７）である。

【図38】図３８は、一実施形態による半導体装置の製造方法を示す工程断面図（その２８）である。

【図39】図３９は、一実施形態による半導体装置の製造方法を示す工程断面図（その２９）である。

【発明を実施するための形態】

【0013】

［実施形態］
一実施形態による半導体装置及びその製造方法について図１乃至図３９を用いて説明する。

【0014】

図１は、本実施形態による半導体装置の構造を示す概略断面図である。図２は、ＤＤＣトランジスタの基本構造を示す概略断面図である。図３は、フラッシュメモリトランジスタの構造を示す平面図である。図４は、通常ロジックプロセス、ＤＤＣプロセス、通常ロジック・フラッシュ混載プロセス、ＤＤＣ・フラッシュ混載プロセスの代表的な工程を比較した図である。図５は、フラッシュメモリトランジスタの駆動に伴う閾値電圧の変化を示すグラフである。図６は、ドレインディスターブストレスの印加条件を示す図である。図７は、ドレインディスターブストレスによる閾値電圧の変化量と閾値電圧との関係を示すグラフである。図８乃至図１０は、フラッシュメモリトランジスタのデータ保持特性を測定した結果を示すグラフである。図１１乃至図３９は、本実施形態による半導体装置の製造方法を示す工程断面図である。

【0015】

はじめに、本実施形態による半導体装置の構造について図１及び図２を用いて説明する。

【0016】

シリコン基板１０上には、図１に示すように、ＤＤＣ−ＮＭＯＳトランジスタ領域２２、ＤＤＣ−ＰＭＯＳトランジスタ領域３０、高電圧ＮＭＯＳトランジスタ領域５２、高電圧ＰＭＯＳトランジスタ領域６０、メモリセル領域５０が設けられている。各領域には、シリコン基板１０内に埋め込まれた素子分離絶縁膜４６によって活性領域が画定されており、その活性領域に所定のトランジスタが形成されている。

【0017】

ＤＤＣ−ＮＭＯＳトランジスタ領域２２のシリコン基板１０内には、Ｐウェル２４と、Ｐ型不純物層２６とが形成されている。Ｐ型不純物層２６上には、エピタキシャルシリコン層３６が形成されている。エピタキシャルシリコン層３６上には、ゲート絶縁膜９４が形成されている。ゲート絶縁膜９４上には、ゲート電極１１８が形成されている。ゲート電極１１８の両側のエピタキシャルシリコン層３６及びシリコン基板１０内には、Ｎ型ソース／ドレイン領域１３４が形成されている。これらにより、ＤＤＣ−ＮＭＯＳトランジスタ領域２２には、ＤＤＣ−ＮＭＯＳトランジスタが形成されている。

【0018】

ＤＤＣ−ＰＭＯＳトランジスタ領域３０のシリコン基板１０内には、Ｎウェル３２と、Ｎ型不純物層３４とが形成されている。Ｎ型不純物層３４上には、エピタキシャルシリコン層３６が形成されている。エピタキシャルシリコン層３６上には、ゲート絶縁膜９４が形成されている。ゲート絶縁膜９４上には、ゲート電極１１８が形成されている。ゲート電極１１８の両側のエピタキシャルシリコン層３６及びシリコン基板１０内には、Ｐ型ソース／ドレイン領域１３６が形成されている。これらにより、ＤＤＣ−ＰＭＯＳトランジスタ領域３０には、ＤＤＣ−ＰＭＯＳトランジスタが形成されている。

【0019】

ＤＤＣ−ＮＭＯＳトランジスタ及びＤＤＣ−ＰＭＯＳトランジスタは、図２に示すように、チャネル領域２０６に、高濃度の不純物層を含む閾値電圧制御層２０８と、閾値電圧制御層２０８上に形成されたノンドープのエピタキシャル層２１０とを有する。閾値電圧制御層２０８は、ＤＤＣ−ＮＭＯＳトランジスタのＰ型不純物層２６に該当し、ＤＤＣ−ＰＭＯＳトランジスタのＮ型不純物層３４に該当する。また、エピタキシャル層２１０は、ＤＤＣ−ＮＭＯＳトランジスタ及びＤＤＣ−ＰＭＯＳトランジスタのエピタキシャルシリコン層３６に該当する。ＤＤＣトランジスタ（Deeply Depleted Channel transistor）と呼ばれるこのような構造のトランジスタは、不純物の統計的揺らぎによる閾値電圧ばらつきを抑制する効果が大きく、ロジック回路等に用いられる低電圧動作の高速トランジスタ等に有用である。

【0020】

メモリセル領域５０には、Ｐウェル５４と、Ｐウェル５４の底部に設けられた埋め込みＮウェル５６とが形成されている。Ｐウェル５４の周縁部は、Ｎウェル６２で囲まれている。これにより、Ｐウェル５４は、埋め込みＮウェル５６及びＮウェル６２によりシリコン基板１０の他の領域から電気的に分離された二重ウェルとなっている。Ｐウェル５４の表面部には、チャネル不純物層としてのＰ型不純物層６６が形成されている。なお、メモリセル領域５０のシリコン基板１０上にも、エピタキシャルシリコン層３６は形成されている。Ｐ型不純物層６６は、シリコン基板１０上にエピタキシャルシリコン層３６が積層された基板の表面部に形成されている。この基板上には、トンネルゲート絶縁膜６８、フローティングゲート１０２、ＯＮＯ膜１０４、コントロールゲート１０６が順次積層されてなるゲートスタック構造が形成されている。ゲート電極１１８の両側の基板内には、Ｎ型ソース／ドレイン領域１４２が形成されている。これらにより、メモリセル領域５０には、スタックゲート構造の不揮発メモリトランジスタ（フラッシュメモリトランジスタ）が形成されている。

【0021】

図１には１つのフラッシュメモリトランジスタだけを記載しているが、メモリセル領域５０には、複数のフラッシュメモリトランジスタがマトリクス状に形成される。

【0022】

図３は、メモリセル領域５０におけるフラッシュメモリトランジスタのレイアウトの一例を示す平面図である。

【0023】

ワード線を兼ねるコントロールゲート１０６は、特に限定されるものではないが、例えば線幅が０．２０μｍであり、０．５４μｍピッチで繰り返し配置される。また、素子分離絶縁膜４６は、特に限定されるものではないが、０．２０μｍ幅の活性領域が０．３８μｍピッチで配置されるように、形成される。

【0024】

高電圧ＮＭＯＳトランジスタ領域５２には、Ｐウェル５４と、Ｐウェル５４の底部に設けられた埋め込みＮウェル５６とが形成されている。Ｐウェル５４の周縁部は、Ｎウェル６２で囲まれている。これにより、Ｐウェル５４は、埋め込みＮウェル５６及びＮウェル６２によりシリコン基板１０の他の領域から電気的に分離された二重ウェルとなっている。Ｐウェル５４の表面部には、チャネル不純物層としてのＰ型不純物層８２が形成されている。なお、高電圧ＮＭＯＳトランジスタ領域５２のシリコン基板１０上にも、エピタキシャルシリコン層３６は形成されている。Ｐ型不純物層８２は、シリコン基板１０上にエピタキシャルシリコン層３６が積層された基板の表面部に形成されている。この基板上には、ゲート絶縁膜９０が形成されている。ゲート絶縁膜９０上には、ゲート電極１１８が形成されている。ゲート電極１１８の両側の基板内には、Ｎ型ソース／ドレイン領域１３８が形成されている。これらにより、高電圧ＮＭＯＳトランジスタ領域５２には、高電圧ＮＭＯＳトランジスタが形成されている。

【0025】

高電圧ＰＭＯＳトランジスタ領域６０には、Ｎウェル６２が形成されている。Ｎウェル６０の表面部には、チャネル不純物層としてのＮ型不純物層８６が形成されている。なお、高電圧ＰＭＯＳトランジスタ領域６０のシリコン基板１０上にも、エピタキシャルシリコン層３６は形成されている。Ｎ型不純物層８６は、シリコン基板１０上にエピタキシャルシリコン層３６が積層された基板の表面部に形成されている。この基板上には、ゲート絶縁膜９０が形成されている。ゲート絶縁膜９０上には、ゲート電極１１８が形成されている。ゲート電極１１８の両側の基板内には、Ｐ型ソース／ドレイン領域１４０が形成されている。これらにより、高電圧ＰＭＯＳトランジスタ領域６０には、高電圧ＰＭＯＳトランジスタが形成されている。

【0026】

高電圧ＮＭＯＳトランジスタ及び高電圧ＰＭＯＳトランジスタは、メモリトランジスタの書き込み・消去動作の際に使用される高耐圧のトランジスタである。

【0027】

各トランジスタのゲート電極１１８上、コントロールゲート１０６上、Ｎ型ソース／ドレイン領域１３４，１３８，１４２上及びＰ型ソース／ドレイン領域１３６，１４０上には、金属シリサイド膜１４４が形成されている。

【0028】

トランジスタが形成された基板上には、層間絶縁膜１４６が形成されている。層間絶縁膜１４６には、トランジスタの各端子に接続されたコンタクトプラグ１４８が埋め込まれている。コンタクトプラグ１４８には、配線１５０が接続されている。

【0029】

なお、図１においてフラッシュメモリトランジスタと高電圧ＰＭＯＳトランジスタとの間に記載されている構造体１５２は、フラッシュメモリトランジスタと周辺トランジスタとを作り分ける際にメモリセル領域５０の周縁部に残存するものである。

【0030】

上述のように、本実施形態による半導体装置は、ロジック回路等を構成するＤＤＣトランジスタと、フラッシュメモリトランジスタ及びこれの駆動に用いる高電圧トランジスタとを、一つのシリコン基板上に混載したものである。

【0031】

次に、ＤＤＣトランジスタとフラッシュメモリトランジスタとを混載する場合の課題について、ＤＤＣトランジスタではない通常のロジックトランジスタとフラッシュメモリトランジスタとを混載する場合との比較を交えて説明する。

【0032】

図４は、通常ロジックプロセス（ＢＬ）、ＤＤＣプロセス（ＤＤＣ）、通常ロジック・フラッシュ混載プロセス（ｆｌａｓｈ ｏｎ ＢＬ）、ＤＤＣ・フラッシュ混載プロセス（ｆｌａｓｈ ｏｎ ＤＤＣ）の代表的な工程を比較したものである。

【0033】

図４中、「ＤＤＣ ｉｍｐｌａｎｔ」は、ＤＤＣトランジスタの閾値電圧制御層を形成
するためのイオン注入工程である。「Ｂｌａｎｋｅｔ ｅｐｉ」は、ＤＤＣトランジスタ
のエピタキシャル層を形成するための成膜工程である。「ＳＴＩ」は、素子分離絶縁膜の形成のための一連の工程である。「Ｆｌａｓｈ ＴＮ−ＯＸ，ＦＧ ＆ ＯＮＯ」は、フラ
ッシュメモリトランジスタのトンネルゲート絶縁膜、フローティングゲート、ＯＮＯ膜等を形成するための一連の成膜工程である。「ＨＶ ｉｍｐｌａｎｔ」は、高電圧トランジ
スタ用のイオン注入工程である。「ＭＶ ｉｍｐｌａｎｔ」は、Ｉ／Ｏ用に用いられる３
．３Ｖ動作のトランジスタ（以下、中電圧トランジスタと呼ぶ）用のイオン注入工程である。「ＨＶ−ＧＯＸ」は、高電圧トランジスタのゲート絶縁膜の形成のための熱酸化工程である。「ＭＶ−ＧＯＸ」は、中電圧トランジスタのゲート絶縁膜の形成のための熱酸化工程である。「ＤＤＣ−ＧＯＸ」は、低電圧トランジスタのゲート絶縁膜の形成のための熱酸化工程である。「Ｇａｔｅ ｐｏｌｙ」は、ゲート電極、コントロールゲートとなるポリシリコン膜の成膜工程である。「Ｆｌａｓｈ ＣＧ」は、コントロールゲートの形成
工程である。「Ｆｌａｓｈ ＳＤ」は、フラッシュメモリトランジスタのソース／ドレイ
ン領域形成工程である。「Ｆｌａｓｈ ＳＷ−ＯＸ」は、ゲートスタックの側壁酸化膜の
形成のための熱酸化工程である。「ＨＶ／ＭＶ／ＤＤＣ Ｇａｔｅ」は、ゲート電極の形
成工程である。「ＨＶ ＬＤＤ」は、高電圧トランジスタのＬＤＤ領域を形成するための
イオン注入工程である。「ＭＶ ＬＤＤ」は、中電圧トランジスタのＬＤＤ領域を形成す
るためのイオン注入工程である。「ＬＶ ＬＤＤ」は、低電圧トランジスタのＬＤＤ領域
を形成するためのイオン注入工程である。「ＳＷ」は、側壁絶縁膜の形成工程である。「ＳＤ」は、ソース／ドレイン領域を形成するためのイオン注入工程である。「Ｓｉｌｉｃｉｄｅ」は、サリサイドプロセスによるシリサイド膜の形成工程である。「ＢＥＯＬ」は、一連のバックエンドプロセスである。また、「ＨＴ」は高温（High Temperature）を表し、「ＬＴ」は低温（Low Temperature）を表す。また、「ＰＯＲ」は、既定条件（Process Of Record）を表す。

【0034】

通常のフラッシュ混載ロジックプロセスフロー（ｆｌａｓｈ ｏｎ ＢＬ）では、図４に示すように、トンネルゲート絶縁膜やＯＮＯ膜の形成等のフラッシュメモリトランジスタに特有な工程の大部分は、ロジックトランジスタの形成工程よりも前に完了する。このため、これら工程を低温化する必要性はなかった。また、側壁酸化膜の形成工程（Ｆｌａｓｈ ＳＷ−ＯＸ）もロジックトランジスタのチャネルプロファイルには多少の影響を与え
るが、ＬＤＤ形成前に完了するため、実効チャネル長には影響を与えることはなく、低温化の必要性は薄かった。

【0035】

一方、ＤＤＣトランジスタとフラッシュメモリトランジスタとを混載する場合、閾値電圧制御層を形成する工程とエピタキシャル層を成長する工程とが新たに必要となるが、これら工程は上述のフラッシュメモリトランジスタに特有な工程よりも前に行うことになる。

【0036】

しかしながら、フラッシュメモリトランジスタに特有な工程は絶縁膜信頼性を向上する等のために比較的高温で行われる。たとえば、トンネルゲート絶縁膜の形成には、１０００℃〜１０５０℃程度の熱酸化が用いられている。また、ＯＮＯ膜のトップ酸化膜の形成、高電圧トランジスタのゲート絶縁膜の形成、側壁絶縁膜の形成には、９５０℃程度の熱酸化が用いられている。このため、これら工程をそのままＤＤＣトランジスタのプロセスに組み入れた場合、閾値電圧制御層を形成する不純物の拡散が助長され、所望の特性を有するＤＤＣトランジスタが形成できなくなる。

【0037】

したがって、ＤＤＣトランジスタとフラッシュメモリトランジスタとを混載するためには、これまでにフラッシュメモリトランジスタの製造に適用されたことのない新たな方法を適用し、ＤＤＣトランジスタの特性に影響しない条件でフラッシュメモリトランジスタを形成する必要がある。

【0038】

このような観点から、本実施形態による半導体装置の製造方法では、フラッシュメモリトランジスタに特有な上述の熱工程を、ＤＤＣトランジスタの特性への影響が小さい７５０℃程度以下の低温条件で行う。

【0039】

具体的には、トンネルゲート絶縁膜６８及び高電圧トランジスタのゲート絶縁膜９０（シリコン酸化膜９０ａ）の形成を、７５０℃程度以下での常圧のウェット酸化により行う。常圧のウェット酸化とは、常圧状態で酸素と水素とを酸化炉外部で反応させたのちに前記酸化炉内に導入して熱酸化を行う方法である。

【0040】

また、ＯＮＯ膜１０４のトップ酸化膜（シリコン酸化膜７８）及び側壁酸化膜（シリコン酸化膜１０８）の形成を、バッチ式の酸化炉を用いた７５０℃程度以下の温度でのＬＰＲＯ（Low Pressure Radical Oxidation：低圧ラジカル酸化）法による熱酸化により行う。ＬＰＲＯ法とは、減圧下（常圧未満の圧力下）で、酸素と水素とを独立して所定温度に設定した酸化炉チューブに供給し、それらの活性分子・原子を利用して酸化を行う方法である。バッチ式の酸化炉を用いているのは、ＬＰＲＯ法による低温での酸化には長時間を要するからである。ただし、ＬＰＲＯ法による熱酸化をバッチ処理で行うのは処理時間の観点からであり、ＬＰＲＯ法による熱酸化を枚葉処理で行うことを排除するものではない。

【0041】

ＬＰＲＯ法は熱酸化温度を低温化できる一方、バッチ式の酸化炉では酸化炉チューブ内へのガス供給が複雑となるため、常圧酸化の場合よりも酸化炉チューブ内における膜厚分布が悪化する。このため、高精度の膜厚制御が求められるトンネルゲート絶縁膜６８及び高電圧トランジスタのゲート絶縁膜９０（シリコン酸化膜９０ａ）の形成には、膜厚制御性の高いウェット酸化を用いることが望ましい。

【0042】

一方、ＯＮＯ膜１０４のトップ酸化膜（シリコン酸化膜７８）は、酸化耐性の高いシリコン窒化膜７６の酸化により形成するものであり、ＤＤＣトランジスタの特性を維持しうる熱処理に抑えるためには、活性種を用いるＬＰＲＯ法による熱酸化が望ましい。また、側壁酸化膜（シリコン酸化膜１０８）の形成は、スタックゲートに生じるバーズビークを抑制する観点から、ＬＰＲＯ法による熱酸化が望ましい。これは、側壁酸化膜（シリコン酸化膜１０８）の形成に、トンネルゲート絶縁膜６８及び高電圧トランジスタのゲート絶縁膜９０の場合と同様の低温での常圧ウェット酸化を用いると、スタックゲートに生じるバーズビークが大きくなるからである。ここでバーズビークとは、熱酸化等によって形成した酸化膜に厚さの異なる部分が生じることをいう。

【0043】

側壁酸化膜（図１のシリコン酸化膜１０８）の形成にＬＰＲＯ法による熱酸化を用いることで、スタックゲートの側面に生じるバーズビークを抑制することができる。

【0044】

本願発明者等が検討を行ったところ、ＯＮＯ膜１０４のトップ酸化膜や側壁酸化膜の形成には、トンネルゲート絶縁膜６８や高電圧トランジスタのゲート絶縁膜９０（シリコン酸化膜９０ａ）に求められるほどの高精度の膜厚制御が必要とされないことが判った。

【0045】

なお、素子分離絶縁膜の角部におけるトンネルゲート絶縁膜の局所的な薄膜化を防止してフラッシュメモリトランジスタの特性を向上する観点から、素子分離絶縁膜の角部に丸みを持たせた構造が有効であるとの報告がある。このような観点からは、トンネルゲート絶縁膜の形成は高温で行うことが望ましいとも考えられる。しかしながら、本実施形態による半導体装置の製造方法により形成したフラッシュメモリトランジスタでは、後述するように、通常ロジック混載フラッシュメモリトランジスタと遜色のないデータ保持特性を実現できることができる。

【0046】

フラッシュメモリトランジスタに特有な上記の熱工程を上述の低温条件で行ったときのＤＤＣトランジスタへの影響について本願発明者等が検討を行ったところ、満足できる特性のＤＤＣトランジスタが得られることを確認できた。

【0047】

次に、フラッシュメモリトランジスタに特有な熱工程を低温化することによるフラッシュメモリトランジスタへの影響について本願発明者等が検討を行った結果について示す。

【0048】

図５は、フラッシュメモリトランジスタの閾値電圧の変化を示すグラフである。図中、◆印のプロットは通常ロジック混載フラッシュメモリトランジスタの結果を示し、□印，△印，◇印，○印のプロットはＤＤＣ混載フラッシュメモリトランジスタの結果を示す。

【0049】

□印，△印，◇印のフラッシュメモリトランジスタは、閾値電圧制御のためのイオン注入ドーズ量が異なっている。すなわち、□印，△印，◇印の順にイオン注入ドーズ量が多くなっている。

【0050】

○印のフラッシュメモリトランジスタは、□印，△印，◇印のフラッシュメモリトランジスタよりも加速エネルギーの高いイオン注入条件でソース／ドレイン領域（Ｎ型不純物層１１２）を形成したものである。すなわち、□印，△印，◇印のフラッシュメモリトランジスタはＡｓ⁺５０ｋｅＶ ６×１０¹⁴ｃｍ^-2の条件でソース／ドレイン領域を形
成しているのに対して、○印のフラッシュメモリトランジスタはＡｓ⁺９０ｋｅＶ ６×
１０¹⁴ｃｍ^-2の条件でソース／ドレイン領域を形成している。

【0051】

図５の横軸は、左側から順に、初期状態（ＩＮＩＴＩＡＬ）、書き込み後（ＰＲＯＧＲＡＭ）、ドレインディスターブストレス後（ＤＲＡＩＮ ＤＩＳＴＵＲＢ）、消去後（Ｅ
ＲＡＳＥ）、ゲートディスターブストレス後（ＧＡＴＥ ＤＩＳＴＵＲＢ）における閾値
電圧の測定結果を示している。ドレインディスターブストレスは、図６に示すように、ドレイン端子（ビット線：ＢＬ）に５．５Ｖ、他の端子（ソース端子：ＳＬ、コントロールゲート：ＣＧ、Ｐウェル：Ｐｗｅｌｌ、埋め込みＮウェル：ＢＵＲＩＥＤ Ｎｗｅｌｌ）
に０Ｖを印加することにより行った。ゲートディスターブストレスは、ゲート端子に１０Ｖ、他の端子に０Ｖを印加することにより行った。

【0052】

図５に示すように、通常ロジック混載フラッシュメモリトランジスタではドレインディスターブストレス印加後の閾値電圧のシフト量は小さいが、ＤＤＣ混載フラッシュメモリトランジスタではドレインディスターブストレス印加後の閾値電圧のシフト量が大きくなっている。この結果から、ＤＤＣ混載フラッシュメモリトランジスタでは、ドレインディスターブ耐性が低下し、チャージロスが発生している状況が見てとれる。

【0053】

図７は、図５の測定結果を、ドレインディスターブストレスによる閾値電圧の変化量と閾値電圧との関係に書き換えたグラフである。図中、◆印のプロットは通常ロジック混載フラッシュメモリトランジスタの結果を示し、■印及び●印のプロットはＤＤＣ混載フラッシュメモリトランジスタの結果を示す。■印のフラッシュメモリトランジスタはＡｓ⁺５０ｋｅＶ ６×１０¹⁴ｃｍ^-2の条件でソース／ドレイン領域を形成しているのに対
して、●印のフラッシュメモリトランジスタはＡｓ⁺９０ｋｅＶ ６×１０¹⁴ｃｍ^-2
の条件でソース／ドレイン領域を形成している。

【0054】

チャージロスの発生原因としては、フローティングゲートからドレイン端子への電子の引き抜きと、Ｐウェル−ドレイン間電界によって生じた電子正孔対の正孔のフローティングゲートへの注入の２通りのメカニズムが考えられる（図６参照）。ＤＤＣ混載フラッシュメモリトランジスタにおけるドレインディスターブ耐性の低下は、これらのうち主に後者が原因しているものと考えられる。

【0055】

すなわち、図７に■印のプロットで示すように、ＤＤＣ混載フラッシュメモリトランジスタでは、閾値電圧制御のためのイオン注入ドーズ量が増加するほどに閾値電圧の変化量が大きくなっている。イオン注入ドーズ量の増加はＰウェル濃度の増加を意味しており、これによりＰウェル−ドレイン間の電場が急峻になることによって、フローティングゲートへの正孔の注入が増加しているものと考えられる。

【0056】

したがって、Ｐウェル−ドレイン間の電場をなだらかにすることによって、ＤＤＣ混載フラッシュメモリトランジスタにおいても、ドレインディスターブ耐性を改善できるものと考えられる。

【0057】

図７に示す●印のフラッシュメモリトランジスタにおいて閾値電圧の変化量が小さくなっているのは、正にＰウェル−ドレイン間の電場がなだらかになることが原因しているものと推察される。

【0058】

すなわち、●印で示すフラッシュメモリトランジスタは、■印のフラッシュメモリトランジスタの場合よりも高加速エネルギーのイオン注入条件でソース／ドレイン領域を形成したものである。高加速エネルギーのイオン注入条件でソース／ドレイン領域を形成することにより、基板表面近傍におけるドレイン領域の不純物濃度が低下し、Ｐウェル−ドレイン間の電場がなだらかになったものと考えられる。

【0059】

■印のフラッシュメモリトランジスタにおける閾値電圧の変化量の傾きに基づいて、●印のフラッシュメモリトランジスタの特性から閾値電圧の変化量を外挿すると、図７に点線で示すようになる。この結果から、高加速エネルギーのイオン注入条件でソース／ドレイン領域を形成することにより、通常ロジック混載フラッシュメモリトランジスタに近い値まで、閾値電圧の変化量を抑制できることが予測できる。

【0060】

これらのことから、ＤＤＣ混載フラッシュメモリトランジスタにおいても、チャネル領域及びソース／ドレイン拡散層の不純物プロファイルを適切に制御することにより、ドレインディスターブ耐性を改善できるものと考えられる。

【0061】

図８〜図１０は、フラッシュメモリトランジスタのデータ保持特性を測定した結果を示すグラフである。１０個のチップの５１２ｋ個のフラッシュメモリトランジスタについて、プログラムと消去とを１０００回繰り返した後、所定時間毎に閾値電圧の測定を行った結果である。図８が通常ロジック混載フラッシュメモリトランジスタの場合であり、図９及び図１０がＤＤＣ混載フラッシュメモリトランジスタの場合である。図９のフラッシュメモリトランジスタはＡｓ⁺５０ｋｅＶ ６×１０¹⁴ｃｍ^-2の条件でソース／ドレイン領域を形成したものであり、図１０のフラッシュメモリトランジスタはＡｓ⁺９０ｋｅＶ ６×１０¹⁴ｃｍ^-2の条件でソース／ドレイン領域を形成したものである。

【0062】

図９に示すように、低加速エネルギーのイオン注入条件でソース／ドレイン領域を形成したフラッシュメモリトランジスタでは、経過時間が増加するほどにプログラム状態の閾値電圧の低下したビットが増加して、分布の裾が閾値電圧の低い側に延びている。この現象は、シングルビットチャージロスと呼ばれているものであり、トンネルゲート絶縁膜の質やＳＴＩ（素子分離絶縁膜）角の丸めと密接な関係をもっていると言われてきた。

【0063】

これに対し、図１０に示すように、高加速エネルギーのイオン注入条件でソース／ドレイン領域を形成したフラッシュメモリトランジスタでは、経過時間の増加に伴う閾値電圧の変化はほとんどなく、図８に示す通常ロジック混載フラッシュメモリトランジスタと同等のデータ保持特性を実現することができた。

【0064】

以上の結果から、文献等で指摘されていた予測とは異なり、フラッシュメモリトランジスタに特有の熱酸化工程を低温化したり、ＳＴＩの角の丸めを小さくしても、通常ロジック混載フラッシュメモリトランジスタと遜色のない絶縁膜信頼性が得られることを確認できた。

【0065】

次に、本実施形態による半導体装置の製造方法について図１１乃至図３９を用いて説明する。

【0066】

まず、シリコン基板１０上に、マスクアライメント用のマークとなる溝１６を形成する領域に開口部１４を有するフォトレジスト膜１２を形成する。開口部１４は、シリコン基板１０の製品形成領域外、例えばスクライブ領域に形成される。

【0067】

次いで、フォトレジスト膜１２をマスクとしてシリコン基板をエッチングし、開口部１４内のシリコン基板１２に、溝１６を形成する（図１１）。

【0068】

本実施形態による半導体装置の製造方法では、素子分離絶縁膜４６の形成前に、ウェルやチャネル不純物層を形成する。溝１６は、素子分離絶縁膜４６の形成前に行われるリソグラフィー工程（ウェルやチャネル不純物層の形成等）において、マスクアライメント用のマークとして用いられるものである。

【0069】

次いで、例えばアッシングにより、フォトレジスト膜１２を除去する。

【0070】

次いで、シリコン基板１０の全面に、例えば熱酸化法により、シリコン基板１０の表面の保護膜としてのシリコン酸化膜１８を形成する。

【0071】

次いで、フォトリソグラフィにより、ＤＤＣ−ＮＭＯＳトランジスタ領域２２を露出し、他の領域を覆うフォトレジスト膜２０を形成する。フォトリソグラフィの位置合わせには、溝１６のマークを用いる。

【0072】

次いで、フォトレジスト膜２０をマスクとしてイオン注入を行い、ＤＤＣ−ＮＭＯＳトランジスタ領域２２に、Ｐウェル２４と、ＤＤＣ−ＮＭＯＳトランジスタのチャネル不純物層となるＰ型不純物層２６とを形成する（図１２）。

【0073】

Ｐウェル２４は、例えば、ボロンイオン（Ｂ⁺）を、加速エネルギー１５０ｋｅＶ、ドーズ量７．５×１０¹²ｃｍ^-2の条件で、基板法線方向に対して傾斜した４方向から、それぞれイオン注入することにより形成する。Ｐ型不純物層２６は、例えば、ゲルマニウムイオン（Ｇｅ⁺）を、加速エネルギー３０ｋｅＶ、ドーズ量５×１０¹⁴ｃｍ^-2の条件で、炭素イオン（Ｃ⁺）を、加速エネルギー５ｋｅＶ、ドーズ量５×１０¹⁴ｃｍ^-2の条件で、ボロンイオンを、加速エネルギー２０ｋｅＶ、ドーズ量１．８×１０¹³ｃｍ^-2の条件で、弗化硼素イオン（ＢＦ₂⁺）を、加速エネルギー２５ｋｅＶ、ドーズ量６×１０¹²ｃｍ^-2の条件及び加速エネルギー１０ｋｅＶ、ドーズ量３×１０¹²ｃｍ^-2の条件で、それぞれイオン注入することにより形成する。ゲルマニウムは、シリコン基板１０を非晶質化してボロンイオンのチャネリングを防止するとともに、シリコン基板１０を非晶質化して炭素が格子点に配される確率を高めるように作用する。格子点に配された炭素は、ボロンの拡散を抑制するように作用する。かかる観点から、ゲルマニウムは、炭素及びボロンよりも先にイオン注入する。Ｐウェル２４は、Ｐ型高濃度不純物層２６よりも先に形成することが望ましい。

【0074】

次いで、例えばアッシングにより、フォトレジスト膜２０を除去する。

【0075】

次いで、シリコン基板１０の表面に、例えば８１０℃のＩＳＳＧ（in-situ steam generation）酸化法により、例えば膜厚３ｎｍのシリコン酸化膜１９を形成する。

【0076】

次いで、フォトリソグラフィにより、ＤＤＣ−ＰＭＯＳトランジスタ領域３０を露出し、他の領域を覆うフォトレジスト膜２８を形成する。フォトリソグラフィの位置合わせには、溝１６のマークを用いる。

【0077】

次いで、フォトレジスト膜２８をマスクとしてイオン注入を行い、ＤＤＣ−ＰＭＯＳトランジスタ領域３０に、Ｎウェル３２と、ＤＤＣ−ＰＭＯＳトランジスタのチャネル不純物層となるＮ型不純物層３４とを形成する（図１３）。

【0078】

Ｎウェル３２は、例えば、リンイオン（Ｐ⁺）を、加速エネルギー３６０ｋｅＶ、ドーズ量７．５×１０¹²ｃｍ^-2の条件で、基板法線方向に対して傾斜した４方向からそれぞれイオン注入し、アンチモンイオン（Ｓｂ⁺）を、加速エネルギー８０ｋｅＶ、ドーズ量１．２×１０¹³ｃｍ^-2の条件及び加速エネルギー１３０ｋｅＶ、ドーズ量６×１０¹²ｃｍ^-2の条件でイオン注入することにより形成する。Ｎ型不純物層３４は、例えば、アンチモンイオンを、加速エネルギー２０ｋｅＶ、ドーズ量６×１０¹²ｃｍ^-2の条件でイオン注入することにより形成する。

【0079】

次いで、例えばアッシングにより、フォトレジスト膜２８を除去する。

【0080】

なお、ここでは２種類のＤＤＣトランジスタを形成する場合を示すが、閾値電圧の異なるＤＤＣトランジスタや耐圧の異なるＤＤＣトランジスタを更に形成する場合には、同様のプロセスを繰り返し、または、閾値電圧制御用のイオン注入のみを追加して、所定のウェル及びチャネル領域となる不純物層を形成する。

【0081】

次いで、不活性雰囲気中で熱処理を行い、シリコン基板１０に導入されたイオン注入ダメージを回復するとともに、注入した不純物を活性化する。例えば、窒素雰囲気中で、６００℃１５０秒の熱処理を行う。

【0082】

次いで、例えば弗酸水溶液を用いたウェットエッチングにより、シリコン酸化膜１９を除去する。

【0083】

次いで、例えば８１０℃のＩＳＳＧ（in-situ steam generation）酸化法により例えば膜厚３ｎｍのシリコン酸化膜を成長し、弗酸水溶液を用いたウェットエッチングにより除去する。こうして、イオン注入時に発生したシリコン表面のノックオン酸素を含む領域を除去する。

【0084】

次いで、例えばＣＶＤ法により、シリコン基板１０の表面に、例えば膜厚３５ｎｍのノンドープのシリコン層（エピタキシャルシリコン層）３６をエピタキシャル成長する（図１４）。

【0085】

なお、フラッシュメモリを混載しないＤＤＣトランジスタプロセスでは、例えば膜厚２５ｎｍ程度のエピタキシャルシリコン層を成長する。本実施形態による半導体装置の製造方法においてエピタキシャルシリコン層３６の膜厚を厚くしているのは、フラッシュメモリ混載プロセスに特有の酸化工程等によるエピタキシャルシリコン層３６の膜減りを考慮したものである。

【0086】

次いで、例えばＩＳＳＧ法により、減圧下でエピタキシャルシリコン層３６の表面をウェット酸化し、例えば膜厚３ｎｍのシリコン酸化膜３８を形成する。処理条件は、例えば、温度を８１０℃、時間を２０秒間とする。ここで、本ウェット酸化の処理時間は２０秒間と短時間であるため、ＤＤＣトランジスタの閾値電圧の変動についての影響は無視できる範囲である。

【0087】

次いで、シリコン酸化膜３８上に、例えば減圧ＣＶＤ法により、例えば膜厚８０ｎｍのシリコン窒化膜４０を堆積する。処理条件は、例えば、温度を７００℃、時間を１５０分間とする。

【0088】

次いで、フォトリソグラフィにより、シリコン窒化膜４０上に、素子分離領域を露出するフォトレジスト膜４２を形成する。フォトリソグラフィの位置合わせには、溝１６のマークを用いる。

【0089】

次いで、ドライエッチングにより、フォトレジスト膜４２をマスクとして、シリコン窒化膜４０、シリコン酸化膜３８、エピタキシャルシリコン層３６及びシリコン基板１０を異方性エッチングする。これにより、各トランジスタ領域の間の領域を含む素子分離領域に、素子分離溝４４を形成する（図１５）。

【0090】

次いで、ＬＰＲＯ法により、エピタキシャルシリコン層３６及びシリコン基板１０の表面を酸化し、素子分離溝４４の内壁に、ライナー膜として、例えば膜厚１０ｎｍのシリコン酸化膜を形成する。酸化条件は、例えば、温度を６５０℃、酸素流量を７ｓｌｍ、水素流量を３ｓｌｍ、圧力を０．９５Ｔｏｒｒ、時間を１２５分とする。ＬＰＲＯ法によれば、７５０℃程度以下のような低温でのシリコン酸化膜の形成が可能となる。

【0091】

ただし、ＬＰＲＯ法は、酸化炉チューブ内へのガス供給が複雑となるため、常圧酸化の場合よりも酸化炉チューブ内における膜厚分布が悪化する。本発明者等の試作結果では、１０ｎｍの成膜に対して、０．２ｎｍ〜０．３ｎｍ程度の炉内分布が認められた。この炉内分布の値は、常圧酸化を用いた場合の２倍〜３倍程度である。

【0092】

ライナー膜には高精度の膜厚制御は不要であることから、ＬＰＲＯ法を用いて酸化温度の低温化を図ることが可能である。

【0093】

次いで、例えば高密度プラズマＣＶＤ法により、例えば膜厚５００ｎｍのシリコン酸化膜を堆積し、素子分離溝４４をシリコン酸化膜によって埋め込む。

【0094】

次いで、例えばＣＭＰ（Chemical Mechanical Polishing）法により、シリコン窒化膜
４０上のシリコン酸化膜を除去する。こうして、いわゆるＳＴＩ（Shallow Trench Isolation）法により、素子分離溝４４に埋め込まれたシリコン酸化膜により、素子分離絶縁膜４６を形成する（図１６）。

【0095】

次いで、シリコン窒化膜４０をマスクとして、例えば弗酸水溶液を用いたウェットエッチングにより、素子分離絶縁膜４６を、例えば３０ｎｍ程度エッチングする。このエッチングは、完成したトランジスタにおいて、エピタキシャルシリコン層３６の表面の高さと素子分離絶縁膜４６の表面の高さとが同程度になるように調整するためのものである。

【0096】

次いで、例えばホットリン酸を用いたウェットエッチングにより、シリコン窒化膜４０を除去する（図１７）。

【0097】

次いで、フォトリソグラフィにより、メモリセル領域５０及び高電圧ＮＭＯＳトランジスタ領域５２を露出するフォトレジスト膜４８を形成する。

【0098】

次いで、フォトレジスト膜４８をマスクとしてイオン注入を行い、メモリセル領域５０及び高電圧ＮＭＯＳトランジスタ領域５２に、Ｐウェル５４及び埋め込みＮウェル５６を形成する（図１８）。

【0099】

Ｐウェル５４は、例えば、硼素イオンを、加速エネルギー４２０ｋｅＶ、ドーズ量１．４×１０¹³ｃｍ^-2の条件及び加速エネルギー１５０ｋｅＶ、ドーズ量１．６×１０¹²ｃｍ^-2の条件でイオン注入することにより形成する。また、埋め込みＮウェル５６は、例えば、燐イオンを、加速エネルギー２ＭｅＶ、ドーズ量２×１０¹³ｃｍ^-2の条件でイオン注入することにより形成する。

【0100】

次いで、例えばアッシングにより、フォトレジスト膜４８を除去する。

【0101】

次いで、フォトリソグラフィにより、高電圧ＰＭＯＳトランジスタ領域６０を露出するフォトレジスト膜５８を形成する。

【0102】

次いで、フォトレジスト膜５８をマスクとしてイオン注入を行い、高電圧ＰＭＯＳトランジスタ領域６０に、Ｎウェル６２を形成する（図１９）。Ｎウェル６２は、例えば、燐イオンを、加速エネルギー４８０ｋｅＶ、ドーズ量２．９×１０¹²ｃｍ^-2の条件でイオン注入することにより形成する。

【0103】

なお、これによりＰウェル５４は、Ｎウェル６２と埋め込みＮウェル５６（Ｎウェル３２でもよい）とにより囲まれた二重ウェルとなる。

【0104】

次いで、例えばアッシングにより、フォトレジスト膜５８を除去する。

【0105】

次いで、フォトリソグラフィにより、メモリセル領域５０を露出するフォトレジスト膜６４を形成する。

【0106】

次いで、フォトレジスト膜６４をマスクとしてイオン注入を行い、メモリセル領域５０に、閾値電圧制御用のチャネル不純物層となるＰ型不純物層６６を形成する（図２０）。

【0107】

Ｐ型不純物層６６は、例えば、硼素イオンを、加速エネルギー１５ｋｅＶ、ドーズ量５．０×１０¹³ｃｍ^-2の条件でイオン注入することにより形成する。

【0108】

次いで、例えばアッシングにより、フォトレジスト膜６４を除去する。

【0109】

次いで、例えば弗酸水溶液を用いたウェットエッチングにより、シリコン酸化膜３８を除去する。

【0110】

次いで、エピタキシャルシリコン層３６の表面をウェット雰囲気中で熱酸化し、エピタキシャルシリコン層３６の表面に、例えば膜厚１０ｎｍのシリコン酸化膜よりなるトンネルゲート絶縁膜６８を形成する。トンネルゲート絶縁膜６８は、例えば、温度を７５０℃、窒素流量を５．２８ｓｌｍ、酸素流量を４．８ｓｌｍ、水素流量を０．２６４ｓｌｍ、圧力を常圧、時間を６５分として、成膜を行う。

【0111】

なお、トンネルゲート絶縁膜６８の成膜には、高い膜厚制御性が求められるため、ＬＰＲＯ法ではなくウェット酸化法を用いる。

【0112】

次いで、トンネルゲート絶縁膜６８が形成されたシリコン基板１０上に、例えばＣＶＤ法により、燐が添加されたポリシリコン膜７０を堆積する。

【0113】

次いで、フォトリソグラフィにより、フローティングゲート１０２となるポリシリコン膜７０のパターニング用のフォトレジスト膜７２を形成する。

【0114】

次いで、フォトレジスト膜７２をマスクとしてポリシリコン膜７０をパターニングし、メモリセル領域以外のポリシリコン膜７０を除去するとともに、隣接するメモリトランジスタ間のフローティングゲートを分離するための予備的な加工を行う（図２１）。

【0115】

次いで、例えばアッシングにより、フォトレジスト膜７２を除去する。

【0116】

次いで、全面に、例えば減圧ＣＶＤ法により、例えば膜厚５ｎｍのシリコン酸化膜７４を堆積する。成膜温度は、例えば７５０℃とする。

【0117】

次いで、シリコン酸化膜７４上に、例えば減圧ＣＶＤ法により、例えば膜厚１０ｎｍのシリコン窒化膜７６を堆積する（図２２）。

【0118】

次いで、ＬＰＲＯ法により、シリコン窒化膜７６の表面を酸化し、例えば膜厚５ｎｍのシリコン酸化膜７８を形成する（図２３）。酸化条件は、例えば、温度を７５０℃、酸素流量を７ｓｌｍ、水素流量を３ｓｌｍ、圧力を０．９５Ｔｏｒｒ、時間を３０分とする。ＬＰＲＯ法を用いることにより、酸化温度を７５０℃程度以下まで低温化することができ、ＤＤＣトランジスタ部の不純物の拡散を抑制することができる。

【0119】

なお、通常のウェット酸化によって同じ膜厚のシリコン酸化膜を成長するためには、９５０℃で酸化しても、シリコン上における膜厚換算で２４０ｎｍ程度の成長に要する酸化時間が必要があり、ＤＤＣトランジスタ部の不純物の拡散を抑制することは不可能である。

【0120】

なお、このように形成されるシリコン酸化膜７８／シリコン窒化膜７６／シリコン酸化膜７４の積層膜（ＯＮＯ膜）は、メモリトランジスタのゲート間絶縁膜となる。

【0121】

次いで、フォトリソグラフィにより、高電圧ＮＭＯＳトランジスタ領域５２を露出するフォトレジスト膜８０を形成する。

【0122】

次いで、フォトレジスト膜８０をマスクとしてイオン注入を行い、高電圧ＮＭＯＳトランジスタ領域５２に、閾値電圧制御用のチャネル不純物層となるＰ型不純物層８２を形成する（図２４）。Ｐ型不純物層８２は、例えば、硼素イオンを、加速エネルギー１０ｋｅＶ、ドーズ量１．５×１０¹²ｃｍ^-2の条件でイオン注入することにより形成する。

【0123】

次いで、例えばアッシングにより、フォトレジスト膜８０を除去する。

【0124】

次いで、フォトリソグラフィにより、高電圧ＰＭＯＳトランジスタ領域６０を露出するフォトレジスト膜８４を形成する。

【0125】

次いで、フォトレジスト膜８４をマスクとしてイオン注入を行い、高電圧ＰＭＯＳトランジスタ領域６０に、閾値電圧制御用のチャネル不純物層となるＮ型不純物層８６を形成する（図２５）。Ｎ型不純物層８６は、例えば、燐イオンを、加速エネルギー２５ｋｅＶ、ドーズ量１．６×１０¹²ｃｍ^-2の条件でイオン注入することにより形成する。

【0126】

次いで、例えばアッシングにより、フォトレジスト膜８４を除去する。

【0127】

次いで、フォトリソグラフィにより、メモリセル領域を覆い、高電圧トランジスタ領域及びＤＤＣトランジスタ領域を露出するフォトレジスト膜８８を形成する。

【0128】

次いで、フォトレジスト膜８８をマスクとして、シリコン酸化膜７８、シリコン窒化膜７６、シリコン酸化膜７４，６８をエッチングし、高電圧トランジスタ領域及びＤＤＣトランジスタ領域のＯＮＯ膜を除去する（図２６）。

【0129】

次いで、エピタキシャルシリコン層３６の表面をウェット雰囲気中で熱酸化し、エピタキシャルシリコン層３６の表面上に、例えば膜厚１０ｎｍのシリコン酸化膜９０ａを形成する。シリコン酸化膜９０ａは、例えば、温度を７５０℃、窒素流量を５．２８ｓｌｍ、酸素流量を４．８ｓｌｍ、水素流量を０．２６４ｓｌｍ、圧力を常圧、時間を６５分として、成膜を行う。

【0130】

なお、後にゲート絶縁膜となるシリコン酸化膜９０ａの成膜には、高い膜厚制御性が求められるため、ＬＰＲＯ法ではなくウェット酸化法を用いる。

【0131】

次いで、フォトリソグラフィにより、ＤＤＣトランジスタ領域を露出し、他の領域を覆うフォトレジスト膜９２を形成する。

【0132】

次いで、例えば弗酸水溶液を用いたウェットエッチングにより、フォトレジスト膜９２をマスクとしてシリコン酸化膜９０ａをエッチングする。これにより、ＤＤＣトランジスタ領域のシリコン酸化膜９０ａを除去する（図２７）。

【0133】

次いで、例えばアッシングにより、フォトレジスト膜９０を除去する。

【0134】

次いで、例えばＩＳＳＧ法により、減圧下でエピタキシャルシリコン層３６の表面をウェット酸化する。これにより、ＤＤＣトランジスタ領域に、例えば膜厚２ｎｍのシリコン酸化膜よりなるゲート絶縁膜９４を形成するとともに、シリコン酸化膜９０ａを追加酸化してゲート絶縁膜９０を形成する（図２８）。処理条件は、例えば温度を８１０℃、時間を２０秒間とする。ここで、本ウェット酸化の処理時間は２０秒間と短時間であるため、ＤＤＣトランジスタの閾値電圧の変動についての影響は無視できる範囲である。

【0135】

なお、ゲート絶縁膜９０，９４を形成する際の酸化工程は、ＤＤＣトランジスタの通常プロセスであり、ＤＤＣトランジスタのゲート絶縁膜形成プロセスの酸化条件をそのまま用いることができる。

【0136】

次いで、不活性ガス雰囲気中で、例えば１０５０℃、１秒間の短時間熱処理を行う。ここで、本熱処理の処理時間は１秒間と短時間であるため、ＤＤＣトランジスタの閾値電圧の変動についての影響は無視できる範囲である。

【0137】

次いで、全面に、例えば減圧ＣＶＤ法により、例えば膜厚１００ｎｍのノンドープのポリシリコン膜９６を堆積する。処理条件は、例えば、温度を６０５℃とする。

【0138】

次いで、ポリシリコン膜９６上に、例えばプラズマＣＶＤ法により、例えば膜厚５０ｎｍのシリコン窒化膜９８を堆積する（図２９）。

【0139】

次いで、フォトリソグラフィにより、メモリセル領域にメモリトランジスタのゲートパターンを有し、他の領域を覆うフォトレジスト膜１００を形成する。

【0140】

次いで、フォトレジスト膜１００をマスクとして、シリコン窒化膜９８、ポリシリコン膜９６、シリコン酸化膜７８、シリコン窒化膜７６、シリコン酸化膜７４、ポリシリコン膜７０をパターニングする。これにより、メモリセル領域に、ポリシリコン膜７０よりなるフローティングゲート１０２と、ＯＮＯ膜１０４と、ポリシリコン膜９６よりなるコントロールゲート１０６と、シリコン窒化膜９８とを有するゲートスタック構造を形成する。ＯＮＯ膜１０４は、シリコン酸化膜７４、シリコン窒化膜７６及びシリコン酸化膜７８の積層膜である（図３０）。

【0141】

次いで、例えばアッシングにより、フォトレジスト膜１００を除去する。

【0142】

次いで、ＬＰＲＯ法により、ゲートスタック構造の側壁部分を酸化し、例えば膜厚１０ｎｍのシリコン酸化膜１０８を形成する（図３１）。酸化条件は、例えば、温度を７５０℃、酸素流量を７ｓｌｍ、水素流量を３ｓｌｍ、圧力を０．９５Ｔｏｒｒ、時間を４５分とする。ＬＰＲＯ法を用いることにより、酸化温度を７５０℃程度以下まで低温化することができ、ＤＤＣトランジスタ部の不純物の拡散を抑制することができる。

【0143】

次いで、フォトリソグラフィにより、メモリセル領域を露出し、他の領域を覆うフォトレジスト膜１１０を形成する。

【0144】

次いで、フォトレジスト膜１１０及びゲートスタック構造をマスクとしてイオン注入を行い、メモリセル領域に、ソース／ドレイン領域となるＮ型不純物層１１２を形成する（図３２）。例えば、砒素イオンを、加速エネルギー９０ｋｅＶ、ドーズ量６×１０¹⁴ｃｍ^-2の条件でイオン注入し、Ｎ型不純物層１１２を形成する。

【0145】

次いで、例えばアッシングにより、フォトレジスト膜１１０を除去する。

【0146】

次いで、ＬＰＲＯ法により、ゲートスタック構造の側壁部分を、再度、１０ｎｍ程度酸化する。酸化条件は、例えば、温度を７５０℃、酸素流量を７ｓｌｍ、水素流量を３ｓｌｍ、圧力を０．９５Ｔｏｒｒ、時間を４５分とする。ＬＰＲＯ法を用いることにより、酸化温度を７５０℃程度以下まで低温化することができ、ＤＤＣトランジスタ部の不純物の拡散を抑制することができる。なお、図面では、二度の酸化で形成されるシリコン酸化膜も、シリコン酸化膜１０８と表している。

【0147】

次いで、例えば減圧ＣＶＤ法により、シリコン窒化膜を堆積する。

【0148】

次いで、このシリコン窒化膜及びシリコン窒化膜９８を異方性エッチングし、ゲートスタック構造の側壁部分に、シリコン窒化膜よりなる側壁絶縁膜１１４を形成する（図３３）。

【0149】

次いで、フォトリソグラフィにより、ＤＤＣトランジスタ領域及び高電圧トランジスタ領域にゲートパターンを有し、メモリセル領域を覆うフォトレジスト膜１１６を形成する。

【0150】

次いで、フォトレジスト膜１１６をマスクとしてポリシリコン膜９６をパターニングし、ＤＤＣトランジスタ領域及び高電圧トランジスタ領域に、ゲート電極１１８を形成する（図３４）。

【0151】

次いで、例えばアッシングにより、フォトレジスト膜１１６を除去する。

【0152】

次いで、フォトリソグラフィ及びイオン注入により、ＤＤＣ−ＮＭＯＳトランジスタ領域に、ＬＤＤ領域となるＮ型不純物層１２０を形成する。また、フォトリソグラフィ及びイオン注入により、ＤＤＣ−ＰＭＯＳトランジスタ領域に、ＬＤＤ領域となるＰ型不純物層１２２を形成する。また、フォトリソグラフィ及びイオン注入により、高電圧ＮＭＯＳトランジスタ領域に、ＬＤＤ領域となるＮ型不純物層１２４を形成する。また、フォトリソグラフィ及びイオン注入により、高電圧ＰＭＯＳトランジスタ領域に、ＬＤＤ領域となるＰ型不純物層１２６を形成する（図３５）。

【0153】

次いで、例えば減圧ＣＶＤ法により、シリコン酸化膜を堆積する。

【0154】

次いで、このシリコン酸化膜を異方性エッチングし、メモリトランジスタのゲートスタック構造の側壁部分及びゲート電極１１８の側壁部分に、シリコン酸化膜よりなる側壁絶縁膜１２８を形成する（図３６）。

【0155】

次いで、フォトリソグラフィ及びイオン注入により、ＤＤＣ−ＮＭＯＳトランジスタ領域、高電圧ＮＭＯＳトランジスタ領域及びメモリセル領域に、ソース／ドレイン領域となるＮ型不純物層１３０を形成する。また、フォトリソグラフィ及びイオン注入により、ＤＤＣ−ＰＭＯＳトランジスタ領域及び高電圧ＰＭＯＳトランジスタ領域に、ソース／ドレイン領域となるＰ型不純物層１３２を形成する（図３７）。

【0156】

Ｎ型不純物層１３０は、例えば、燐イオンを、加速エネルギー８ｋｅＶ、ドーズ量８．０×１０¹⁵ｃｍ^-2の条件でイオン注入することにより形成する。また、Ｐ型不純物層１３２は、例えば、硼素イオンを、加速エネルギー４ｋｅＶ、ドーズ量４．０×１０¹⁵ｃｍ^-2の条件でイオン注入することにより形成する。

【0157】

次いで、不活性ガス雰囲気中で、例えば１０２５℃、０秒間の短時間熱処理を行い、注入した不純物の活性化並びにコントロールゲート１０６及びゲート電極１１８中の拡散を行う。ここで、本熱処理の処理時間は短時間であるため、ＤＤＣトランジスタの閾値電圧の変動についての影響は無視できる範囲である。

【0158】

この熱処理により、ＤＤＣ−ＮＭＯＳトランジスタ領域には、Ｎ型不純物層１２０，１３０よりなるＮ型ソース／ドレイン領域１３４が形成される。また、ＤＤＣ−ＰＭＯＳトランジスタ領域には、Ｐ型不純物層１２２，１３３よりなるＰ型ソース／ドレイン領域１３６が形成される。また、高電圧ＮＭＯＳトランジスタ領域には、Ｎ型不純物層１２４，１３０よりなるＮ型ソース／ドレイン領域１３８が形成される。また、高電圧ＰＭＯＳトランジスタ領域には、Ｐ型不純物層１２６，１３２よりなるＰ型ソース／ドレイン領域１４０が形成される。また、メモリセル領域には、Ｎ型不純物層１１２，１３０よりなるＮ型ソース／ドレイン領域１４２が形成される。

【0159】

次いで、サリサイドプロセスにより、コントロールゲート１０６上、ゲート電極１１８上、Ｎ型ソース／ドレイン領域１３４，１３８，１４２上及びＰ型ソース／ドレイン領域１３６，１４０上に、金属シリサイド膜１４４を選択的に形成する（図３８）。金属シリサイド膜１４４は、特に限定されるものではないが、例えば、コバルトシリサイド膜を適用することができる。

【0160】

次いで、全面に、例えばＣＶＤ法により、例えば膜厚５０ｎｍのシリコン窒化膜を堆積し、エッチングストッパ膜としてのシリコン窒化膜を形成する。

【0161】

次いで、シリコン窒化膜上に、例えば高密度プラズマＣＶＤ法により、例えば膜厚５００ｎｍのシリコン酸化膜を堆積する。

【0162】

これにより、シリコン窒化膜とシリコン酸化膜との積層膜の層間絶縁膜１４６を形成する。

【0163】

次いで、例えばＣＭＰ法により、層間絶縁膜１４６の表面を研磨し、平坦化する。

【0164】

次いで、層間絶縁膜１４６に埋め込まれたコンタクトプラグ１４８、コンタクトプラグ１４８に接続された配線１５０等を形成する（図３９）。

【0165】

この後、所望のバックエンドプロセスを行い、本実施形態による半導体装置を完成する。

【0166】

このように、本実施形態によれば、ＤＤＣトランジスタ及びフラッシュメモリトランジスタの特性を低下することなくこれらトランジスタを混載することができる。

【0167】

［変形実施形態］
上記実施形態に限らず種々の変形が可能である。

【0168】

例えば、上記実施形態では、最も好ましい条件として、トンネルゲート絶縁膜６８の形成工程、ゲート絶縁膜９０の形成工程、シリコン酸化膜７８の形成工程及びシリコン酸化膜１０８の形成工程の総てを低温条件で行ったが、必ずしも総てを低温化する必要はない。ＤＤＣトランジスタの特性への影響を考慮しつつ、低温化する工程を適宜選択するようにしてもよい。例えば、上記４工程のうち最も酸化が困難な工程はシリコン酸化膜７８の形成工程であり、この工程だけを低温化するようにしてもよい。

【0169】

また、上記実施形態では、トンネルゲート絶縁膜６８の形成工程、ゲート絶縁膜９０の形成工程、シリコン酸化膜７８の形成工程及びシリコン酸化膜１０８の形成工程として、それぞれに好適な熱酸化条件を例示したが、各工程の熱酸化条件はこれらに限定されるものではない。ＤＤＣトランジスタの特性への影響を防止する観点からは、これら熱酸化工程を７５０℃以下の温度で行えばよい。上記各工程の熱酸化方法は、所望の特性のフラッシュメモリトランジスタが得られる範囲で、適宜選択することが望ましい。

【0170】

また、上記実施形態に記載した半導体装置の構造、構成材料、製造条件等は、一例を示したものにすぎず、当業者の技術常識等に応じて適宜修正や変更が可能である。

【0171】

以上の実施形態に関し、更に以下の付記を開示する。

【0172】

（付記１） 第１の領域及び第２の領域を含む半導体基板の前記第１の領域に、不純物層を形成する工程と、
前記不純物層を形成した前記半導体基板の前記第１の領域上及び前記第２の領域上に、シリコン層をエピタキシャル成長する工程と、
前記第２の領域上の前記シリコン層上に、トンネルゲート絶縁膜を形成する工程と、
前記トンネルゲート絶縁膜上に、第１の導電体層を形成する工程と、
前記第１の導電体層上に、第１のシリコン酸化膜と、シリコン窒化膜とを形成する工程と、
減圧状態で酸素と水素とを酸化炉内に独立に導入し、前記シリコン窒化膜を酸素の活性種及び水素の活性種に暴露することにより、前記シリコン窒化膜を酸化し、前記シリコン窒化膜上に第２のシリコン酸化膜を形成する工程と、
前記第１の領域上の前記シリコン層上に、第１のゲート絶縁膜を形成する工程と、
前記第２のシリコン酸化膜上及び前記第１のゲート絶縁膜上に、第２の導電体層を形成する工程と、
前記第２の領域の、前記第２の導電体層、前記第２のシリコン酸化膜、前記シリコン窒化膜、前記第１のシリコン酸化膜及び前記第１の導電体層をパターニングし、前記第２の領域上に、不揮発メモリトランジスタのスタックゲートを形成する工程と、
前記第１の領域上の前記第２の導電体層をパターニングし、ＭＩＳ型トランジスタのゲート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。

【0173】

（付記２） 付記１記載の半導体装置の製造方法において、
前記第２のシリコン酸化膜を形成する工程は、７５０℃以下の温度で行う
ことを特徴とする半導体装置の製造方法。

【0174】

（付記３） 付記１又は２記載の半導体装置の製造方法において、
前記トンネルゲート絶縁膜を形成する工程では、常圧状態で酸素と水素とを酸化炉外部で反応させたのちに前記酸化炉内に導入して前記シリコン層を酸化することにより、前記第２のシリコン酸化膜を形成する
ことを特徴とする半導体装置の製造方法。

【0175】

（付記４） 付記１乃至３のいずれか１項に記載の半導体装置の製造方法において、
前記トンネルゲート絶縁膜を形成する工程は、７５０℃以下の温度で行う
ことを特徴とする半導体装置の製造方法。

【0176】

（付記５） 付記１乃至４のいずれか１項に記載の半導体装置の製造方法において、
前記半導体基板は、第３の領域を更に有し、
前記第２のシリコン酸化膜を形成する工程の後、前記第１のゲート絶縁膜を形成する工程の前に、前記半導体基板の前記第２の領域上及び前記第３の領域上に、常圧状態で酸素と水素とを酸化炉外部で反応させたのちに前記酸化炉内に導入して前記シリコン層を酸化することにより、第２のゲート絶縁膜を形成する工程と、前記第２の領域上の前記第２のゲート絶縁膜を除去する工程とを更に有する
ことを特徴とする半導体装置の製造方法。

【0177】

（付記６） 付記５記載の半導体装置の製造方法において、
前記第２のゲート絶縁膜を形成する工程は、７５０℃以下の温度で行う
ことを特徴とする半導体装置の製造方法。

【0178】

（付記７） 付記１乃至６のいずれか１項に記載の半導体装置の製造方法において、
前記スタックゲートを形成する工程の後、前記ゲート電極を形成する工程の前に、前記スタックゲートを酸化し、前記スタックゲートの側壁部分に第３のシリコン酸化膜を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。

【0179】

（付記８） 付記７記載の半導体装置の製造方法において、
前記第３のシリコン酸化膜を形成する工程では、減圧状態で酸素と水素とを酸化炉内に独立に導入し、各々の活性元素を前記シリコン窒化膜の前記表面に暴露することにより、前記第３のシリコン酸化膜を形成する
ことを特徴とする半導体装置の製造方法。

【0180】

（付記９） 付記７又は８記載の半導体装置の製造方法において、
前記第３のシリコン酸化膜を形成する工程は、７５０℃以下の温度で行う
ことを特徴とする半導体装置の製造方法。

【0181】

（付記１０） 付記１乃至９のいずれか１項に記載の半導体装置の製造方法において、
前記前記第２のシリコン酸化膜を形成する工程は、バッチ処理で行う
ことを特徴とする半導体装置の製造方法。

【0182】

（付記１１） 第１の領域及び第２の領域を含む半導体基板の前記第１の領域に、不純物層を形成する工程と、
前記不純物層を形成した前記半導体基板の前記第１の領域上及び前記第２の領域上に、シリコン層をエピタキシャル成長する工程と、
前記シリコン層を７５０℃以下の温度で酸化し、前記第２の領域上の前記シリコン層上にトンネルゲート絶縁膜を形成する工程と、
前記トンネルゲート絶縁膜上に、第１の導電体層を形成する工程と、
前記第１の導電体層上に、第１のシリコン酸化膜と、シリコン窒化膜とを形成する工程と、
前記シリコン窒化膜を７５０℃以下の温度で酸化し、前記シリコン窒化膜上に第２のシリコン酸化膜を形成する工程と、
前記第１の領域上の前記シリコン層上に、第１のゲート絶縁膜を形成する工程と、
前記第２のシリコン酸化膜上及び前記第１のゲート絶縁膜上に、第２の導電体層を形成する工程と、
前記第２の領域の、前記第２の導電体層、前記第２のシリコン酸化膜、前記シリコン窒化膜、前記第１のシリコン酸化膜及び前記第１の導電体層をパターニングし、前記第２の領域上に、不揮発メモリトランジスタのスタックゲートを形成する工程と、
前記第１の領域上の前記第２の導電体層をパターニングし、ＭＩＳ型トランジスタのゲート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。

【0183】

（付記１２） 付記１１記載の半導体装置の製造方法において、
前記半導体基板は、第３の領域を更に有し、
前記第２のシリコン酸化膜を形成する工程の後、前記第１のゲート絶縁膜を形成する工程の前に、前記第１の半導体層を７５０℃以下の温度で酸化し、前記半導体基板の前記第２の領域上及び前記第３の領域上に、第２のゲート絶縁膜を形成する工程と、前記第２の領域上の前記第２のゲート絶縁膜を除去する工程とを更に有する
ことを特徴とする半導体装置の製造方法。

【0184】

（付記１３） 付記１１又は１２記載の半導体装置の製造方法において、
前記スタックゲートを形成する工程の後、前記ゲート電極を形成する工程の前に、前記スタックゲートを７５０℃以下の温度で酸化し、前記スタックゲートの側壁部分に第３のシリコン酸化膜を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。

【符号の説明】

【0185】

１０…シリコン基板
１２，２０，２８，４２，４８，６４，７２，８０，８４，８８，９２，１１０…フォトレジスト膜
１４…開口部
１６…溝
１８，１９，３８，７４，７８，９０ａ…シリコン酸化膜
２２…ＤＤＣ−ＮＭＯＳトランジスタ領域
２４，５４…Ｐウェル
２６，６６，８２，１２２，１２６，１３２…Ｐ型不純物層
３０…ＤＤＣ−ＰＭＯＳトランジスタ領域
３２…Ｎウェル
３４，８６，１１２，１２０，１２４，１３０…Ｎ型不純物層
３６…エピタキシャルシリコン層
４０，７６，９８…シリコン窒化膜
４４…素子分離溝
４６…素子分離絶縁膜
５０…メモリセル領域
５２…高電圧ＮＭＯＳトランジスタ領域
５６…埋め込みＮウェル
６０…高電圧ＰＭＯＳトランジスタ領域
６８…トンネルゲート絶縁膜
７０，９６…ポリシリコン膜
９０，９４…ゲート絶縁膜
１１４，１２８…側壁絶縁膜
１３４，１３８，１４２…Ｎ型ソース／ドレイン領域
１３６，１４０…Ｐ型ソース／ドレイン領域
１４４…金属シリサイド膜
１４６…層間絶縁膜
１４８…コンタクトプラグ
１５０…配線
２００…シリコン基板
２０２…ソース領域
２０４…ドレイン領域
２０６…チャネル領域
２０８…閾値電圧制御層
２１０…エピタキシャル層
２１２…ゲート絶縁膜
２１４…ゲート電極

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】

【図31】

【図32】

【図33】

【図34】

【図35】

【図36】

【図37】

【図38】

【図39】