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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6304416
(24)【登録日】2018年3月16日
(45)【発行日】2018年4月4日
(54)【発明の名称】双方向素子、双方向素子回路および電力変換装置
(51)【国際特許分類】
H01L 29/78 20060101AFI20180326BHJP
H01L 29/12 20060101ALI20180326BHJP
H01L 21/336 20060101ALI20180326BHJP
H01L 29/861 20060101ALI20180326BHJP
H01L 29/868 20060101ALI20180326BHJP
H01L 29/872 20060101ALI20180326BHJP
H01L 21/28 20060101ALI20180326BHJP
H01L 29/47 20060101ALI20180326BHJP
H01L 29/41 20060101ALI20180326BHJP
H01L 29/417 20060101ALI20180326BHJP
H01L 21/8234 20060101ALI20180326BHJP
H01L 27/088 20060101ALI20180326BHJP
H01L 21/265 20060101ALI20180326BHJP
H01L 21/337 20060101ALI20180326BHJP
H01L 29/808 20060101ALI20180326BHJP
H01L 21/338 20060101ALI20180326BHJP
H01L 29/812 20060101ALI20180326BHJP
【ＦＩ】
H01L29/78 656A
H01L29/78 652T
H01L29/78 653A
H01L29/78 657D
H01L29/78 658E
H01L29/91 C
H01L29/78 658A
H01L29/78 652F
H01L29/86 301F
H01L29/86 301D
H01L29/91 F
H01L29/78 652L
H01L21/28 301R
H01L21/28 301B
H01L29/48 D
H01L29/48 M
H01L29/44 S
H01L29/50 M
H01L29/50 J
H01L27/088 E
H01L27/088 D
H01L27/088 A
H01L27/088 331F
H01L21/265 602A
H01L21/265 R
H01L29/80 C
H01L29/80 V
【請求項の数】19
【全頁数】29
(21)【出願番号】特願2017-28862(P2017-28862)
(22)【出願日】2017年2月20日
(62)【分割の表示】特願2013-531097(P2013-531097)の分割
【原出願日】2012年8月29日
(65)【公開番号】特開2017-118135(P2017-118135A)
(43)【公開日】2017年6月29日
【審査請求日】2017年2月21日
(31)【優先権主張番号】特願2011-185762(P2011-185762)
(32)【優先日】2011年8月29日
(33)【優先権主張国】JP
(73)【特許権者】
【識別番号】000005234
【氏名又は名称】富士電機株式会社
(74)【代理人】
【識別番号】110000877
【氏名又は名称】龍華国際特許業務法人
(72)【発明者】
【氏名】上野 勝典
【審査官】
棚田 一也
(56)【参考文献】
【文献】
特開平０３−１９４９７１（ＪＰ，Ａ）
【文献】
特開平０６−０９０００９（ＪＰ，Ａ）
【文献】
米国特許第０５３５０９３４（ＵＳ，Ａ）
【文献】
特開２００２−２９９３４９（ＪＰ，Ａ）
【文献】
特開２００８−１７７３３５（ＪＰ，Ａ）
【文献】
米国特許出願公開第２００８／０１７３８７６（ＵＳ，Ａ１）
【文献】
特開２００２−２０３９６７（ＪＰ，Ａ）
【文献】
米国特許出願公開第２００２／００４７１２４（ＵＳ，Ａ１）
【文献】
特開２００９−１２３９１４（ＪＰ，Ａ）
【文献】
特開２００３−１３３５５３（ＪＰ，Ａ）
(58)【調査した分野】（Int.Cl.，ＤＢ名）
Ｈ０１Ｌ ２１／２６５
Ｈ０１Ｌ ２１／２８
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２１／３３７
Ｈ０１Ｌ ２１／３３８
Ｈ０１Ｌ ２１／８２３４
Ｈ０１Ｌ ２７／０４
Ｈ０１Ｌ ２７／０８８
Ｈ０１Ｌ ２９／１２
Ｈ０１Ｌ ２９／４１
Ｈ０１Ｌ ２９／４１７
Ｈ０１Ｌ ２９／４７
Ｈ０１Ｌ ２９／７３９
Ｈ０１Ｌ ２９／７８
Ｈ０１Ｌ ２９／８０８
Ｈ０１Ｌ ２９／８１２
Ｈ０１Ｌ ２９／８６１
Ｈ０１Ｌ ２９／８６８
Ｈ０１Ｌ ２９／８７２
(57)【特許請求の範囲】
【請求項1】
基板の表面に形成された半導体積層部の積層方向に電流が流れる縦型の双方向素子であって、
前記半導体積層部に形成され、第１チャネルを有する第１半導体素子と、
前記半導体積層部において前記第１半導体素子よりも前記基板側に設けられ、第２チャネルを有する第２半導体素子と
を備え、
前記第１半導体素子は、前記半導体積層部の面のうち前記基板とは逆側の面に形成され、且つ、前記第１チャネルを制御する第１制御電極を更に有し、
前記第２半導体素子は、前記半導体積層部の面のうち前記第１制御電極と同じ側の面に少なくとも一部が形成され、且つ、前記第２チャネルを制御する第２制御電極と
を有し、
前記半導体積層部は、
前記第１チャネルよりも前記基板側に形成された、第１導電型の半導体層と、
前記第１導電型の半導体層内の前記基板と略平行な面において、前記第１導電型の半導体層の一部の領域を残して形成された第２導電型の第１半導体領域と、
前記第１半導体領域よりも前記第１制御電極側において設けられた第１導電型のソース領域と、
前記ソース領域を囲んで形成される第２導電型の半導体領域と、を有し、
前記第２制御電極は、前記第１半導体領域と電気的に接続され、
前記半導体積層部内において、前記第２導電型の半導体領域および前記第１制御電極と、前記第２制御電極との間の領域には、前記第１導電型の半導体層が設けられている、
双方向素子。
前記半導体積層部に形成され、第１チャネルを有する第１半導体素子と、
前記半導体積層部において前記第１半導体素子よりも前記基板側に設けられ、第２チャネルを有する第２半導体素子と
を備え、
前記第１半導体素子は、前記半導体積層部の面のうち前記基板とは逆側の面に形成され、且つ、前記第１チャネルを制御する第１制御電極を更に有し、
前記第２半導体素子は、前記半導体積層部の面のうち前記第１制御電極と同じ側の面に少なくとも一部が形成され、且つ、前記第２チャネルを制御する第２制御電極と
を有し、
前記半導体積層部は、
前記第１チャネルよりも前記基板側に形成された、第１導電型の半導体層と、
前記第１導電型の半導体層内の前記基板と略平行な面において、前記第１導電型の半導体層の一部の領域を残して形成された第２導電型の第１半導体領域と、
前記第１半導体領域よりも前記第１制御電極側において設けられた第１導電型のソース領域と、
前記ソース領域を囲んで形成される第２導電型の半導体領域と、を有し、
前記第２制御電極は、前記第１半導体領域と電気的に接続され、
前記半導体積層部内において、前記第２導電型の半導体領域および前記第１制御電極と、前記第２制御電極との間の領域には、前記第１導電型の半導体層が設けられている、
双方向素子。
【請求項2】
前記第１半導体領域は、前記第１導電型の半導体層が前記基板と略平行な面において離散して複数存在するように形成される
請求項１に記載の双方向素子。
請求項１に記載の双方向素子。
【請求項3】
前記第１半導体領域が形成される面において、前記第１導電型の半導体層は、略一定の間隔で配置される
請求項２に記載の双方向素子。
請求項２に記載の双方向素子。
【請求項4】
前記第１導電型の半導体層は、
前記基板上に形成された高濃度層と、
前記高濃度層上に形成され、前記高濃度層よりも不純物濃度が低い低濃度層と、
を有し、
前記半導体積層部内において、前記第２制御電極と、前記第２導電型の半導体領域および前記第１制御電極との間の領域には、前記低濃度層が設けられており、
前記第１チャネルは、前記ソース領域を囲んで形成される前記第２導電型の半導体領域に形成され、
前記第１半導体領域が形成される面に残された第１導電型の半導体層に前記第２チャネルが形成される、
請求項１から３のいずれか一項に記載の双方向素子。
前記基板上に形成された高濃度層と、
前記高濃度層上に形成され、前記高濃度層よりも不純物濃度が低い低濃度層と、
を有し、
前記半導体積層部内において、前記第２制御電極と、前記第２導電型の半導体領域および前記第１制御電極との間の領域には、前記低濃度層が設けられており、
前記第１チャネルは、前記ソース領域を囲んで形成される前記第２導電型の半導体領域に形成され、
前記第１半導体領域が形成される面に残された第１導電型の半導体層に前記第２チャネルが形成される、
請求項１から３のいずれか一項に記載の双方向素子。
【請求項5】
前記第１導電型のソース領域と、前記ソース領域を囲んで形成される第２導電型の半導体領域とは、前記低濃度層の表面に形成される
請求項４に記載の双方向素子。
請求項４に記載の双方向素子。
【請求項6】
前記第２チャネルは、前記高濃度層および前記低濃度層の境界部分に形成され、前記基板と略垂直な方向にキャリアが移動するチャネルである
請求項５に記載の双方向素子。
請求項５に記載の双方向素子。
【請求項7】
前記第２制御電極は、前記半導体積層部の表面から前記第１半導体領域まで、前記第１導電型の半導体層内を通って形成される
請求項１から６のいずれか一項に記載の双方向素子。
請求項１から６のいずれか一項に記載の双方向素子。
【請求項8】
前記第２制御電極が、前記第１半導体領域とオーミック接合し、かつ、前記第１導電型の半導体層とショットキー接合する材料で形成される
請求項７に記載の双方向素子。
請求項７に記載の双方向素子。
【請求項9】
前記第２制御電極が、前記第１半導体領域とオーミック接合する材料で形成され、
前記半導体積層部は、前記第１導電型の半導体層と前記第２制御電極との間に設けられた絶縁膜を更に有する
請求項７に記載の双方向素子。
前記半導体積層部は、前記第１導電型の半導体層と前記第２制御電極との間に設けられた絶縁膜を更に有する
請求項７に記載の双方向素子。
【請求項10】
前記第２制御電極が前記第１半導体領域とオーミック接合する材料で形成され、
前記半導体積層部は、前記第１導電型の半導体層と前記第２制御電極との間に設けられた、第２導電型の第５半導体領域を更に有する
請求項７に記載の双方向素子。
前記半導体積層部は、前記第１導電型の半導体層と前記第２制御電極との間に設けられた、第２導電型の第５半導体領域を更に有する
請求項７に記載の双方向素子。
【請求項11】
前記半導体積層部は、前記第１半導体領域から前記半導体積層部の表面まで形成された、第２導電型の第６半導体領域を更に有し、
前記第２制御電極は、前記第６半導体領域とオーミック接合する
請求項１から６のいずれか一項に記載の双方向素子。
前記第２制御電極は、前記第６半導体領域とオーミック接合する
請求項１から６のいずれか一項に記載の双方向素子。
【請求項12】
前記第１導電型はｎ型であり、前記第２導電型はｐ型である
請求項１から１１のいずれか一項に記載の双方向素子。
請求項１から１１のいずれか一項に記載の双方向素子。
【請求項13】
前記半導体積層部は、ＳｉＣまたは窒化物半導体から形成される層を含む
請求項１から１２のいずれか一項に記載の双方向素子。
請求項１から１２のいずれか一項に記載の双方向素子。
【請求項14】
前記半導体積層部の表面に設けられた第１電極と、
前記基板の裏面に設けられた第２電極と、
をさらに備え、
前記第１電極と前記低濃度層との間、および、前記基板の一部において前記基板の裏面から表面まで形成されて前記基板上の前記第１導電型の半導体層と結合する第１導電型の半導体結合部と前記第２電極との間の少なくとも一方にはショットキー接合が形成される、請求項４または５に記載の双方向素子。
前記基板の裏面に設けられた第２電極と、
をさらに備え、
前記第１電極と前記低濃度層との間、および、前記基板の一部において前記基板の裏面から表面まで形成されて前記基板上の前記第１導電型の半導体層と結合する第１導電型の半導体結合部と前記第２電極との間の少なくとも一方にはショットキー接合が形成される、請求項４または５に記載の双方向素子。
【請求項15】
前記第１半導体領域は、互いに接続された複数の半導体領域を有し、
前記複数の半導体領域は、前記基板と略平行な面において、前記複数の半導体領域のうち互いに隣り合う半導体領域の間に間隔を有し、
前記第２電極と前記第１導電型の半導体結合部との間に前記ショットキー接合が形成された領域上に位置する前記間隔は、前記ショットキー接合が形成された領域上に位置しない前記間隔よりも大きい
請求項１４に記載の双方向素子。
前記複数の半導体領域は、前記基板と略平行な面において、前記複数の半導体領域のうち互いに隣り合う半導体領域の間に間隔を有し、
前記第２電極と前記第１導電型の半導体結合部との間に前記ショットキー接合が形成された領域上に位置する前記間隔は、前記ショットキー接合が形成された領域上に位置しない前記間隔よりも大きい
請求項１４に記載の双方向素子。
【請求項16】
請求項１から１３のいずれか一項に記載の双方向素子と、
前記双方向素子を制御する制御回路と
を備える双方向素子回路。
前記双方向素子を制御する制御回路と
を備える双方向素子回路。
【請求項17】
前記双方向素子は、
前記半導体積層部の表面に形成された第１電極と、
前記基板の裏面に形成された第２電極と
を更に有し、
前記制御回路は、
前記第１電極に正の極性の電圧が印加され、且つ、前記第２電極に負の極性の電圧が印加される場合に、前記第１制御電極および前記第２制御電極の制御を同期して行う請求項１６に記載の双方向素子回路。
前記半導体積層部の表面に形成された第１電極と、
前記基板の裏面に形成された第２電極と
を更に有し、
前記制御回路は、
前記第１電極に正の極性の電圧が印加され、且つ、前記第２電極に負の極性の電圧が印加される場合に、前記第１制御電極および前記第２制御電極の制御を同期して行う請求項１６に記載の双方向素子回路。
【請求項18】
前記制御回路は、前記第１半導体素子に対してノーマリオフの制御を行い、前記第２半導体素子に対してノーマリオンの制御を行う
請求項１６または１７に記載の双方向素子回路。
請求項１６または１７に記載の双方向素子回路。
【請求項19】
受け取った交流電力の電力を変換して出力する電力変換装置であって、
前記交流電力を受け取る入力側回路と、
前記交流電力を出力する出力側回路と、
前記入力側回路および前記出力側回路の間に設けられた、請求項１から１５のいずれか一項に記載の双方向素子と
を備える電力変換装置。
前記交流電力を受け取る入力側回路と、
前記交流電力を出力する出力側回路と、
前記入力側回路および前記出力側回路の間に設けられた、請求項１から１５のいずれか一項に記載の双方向素子と
を備える電力変換装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、双方向素子、双方向素子回路および電力変換装置に関する。
【背景技術】
【0002】
従来、入力される交流電力を電力変換して出力するマトリクスコンバータ等の電力変換装置が知られている。係る電力変換装置には、双方向に電流を流すことが可能な双方向スイッチが使用される。双方向スイッチとして、逆方向の耐圧を有する逆阻止ＩＧＢＴのようなパワーデバイスが知られている（例えば、非特許文献１、２、特許文献１）。また、基板の両面側にトランジスタを形成することにより双方向スイッチを構成する絶縁ゲート付サイリスタが知られている（例えば、特許文献２）。非特許文献１ H.Takahashi, et al., "1200V class Reverse Blocking IGBT (RB-IGBT) for AC Matrix Converter", Proceedings of 2004 International Symposium on Power Semiconductor Devices & ICs, Kitakyushu, p.121
非特許文献２ T.Naito, et al., "1200V Reverse Blocking IGBT with low loss for Matrix Converter", Proceedings of 2004 International Symposium on Power Semiconductor Devices & ICs, Kitakyushu, p.125
特許文献１ 特開２００２−３１９６７６号公報
特許文献２ 特開平３−１９４９７１号公報
【発明の概要】
【発明が解決しようとする課題】
【0003】
双方向スイッチは、２つのトランジスタを並列に接続することで構成できる。ただし、通常のＩＧＢＴで双方向スイッチを形成すると、ＩＧＢＴは逆方向の耐圧が低いので、逆方向の耐圧を担保するダイオードをそれぞれのＩＧＢＴに対して設けなければならない。これに対し、逆阻止ＩＧＢＴは、トランジスタ自体の逆方向の耐圧が高いので、２つのトランジスタで双方向スイッチを構成できる。
【0004】
しかしながら、逆阻止ＩＧＢＴを用いた場合でも、双方向スイッチを構成するためには２個のトランジスタが必要である。このため、モジュールのサイズが大きくなってしまう。基板の両面にトランジスタを形成することでモジュールのサイズを小さくすることも考えられるが、両面に素子を形成すると実装が困難であり現実的ではない。また、近年損失の小さいパワーデバイスを提供する目的で、バンドギャップの大きな半導体であるＳｉＣまたはＧａＮをパワーデバイス用半導体として用いる例がある。しかし、縦型パワーデバイスでは通常ＭＯＳＦＥＴおよびＪＦＥＴなどが使われている。これらのデバイスでは逆耐圧がもともと無いために、逆阻止型のパワーデバイスを構成することができず、双方向スイッチとして用いるにはダイオードと組み合わせるしか手段がなかった。
【課題を解決するための手段】
【0005】
本発明の第１態様においては、基板の表面に形成された半導体積層部の積層方向に電流が流れる縦型の双方向素子であって、半導体積層部に形成され、第１チャネルを有する第１半導体素子と、半導体積層部において第１半導体素子よりも基板側に設けられ、第２チャネルを有する第２半導体素子とを備え、第１半導体素子は、半導体積層部の面のうち基板とは逆側の面に形成され、且つ、第１チャネルを制御する第１制御電極を更に有し、第２半導体素子は、半導体積層部の面のうち第１制御電極と同じ側の面に少なくとも一部が形成され、且つ、第２チャネルを制御する第２制御電極とを有し、半導体積層部は、第１チャネルよりも基板側に形成された、第１導電型の半導体層と、第１導電型の半導体層内の基板と略平行な面において、第１導電型の半導体層の一部の領域を残して形成された第２導電型の第１半導体領域とを有し、第１半導体領域が形成される面に残された第１導電型の半導体層に第２チャネルが形成され、第１導電型の半導体層は、基板上に形成された高濃度層と、高濃度層上に形成され、高濃度層よりも不純物濃度が低い低濃度層と、を有し、半導体積層部は、第１半導体領域よりも第１制御電極側における基板と略平行な面において、低濃度層である第１導電型の第２半導体領域と、第２導電型の第３半導体領域と、第１導電型の第４半導体領域とを順番に隣接して有し、第１チャネルは、第２導電型の第３半導体領域に形成され、第１半導体領域は、高濃度層および低濃度層との境界に形成され、第２制御電極は第１半導体領域に接し、第２制御電極は、低濃度層によって第３半導体領域および第１制御電極と分離されつつ、高濃度層に接し、第２制御電極は第１半導体素子および第１半導体領域を取り囲む双方向素子を提供する。
【0006】
本発明の第２態様においては、第１態様の双方向素子と、双方向素子を制御する制御回路とを備える双方向素子回路を提供する。本発明の第３態様においては、受け取った交流電力の電力を変換して出力する電力変換装置であって、交流電力を受け取る入力側回路と、交流電力を出力する出力側回路と、入力側回路および出力側回路の間に設けられた、第１態様の双方向素子とを備える電力変換装置を提供する。
【0007】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【0008】
【図1】電力変換装置の回路図である。
【図2】他の電力変換装置の回路図である。
【図3】比較例の双方向スイッチの回路図である。
【図4】比較例の双方向スイッチの他の回路図である。
【図5】逆阻止ＩＧＢＴの断面図である。
【図6A】本発明の第１実施形態にかかる双方向素子の断面図である。
【図6B】他の例における双方向素子の断面図である。
【図15】本発明の第２実施形態にかかる双方向素子の断面図である。
【図16】本発明の第３実施形態にかかる双方向素子の断面図である。
【図19】本発明の第４実施形態にかかる双方向素子の断面図である。
【図25】Ｐ＋型ゲート領域のパターンの例を示す平面図である。
【図26】Ｐ＋型ゲート領域のパターンの他の例を示す平面図である。
【図27】本発明の第５実施形態にかかる双方向素子の断面図である。
【図29】本発明の第６実施形態にかかる双方向素子の断面図である。
【図31】本発明の第７実施形態にかかる双方向素子の断面図である。
【発明を実施するための形態】
【0009】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【0010】
図１は、インバータを用いた電力変換装置１０００の回路図を示す。電力変換装置１０００は、交流を直流に変換する交流直流変換部１１０と、コンデンサー部１２０と、直流を交流に変換する直流交流変換部１３０とを備える。交流直流変換部１１０は、交流電源１４０から供給される交流電流を直流電流に変換する。コンデンサー部１２０は、交流直流変換部１１０と並列に接続され、直流電流に応じた中間電圧を生成する。コンデンサー部１２０は、電解コンデンサーであってよい。直流交流変換部１３０はコンデンサー部１２０と並列に接続され、中間電圧の値に応じた交流電流を負荷１５０に対して供給する。インバータ型の電力変換装置１０００は、交流を直流に一度変換し、再び直流を交流に変換するため、電力変換効率が低い。また、コンデンサー部１２０が壊れると、電力変換機能が失われるため、コンデンサー部１２０の寿命が電力変換装置１０００の寿命を決定していた。
【0011】
図２は、マトリクスコンバータを用いた電力変換装置２０００を示す。電力変換装置２０００は、フィルタ部２１０と、三相の交流電源１４０の出力端子のそれぞれを負荷１５０の３つの入力端子のいずれかに選択的に接続するための複数の双方向スイッチ２２０とを備える。双方向スイッチ２２０は、双方向に電流を流すことが可能なパワーデバイスにより構成する。電力変換装置２０００は、双方向スイッチ２２０を制御することにより、交流電源１４０から供給される交流電流を直接任意の交流電流に変換して負荷１５０に供給する。マトリクスコンバータ型の電力変換装置２０００は、交流−交流変換なので、電力変換効率が電力変換装置１０００より高い。また、電力変換装置２０００はコンデンサーを使用しないため、装置の寿命がコンデンサーの寿命により決定されることがない。さらに、電力変換装置２０００は、電力を双方向に送ることが可能であるので電力回生が容易であり、省エネルギーの要請にも答えるものである。
【0012】
図３は、双方向スイッチ２２０の一例の回路図を示す。双方向スイッチ２２０は、直列に接続されたダイオード２１２およびトランジスタ２１４を２組有する。各組のダイオード２１２およびトランジスタ２１４は、第１端子２１１と第２端子２１３との間に逆並列に接続される。本例のトランジスタ２１４はＩＧＢＴである。ＩＧＢＴをはじめとするパワーデバイスは逆方向の耐圧が小さいので、ダイオード２１２によって逆方向の耐圧を維持している。しかし、双方向スイッチ２２０は、素子数が多くなるため電力損失が大きく、全体のサイズも大きくなる。
【0013】
図４は、双方向スイッチ２２０の他の例の回路図を示す。本例の双方向スイッチ２２０は、第１端子２１１と第２端子２１３との間に逆並列に接続された２つのトランジスタ２２２を有する。本例のトランジスタ２２２は、逆方向の耐圧が大きい逆阻止ＩＧＢＴである。つまり、逆素子ＩＧＢＴは、コレクタ−エミッタ間に順方向電圧が印加された場合には通常のＩＧＢＴとして動作し、逆方向電圧が印加された場合には順方向と同程度の耐圧を維持する。例えば、シリコン基板の場合、厚さが１００μｍで耐圧６００Ｖ、厚さが２００μｍで耐圧１２００Ｖが実現されている。逆阻止ＩＧＢＴを用いた双方向スイッチ２２０は、図３に示す双方向スイッチ２２０に比べ素子数が少なくなり全体のサイズも小さくなり、かつ損失も低減できるが、依然として並列に設けられた２つのトランジスタを要する。
【0014】
図５は、トランジスタ２２２の断面図を示す。トランジスタ２２２は、半導体基板２３０と、半導体基板２３０の表面に形成されたＰ型ベース領域２３２と、Ｐ型ベース領域の表面に形成されたＮ＋型エミッタ領域２３４と、半導体基板２３０の裏面に形成されたＰ＋型コレクタ領域２３５と、半導体基板２３０の側面に設けられたＰ＋型保護領域２３３と、Ｎ＋型エミッタ領域２３４と半導体基板２３０とに挟まれたＰ型ベース領域２３２の上方にゲート絶縁膜２３８を介して形成された制御電極２３６と、絶縁膜２３１によって制御電極２３６と絶縁され、Ｎ＋型エミッタ領域２３４およびＰ型ベース領域２３２と導通するエミッタ電極２３７と、Ｐ＋型コレクタ領域２３５およびＰ＋型保護領域２３３と導通するように半導体基板２３０の裏面側に形成されたコレクタ電極２３９とを備える。半導体基板２３０は、Ｎ−型の基板である。半導体基板２３０のＮ−型半導体領域はＩＧＢＴのドリフト領域として機能する。
【0015】
半導体基板２３０の側面がＰ＋型保護領域２３３により包囲されているため、ＰＮ接合が半導体基板２３０の側面に露出することはない。このため、コレクタ電極２３９に逆バイアスが印加された場合、空乏層はデバイス表面側にのみ現われる。デバイス表面側は、ダイシングされるデバイス側面よりも欠陥が少ないので、空乏層が現れても漏れ電流は小さい。このため、充分な逆耐圧を得ることができる。なお、デバイス表面側にガードリングなどの耐圧構造を作り込むことにより、全体として耐圧を向上させることもできる。
【0016】
しかし、トランジスタ２２２のような逆阻止ＩＧＢＴは、次のような課題を有する。１）シリコン基板に形成した逆阻止ＩＧＢＴは、要求される耐圧が高くなるにつれシリコン基板を厚くしなければならず、結果としてシリコン基板の抵抗が大きくなり、全体の効率が低下する。また、シリコン基板を厚くするとデバイスサイズも大きくなるので実用的でない。
２）逆阻止ＩＧＢＴの半導体基板を炭化ケイ素（ＳｉＣ）または窒化ガリウム（ＧａＮ）などのワイドバンドギャップ材料により形成した場合、ＰＮ接合のビルトイン電圧がシリコンより大きいため、ＩＧＢＴの順方向電圧が大きく設定される。
３）逆阻止ＩＧＢＴにおいては、制御電極に正電圧を印加し続けるとフライホイーリングダイオードとして動作する。したがって、ＩＧＢＴとしての最適なデバイス構造とダイオードとしての最適なデバイス構造を単一のデバイスで実現するのが好ましい。しかしながら、ＩＧＢＴ動作時に順方向に耐圧が印加された場合、空乏層をコレクタ側で止めるためのフィールドストップ層を設けることができず、ベース層を厚くすることにより対処しなければならない。その結果、ドリフト層が厚くなり、抵抗が高くなってスイッチング特性やオン電圧特性が通常のデバイスに比べ低下する。
４）逆阻止ＩＧＢＴを用いた場合でも双方向スイッチを構成するためには２個のパワーデバイスが必要となる。
【0017】
図６Ａは、本発明の第１実施形態にかかる双方向素子１００の断面図を示す。本例の双方向素子１００は、基板１０の表面に形成された半導体積層部７０の積層方向に電流が流れる縦型の双方向素子であって、半導体積層部７０に形成され、第１チャネル７２を有する第１半導体素子と、半導体積層部７０において第１半導体素子よりも基板１０側に設けられ、第２チャネル２３を有する第２半導体素子とを備える。
【0018】
なお、第１半導体素子は、第１チャネル７２に流れる電流を制御することで、第１電極２１および第２電極２２の間に流れる電流を制御する。第２半導体素子は、第２チャネル２３に流れる電流を制御することで、第１電極２１および第２電極２２の間に流れる電流を制御する。本例において第１チャネル７２は、基板１０と略平行な方向にキャリアが移動するチャネルであり、第２チャネル２３は、基板１０と略垂直な方向にキャリアが移動するチャネルである。また、本例において第１半導体素子はＭＯＳＦＥＴであり、第２半導体素子はＪＦＥＴである。
【0019】
双方向素子１００は、基板１０、半導体積層部７０、第１電極２１、第２電極２２、第１制御電極１７、第２制御電極２０および絶縁膜１８を備える。基板１０は、Ｎ＋型の半導体基板である。基板１０は、ＳｉＣ基板であってよく、ＧａＮ等の窒化物半導体基板であってもよい。また、基板１０はシリコン基板であってもよい。基板１０は、低抵抗の基板であれば、他の材料の基板を用いることができる。
【0020】
半導体積層部７０は、基板１０の主面上に形成される。半導体積層部７０は、第１導電型の半導体層（１１、１２）を有する。本例において第１導電型はＮ型であり、当該半導体層はＮ型の高濃度層１１およびＮ−型の低濃度層１２を含む。半導体積層部７０においてデバイスの活性層として機能する層は、ＳｉＣまたはＧａＮ等の窒化物半導体を含む。本例では、高濃度層１１および低濃度層１２、ならびに、これらの層に含まれる各領域は、ＳｉＣまたはＧａＮ等の窒化物半導体で形成される。高濃度層１１の不純物濃度は、基板１０の不純物濃度より低く、低濃度層１２の不純物濃度より高い。
【0021】
また、半導体積層部７０は、第１導電型の半導体層（１１、１２）内の基板１０と略平行な面において、第１導電型の半導体層（１１、１２）の一部の領域を残して形成された第２導電型の第１半導体領域１３を有する。本例において第２導電型はＰ型であり、第１半導体領域１３はＰ＋型の半導体領域である。第１半導体領域１３は、第１導電型の半導体層（１１、１２）が基板１０と略平行な面において離散して複数存在するように形成される。第１半導体領域１３が形成される面において、第１導電型の半導体層（１１、１２）は、略一定の間隔で配置されてよい。
【0022】
なお、図６Ａにおいては複数の第１半導体領域１３が示されているが、複数の第１半導体領域１３は、互いに接続されている。このような構成により、第１半導体領域１３と、第１導電型の半導体層（１１、１２）との間でＰＮ接合が形成され、第１半導体領域１３が形成される面に残された第１導電型の半導体層（１１、１２）のそれぞれに、第２制御電極２０に印加される電圧に応じて第２チャネル２３が形成される。本例において、第１半導体領域１３は、高濃度層１１および低濃度層１２との境界に形成される。第１半導体領域１３は、高濃度層１１および低濃度層１２の双方に渡って埋め込み形成されてよい。本例の第２チャネル２３は、高濃度層１１および低濃度層１２の境界部分に形成され、基板１０と垂直な方向にキャリアが移動するチャネルである。高濃度層１１および低濃度層１２の境界部分とは、界面を含み、且つ、高濃度層１１および低濃度層１２の両方にわたる領域を指してよい。また、当該境界部分とは、界面を含み、且つ、高濃度層１１および低濃度層１２のいずれか一方にわたる領域を指してもよい。
【0023】
また、半導体積層部７０は、低濃度層１２の表面に形成されたＮ＋型ソース領域１５およびＰ型拡散領域１４を含む。つまり、半導体積層部７０は、第１半導体領域１３よりも第１制御電極１７側の基板１０と略平行な面において、Ｎ＋型ソース領域１５（第２半導体領域）と、Ｐ型拡散領域１４（第３半導体領域）と、低濃度層１２（第３半導体領域）とを順番に隣接して有する。Ｐ型拡散領域１４には、第１制御電極１７に印加される電圧に応じて第１チャネル７２が形成される。本例においてＮ＋型ソース領域１５の中央部分には、Ｐ型拡散領域１４が形成される。Ｐ型拡散領域１４は、Ｎ＋型ソース領域１５を囲んで形成される。
【0024】
第１電極２１は、半導体積層部７０の表面側に設けられ、第２電極２２は基板１０の裏面側に設けられる。第１電極２１および第２電極２２は、双方向素子１００のソース・ドレイン電極として機能する。なお、半導体積層部７０の表面とは、基板１０とは逆側の面を指す。基板１０の裏面とは、半導体積層部７０とは逆側の面を指す。第１電極２１は、Ｎ＋型ソース領域１５とオーミック接合する。第２電極２２は基板１０とオーミック接合する。
【0025】
第１制御電極１７は、半導体積層部７０の面のうち基板１０とは逆側の面に露出するＰ型拡散領域１４に対応して形成される。第１制御電極１７は、Ｐ型拡散領域１４上に、絶縁膜１８を介して形成され、印加される電圧に応じて第１チャネル７２を制御する。例えば、第１制御電極１７に電圧が印加されると、第１制御電極１７の直下のＰ型拡散領域１４の表面に第１チャネル７２が形成され、第１電極２１に主電流が流れる。また、絶縁膜１８は第１制御電極１７および第１電極２１を電気的に絶縁する。本例の第１半導体素子は、第１電極２１と第２半導体素子との間に流れる電流を、第１制御電極１７により制御するＭＯＳＦＥＴである。
【0026】
第２制御電極２０は、半導体積層部７０の面のうち第１制御電極１７と同じ側の面に少なくとも一部が形成され、第２チャネル２３を制御する。なお、第１制御電極１７が形成される面と、第２制御電極の一部が形成される面とは、同一面内になくともよい。つまり、第１制御電極１７が形成される面と、第２制御電極の一部が形成される面とは、段差を有してもよい。
【0027】
第２制御電極２０は、第１半導体領域１３と電気的に接続される。本例の第２制御電極２０は、半導体積層部７０の表面から第１半導体領域１３に接する位置まで、第１導電型の半導体層（１１、１２）内を通って形成される。より具体的には、第２制御電極２０は、下端近傍の側面において第１半導体領域１３に接する。また、第２制御電極２０の底面は、高濃度層１１に接する。第２制御電極２０は、第１半導体領域１３とオーミック接合し、かつ、第１導電型の半導体層（１１、１２）とショットキー接合する材料で形成される。第２制御電極２０は、例えば、Ｔｉ、Ｎｉ、Ａｕ、Ｐｔ、Ａｌ、Ｍｏ、またはこれらの合金で形成される。第２制御電極２０は、印加される電圧に応じて第２チャネル２３を制御する。本例の第２半導体素子は、第２電極２２と第１半導体素子との間に流れる電流を、第２制御電極２０により制御するＪＦＥＴである。
【0028】
なお、第２制御電極２０は、一部がメサ１９内に形成されてよい。メサ１９は、第１半導体素子のＮ／Ｐ／Ｎ構造および第１半導体領域１３を取り囲むように形成される。メサ１９は、低濃度層１２の最上面から高濃度層１１の所定の位置まで形成されてよい。第２制御電極２０の上面は低濃度層１２の表面側に露出している。つまり、第１制御電極１７と第２制御電極２０は、基板１０に対して同じ主面側に設けられる。ただし、第２制御電極２０は、メサ型の電極構造に限定されない。また、双方向素子１００は、図５に示したトランジスタ２２２と同様に、素子の側面にＰＮ接合部分が露出しないように、素子の側面部分にＰ＋型保護領域２３３を有してもよい。
【0029】
図６Ｂは、他の例における双方向素子１００の断面図である。本例の双方向素子１００は、トレンチ構造を有する。本例における双方向素子１００は、図６Ａに示した双方向素子１００に対して、第１制御電極１７、絶縁膜１８および第１電極２１の構造が異なる。他の構造は、図６Ａに示した双方向素子１００と同一である。
【0030】
本例の第１制御電極１７は、半導体積層部７０の表面に形成されたトレンチ内に設けられる。当該トレンチは、第１電極２１の周囲を取り囲むように形成される。当該トレンチの開口はＰ型拡散領域１４に形成され、且つ、当該トレンチはＰ型拡散領域１４を貫通して形成される。
【0031】
絶縁膜１８は、当該トレンチの側面および底面に形成され、第１制御電極１７と、半導体積層部７０との間を絶縁する。第１制御電極１７は、絶縁膜１８が形成されたトレンチ内に充填して形成される。なお、トレンチの側面には、Ｎ＋型ソース領域１５、Ｐ型拡散領域１４および低濃度層１２が、基板１０と垂直な方向において順番に接する。第１制御電極１７に電圧が印加されると、トレンチの当該側面に接するＰ型拡散領域１４に、垂直方向の第１チャネル７２が形成される。
【0032】
図７は、双方向素子１００の等価回路図である。第１半導体素子であるＭＯＳＦＥＴ２４と、第２半導体素子であるＪＦＥＴ２６が第１電極２１と第２電極２２との間で直列に接続されている。第１電極２１および第２電極２２に印加される電圧の極性に応じて第１制御電極１７および第２制御電極２０を制御して双方向スイッチを実現する。
【0033】
以下、双方向素子１００の動作について具体的に説明する。まず、第１電極２１に負のバイアスが印加され、第２電極２２に正のバイアスが印加される場合を説明する。この場合、第１制御電極１７には、双方向素子１００のオンオフに応じた電圧が印加される。第２制御電極２０には、任意の電圧が印加される。
【0034】
第１制御電極１７に正の電圧が印加されると、第１制御電極１７直下のＰ型拡散領域１４に第１チャネル７２が形成される。Ｎ＋型ソース領域１５から注入された電子は第１チャネル７２を通って低濃度層１２に進入する。その後、電子はＰ型拡散領域１４の間を通過し、高濃度層１１および基板１０を経て第２電極２２に到達する。
【0035】
なお、第２電極２２に印加する電圧がＰＮダイオードのビルトイン電圧より大きい場合には、第１半導体領域１３から低濃度層１２に正孔が注入され、バイポーラ的な電流が流れＩＧＢＴ的な動作モードとなる。しかし、通常は第２制御電極２０に対して直列の抵抗が設けられるので、第１半導体領域１３から低濃度層１２に対しては、わずかな電流しか流れない。このため、第１電極２１に負のバイアスが印加され、第２電極２２に正のバイアスが印加される場合には、双方向素子１００の動作は、第１半導体素子によるＭＯＳＦＥＴ動作が主な動作モードとなる。
【0036】
次に、第１電極２１に正のバイアスが印加され、第２電極２２に負のバイアスが印加される場合を説明する。この場合、第２制御電極２０には、双方向素子１００のオンオフに応じた電圧が印加される。本例では、Ｐ型拡散領域１４および低濃度層１２の接合に順方向バイアスが印加される。従って、第１制御電極１７のオン／オフにかかわらず、第１電極２１および第２電極２２間にＰＮダイオード電流が流れる。
【0037】
双方向素子１００をオフ状態にする場合、第２制御電極２０に、第２電極２２に対して負のバイアスを印加する。そうすると、高濃度層１１内に空乏層が広がって第２チャネル２３が電流ピンチオフする。その結果、第１電極２１および第２電極２２間の電流が遮断される。なお、ピンチオフ電圧が５Ｖ〜２０Ｖとなるように、第１半導体領域１３の間隔およびパターン寸法、高濃度層１１の不純物濃度を設定するのが好ましい。
【0038】
また、第２制御電極２０をオン状態にすると、第２チャネル２３が形成され、第２チャネル２３を通じて、基板１０側から電子が供給される。また、Ｐ型拡散領域１４および低濃度層１２の接合には順方向バイアス電流が流れる。これにより、第１電極２１および第２電極２２間に電流が流れる。
【0039】
なお、第１電極２１に正のバイアスが印加され、第２電極２２に負のバイアスが印加される場合、第１制御電極１７を、第２制御電極２０に同期してオンオフ制御することが好ましい。第２制御電極２０をオン状態にしたときに、さらに、第１制御電極１７をオン状態にすることで、第１チャネル７２を通じてドレイン電流が流れる。ここで、基板１０側から供給された電子は、第１半導体領域１３を通らず、第１半導体領域１３の間に設けられた第２チャネル２３を通過していく。つまり、第１半導体領域１３には電子が入ることがないため、第１半導体領域１３からの正孔の注入が抑制される。その結果、高速スイッチングが可能となる。第２制御電極２０のショットキー接合と第１半導体領域１３に逆バイアスがかかると、図中に点線で示すようにメサ１９の側面のショットキー接合部からメサ１９の外側に向かって空乏層が広がる。空乏層は、デバイス表面側にのみ露出するので、その部分にガードリングあるいはフィールドプレートなどの構造を作り込むことで耐圧を維持することができる。
【0040】
本例によれば、第１電極２１および第２電極２２に、正または負のいずれのバイアスが印加されても、双方向に高い耐圧を維持し、かつ、双方向にスイッチングが可能な双方向素子を単一の縦型パワーデバイスによって実現することができる。
【0041】
図８は、双方向素子１００の電流電圧特性を示すグラフである。横軸は、第２電極２２に印加される電圧Ｖを表す。Ｖが正の領域では、第１電極２１に負のバイアスが印加され、第２電極２２に正のバイアスが印加される。Ｖが負の領域では、第１電極２１に正のバイアスが印加され、第２電極２２に負のバイアスが印加される。縦軸は、双方向素子１００に流れる電流Ｉを表す。Ｉが正の領域では、第２電極２２から第１電極２１に電流が流れ、Ｉが負の領域では、第１電極２１から第２電極２２に電流が流れる。また、第１制御電極１７／第２制御電極２０のオンオフ状態毎に、Ｉ−Ｖ特性を示す。
【0042】
Ｖが正の領域において、双方向素子１００は、第１制御電極１７がオフ状態の場合、第１半導体素子の耐圧までは電流が流れないＩ−Ｖ特性８３を示す。また、第１制御電極１７がオン状態の場合、双方向素子１００は、第２制御電極２０の状態に応じた特性を示す。第１制御電極１７がオン状態であり、かつ、第２制御電極２０がオン状態である場合、双方向素子１００は、ＪＦＥＴのＩ−Ｖ特性８１を示す。第１制御電極１７がオン状態であり、かつ、第２制御電極２０がオフ状態である場合、双方向素子１００は、ダイオードのＩ−Ｖ特性８２を示す。ただし、第２制御電極２０がオン状態の場合であっても、ダイオードの特性における電流が、ＪＦＥＴの特性における電流より多くなる電圧Ｖにおいては、Ｉ−Ｖ特性８２は、Ｉ−Ｖ特性８１と同様になる。また、第１制御電極１７がオフの場合、Ｖが耐圧以上となるまで電流が流れないＩ−Ｖ特性８３を示す。
【0043】
Ｖが負の領域において、第２制御電極２０がオフ状態の場合、双方向素子１００は、第２半導体素子の耐圧までは電流が流れないＩ−Ｖ特性８６を示す。また、第２制御電極２０がオン状態の場合、双方向素子１００は、第１制御電極１７の状態に応じた特性を示す。第１制御電極１７がオン状態の場合、双方向素子１００は、ＪＦＥＴのＩ−Ｖ特性８４を示す。第１制御電極１７がオフ状態の場合、双方向素子１００は、ダイオードのＩ−Ｖ特性８５を示す。ただし、第１制御電極１７がオン状態の場合であっても、ダイオードの特性における電流が、ＪＦＥＴの特性における電流より多くなる電圧Ｖにおいては、Ｉ−Ｖ特性８５は、Ｉ−Ｖ特性８４と同様になる。
【0044】
図８に示すように、第１電極２１および第２電極２２に印加される電圧の極性に応じて、第１制御電極１７および第２制御電極２０の制御を非対称とすることが好ましい。例えば、第１電極２１に負のバイアスが印加され、第２電極２２に正のバイアスが印加された場合、第２制御電極２０のオンオフは、第１制御電極１７のオンオフと同期せず、第１電極２１に正のバイアスが印加され第２電極２２に負のバイアスが印加された場合、第１制御電極１７のオンオフは、第２制御電極２０のオンオフに同期してよい。また、第１制御電極１７をオンオフする電圧と、第２制御電極２０をオンオフする電圧とは異なってよい。
【0045】
また、第１半導体素子はノーマリオフの素子であるので、第１制御電極１７に印加する電圧は、ノーマリオフの制御電圧となる。また、第２半導体素子はノーマリオンの素子であるので、第２制御電極２０に印加する電圧は、ノーマリオンの制御電圧である。
【0046】
双方向素子１００は、主たる電流は多数キャリアが担い、低濃度層１２への正孔の注入も少ないことから、低濃度層１２における伝導度変調は弱い。したがって、基板１０がシリコンから形成される場合、ＩＧＢＴと比べ抵抗が著しく大きくなる。一方、双方向素子１００は、低濃度層１２によって双方向の耐圧を維持している。そのため、低濃度層１２は所定の厚さが必要であるが、厚くなるほど抵抗は大きくなる。そこで、各半導体層を、抵抗が小さいＳｉＣまたはＧａＮなどの化合物半導体により形成するのが好ましい。ＳｉＣまたはＧａＮは、シリコンに比べ格子定数が小さく、かつ、バンドギャップが大きい。そのため、高耐圧で、温度による特性変化が小さい。各半導体層をＳｉＣまたはＧａＮにより形成することで、低濃度層１２の抵抗を大幅に低減することができる。その結果、低濃度層１２の厚さをシリコン基板の場合に比べ１／１０程度に薄くすることができる。
【0047】
基板１０をＳｉＣまたはＧａＮにより形成した場合、例えばＧａＮで形成される低濃度層１２の厚さは、耐圧１０００Ｖで約１０μｍ、１００００Ｖで約１００μｍとなる。低濃度層１２の厚さが薄くなることにより、メサ１９の形成が著しく容易となる。
【0048】
次に、双方向素子１００の製造方法について説明する。図９から図１４は、双方向素子１００の製造方法を説明する工程図である。双方向素子１００を製造する方法は、基板１０を用意する段階と、Ｐ型不純物を高濃度層１１に注入するイオン注入段階と、基板１０を熱処理し第１半導体領域１３を形成するアニール段階と、低濃度層１２の表面にＭＯＳＦＥＴデバイスを形成するデバイス形成段階と、デバイスを取り囲むようにメサ１９を形成するメサ形成段階と、メサ１９の内部にショットキー電極を形成する電極形成段階とを備える。
【0049】
図９は、基板１０を用意する段階を示す工程図である。基板１０は、Ｎ型不純物が高濃度にドープされたシリコン、ＳｉＣまたはＧａＮ等により形成されてよい。基板１０上には高濃度層１１がエピタキシャル成長される。高濃度層１１は、ＳｉＣまたはＧａＮ等の窒化物半導体で形成される。基板１０がシリコンの場合、高濃度層１１は３Ｃ−ＳｉＣであってもよい。エピタキシャル成長は、ＭＯＣＶＤ法等により行ってよい。
【0050】
図１０は、イオン注入段階を示す工程図である。高濃度層１１上にフォトリソグラフィー技術によりマスク３１を形成し、高濃度層１１の表面付近にＰ型不純物イオン３２を高濃度にイオン注入する。Ｐ型不純物の濃度は、１０００Ｖ仕様の場合、１Ｅ１７ｃｍ−３から１Ｅ１８ｃｍ−３、１００００Ｖ仕様の場合、１Ｅ１６ｃｍ−３から１Ｅ１７ｃｍ−３程度であってよい。
【0051】
図１１は、アニール段階を示す工程図である。基板１０を熱処理し、不純物イオンを活性化させ拡散させることで高濃度層１１の表面付近に第１半導体領域１３が形成される。つづいて、第１半導体領域１３が形成された高濃度層１１上にＮ−型の低濃度層１２をエピタキシャル成長させる。低濃度層１２のＮ型不純物濃度は、１０００Ｖ仕様の場合１Ｅ１６ｃｍ−３程度、１００００Ｖ仕様の場合１Ｅ１５ｃｍ−３程度であってよい。
【0052】
図１２は、デバイス形成段階を示す工程図である。まず、低濃度層１２の表面付近にＰ型不純物をイオン注入しＰ型ウェル構造のＰ型拡散領域１４を形成する。次に、Ｐ型拡散領域１４の表面付近にＮ型不純物イオンを高濃度イオン注入しＮ＋型ソース領域１５を形成する。次に、ゲート酸化膜をＰ型拡散領域１４を含む低濃度層１２の表面上にＣＶＤ法により堆積する。次に、Ｎ＋型ソース領域１５と低濃度層１２に挟まれたＰ型拡散領域１４の上部にゲート酸化膜を介して第１制御電極１７を形成する。最後にデバイスの表面全体に絶縁膜を堆積する。なお、ゲート酸化膜および絶縁膜を合わせて、絶縁膜１８として示す。
【0053】
図１３は、メサ形成段階を示す工程図である。フォトリソグラフィー技術によりデバイスを取り囲むようにメサを形成するべき領域に開口を有するマスク３３をデバイスの表面および低濃度層１２の表面に形成する。次に、ドライエッチングにより低濃度層１２の表面から高濃度層１１に達するメサ１９を形成する。デバイス形成段階は、メサ形成段階の後に実行してもよい。
【0054】
図１４は、電極形成段階を示す工程図である。スパッタ法によりＴｉ、Ｎｉ、Ａｕ、Ｐｔ、Ａｌ、Ｍｏまたはこれらの合金をメサ１９の内部に蒸着させて第２制御電極２０を形成する。第２制御電極２０はショットキー電極であってよい。次に、ゲート酸化膜および絶縁膜を選択的に除去して、Ｐ型拡散領域１４およびＮ＋型ソース領域１５とオーミック接合し、第１制御電極１７と絶縁する第１電極２１を形成する。次に、基板１０の裏面に基板１０とオーミック接合する第２電極２２を形成する。
【0055】
以上の製造方法によれば、メサ１９の形成後に高温の熱処理工程がないため、メサ１９の形成がデバイスの微細加工に影響を与えることがない。尚、低濃度層１２をＳｉＣまたはＧａＮにより形成した場合、低濃度層１２の厚さをシリコン基板の場合の１／１０程度にすることができるので、メサ１９の形成が容易となる。
【0056】
図１５は、本発明の第２実施形態にかかる双方向素子２００の断面図を示す。第１実施形態と機能が同一の構成要素には同一の符号を付し、説明を省略する。双方向素子２００は、低濃度層１２と第２制御電極２０との間に絶縁膜４０が形成されている点で双方向素子１００と異なる。絶縁膜４０は、メサ１９の内壁に形成されてよい。また、第２制御電極２０は、底面において第１半導体領域１３とオーミック接合する。
【0057】
双方向素子２００は、第２制御電極２０と低濃度層１２との間にショットキー接合が形成されない。メサ１９を形成する段階において、半導体側面が面荒れするなどの理由からメサ１９の内壁面の結晶性を整えることが困難となる場合がある。その場合には、理想的なショットキー接合を形成することが困難となり、リーク電流が増加する。本例の双方向素子２００は、ショットキー接合に起因するリーク電流の問題が生じない。また、第２制御電極２０と低濃度層１２との間に介在する絶縁膜４０によって耐圧を維持することもできる。
【0058】
次に、双方向素子２００の製造方法について説明する。双方向素子２００の製造方法は、メサ形成段階と、電極形成段階との間に絶縁膜形成段階を備える点で双方向素子１００の製造方法と異なる。絶縁膜形成段階は、メサ形成段階で使ったマスク３３をそのまま用いて、プラズマＣＶＤ法によりメサ１９の内側面全体に絶縁膜４０を形成する段階を含む。絶縁膜４０は、シリコン酸化膜であってよい。次に、ドライエッチングにより、メサ１９の内側底面に形成された絶縁膜４０のみを除去する。つづく電極形成段階において、メサ１９の底面において第１半導体領域１３とオーミック接合する第２制御電極２０をスパッタ法で蒸着する。
【0059】
図１６は、本発明の第３実施形態にかかる双方向素子３００の断面図である。双方向素子１００または双方向素子２００と機能が同一の構成要素には同一の符号を付し、説明を省略する。双方向素子３００は、低濃度層１２と第２制御電極２０との間に、絶縁膜４０に代えてＰ＋型半導体領域５０（第５半導体領域）が形成されている点で双方向素子２００と異なる。
【0060】
Ｐ＋型半導体領域５０と低濃度層１２はＰＮ接合を形成する。ショットキー接合で低リークの接合を形成するには、半導体表面と金属界面との間に清浄で結晶性の良い理想的な界面を形成することが望ましい。しかしながら、そのような界面を形成するには高度な技術を要する。また、ショットキー接合は高温動作時にリーク電流が発生しやすい。そこで、本例では、メサ１９の側面にＰＮ接合を形成することにより、リーク電流を低減している。また、第１半導体領域１３に逆バイアスが印加された場合にもＰＮ接合の空乏層によって耐圧を維持することができる。
【0061】
次に、双方向素子３００の製造方法を説明する。双方向素子３００の製造方法は、デバイス形成段階の前にメサ形成段階を実行し、メサ形成段階の後にＰ＋型半導体領域５０を形成する段階をさらに有する点で双方向素子１００の製造方法と異なる。図１７および図１８は、Ｐ＋型半導体領域５０を形成する段階を説明する工程図である。Ｐ＋型半導体領域形成段階は、メサ１９の内部に高濃度のＰ型不純物イオンをイオン注入する段階と、熱処理により不純物イオンを活性化するアニール段階とを有する。
【0062】
図１７は、メサ１９の内部にイオン注入する段階を示す工程図である。メサ形成段階で使用したマスク３５をそのまま用いて、メサ１９の内側の側面にＰ型不純物イオンを斜めイオン注入する。メサ１９の内側の表面付近に高濃度のＰ型不純物イオン３６がドープされる。なお、本工程図においては、メサ１９は第１半導体領域１３を貫通するように描かれている。しかしながら、図１６に示すように、メサ１９が第１半導体領域１３を貫通しない構成としてよい。すなわち、メサ１９の底面が第１半導体領域１３の基板１０とは反対の表面と一致するようにしてよい。
【0063】
図１８は、アニール段階を示す工程図である。マスク３５を除去したのち、高温で熱処理し、注入したＰ型不純物イオンを活性化させる。メサ１９の外側表面にはＰ型不純物イオン３６が拡散し、Ｐ＋型半導体領域５０が形成される。次に、デバイス形成段階を実行し低濃度層１２の表面にＭＯＳＦＥＴ構造のデバイスを形成する。最後に電極形成段階を実行しメサ１９の内部に第２制御電極２０を形成する。ここで、Ｐ＋型半導体領域５０は、イオン注入以外に、メサ１９の内側の側面にＰ型のポリシリコンの薄膜を形成するか、Ｐ型のＳｉＣをエピタキシャル成長させることにより形成してもよい。
【0064】
図１９は、本発明の第４実施形態にかかる双方向素子４００の断面図である。双方向素子１００、双方向素子２００または双方向素子３００と機能が同一の構成要素には同一の符号を付し、説明を省略する。双方向素子４００は、第２制御電極２０の半導体積層部７０に埋め込まれた部分に代えて、Ｐ＋型半導体領域６０（第６半導体領域）を備える点で、双方向素子１００と異なる。
【0065】
例えばメサ１９がＰ＋型半導体領域６０により完全に埋め戻されており、Ｐ＋型半導体領域６０の表面に第２制御電極２０が形成される。第２制御電極２０は、Ｐ＋型半導体領域６０とオーミック接合する。低濃度層１２とＰ＋型半導体領域６０とはＰＮ接合する。Ｐ＋型半導体領域６０は、メサ１９の内部に埋め戻されたＰ型のポリシリコンまたはＰ型のＳｉＣであってよい。
【0066】
メサ１９が完全に埋め戻されたのち、平坦化処理によりＰ＋型半導体領域６０の表面は低濃度層１２の表面と同じ高さとなる。平坦化処理は、エッチングまたは研磨であってよい。深いメサ１９が基板１０の表面にあると、そこで段差が生じるため、フォトレジストを均一に塗布することが困難となる。その結果、微細なパターンを表面に形成するような微細加工が制限される。本例では、基板１０の表面が平坦化されているためその後の微細加工が可能である。本例の第２制御電極２０は、メサ１９内部に埋め込まなくてよいため、第２制御電極２０の形成が容易である。第１半導体領域１３に逆バイアスが印加された場合、ＰＮ接合の空乏層がデバイスの表面側にのみ現われるので耐圧を維持することができる。
【0067】
次に、双方向素子４００の製造方法を説明する。双方向素子４００の製造方法は、基板１０を用意する段階と、Ｐ型不純物を高濃度層１１に注入するイオン注入段階と、基板１０を熱処理し第１半導体領域１３を形成するアニール段階と、メサ１９を形成する段階と、メサ１９をＰ＋型半導体で埋め戻す段階と、基板１０の表面を平坦化する段階と、Ｐ＋型半導体領域６０に囲まれた低濃度層１２の表面にＭＯＳＦＥＴデバイスを形成するデバイス形成段階と、Ｐ＋型半導体領域６０の最上面６２に第２制御電極を形成する電極形成段階とを備える。基板１０を用意する段階、イオン注入段階、アニール段階は、双方向素子１００の製造方法を同様なので説明を省略する。図２０から図２４は、双方向素子４００の製造方法を説明する工程図である。
【0068】
図２０は、メサ１９を形成する段階を説明する工程図である。フォトリソグラフィー技術によりメサ１９を形成すべき場所に開口を有するマスクを低濃度層１２の表面上に形成し、ドライエッチングによりメサ１９を形成する。
【0069】
図２１は、メサ１９を埋め戻す段階を説明する工程図である。基板１０の表面全体にＰ＋型ポリシリコンまたはＰ＋型ＳｉＣをエピタキシャル成長させ、メサ１９を完全に埋め戻す。メサ１９の内部にはＰ＋型半導体領域６０が形成される。基板１０の最上面にもＰ＋型ポリシリコンまたはＰ＋型ＳｉＣがエピタキシャル成長される。なお、メサ１９を埋め戻す他の方法として、酸化膜のマスクを用いて、メサ１９部分にのみ選択エピタキシャル成長を行って埋め戻し、最後に酸化膜を除去してもよい。
【0070】
図２２は、平坦化する段階を説明する工程図である。基板１０の最上面をエッチングまたはＣＭＰ研磨により平坦化する。平坦化処理は、低濃度層１２の最上面と、Ｐ＋型半導体領域６０の最上面６２とが基板１０と平行な同一平面上にあるようになるまで行う。
【0071】
図２３は、デバイス形成段階を説明する工程図である。平坦化されたＰ＋型半導体領域６０に取り囲まれた低濃度層１２の表面にＭＯＳＦＥＴ構造のデバイスを形成する。デバイスの詳細な形成方法は、図１２で説明したので省略する。
【0072】
図２４は、電極形成段階を説明する工程図である。平坦化されたＰ＋型半導体領域６０の最上面６２に第２制御電極２０を形成する。第２制御電極２０とＰ＋型半導体領域６０の最上面６２はオーミック接合する。つづいて、第１電極２１および第２電極２２を形成する。電極の詳細な形成方法は、図１４で説明したので省略する。
【0073】
上述した製造方法によれば、段差のない平坦な基板１０の表面にデバイスを形成することができる。したがって、安定した微細加工プロセスを実施することができる。
【0074】
図２５は、第１半導体領域１３のパターンの例を示す平面図である。図２５は、基板１０と略平行な面を示す。第２制御電極２０は、互いに平行なＸ軸方向の２辺と互いに平行なＹ軸方向の２辺を有する額縁形状を有する。第２制御電極２０で包囲された領域には、Ｙ軸方向に互いに平行に同一の長さで伸長し、かつ、Ｘ軸方向に互いに等間隔で配置された第１半導体領域１３と、Ｘ軸方向に伸長し、当該第１半導体領域１３のＹ軸方向の両端に接して互いに平行に形成されたＰ＋型連結領域２５を有する。第１半導体領域１３は、Ｐ＋型連結領域２５によって第２制御電極２０と電気的に導通している。隣接する第１半導体領域１３の間にはＹ軸方向に伸長するＮ型の第２チャネル２３が形成されている。本例では、第１半導体領域１３がストライプ形状を有し、第２チャネル２３においてＰＮ接合の空乏層が一様に広がりやすい。そのため、ピンチオフ特性が安定して得られる。
【0075】
図２６は、第１半導体領域１３のパターンの他の例を示す平面図である。図２６は、基板１０と略平行な面を示す。第２制御電極２０で包囲された領域には、Ｘ軸方向およびＹ軸方向に互いに等間隔で、かつ直角に交差するように格子状に配置された第１半導体領域１３と、Ｘ軸方向に伸長し当該第１半導体領域１３のＹ軸方向の両端に接して互いに平行に形成されたＰ＋型連結領域２５と、Ｙ軸方向に伸長し当該第１半導体領域１３のＸ軸方向の両端に接して互いに平行に形成されたＰ＋型連結領域２９を有する。第１半導体領域１３は、Ｐ＋型連結領域２５およびＰ＋型連結領域２９によって第２制御電極２０と電気的に導通している。第１半導体領域１３により升目状に区切られた領域には略正方向のＮ型の第２チャネル２３が形成されている。
【0076】
本例の格子形状の第１半導体領域１３は、ストライプ形状の第１半導体領域１３よりも抵抗が小さい。そのため、ピンチオフの際のターンオフ特性が向上する。一方、第２チャネル２３の面積は、升目形状よりストライプ形状の方が大きい。したがって、升目形状のチャネルよりストライプ形状のチャネルの方が主電流が流れやすい。第１半導体領域１３のパターンは、第１半導体領域１３の抵抗と、第２チャネル２３の面積を考慮して設計するのが好ましい。
【0078】
双方向素子５００の当該断面図において、第１半導体素子のＰ型拡散領域１４は二つに分離されている。当該二つに分離されたＰ型拡散領域１４の間には、低濃度層１２が設けられている。当該低濃度層１２は、半導体積層部７０の表面に露出している。なお、双方向素子５００を上面から見た場合、Ｐ型拡散領域１４は、当該低濃度層１２を囲むように連続して形成されてよい。
【0079】
第１電極２１は、半導体積層部７０の表面に設けられている。第１電極２１は、半導体積層部７０の表面において、低濃度層１２と接触している。それゆえ、第１電極２１と第２半導体領域である低濃度層１２との間にはショットキー接合部７３が形成されている。第１電極２１および低濃度層１２からなるショットキーバリアダイオードは、半導体積層部７０の表面に形成されているＭＯＳＦＥＴのソース（例えば第１電極２１）およびドレイン（例えば低濃度層１２）を、それぞれアノードおよびカソードにしている。それゆえ、当該ショットキーバリアダイオードは、半導体積層部７０の表面のＭＯＳＦＥＴに対して、電気的に並列に接続されている。なお、Ｐ型拡散領域１４とＮ＋型ソース領域１５とからなるＰＮダイオードは、ソース（例えば第１電極２１）およびドレイン（例えば低濃度層１２）を、それぞれアノードおよびカソードにしている。したがって、当該ＰＮダイオードは、ショットキーバリアダイオードおよびＭＯＳＥＦＴと電気的に並列接続されている。
【0080】
本実施形態のように、第１電極２１と低濃度層１２との間にショットキー接合部７３を形成した場合のショットキー接合の電位障壁は、図６Ａのように第１電極２１、Ｐ型拡散領域１４、および低濃度層１２が直列的に接続されてＰＮ接合が存在する場合の電位障壁と比較して、小さい。したがって、第１電極２１と低濃度層１２との間にショットキー接合部７３を設けることにより、ＭＯＳＦＥＴをオフ状態、かつＪＦＥＴをオン状態にした場合の電力損失を低減することができる。
【0081】
特に、ＳｉＣまたはＧａＮ等のワイドバンドギャップ半導体を用いて半導体積層部７０を形成した場合、第１電極２１である金属層と低濃度層１２であるＮ型のＳｉＣ等との間のショットキー接合の電位障壁は１Ｖ前後になるのに対して、Ｐ型拡散領域１４であるＰ型のＳｉＣ等と低濃度層１２であるＮ型のＳｉＣ等との間のＰＮ接合の電位障壁は３から４Ｖ程度と非常に大きくなる。したがって、第１電極２１と低濃度層１２との間にショットキー接合部７３を設けることによる電力損失低減の効果は、ショットキー接合部７３が無い場合と比較して大きい。
【0082】
なお、半導体積層部７０の表面にあるＭＯＳＦＥＴをオフ状態にして（例えば、第１制御電極１７に正バイアスを印加して）、半導体積層部７０中の高濃度層１１と低濃度層１２との間にあるＪＦＥＴをオン状態（例えば、第２制御電極２０をゼロバイアス）にする場合、第２電極２２に印加する電圧Ｖが負の領域においては、双方向素子５００はいわゆるダイオードモードのＩ−Ｖ特性を示す。
【0083】
図２８は、図２７に示す双方向素子５００の電流電圧特性を表すグラフである。図６Ａのように第１電極２１、Ｐ型拡散領域１４、および低濃度層１２が直列的に接続されてＰＮ接合が存在する場合であって、ＭＯＳＦＥＴをオフ状態、かつＪＦＥＴをオン状態にした場合のＩ−Ｖ特性をＩ−Ｖ特性９１に示す。また、本実施形態のように、第１電極２１と低濃度層１２との間にショットキー接合部７３を形成した場合であって、ＭＯＳＦＥＴをオフ状態、かつＪＦＥＴをオン状態にした場合のＩ−Ｖ特性をＩ−Ｖ特性９２に示す。Ｉ−Ｖ特性９１に示すように、ショットキー接合部７３が無く、ＰＮ接合の電位障壁がある場合は、徐々に負バイアス高くしていっても、ＰＮ接合の電位障壁に応じた約マイナス３Ｖまでは電流が流れにくい。これに対して、Ｉ−Ｖ特性９２に示すように、ショットキー接合部７３におけるショットキー接合の電位障壁がある場合は、徐々に負バイアス高くしていくと、約マイナス１Ｖで電流が流れ始める。したがって、本実施形態においては、第１の実施形態と比較して、より小さな負バイアスにより電流のオンオフを制御することができるので、電力損失を低減することができる。
【0085】
双方向素子６００において、第２電極２２は、基板１０の裏面に設けられている。また、基板１０の一部には、第１導電型の半導体層である高濃度層１１が設けられている。当該高濃度層１１は、基板１０の裏面から表面まで形成されて基板１０上に形成される高濃度層１１と結合する。それゆえ、高濃度層１１と第２電極２２との間にショットキー接合部７４が形成されている。
【0086】
双方向素子６００において、基板１０の一部には、第１導電型の半導体層である高濃度層１１が設けられている。当該高濃度層１１は、基板１０を除去することにより設けてよい。また、当該高濃度層１１は、基板１０がたとえばＮ＋層である場合には、Ｐ型ドーパントをカウンタードープすることにより高濃度層１１を設けてもよい。
【0087】
双方向素子６００において、第１半導体領域１３は、互いに電気的に接続された複数の半導体領域１３−１、１３−２、１３−３および１３−４を有する。複数の半導体領域１３−１、１３−２、１３−３および１３−４は、基板１０と略平行な面に配置されている。複数の半導体領域１３−１、１３−２、１３−３および１３−４のうち互いに隣り合う半導体領域の間には、間隔が設けられている。ただし、基板１０の一部に設けられた第１導電型の半導体層と第１電極２１との間に設けられている半導体領域１３−２と半導体領域１３−３との間の間隔２７は、第２チャネル２３である半導体領域１３−１と半導体領域１３−２との間の間隔、および第２チャネル２３である半導体領域１３−３と半導体領域１３−４との間の間隔よりも大きい。言い換えれば、ショットキー接合部７４が形成された領域上に位置する間隔２７、すなわち半導体領域１３−２と半導体領域１３−３との間の間隔２７は、ショットキー接合部７４が形成された領域上に位置しない間隔よりも大きい。本例では、当該断面における２つのＰ＋型半導体領域６０の間の中央部分に間隔２７が設けられる。第２チャネル２３は、間隔２７とＰ＋型半導体領域６０の間に設けられる。
【0088】
高濃度層１１、低濃度層１２、および第１半導体領域１３によって形成されたＪＦＥＴがオフ状態の場合（例えば、第２制御電極２０に十分な負バイアスを印加した場合）、ＪＦＥＴの空乏層は、複数の半導体領域１３−１、１３−２、１３−３および１３−４の周りにそれぞれ形成される。また、高濃度層１１と第２電極２２との間にはショットキー接合が形成されているので、第２電極２２付近の高濃度層１１には空乏層が形成されている。ＪＦＥＴがオフ状態の場合、半導体領域１３−１の空乏層と半導体領域１３−２の空乏層は接続している。また、ＪＦＥＴがオフ状態であって、第１電極２１に対して第２電極２２が負バイアスである場合は、半導体領域１３−１の空乏層とショットキー接合の空乏層は接続している。したがって、基板１０から半導体領域１３−１と半導体領域１３−２との間隔２７を経由して第１電極２１に通じる電流の経路は遮断されるので、第１電極２１および第２電極２２の間に電流はほとんど流れない。
【0089】
本実施形態においては、間隔２７に隣接する半導体領域１３−２の中心位置は、ショットキー接合部７４に位置する基板１０と高濃度層１１との境界位置に対して、半導体領域１３−３側にあることが好ましい。つまり、一部が除去された基板１０において、残された基板１０の部分の端部は、半導体領域１３−２の中心位置よりも半導体領域１３−１側にあることが好ましい。当該構成により、第１半導体領域１３の空乏層とショットキー接合の空乏層とを接合させて、より確実に、電流経路を遮断することができる。なお、半導体領域１３−３の中心位置についても、ショットキー接合部７４のうち基板１０と高濃度層１１との境界位置に対して半導体領域１３−２側にあることが好ましい。
【0090】
第１電極２１が負バイアス、第２電極２２が正バイアス、かつＭＯＳＦＥＴがオン状態である場合、電流は、第１電極２１、第１チャネル７２、低濃度層１２、間隔２７、高濃度層１１、ショットキー接合部７４および第２電極２２を順に流れる。また、第１電極２１が正バイアス、第２電極２２が負バイアス、ＭＯＳＦＥＴがオフ状態、かつ、ＪＦＴがオン状態である場合、電流は、第２電極２２、基板１０、高濃度層１１、第２チャネル２３および間隔２７、低濃度層１２、Ｐ型拡散領域１４、ならびに第１電極２１、を順に流れる。
【0091】
高濃度層１１と第２電極２２からなるショットキーバリアダイオードは、高濃度層１１、低濃度層１２、および第１半導体領域１３によって形成されたＪＦＥＴのソース（例えば第１電極２１）およびドレイン（例えば低濃度層１２）を、それぞれアノードおよびカソードとしている。それゆえ、ショットキーバリアダイオードは、ＪＦＥＴに対して、電気的に並列に接続されている。
【0092】
本実施形態のように、第２電極２２と高濃度層１１との間にショットキー接合部７４を形成した場合のショットキー接合の電位障壁は、図６Ａのように第１半導体領域１３と高濃度層１１および低濃度層１２とから構成されるＪＦＥＴにおける閾値電圧と第２電極２２との電位差と比較して、小さい。したがって、第２電極２２と高濃度層１１との間にショットキー接合部７４を設けることにより、電力損失を低減することができる。
【0093】
加えて、本実施形態の場合、ＪＦＥＴのゲートバイアスのマージンを十分にとることできる。以下に理由を説明する。例えば、図６Ａのように第１半導体領域１３がＰ＋型半導体領域６０の間に均等間隔で配置されている場合を想定する。この場合において、ＪＦＥＴの閾値電圧がＶｔｈであり、かつ、第２制御電極２０の電圧をＶ２０と表す。この場合、順方向に（第２制御電極から第１電極２１に）電流が流れ始める第２電極２２の閾値電圧であるＶ２２は、Ｖｔｈ−Ｖ２０となる。なお、ＭＯＳＦＥＴはオン状態であるとする。ここで仮に、Ｖｔｈが−１０Ｖであり、Ｖ２０が−１５Ｖである場合、Ｖ２２は５Ｖとなる。しかし、Ｖ２２を５Ｖとするのは、デバイスの閾値電圧として高すぎる。そこで、Ｖ２２を１Ｖ程度すべく、Ｖ２０を−１１Ｖとすることが考えられる。
【0094】
ところで、第２制御電極２０にはノイズ電圧が加わることもある。それゆえ、ノイズ電圧を考慮すれば、ＪＦＥＴの閾値電圧Ｖｔｈと第２制御電極２０の電圧Ｖ２０との差を１Ｖ程度として設計することは、デバイスが誤作動する原因となる。
【0095】
また、実際のデバイスにおいては、第１半導体領域１３毎に、Ｖｔｈがばらつく場合がある。Ｖｔｈがばらつく場合には、各々のＶｔｈに合わせてＶ２０を微妙に調整する必要がある。しかしながら、本実施形態のように、基板１０の一部が除去された部分と第１電極２１との間に第１半導体領域１３を設けずにショットキー接合部７４を設けた場合、第２制御電極２０の電圧Ｖ２０に十分に負バイアスをかけて、閾値電圧Ｖ２２を引き上げることができるので、ばらつくＶｔｈに合わせてＶ２０を微妙に調整する必要がない。しかも、閾値電圧Ｖ２２を引き上げたとしても、ショットキー接合部７４では１Ｖ程度の電圧降下しか生じないので、電力損失を低減することができる。すなわち、Ｖｔｈのマージンと電力損失の低減を両立することができる。
【0096】
なお、半導体積層部７０の表面にあるＭＯＳＦＥＴをオン状態にして、半導体積層部７０中の高濃度層１１と低濃度層１２との間にあるＪＦＥＴをオフ状態にする場合、第２電極２２に印加する電圧Ｖが正の領域においては、双方向素子６００はいわゆるダイオードモードのＩ−Ｖ特性を示す。
【0097】
図３０は、図２９に示す双方向素子６００の電流電圧特性を表すグラフである。図６Ａのように第１半導体領域１３がＰ＋型半導体領域６０の間に均等間隔で配置されている場合であって、ＭＯＳＦＥＴをオン状態、かつＪＦＥＴをオフ状態にした場合のＩ−Ｖ特性をＩ−Ｖ特性９３に示す。また、本実施形態のように、第２電極２２と高濃度層１１との間にショットキー接合部７４を形成して、基板１０の一部が除去された部分と第１電極２１との間には、第１半導体領域１３が設けられていない場合であって、ＭＯＳＦＥＴをオン状態、かつＪＦＥＴをオフ状態にした場合のＩ−Ｖ特性をＩ−Ｖ特性９４に示す。Ｉ−Ｖ特性９３に示すように、第１半導体領域１３がＰ＋型半導体領域６０の間に均等間隔で配置されている場合は、徐々に正バイアス高くしていっても、ＪＦＥＴの閾値電圧に応じた（Ｖｔｈ−Ｖ２０）Ｖまでは電流が流れにくい。これに対して、Ｉ−Ｖ特性９４に示すように、ショットキー接合の電位障壁がある場合は、徐々に負バイアス高くしていくと、約１Ｖで電流が流れ始める。すなわち、本実施形態においては、第１の実施形態と比較して、より小さな正バイアスにより電流のオンオフを制御することができるので、電力損失を低減することができる。
【0098】
図３１は、本発明の第７実施形態にかかる双方向素子７００の断面図である。本実施形態における双方向素子７００は、第５実施形態における第１電極２１と低濃度層１２とのショットキー接合部７３、ならびに、第６実施形態における第２電極２２と高濃度層１１とのショットキー接合部７４および間隔２７を備える。当該構成により、第５実施形態における負バイアス側でのダイオードモードおよび第６実施形態における正バイアス側でのダイオードモードを単一のデバイス構成により実現することができる。なお、第１電極２１と第２半導体領域である低濃度層１２との間、および、第２電極２２と基板１０の一部が除去された部分に設けられた第１導電型の半導体層である高濃度層１１との間の少なくとも一方にはショットキー接合が形成される構成としてもよい。当該構成により、第５実施形態における負バイアス側でのダイオードモードまたは第６実施形態における正バイアス側でのダイオードモードを実現することができる。
【0099】
図３２は、図３１に示す双方向素子７００の等価回路図である。ＪＦＥＴ２６およびショットキーバリアダイオード２５２は、電気的に並列に接続されている。また、ＭＯＳＦＥＴ２４、ＰＮダイオード２６１およびショットキーバリアダイオード２６２はそれぞれ電気的に並列に接続されている。なお、点線で示したショットキーバリアダイオード２５２およびショットキーバリアダイオード２６２は、いずれか一方のみが設けられてよい。
【0100】
上述の通り、ＪＦＥＴ２６およびショットキーバリアダイオード２５２は、電気的に並列に接続されている。また、上述の通り、ＭＯＳＦＥＴ２４、ＰＮダイオード２６１およびショットキーバリアダイオード２６２は、電気的に並列に接続されている。加えて、ＪＦＥＴ２６とＭＯＳＦＥＴ２４とが低濃度層１２により電気的に直列に接続されている。したがって、ＪＦＥＴ２６およびショットキーバリアダイオード２５２並びにＭＯＳＦＥＴ２４、ＰＮダイオード２６１およびショットキーバリアダイオード２６２は、電気的に直列に接続されている。
【0101】
上述した双方向素子は、制御回路と組み合わせた双方向素子回路として用いることができる。当該制御回路は、第１制御電極１７および第２制御電極２０に印加する電圧を、図１から図２６に関連して説明したように制御する。当該双方向素子回路は、例えば交流電流を直接任意の交流電流に変換する電力変換装置に用いることができる。電力変換装置は、交流電力を受け取る入力側回路と、交流電力を出力する出力側回路とを有し、入力側回路および出力側回路の間に、双方向素子を備える。入力側回路は、少なくとも交流電力を受け取る入力端子を有し、出力側回路は、少なくとも交流電力を出力する出力端子を有する。例えば電力変換装置２０００の双方向スイッチ２２０として、図１から図２６に関連して説明した双方向素子を用いてよい。電力変換装置は、自動車分野をはじめとするあらゆる産業分野で使用され得る。
【0102】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【0103】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【0104】
１０ 基板、１１ 高濃度層、１２ 低濃度層、１３ 第１半導体領域、１３−１、１３−２、１３−３、１３−４ 半導体領域、１４ Ｐ型拡散領域、１５ Ｎ＋型ソース領域、１７ 第１制御電極、１８ 絶縁膜、１９ メサ、２０ 第２制御電極、２１ 第１電極、２２ 第２電極、２３ 第２チャネル、２４ ＭＯＳＦＥＴ、２５ Ｐ＋型連結領域、２６ ＪＦＥＴ、２７ 間隔、２９ Ｐ＋型連結領域、３１ マスク、３２ Ｐ型不純物イオン、３３ マスク、３５ マスク、３６ Ｐ型不純物イオン、４０ 絶縁膜、５０ Ｐ＋型半導体領域、６０ Ｐ＋型半導体領域、６２ 最上面、７０ 半導体積層部、７２ 第１チャネル、７３、７４ ショットキー接合部、８１、８２、８３、８４、８５、８６ Ｉ−Ｖ特性、１００ 双方向素子、１１０ 交流直流変換部、１２０ コンデンサー部、１３０ 直流交流変換部、１４０ 交流電源、１５０ 負荷、２００ 双方向素子、２１０ フィルタ部、２２０ 双方向スイッチ、２１１ 第１端子、２１２ ダイオード、２１３ 第２端子、２１４ トランジスタ、 ２２２ トランジスタ、２３０ 半導体基板、２３１ 絶縁膜、２３２ Ｐ型ベース領域、２３３ Ｐ＋型保護領域、２３４ Ｎ＋型エミッタ領域、２３５ Ｐ＋型コレクタ領域、２３６ 制御電極、２３７ エミッタ電極、２３８ ゲート絶縁膜、２３９ コレクタ電極、２５２ ショットキーバリアダイオード、２６１ ＰＮダイオード、２６２ ショットキーバリアダイオード、３００ 、４００、５００、６００、７００ 双方向素子、１０００ 電力変換装置、２０００ 電力変換装置