特許 6305596 半導体装置及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B1)

(11)【特許番号】6305596

(24)【登録日】2018年3月16日

(45)【発行日】2018年4月4日

(54)【発明の名称】半導体装置及びその製造方法

(51)【国際特許分類】

   H01L 21/338 20060101AFI20180326BHJP

   H01L 29/778 20060101ALI20180326BHJP

   H01L 29/812 20060101ALI20180326BHJP

   H01L 21/336 20060101ALI20180326BHJP

   H01L 29/78 20060101ALI20180326BHJP

   H01L 29/788 20060101ALI20180326BHJP

   H01L 29/792 20060101ALI20180326BHJP

   H01L 21/28 20060101ALI20180326BHJP

   H01L 21/316 20060101ALI20180326BHJP

【ＦＩ】

   H01L29/80 H

   H01L29/78 301B

   H01L29/78 301Z

   H01L29/78 371

   H01L21/28 301B

   H01L21/316 X

【請求項の数】8

【全頁数】10

(21)【出願番号】特願2017-53220(P2017-53220)

(22)【出願日】2017年3月17日

【審査請求日】2017年3月17日

(31)【優先権主張番号】105141643

(32)【優先日】2016年12月15日

(33)【優先権主張国】TW

(73)【特許権者】

【識別番号】598139748

【氏名又は名称】國立交通大學

(74)【代理人】

【識別番号】100120891

【弁理士】

【氏名又は名称】林 一好

(74)【代理人】

【識別番号】100165157

【弁理士】

【氏名又は名称】芝 哲央

(74)【代理人】

【識別番号】100205659

【弁理士】

【氏名又は名称】齋藤 拓也

(74)【代理人】

【識別番号】100126000

【弁理士】

【氏名又は名称】岩池 満

(74)【代理人】

【識別番号】100185269

【弁理士】

【氏名又は名称】小菅 一弘

(74)【代理人】

【識別番号】100202577

【弁理士】

【氏名又は名称】林 浩

(72)【発明者】

【氏名】張 翼

(72)【発明者】

【氏名】劉 世謙

(72)【発明者】

【氏名】▲黄▼ 崇▲カイ▼

(72)【発明者】

【氏名】▲呉▼ 佳勳

(72)【発明者】

【氏名】韓 秉承

(72)【発明者】

【氏名】林 岳欽

(72)【発明者】

【氏名】謝 廷恩

【審査官】 杉山 芳弘

(56)【参考文献】

【文献】 特開２０１３−１３１７３６（ＪＰ，Ａ）

【文献】 特開２０１３−１６８４３３（ＪＰ，Ａ）

【文献】 特開２０１４−０９９５１７（ＪＰ，Ａ）

【文献】 特開平０５−２３５３７０（ＪＰ，Ａ）

【文献】 特開２００９−４７４３（ＪＰ，Ａ）

【文献】 特開２０１３−５５１４８（ＪＰ，Ａ）

【文献】 Youn-Seon Kang, Bo Xiao, Ya. I. Alivov, Qian Fan,Jinqiao Xie, and Hadis Morkoc，Ferroelectric PZT/AlGaN/GaN fieldeffect transistors，PROCEEDINGS OF SPIE，米国，SPIE，２００３年 ３月 ３日，6121，61210S

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／３３８

Ｈ０１Ｌ ２９／７７８

Ｈ０１Ｌ ２９／８１２

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２７／１１５８５

(57)【特許請求の範囲】

【請求項1】

基材と
前記基材に配置されるチャネル層と
前記チャネル層に配置され、溝を有するバリア層と、
前記バリア層に配置されるドレインとソースと、
前記溝の前記底面を覆い、７−１２ｅＶであるバンドギャップ（ｂａｎｄｇａｐ）を有する第１の誘電体層と、
前記第１の誘電体層に配置される電荷トラップ層と、
前記電荷トラップ層に配置される強誘電体材料と、
前記強誘電体材料に配置されるゲートと、を含み、
前記溝の下方の前記バリア層は、厚さを有する半導体装置。

【請求項2】

前記強誘電体材料と前記ゲートとの間に配置される第２の誘電体層を更に含む請求項１に記載の半導体装置。

【請求項3】

前記厚さは、５−１５ｎｍである請求項１に記載の半導体装置。

【請求項4】

前記強誘電体材料は、ＢａＴｉＯ_３、ＫＨ_２ＰＯ_４、ＨｆＺｒＯ_２、ＳｒＢｉ_２Ｔａ_２Ｏ_９又はＰｂＺｒＴｉＯ_３である請求項１に記載の半導体装置。

【請求項5】

基材を提供することと、
チャネル層を前記基材に形成することと、
バリア層を前記チャネル層に形成することと、
ソースとドレインを前記バリア層に形成することと、
底面を有する溝を前記バリア層の中に形成し、前記溝の下方の前記バリア層が厚さを有することと、
前記溝の前記底面を覆うように電荷トラップ層を形成することと、
強誘電体材料を前記電荷トラップ層に形成することと、
前記強誘電体材料を前記強誘電体材料の結晶温度よりも大きい第１の温度に加熱することと、
前記強誘電体材料を第２の温度に降温させて、前記強誘電体材料を結晶させることと、
ゲートを前記強誘電体材料に形成することと、
を含む半導体装置の製造方法。

【請求項6】

前記溝の前記底面を覆う第１の誘電体層を形成することを更に含む請求項５に記載の方法。

【請求項7】

前記強誘電体材料を形成する方法は、プラズマ強化原子層堆積、有機金属化学気相蒸着、化学気相蒸着、物理気相蒸着、スパッタリング又はパルスレーザ蒸着を含む請求項５に記載の方法。

【請求項8】

前記第１の温度は４００−６００℃である請求項５に記載の方法

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置及びその製造方法に関し、特に高電子移動度トランジスタに関する。

【背景技術】

【0002】

半導体技術では、ＩＩＩ−Ｖ族半導体化合物は、例えば、高出力電界効果トランジスタ、高周波トランジスタ又は高電子移動度トランジスタ（Ｈｉｇｈ ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ ｔｒａｎｓｉｓｔｏｒ；ＨＥＭＴ）のような各種の集積回路装置の形成に用いられてもよく、従来のシリコントランジスタを置換するという潜在力を有する。

【発明の概要】

【発明が解決しようとする課題】

【0003】

ＩＩＩ−Ｖ族半導体化合物が窒化ガリウム又は酸化ガリウムである場合に、チャネルがノーマリオン型（ｎｏｒｍａｌｌｙ−ｏｎ）状態にあり、ノーマリオンモードのトランジスタの閾値電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）が負の値であるので、即ち、トランジスタは、ゼロゲートバイアスである時、依然として電流を流して余分な消費電力を生じることがある。現在、この問題を解決する方法としては、例えば、窒化ガリウム層、イオン注入を薄肉化させたり、ｐ型酸化ガリウムによりバンド構造をその閾値電圧を０Ｖより大きくするように調整することが挙げられるが、トランジスタが適用される時に、ゲート電圧は、ドレインバイアスに伴う不安定な外乱による誤起動が現れるので、そのトランジスタの閾値電圧が６Ｖより大きくなるだけで誤起動の発生を効果的に避けることができるように改良する必要がある。現在、学術及び業界に用いられる誤起動を避ける手段は、余分な回路を増加して改良することが多いが、この方法により、寄生効果を生じて不必要なエネルギー消費を招く恐れがある以外に、製造コストを高めることもある。本願による技術は、閾値電圧を６Ｖよりも大きくするだけでなく、且つ、良い素子特性を有する。

【課題を解決するための手段】

【0004】

本発明の複数の実施形態によれば、基材と、基材に配置されるチャネル層と、チャネル層に配置されるバリア層と、下方のバリア層が厚さを有する溝と、バリア層に配置されるドレインとソースと、溝の底面を覆う電荷トラップ層と、電荷トラップ層に配置される強誘電体材料と、強誘電体材料に配置されるゲートと、を含み、バリア層は、溝を有する半導体装置を提供する。

【0005】

ある実施形態において、半導体装置は、溝の底面と電荷トラップ層との間に配置される第１の誘電体層を更に含む。

【0006】

ある実施形態において、半導体装置は、強誘電体材料とゲートとの間に配置される第２の誘電体層を更に含む。

【0007】

ある実施形態において、第１の誘電体層は、７−１２ｅＶにあるバンドギャップ（ｂａｎｄｇａｐ）を有する。

【0008】

ある実施形態において、溝の下方のバリア層の厚さは、５−１２ｎｍにある。

【0009】

ある実施形態において、強誘電体材料は、ＢａＴｉＯ_３、ＫＨ_２ＰＯ_４、ＨｆＺｒＯ_２、ＳｒＢｉ_２Ｔａ_２Ｏ_９又はＰｂＺｒＴｉＯ_３である。

【0010】

本発明の複数の実施形態によれば、基材を提供することと、チャネル層を基材に形成することと、バリア層をチャネル層に形成することと、ソースとドレインをバリア層に形成することと、底面を有するとともに下方のバリア層が厚さを有する溝をバリア層の中に形成することと、溝の底面を覆うように電荷トラップ層を形成することと、強誘電体材料を電荷トラップ層に形成することと、強誘電体材料を強誘電体材料の結晶温度よりも大きい第１の温度に加熱することと、強誘電体材料を第２の温度に降温させて強誘電体材料を結晶させることと、ゲートを強誘電体材料に形成することと、を含む半導体装置の製造方法を提供する。

【0011】

ある実施形態において、溝をバリア層に形成した後に、溝の底面を覆うように第１の誘電体層を形成することを更に含む。

【0012】

ある実施形態において、強誘電体材料の形成方法は、プラズマ強化原子層堆積と、有機金属化学気相蒸着と、化学気相蒸着と、物理気相蒸着と、スパッタリング又はパルスレーザ蒸着とを含む。

【0013】

ある実施形態において、第１の温度は、４００−６００℃にある。

【0014】

本発明の上記目的、その他の目的、特徴及びメリットをより明らかにして分かりやすくするために、以下に、好ましい実施例を特に挙げて、添付の図面を組み合わせて以下のように詳しく説明する。

【図面の簡単な説明】

【0015】

【図1】本発明の各種の実施形態に基づく半導体装置の製造方法を示す各プロセス段階の断面模式図である。

【図2】本発明の各種の実施形態に基づく半導体装置の製造方法を示す各プロセス段階の断面模式図である。

【図3】本発明の各種の実施形態に基づく半導体装置の製造方法を示す各プロセス段階の断面模式図である。

【図4A】本発明の各種の実施形態に基づく半導体装置の製造方法を示す各プロセス段階の断面模式図である。

【図4B】本発明の各種の実施形態に基づく半導体装置の製造方法を示す各プロセス段階の断面模式図である。

【図4C】本発明の各種の実施形態に基づく半導体装置の製造方法を示す各プロセス段階の断面模式図である。

【図5A】本発明のある実施形態による半導体装置のＩ_Ｄ−Ｖ_ＧＳ特性曲線である。

【図5B】本発明のある実施形態による半導体装置のＩ_Ｄ−Ｖ_ＧＳ特性曲線である。

【発明を実施するための形態】

【0016】

以下、本実施例の製造方法と使用方法を詳しく説明する。しかしながら、本発明は、実務上の革新的概念を提供し、幅広い各種の所定の内容で現すことができると了解すべきである。下記で説明する実施形態又は実施例は説明するためのものだけであり、本発明の範囲を制限するためのものではない。

【0017】

なお、本文で、図面に示すある素子又は特徴と他の素子又は特徴との関係を説明しやすくするために、空間相対用語、例えば「…下方にある」、「…下にある」、「より低い」、「…上にある」、「より高い」及び類似する用語を使用することがある。これらの空間相対用語は、素子の使用又は操作時の全ての異なる向きを含み、図面に示す向きに制限されない。装置は他の方式で配向（９０度回転又は他の向きに位置決めする）してもよく、したがって、本文で使用する空間相対用語を相対的に対応させて理解してもよい。

【0018】

以下、半導体装置及びその製造方法に関する各種の実施例を提供する。この半導体装置の構造と性質並びにこの半導体装置の製造工程又は操作を詳しく説明する。

【0019】

高電子移動度トランジスタ（Ｈｉｇｈ ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ ｔｒａｎｓｉｓｔｏｒ；ＨＥＭＴ）は、高出力電力、高破壊電圧、高温耐性等の優れた特性を有するため、近年、高出力回路システムに広く適用される。従来の高電子移動度トランジスタは、構造におけるチャネル層とバリア層との間に、大量の分極電荷を有するので、これらの分極電荷は二次元電子ガス（ｔｗｏ ｄｉｍｅｎｓｉｏｎａｌ ｅｌｅｃｔｒｏｎ ｇａｓ；２ＤＥＧ）を形成し、電子に高移動度を持たせる。この時、トランジスタは、ゲートバイアスを印加することがない場合に、依然として電流を流すので、ノーマリオン式（ｎｏｒｍａｌｌｙ−ｏｎ）のトランジスタと呼ばれる。ノーマリオン式のトランジスタの閾値電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）は、負の値であり、即ち、トランジスタは、ゼロゲートバイアスである時に、依然として電流を流し、余分な消費電力を生じる以外に、ノーマリオン式のトランジスタは、フェイルセーフの意外を避けることができず、潜在的な危険性を有する。したがって、ノーマリオフ式のトランジスタの技術は、現在の高出力トランジスタの重要な課題を解決するように発展している。尚、高出力回路システムは、高バイアス環境下で操作する必要があり、この高バイアス環境下で、瞬間的なパルス電圧を発生させやすいので、トランジスタの閾値電圧が十分に高くないと、高出力素子の不正常な導通を招きやすく、回路の誤動作をもたらしてしまい、回路システムの安定度に影響を及ばす。したがって、本発明は、高閾値電圧を有して、且つ高出力電流を同時に維持できる高電子移動度トランジスタ装置、即ち、ノーマリオフ式（ｎｏｒｍａｌｌｙ−ｏｆｆ）の高電子移動度トランジスタを提供する。

【0020】

図１から図４Ｃは、本発明の各種の実施形態に基づく半導体装置の製造方法の各プロセス段階を示す断面模式図である。

【0021】

図１において、基板１１２と基板１１２に配置される緩衝層１１４とを含む基材１１０を提供する。基板１１２は、シリコン（Ｓｉ）基材、炭化ケイ素（ＳｉＣ）基材、サファイア（ｓａｐｐｈｉｒｅ）基材、窒化ガリウム（ＧａＮ）基材、窒化アルミニウムガリウム（ＡｌＧａＮ）基材、窒化アルミニウム（ＡｌＮ）基材、リン化ガリウム（ＧａＰ）基材、ヒ化ガリウム（ＧａＡｓ）基材、ヒ化アルミニウムガリウム（ＡｌＧａＡｓ）基材又はその他のＩＩＩ−Ｖ族元素を含む化合物で形成された基材であってよい。ある実施形態において、緩衝層１１４は、ＧａＮ又はｐ型ドーパントをドープしたＧａＮを含む。エピタキシープロセス又はその他の適当な方法を使用して緩衝層１１４を形成することができる。一実施例において、ｐ型ドーパントは、カーボン、鉄、マグネシウム、亜鉛又はその他の適当なｐ型ドーパントを含む。緩衝層は、リーク電流を低減して、且つ、チャネル層１２０を形成する時におけるエピタキシープロセスでクラック現象を発生させることを避けることができる。別の実施例において、基材１１０は、基板１１２と、シード層（不図示）と、緩衝層１１４と、を含む。シード層は、基板１１２に配置され、緩衝層１１４は、シード層に配置される。シード層は、基板１１２と緩衝層１１４との間の格子構造のミスマッチ（ｍｉｓｍａｔｃｈ）に対する補償に役立つ。

【0022】

次に、チャネル層１２０を基材１１０に形成し、更にバリア層１３０をチャネル層１２０に形成する。基材におけるチャネル層１２０は、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化ガリウム（ＧａＮ）、窒化ガリウムインジウム（ＩｎＧａＮ）、窒化アルミニウムガリウムインジウム（ＡｌＩｎＧａＮ）又はその他のＩＩＩ−Ｖ族元素を含む化合物であってよい。バリア層１３０は、窒化アルミニウム（ＡｌＮ）、窒化アルミニウムインジウム（ＡｌＩｎＮ）、ＡｌＧａＮ、ＧａＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮ又はその他のＩＩＩ−Ｖ族元素を含む化合物であってよい。チャネル層１２０のバンドギャップは、バリア層１３０のバンドギャップよりも小さくし、且つ、チャネル層１２０とバリア層１３０との組み合わせ及び厚さは、二次元電子ガスを発生させなければならない。一実施形態において、チャネル層１２０又は／及びバリア層１３０は、多層構造であってよい。別の実施形態において、その他の層を更に形成することができ、例えば、二次元電子ガスの電子を増加するために、チャネル層１２０とバリア層１３０との間に中間層（不図示）を形成し、ドープ層（不図示）をバリア層１３０の上に形成したり、バリア層１３０の酸化を防止するためにカバー層（不図示）をバリア層１３０に形成したりする。

【0023】

図２を参照されたい。ソースＳとドレインＤをバリア層１３０に形成する。ソースＳとドレインＤは、それぞれ、銀（Ａｇ）、銅（Ｃｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、ルテニウム（Ｒｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、マンガン（Ｍｎ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化アルミニウム（ＡｌＮ）、タングステンシリサイド（ＷＳｉ）、窒化モリブデン（ＭｏＮ）、ニッケルシリサイド（Ｎｉ_２Ｓｉ）、チタンシリサイド（ＴｉＳｉ_２）、アルミニウム化チタン（ＴｉＡｌ）、ヒ素（Ａｓ）をドープした多結晶シリコン、窒化ジルコニウム（ＺｒＮ）、ＴａＣ、ＴａＣＮ、ＴａＳｉＮ、ＴｉＡｌＮ、シリサイド又はそれらの任意な組み合わせから選ばれるが、それらに限定されない。ソースＳとドレインＤを形成する方法は、如何なる従来のプロセスを使用してよい。

【0024】

図３に示されるように、パターニングプロセスによりバリア層１３０に溝Ｒを形成する。一実施形態において、バリア層１３０に例えばハードマスク又はレジストのようなマスク層を形成し、マスク層にパターンを形成し、更にエッチングプロセスによりパターンを下のバリア層１３０中へ転移して溝Ｒを形成する。エッチングプロセスは、反応式のイオンエッチング、プラズマドライエッチング又はその他の異方性エッチング方式であってよい。エッチングガスは、六フッ化硫黄、四塩化ケイ素、オクタフルオロシクロブタン、メタン、水素ガス、アルゴン若しくはその他のエッチングガス又はそれらの組み合わせを使用する。別の実施形態において、マスク層を形成した後に、ウェットエッチングプロセスを用いて、溝Ｒの底角を丸めるように溝Ｒをエッチングする。

【0025】

溝Ｒは、１５−２５ｎｍにあり、例えば１５ｎｍ、２０ｎｍ又は２５ｎｍのような深さｄ１と、０．１μｍ−３μｍにあり、例えば、０．５μｍ、１μｍ 、２μｍ、２．５μｍのような幅Ｗと、を有する。溝Ｒは、ソースＳとドレインＤとの中間に位置し、且つバリア層１３０を貫通しなく、バリア層１３０の分極現象を緩和させ二次元電子ガスチャネルのキャリアをなくし、その閾値電圧を０Ｖよりも大きくすることを目的とする。薄いバリア層が伝導帯エネルギー準位を高めるので、ゲート領域の下のバリア層の厚さを小さくすることで、二次元電子ガスを空乏化（ｄｅｐｌｅｔｅ）させることができる。溝Ｒの底面とチャネル層１２０の上表面との間のバリア層１３０は、０−１０ｎｍにあり、例えば１ｎｍ、３ｎｍ、５ｎｍ又は８ｎｍのような厚さｄ２を有する。注意すべきなのは、厚さｄ２の厚さが１０ｎｍよりも大きければ、バリア層１３０に依然として大量の分極電荷を持たせ、更にチャネルをノーマリオン型の状態にさせる。

【0026】

ある実施形態において、溝Ｒの幅は、３μｍより小さく、例えば、０．０５μｍ、０．５μｍ、１μｍ又は２μｍである。ある実施形態において、溝ＲとソースＳ、ドレインＤとの距離は異なり、一実施例において、溝ＲのエッジとソースＳとの距離は、１〜３μｍにあり、例えば１．５μｍ、２μｍ又は２．５μｍである。溝ＲのエッジとドレインＤとの距離は、５〜１５μｍにあり、例えば７．５μｍ、１０μｍ又は１２．５μｍである。

【0027】

図４Ａ−図４Ｃは、異なる強誘電体材料複合層の実施形態を提供する。図４Ａ−図４Ｃに示されるように、溝Ｒを形成した後に、強誘電体材料複合層を溝内に形成する。強誘電体材料複合層を形成する手段は、プラズマ強化原子層堆積、有機金属化学気相蒸着、化学気相蒸着、物理気相蒸着、スパッタリング又はパルスレーザ蒸着を含むが、それらに限定するものではない。強誘電体材料複合層を形成した後にパターニングプロセスを選択的に使用して強誘電体材料複合層の側面に溝Ｒの側面と切り揃えさせることができる。一実施形態において、強誘電体材料複合層の幅は、溝Ｒの幅Ｗに等しい。

【0028】

図４Ａにおいて、強誘電体材料複合層は、電荷トラップ層２２０（又は、電荷蓄積層と呼ばれる）と強誘電体材料２３０を含む。電荷トラップ層２２０は、溝Ｒの底面を覆い、強誘電体材料２３０は、電荷トラップ層２２０に配置される。ゲート２５０は、強誘電体材料２３０に配置される。パッシペーション層２６０は、バリア層１３０を覆う。電荷トラップ層２２０は、例えば、窒化ケイ素、ＨｆＯＮ、ＨｆＯ_２、ＺｒＯ_２、誘電体層又は絶縁材料によって囲まれるナノ結晶体層であってよい。電荷トラップ層２２０の厚さは、１−４ｎｍにあり、例えば、１．５ｎｍ、２ｎｍ、２．５ｎｍ又は３ｎｍであり、選択された材料の特性によるものである。一実施形態において、電荷トラップ層２２０は、上記電荷トラップ層２２０の材料の組み合わせを含んでよい多層構造である。一実施形態において、パッシペーション層２６０は、ＡｌＮ、Ａｌ_２Ｏ_３、ＡｌＯＮ、ＳｉＮ、ＳｉＯ_２、ＳｉＯＮ又はＳｉ_３Ｎ_４であってよい。

【0029】

各種の実施形態において、強誘電体材料２３０は、ＢａＴｉＯ_３、ＫＨ_２ＰＯ_４、ＨｆＺｒＯ_２、ＳｒＢｉ_２Ｔａ_２Ｏ_９（ＳＢＴ）、ＰｂＺｒＴｉＯ_３（ＰＺＴ）又はその他の強誘電体効果を起こすことができる材料であってよい。強誘電体効果とは、材料自身が外部電界下で、自発分極（ｓｐｏｎｔａｎｅｏｕｓ ｐｏｌａｒｉｚａｔｉｏｎ）と分極変換（ｐｏｌａｒｉｚａｔｉｏｎ ｔｒａｎｓｉｔｉｏｎ）の特性を備えることを指す。外部電界を印加する場合に、電気ダイポールを電界方向に沿って配列させ、電界が除去された後に、依然として分極方向の残留分極（ｒｅｍｎａｎｔ ｐｏｌａｒｉｚａｔｉｏｎ、Ｐｒ）を保持することができる。この効果が強誘電体効果と呼ばれる。如何なる強誘電体材料に対して、残留分極を有することは、永久分極能力を有することを示す。強誘電体材料２３０を形成した後に、熱アニール処理を用いて、強誘電体材料２３０を強誘電体材料２３０の結晶温度よりも高い第１の温度に昇温させ、更に強誘電体材料２３０を第２の温度に降温させ、強誘電体材料２３０を結晶させて強誘電体材料を形成する。実施形態において、第１の温度は、４００−６００℃にあり、例えば、４５０℃、５００℃又は５５０℃である。第２の温度は、２５−１００℃にあり、例えば、２５℃又は８０℃である。

【0030】

図４Ｂにおいて、別の強誘電体材料複合層の実施形態を提供する。この実施形態において、先ず、第１の誘電体層２１０を溝Ｒ内に形成し、更に電荷トラップ層２２０を第１の誘電体層２１０に形成し、続いて、強誘電体材料２３０を電荷トラップ層２２０に形成する。その後、ゲート２５０を強誘電体材料２３０に形成する。パッシペーション層２６０は、バリア層１３０を覆う。第１の誘電体層２１０は、ワイドバンドギャップバリア層として機能し、バンドギャップ（ｂａｎｄｇａｐ）を有して、且つこのバンドギャップは、７−１２ｅＶにあり、例えば、８ｅＶ、９ｅＶ、１１ｅＶ、１３ｅＶ又は１５ｅＶである。第１の誘電体層２１０は、リーク電流を低減し、またゲートの破壊電圧を高めることができる。第１の誘電体層２１０は、Ａｌ_２Ｏ_３、ＳｉＯ_２又はその他のバンドギャップが７−１２ｅＶにある材料であってよい。電荷トラップ層２２０と強誘電体材料２３０を形成する方法は、既に以上に説明されたので、再び繰り返して説明しない。

【0031】

図４Ｃにおいて、別の強誘電体材料複合層の実施形態を提供する。強誘電体材料複合層は、溝内に配置される第１の誘電体層２１０と、第１の誘電体層２１０に配置される電荷トラップ層２２０と、電荷トラップ層２２０に配置される強誘電体材料２３０と、強誘電体材料２３０に配置される第２の誘電体層２４０とを含む。ゲート２５０は、第２の誘電体層２４０に配置される。パッシペーション層２６０は、バリア層１３０を覆う。第２の誘電体層２４０と第１の誘電体層２１０は、いずれもワイドバンドギャップバリア層であり、バンドギャップ（ｂａｎｄｇａｐ）を有して、且つこのバンドギャップは、７−１２ｅＶにあり、例えば、８ｅＶ、９ｅＶ、１１ｅＶ、１３ｅＶ又は１５ｅＶである。第２の誘電体層２４０は、リーク電流を低減し、またゲートの破壊電圧を高めることができる。第２の誘電体層２４０は、Ａｌ_２Ｏ_３、ＳｉＯ_２又はその他のバンドギャップが７−１２ｅＶにある材料であってよい。

【0032】

この半導体装置において、正電圧をゲート２５０に印加する場合に、強誘電体材料２３０は、分極して電荷をトラップすることがあり、電荷トラップ層２２０は、電荷を蓄積する場所を提供する。この時、ゲート２５０と強誘電体材料複合層の下方のバンドギャップが変え始め、バリア層１３０の表面の負電位が増え始め、更に半導体装置の閾値電圧値を正方向に移動させる。

【0033】

一実施形態において、強誘電体材料２３０が分極した後、半導体装置の閾値電圧の変化値を５Ｖよりも大きくしてもよく、その閾値電圧が０Ｖに近いことから５Ｖより大きいことに変わり、即ち、強化型半導体装置になる。別の実施形態において、溝Ｒの深さを調整することで閾値電圧を調整することができる。バリア層１３０の厚さが同じである場合に、厚さｄ２が薄ければ薄いほど、半導体装置の閾値電圧値は、正値方向に移動するが、その最大ドレインの電流も低下するので、厚さｄ２を一定の範囲内に控えなければなれない。

【0034】

図５Ａ及び図５Ｂは、本発明のある実施形態による半導体装置のＩ_Ｄ−Ｖ_ＧＳ特性曲線である。曲線Ａは、強誘電体材料２３０が分極する前のことを表し、曲線Ｂは、強誘電体材料２３０が分極した後のことを表す。図５Ａに示されるように、強誘電体材料２３０が分極した後に、半導体装置の閾値電圧（Ｖｔｈ）が分極前の２．５Ｖから１０Ｖに変わった。図５Ｂに示されるように、この半導体装置のＩ_ｏｎ／Ｉ_ｏｆｆ比値は、６×１０^８である。

【0035】

上記の記載をまとめると、本発明の各実施例は、余分な電力消費を低減して回路システムの安定性を増加するために、強誘電体材料の永久分極効果によりバンドの変化をもたらし、半導体装置に高閾値電圧を持たせる半導体装置を提供する。

【0036】

上記のように、複数の実施例の特徴的な構造の概要を説明したが、当業者であれば本発明の態様をよりよく理解できる。当業者は、本明細書に説明された実施例の同じ目的を実施すること及び／又は同じメリットを実現するために、本発明をその他のプロセス及び構造を設計し、修正し、基礎として容易に使用することができることを了解すべきである。当業者は、このような等価的な構造は本発明の精神及びカテゴリーから逸脱しなく、且つ、本発明の精神及カテゴリーから逸脱しない場合に、本発明に各種の変化、取り替え及び変更を行うことができることを、了解すべきである。

【符号の説明】

【0037】

１１０ 基材
１１２ 基板
１１４ 緩衝層
１２０ チャネル層
１３０ バリア層
２１０ 第１の誘電体層
２２０ 電荷トラップ層
２３０ 強誘電体材料
２４０ 第２の誘電体層
２５０ ゲート
２６０ パッシペーション層
Ｒ 溝
Ｓ ソース
Ｄ ドレイン
Ｗ 幅
ｄ１ 深さ
ｄ２ 厚さ

【要約】      （修正有）

【課題】閾値を６Ｖよりも大きくし、誤起動の発生を効果的に避ける半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、基材１１０と、チャネル層１２０と、バリア層１３０と、溝と、電荷トラップ層２２０と、強誘電体材料２３０と、ゲート２５０と、ソースＳと、ドレインＤと、を含む。チャネル層１２０は、基材１１０に配置される。バリア層１３０は、チャネル層１２０に配置される。バリア層１３０は溝を有し、且つ、溝の下方のバリア層１３０は、厚さを有する。ドレインＤとソースＳは、バリア層１３０に配置される。電荷トラップ層２２０は、溝の底面を覆う。強誘電体材料２３０は、電荷トラップ層２２０に配置される。ゲート２５０は、強誘電体材料２３０に設けられる。
【選択図】図４Ａ

【図1】

【図2】

【図3】

【図4A】

【図4B】

【図4C】

【図5A】

【図5B】