特許 6305818 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6305818

(24)【登録日】2018年3月16日

(45)【発行日】2018年4月4日

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H04N 5/374 20110101AFI20180326BHJP

   H04N 5/378 20110101ALI20180326BHJP

   H01L 27/146 20060101ALI20180326BHJP

【ＦＩ】

   H04N5/374

   H04N5/378

   H01L27/146 A

【請求項の数】5

【全頁数】18

(21)【出願番号】特願2014-89251(P2014-89251)

(22)【出願日】2014年4月23日

(65)【公開番号】特開2015-207973(P2015-207973A)

(43)【公開日】2015年11月19日

【審査請求日】2016年9月27日

(73)【特許権者】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】110001195

【氏名又は名称】特許業務法人深見特許事務所

(72)【発明者】

【氏名】大倉 俊介

(72)【発明者】

【氏名】森下 玄

【審査官】 粕谷 満成

(56)【参考文献】

【文献】 特開２０１０−０２８３２０（ＪＰ，Ａ）

【文献】 特開２００６−１８６４６７（ＪＰ，Ａ）

【文献】 特開２０１０−１９２９８９（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０４Ｎ ５／３７４

Ｈ０４Ｎ ５／３７８

Ｈ０１Ｌ ２７／１４６

(57)【特許請求の範囲】

【請求項1】

半導体装置であって、
受光量に応じた量の電荷を蓄積する複数の画素を含む画素アレイと、
前記画素と接続される画素信号読出し線と、
前記画素信号読出し線上の画素出力ノードと接地電圧との間に設けられる画素電流源と、
前記画素出力ノードと、プリチャージ電圧との間に設けられるスイッチとを備え、
前記画素は、
受光量に応じた量の電荷を蓄積する光電変換素子と、
前記光電変換素子に蓄積された電荷に対応する電圧を生成する拡散部と、
前記光電変換素子に蓄積された電荷を前記拡散部に転送するための転送トランジスタと、
前記拡散部に接続されるゲートと、電源電圧線に接続されるドレインと、ソースとを有する増幅トランジスタと、
前記増幅トランジスタのソースと前記画素信号読出し線との間に設けられる選択トランジスタとを含み、
前記半導体装置は、さらに、
前記転送トランジスタを一定の期間オンにし、前記転送トランジスタがオンの期間の一部の期間に前記スイッチをオンにする制御部を備える、半導体装置。

【請求項2】

前記制御部は、前記スイッチをオンにする期間に、前記選択トランジスタをオフにする、請求項１記載の半導体装置。

【請求項3】

前記光電変換素子に蓄積された電荷量に応じて、前記画素出力ノードに出力される電圧の範囲が最小電圧と最大電圧の範囲で変化する場合に、前記プリチャージ電圧は、前記最小電圧である、請求項１記載の半導体装置。

【請求項4】

前記光電変換素子に蓄積された電荷量に応じて、前記画素出力ノードに出力される電圧の範囲が最小電圧と最大電圧の範囲で変化する場合に、前記プリチャージ電圧は、前記最小電圧から、前記最大電圧と前記最小電圧の差の１／４だけ高い電圧である、請求項１記載の半導体装置。

【請求項5】

受光量に応じた量の電荷を蓄積する複数の画素を含む画素アレイと、
前記画素は、
受光量に応じた量の電荷を蓄積する光電変換素子と、
前記光電変換素子に蓄積された電荷に対応する電圧を生成する拡散部と、
前記光電変換素子に蓄積された電荷を前記拡散部に転送するための転送トランジスタと、
前記拡散部に接続されるゲートと、電源電圧線に接続されるドレインと、ソースとを有する増幅トランジスタとを含み、
前記画素と接続される画素信号読出し線と、
前記画素信号読出し線上の画素出力ノードと接地電圧との間に設けられる画素電流源と、
電源電圧と、前記電源電圧線を通じて前記増幅トランジスタのドレインに接続される検出ノードとの間に設けられるダイオード素子と、
前記検出ノードと、基準電圧との差を増幅するアンプとを備え、
前記アンプの出力が、前記画素電流源の制御電極に入力される、半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置に関し、特に、コラムごとの画素を読み出す固体撮像装置の機能を有する半導体装置に関する。

【背景技術】

【0002】

従来から、固体撮像装置（イメージセンサ）の高速読出しを目的とする方法が知られている。

【0003】

たとえば、特許文献１（特開２００８−０２２２５９号公報）に記載の固体撮像素子は、画素信号読み出し線と、光電変換素子を含む画素が配列された画素部と、画素部から上記画素信号読み出し線を通して画素信号の読み出しを行う画素信号読み出し部とを有する。画素信号読み出し部は、画素信号読み出し線に接続されてソースフォロワを形成する電流源としての負荷素子を含む電流源回路を含む。電流源回路は、画素信号読み出し信号線のスルーレートに応じた電流を流し、この電流に応じた電流を電流源に流させる回路を含む。

【0004】

特許文献２に記載の固体撮像素子（特開２０１１−２３４２４３号公報）は、撮像部内に設けられた複数の画素に受光量に応じて光電荷を蓄積する光電変換手段と、光電変換手段に蓄積された光電荷に対応する信号を取り出すための拡散領域とを備える。この固体撮像素子は、さらに光電変換手段の光電荷を拡散領域に転送する転送トランジスタと、拡散領域に接続された増幅トランジスタと、増幅トランジスタの出力側に接続された信号線と、信号線に接続された電流源とを有する。電流源には、増幅トランジスタの出力波形を制御する少なくとも１つのトランジスタが接続される。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２００８−０２２２５９号公報

【特許文献2】特開２０１１−２３４２４３号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

しかしながら、特許文献１および特許文献２の方法では、画素信号を十分に高速に読出すことができない。

【0007】

特許文献１では、転送制御信号ＴＸに合わせて、画素出力ノードからグランドへの短絡パスを瞬間的にオンすることで高速化を図っている。しかしながら、短絡パスの抵抗値のバラツキによって、高速化が不十分であったり、逆にダウンシュートにより整定が劣化したりしてしまうという問題がある。その結果、画素信号を十分に高速に読出すことができない。

【0008】

特許文献２では、整定不足を自己検知することにより、整定を改善している。しかしながら、大きなダミー容量を用いるため、面積の増加が生じるほか、画素電流のバイアス電圧が列毎に独立のため、ノイズの影響を受け易くなってしまうという問題がある。その結果、整定に時間を要し、画素信号を十分に高速に読出すことができない。

【0009】

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかであろう。

【課題を解決するための手段】

【0010】

本発明の一実施形態の半導体装置によれば、画素信号読出し線上の画素出力ノードと接地電圧との間に並列に接続された第１の画素電流源および第２の画素電流源と、画素出力ノードと、第２の画素電流源と、接地電圧とを結ぶ配線経路上に設けられるスイッチとを有する。

【発明の効果】

【0011】

本発明の一実施形態の半導体装置によれば、画素出力ノードの電圧を高速に整定するので、画素信号を高速に読出すことができる。

【図面の簡単な説明】

【0012】

【図1】第１の実施形態の半導体装置の構成を表わす図である。

【図2】第２の実施形態の半導体装置の構成を表わす図である。

【図3】第２の実施形態の画素と電流源回路の構成を示す図である。

【図4】第２の実施形態におけるｎ行目の画素の読み出しの概要を表わす図である。

【図5】第３の実施形態の画素と電流源回路の構成を示す図である。

【図6】第４の実施形態の画素と画素電流源の構成を示す図である。

【図7】バイアス電圧生成回路の構成を表わす図である。

【図8】第４の実施形態におけるｎ行目の画素の読み出しの概要を表わす図である。

【図9】第５の実施形態におけるｎ行目の画素の読み出しの概要を表わす図である。

【図10】第６の実施形態の画素と画素電流源の構成を示す図である。

【図11】第７の実施形態の画素と電流源回路の構成を示す図である。

【図12】第７の実施形態におけるｎ行目の画素の読み出しの概要を表わす図である。

【発明を実施するための形態】

【0013】

以下、本発明の実施の形態について図面を用いて説明する。
［第１の実施形態］
図１は、第１の実施形態の半導体装置の構成を表わす図である。

【0014】

この半導体装置６００は、画素アレイ５００と、画素信号読出し線５０５と、第１の画素電流源５０２と、第２の画素電流源５０３と、スイッチ５０４とを有する。

【0015】

画素アレイ５００は、受光量に応じた量の電荷を蓄積する複数の画素５０１を含む。
画素信号読出し線５０５は、画素５０１と接続される。

【0016】

第１の画素電流源５０２および第２の画素電流源５０３は、画素信号読出し線５０５上の画素出力ノードＮＤと接地電圧ＶＳＳとの間に並列に接続される。

【0017】

スイッチ５０４は、画素出力ノードＮＤと、第２の画素電流源５０３と、接地電圧ＶＳＳとを結ぶ配線経路上に設けられる。

【0018】

本実施の形態によれば、スイッチ５０４がオンのときに、画素５０１から出力される電流が、第１の画素電流源５０２と第２の画素電流源５０３の２つを介して、グランドに引き抜かれるので、画素出力ノードＮＤを高速に整定することができる。

【0019】

［第２の実施形態］
図２は、第２の実施形態の半導体装置の構成を表わす図である。

【0020】

この半導体装置１０は、単一の半導体チップで構成されており、画素アレイ１３、垂直走査回路１１、画素信号読出し線ＶＥＬ、電流源回路群１５、Ａ／Ｄ変換器群１６、水平走査回路１７、デジタル信号処理器１４、タイミング発生回路１２と、およびバイアス電圧生成回路１８とを含む。

【0021】

画素アレイ１３は、行列状に配置された複数の画素１を備える。画素１は、受光量に応じた量の電荷を蓄積する。画素信号読出し線１９は、垂直方向に配線され、画素１と接続される。

【0022】

電流源回路群１５は、列ごとに、画素１と接続される電流源回路２を含む。
タイミング発生回路１２は、画素アレイ１３および電流源回路群１５内の回路の動作タイミングを制御する各種のタイミング信号を生成し、垂直走査回路を介して、画素アレイ１３および電流源回路群１５へ出力する。

【0023】

バイアス電圧生成回路１８は、各種のバイアス電圧を生成して、電流源回路群１５へ供給する。

【0024】

垂直走査回路１１によって選択された行の画素から読み出された電圧信号は、Ａ／Ｄ変換器群１６内のＡ／Ｄ変換器によってデジタル変換される。水平走査回路１７が列毎に配置されたＡ／Ｄ変換器を順次選択することで、デジタル変換された画素信号はデジタル信号処理器１４に読み出され、その後、半導体装置１０から出力される。デジタル変換された画素信号は非常に高速に読み出すことが可能である。一方、画素から読み出された電圧信号は、アナログ信号であり、読み出し速度の高速化が求められており、本実施の形態は、この高速化を実現する。

【0025】

図３は、第２の実施形態の画素と電流源回路の構成を示す図である。
図３では、画素アレイ１３におけるｎ行目の１つの列の画素１が示されている。

【0026】

画素１は、フォドダイオードＰＤ、転送トランジスタＭＴ、リセットトランジスタＭＲ、増幅トランジスタＭＡ、および選択トランジスタＭＳとを含む。

【0027】

フォトダイオードＰＤは、入射光の光量に応じた量の電荷（ここでは電子）に光電変換して記憶する光電変換素子である。

【0028】

フローティングディフュージョンＦＤは、フォトダイオードＰＤに蓄積された電荷に対応する電圧を生成する。転送トランジスタＭＴは、フォトダイオードＰＤとフローティングディフュージョンＦＤとの間に接続される。

【0029】

転送トランジスタＭＴは、ＮチャネルＭＯＳトランジスタで構成される。転送トランジスタＭＴのゲートは、転送制御線ＴＣＬおよび垂直走査回路１１を通じて、転送制御信号ＴＸを受ける（ｎ行目の転送トランジスタＭＴは、タイミング発生回路１２の指示の下、垂直走査回路１１から出力される転送制御信号ＴＸ［ｎ］を受ける）。転送トランジスタＭＴは、転送制御信号ＴＸがハイレベルになるとフォトダイオードＰＤに蓄積された電荷がフローティングディフュージョンＦＤに転送される。

【0030】

リセットトランジスタＭＲは、ＮチャネルＭＯＳトランジスタで構成される。リセットトランジスタＭＲは、電圧ＶＤＤを伝送する電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続される。リセットトランジスタＭＲのゲートは、リセット制御線ＲＳＬおよび垂直走査回路１１を通じて、リセット信号ＲＳＴを受ける（ｎ行目のリセットトランジスタＭＲは、タイミング発生回路１２の指示の下、垂直走査回路１１から出力されるリセット信号ＲＳＴ［ｎ］を受ける）。リセットトランジスタＭＲは、リセット信号ＲＳＴがハイレベルになると、フローティングディフュージョンＦＤの電圧を電源ラインＬＶＤＤの電圧ＶＤＤにリセットする。

【0031】

増幅トランジスタＭＡは、ＮチャネルＭＯＳトランジスタで構成される。増幅トランジスタＭＡは、フローティングディフュージョンＦＤに接続されるゲートと、電源ラインＬＶＤＤに接続されるドレインと、ソースとを有する。

【0032】

選択トランジスタＭＳは、ＮチャネルＭＯＳトランジスタで構成される。選択トランジスタＭＳは、増幅トランジスタＭＡのソースと、画素信号読出し線ＶＥＬの間に接続される。選択トランジスタＭＳのゲートは、選択信号線ＳＬを通じて選択信号ＳＥＬを受ける（ｎ行目の選択トランジスタＭＳは、タイミング発生回路１２の指示の下、垂直走査回路１１から出力される選択信号ＳＥＬ［ｎ］を受ける）。

【0033】

電流源回路２は、画素電流源トランジスタＭＢと、画素電流源トランジスタＭＢ１と、スイッチ用トランジスタＭＢ２とを含む。画素電流源トランジスタＭＢと、画素電流源トランジスタＭＢ１と、スイッチ用トランジスタＭＢ２は、ＮチャネルＭＯＳトランジスタで構成される。

【0034】

画素電流源トランジスタＭＢおよび画素電流源トランジスタＭＢ１は、画素信号読出し線ＶＥＬ上の画素出力ノードＰＩＸＯＵＴと接地電圧ＶＳＳとの間に並列に接続される。画素電流源トランジスタＭＢおよび画素電流源トランジスタＭＢ１のゲートは、バイアス電圧生成回路１８から供給されるバイアス電圧ＶＢＩＡＳを受ける。

【0035】

スイッチ用トランジスタＭＢ３は、画素出力ノードＰＩＸＯＵＴと、画素電流源トランジスタＭＢ１と、接地電圧ＶＳＳとを結ぶ配線経路上に設けられる。スイッチ用トランジスタＭＢ３のゲートは、タイミング発生回路１２から出力される制御信号φＢＳＴを受ける。

【0036】

スイッチ用トランジスタＭＢ２がオフのときには、増幅トランジスタＭＡと画素電流源トランジスタＭＢによって、ソースフォロファ型のアンプが構成される。スイッチ用トランジスタＭＢ２がオンのときには、増幅トランジスタＭＡと画素電流源トランジスタＭＢおよび画素電流源トランジスタＭＢ１によるソースフォロファ型のアンプが構成される。

【0037】

ここで、画素の光感度を高くするためにフォトダイオードＰＤの面積を大きくする必要があるため、増幅トランジスタＭＡを含む各トランジスタは小さいサイズで実装されるため、駆動力が小さい。一方、ソースフォロア型アンプの画素信号読出し線ＶＥＬは数１０ｍｍもの非常に長い配線になるため、配線の寄生容量による負荷容量が大きくなる。本実施の形態では、画素電流源トランジスタを２つ設けることによって、大きな負荷容量を駆動し、画素信号の読み出し応答速度を向上させる。

【0038】

図４は、第２の実施形態におけるｎ行目の画素の読み出しの概要を表わす図である。
タイミング発生回路１２および垂直走査回路１１によって、選択信号ＳＥＬ［ｎ］がハイレベルに立ち上がる。

【0039】

タイミング発生回路１２および垂直走査回路１１によって、リセット信号ＲＳＴ［ｎ］が立ち上ると、フローティングディフュージョンＦＤのノードがリセットトランジスタＭＲによって、電源ラインＬＶＤＤの電圧ＶＤＤにリセットされる。

【0040】

次に、タイミング発生回路１２および垂直走査回路１１によって、リセット信号ＲＳＴ［ｎ］が立ち下がると、リセットトランジスタＭＲのゲートからのチャージインジェクションによって、フローティングディフュージョンＦＤの電位が数１００ｍＶ程度低下する。

【0041】

選択信号ＳＥＬ［ｎ］がハイレベルに設定されているので、選択トランジスタＭＳがオンとなり、ｎ行目の増幅トランジスタＭＡと画素電流源トランジスタＭＢとによってソースフォロファ型のアンプが構成される。このソースフォロファ型のアンプが、フローティングディフュージョンＦＤの電位に応じた電位を、画素信号読出し線ＶＥＬに出力し、画素出力ノードＰＩＸＯＵＴの電圧が変化する。このときに、画素電流源トランジスタＭＢを通じて電流が流れる。このときの画素出力ノードＰＩＸＯＵＴの電位を第１の電位Ｖ１とする。

【0042】

次に、タイミング発生回路１２および垂直走査回路１１によって、転送制御信号ＴＸ［ｎ］が一定時間立ち上り、転送トランジスタＭＴが一定時間オンとなる。転送トランジスタＭＴがオンとなると、フォトダイオードＰＤに保持されていた電荷がフローティングディフュージョンＦＤに転送され、フローティングディフュージョンＦＤの電位が光強度に応じて、最大１Ｖ程度低下する。

【0043】

増幅トランジスタＭＡと画素電流源トランジスタＭＢとによって構成されるソースフォロファ型のアンプが、フローティングディフュージョンＦＤの電位に応じた電位を、画素信号読出し線ＶＥＬに出力し、画素出力ノードＰＩＸＯＵＴの電圧が変化する。このときに、画素電流源トランジスタＭＢを通じて電流が流れる。しかしながら、画素信号読出し線ＶＥＬの長さが長いため、画素電流源トランジスタＭＢを通じてのみ電流が流れるだけでは、画素出力ノードＰＩＸＯＵＴの変化する速度が遅く、整定時間が長くなる。

【0044】

そこで、本実施の形態では、タイミング発生回路１２および垂直走査回路１１によって、転送制御信号ＴＸ［ｎ］が立ち上るタイミングと同じタイミングで、タイミング発生回路１２によって制御信号φＢＳＴがハイレベルに立ち上る。これによって、スイッチ用トランジスタＭＢ３がオンとなり、画素電流源トランジスタＭＢ２を通じても電流が流れるため、スルーレットが増加して、画素出力ノードＰＩＸＯＵＴの電圧の整定が高速に行なわれる。

【0045】

タイミング発生回路１２および垂直走査回路１１によって、転送制御信号ＴＸ［ｎ］がロウレベルに立ち下がった後、画素１から出力される電圧が小信号応答によって支配されるまでに、タイミング発生回路１２によって、制御信号φＢＳＴをロウレベルに立ち下げることによって、画素電流源トランジスタＭＢ１に電流が流れないようにする。これによって、低消費電力化を図る。このときの画素出力ノードＰＩＸＯＵＴの電位を第２の電位Ｖ２とする。

【0046】

第１の電位Ｖ１と第２の電位Ｖ２とが後段の回路（ＡＤ／変換器およびデジタル信号処理器）に送られて、第１の電位Ｖ１と第２の電位Ｖ２の差分をとることによって、画素１に記録された信号が読み出される。

【0047】

以上のように、本実施の形態によれば、画素電流源トランジスタを２つ設けることによって、画素出力の応答の高速化を容易に実現することができる。

【0048】

また、本実施の形態では、画素電流源トランジスタＭＢおよびＭＢ２のゲートに供給されるバイアス電圧ＶＢＩＡＳは常時一定電圧に維持されるため、画素出力ノードＰＩＸＯＵＴの電圧のゆれを少なくすることができる。

【0049】

なお、本実施の形態では、制御信号ＴＸと同時に制御信号φＢＳＴをハイレベルにした後、画素１から出力される電圧が小信号応答によって支配されるまでに、制御信号φＢＳＴをロウレベルに立ち下げることによって、画素電流源トランジスタＭＢ１をオフにして低消費電力化を図ることにしたが、これに限定するものではない。画素の転送特性に応じてφＢＳＴの制御信号の立ち上りタイミング、立ち下がりタイミングを変更しても良い。

【0050】

また、本実施の形態のバイアス電圧ＶＢＩＡＳは、複数列で共有することとしてもよい。

【0051】

［第３の実施形態］
第３の実施形態は、第２の実施形態と同様に、画素１からの電圧の画素信号読出し線ＶＥＬへの出力時にグランド（接地電圧ＶＳＳ）に引き抜く電流を増加させることによって、画素出力ノードＰＩＸＯＵＴの電圧の整定時間を短縮させる。第２の実施形態では、グランドに電流を引き抜く経路を画素電流源トランジスタＭＢ以外に設けることによって、グランドに引き抜く電流を増加させた。これに対して、本実施の形態では、経路は増加させないが、画素電流源トランジスタＭＢに流れる電流を増加させることによって、グランドに引き抜く電流を増加させる。

【0052】

図５は、第３の実施形態の画素と電流源回路の構成を示す図である。
図５では、画素アレイ１３におけるｎ行目の１つの列の画素１が示されている。

【0053】

画素１は、図３の第２の実施形態の画素１と同様である。
電流源回路２２は、画素電流源トランジスタＭＢと、スイッチ８１とを備える。スイッチ８１は、スイッチ用トランジスタＭＣ２と、スイッチ用トランジスタＭＣ３とを含む。画素電流源トランジスタＭＢと、スイッチ用トランジスタＭＣ２，ＭＣ３とは、ＮチャネルＭＯＳトランジスタで構成される。

【0054】

画素電流源トランジスタＭＢは、画素信号読出し線ＶＥＬ上の画素出力ノードＰＩＸＯＵＴと接地電圧ＶＳＳとの間に設けられる。画素電流源トランジスタＭＢのゲートは、バイアス電圧ＶＢＩＡＳと、バイアス電圧ＶＢＩＡＳよりも高い高バイアス電圧ＶＢＩＡＳ＿ＨＩＧＨのいずれかを受ける。

【0055】

スイッチ用トランジスタＭＣ３は、バイアス電圧生成回路１８から供給されるバイアス電圧ＶＢＩＡＳを伝送する電圧線と、画素電流源トランジスタＭＢのゲートとの間に設けられる。

【0056】

スイッチ用トランジスタＭＣ２は、バイアス電圧生成回路１８から供給される高バイアス電圧ＶＢＩＡＳ＿ＨＩＧＨを伝送する電圧線と、画素電流源トランジスタＭＢのゲートとの間に設けられる。

【0057】

スイッチ用トランジスタＭＣ２のゲートは、タイミング発生回路１２から制御信号φＢＳＴを受ける。スイッチ用トランジスタＭＣ３のゲートは、タイミング発生回路１２から制御信号／φＢＳＴを受ける。

【0058】

増幅トランジスタＭＡと画素電流源トランジスタＭＢによって形成されるソースフォロファ型のアンプによって選択された行の画素信号が読み出される。本実施の形態では、画素電流源トランジスタＭＢのゲートに高い電圧を与えることによって、画素電流源トランジスタＭＢを経由してグランドに流れる電流を増加させることによって、画素信号の読み出し応答速度を向上させる。

【0059】

次に、第２の実施形態で用いた同じ図４を用いて、本実施の形態のｎ行目の画素の読み出しの概要を表わす図である。

【0060】

タイミング発生回路１２および垂直走査回路１１によって、選択信号ＳＥＬ［ｎ］がハイレベルに立ち上がる。

【0061】

タイミング発生回路１２および垂直走査回路１１によって、リセット信号ＲＳＴ［ｎ］が立ち上ると、フローティングディフュージョンＦＤのノードがリセットトランジスタＭＲによって、電源ラインＬＶＤＤの電圧ＶＤＤにリセットされる。

【0062】

次に、タイミング発生回路１２および垂直走査回路１１によって、リセット信号ＲＳＴ［ｎ］が立ち下がると、リセットトランジスタＭＲのゲートからのチャージインジェクションによって、フローティングディフュージョンＦＤの電位が数１００ｍＶ程度低下する。

【0063】

選択信号ＳＥＬ［ｎ］がハイレベルに設定されているので、選択トランジスタＭＳがオンとなり、ｎ行目の増幅トランジスタＭＡと画素電流源トランジスタＭＢとによってソースフォロファ型のアンプが構成される。このソースフォロファ型のアンプが、フローティングディフュージョンＦＤの電位に応じた電位を、画素信号読出し線ＶＥＬに出力し、画素出力ノードＰＩＸＯＵＴの電圧が変化する。このときに、画素電流源トランジスタＭＢを通じて電流が流れる。制御信号φＢＳＴがロウレベルのため、スイッチ用トランジスタＭＣ２がオフで、スイッチ用トランジスタＭＣ３がオンの状態であるため、画素電流源トランジスタＭＢのゲートに与えられる電圧は、低い側のバイアス電圧ＶＢＩＡＳである。このときの画素出力ノードＰＩＸＯＵＴの電位を第１の電位Ｖ１とする。

【0064】

次に、タイミング発生回路１２および垂直走査回路１１によって、転送制御信号ＴＸ［ｎ］が一定時間立ち上り、転送トランジスタＭＴが一定時間オンとなる。転送トランジスタＭＴがオンとなると、フォトダイオードＰＤに保持されていた電荷がフローティングディフュージョンＦＤに転送され、フローティングディフュージョンＦＤの電位が光強度に応じて、最大１Ｖ程度低下する。

【0065】

増幅トランジスタＭＡと画素電流源トランジスタＭＢとによって構成されるソースフォロファ型のアンプが、フローティングディフュージョンＦＤの電位に応じた電位を、画素信号読出し線ＶＥＬに出力し、画素出力ノードＰＩＸＯＵＴの電圧が変化する。

【0066】

本実施の形態では、タイミング発生回路１２および垂直走査回路１１によって、転送制御信号ＴＸ［ｎ］が立ち上るタイミングと同じタイミングで、タイミング発生回路１２によって制御信号φＢＳＴがハイレベルに立ち上る。これによって、スイッチ用トランジスタＭＣ２がオンで、スイッチ用トランジスタＭＣ３がオフとなり、画素電流源トランジスタＭＢのゲートに与えられる電圧は、高い側のバイアス電圧ＶＢＩＡＳ＿ＨＩＧＨとなる。その結果、画素電流源トランジスタＭＢを通じて流れる電流が増加するため、スルーレットが増加して、画素出力ノードＰＩＸＯＵＴの電圧の整定が高速に行なわれる。

【0067】

タイミング発生回路１２および垂直走査回路１１によって、転送制御信号ＴＸ［ｎ］がロウレベルに立ち下がった後、画素１から出力される電圧が小信号応答によって支配されるまでに、タイミング発生回路１２によって、制御信号φＢＳＴをロウレベルに立ち下げることによって、画素電流源トランジスタＭＢに低い側のバイアス電圧ＶＢＩＡＳが供給されるようにすることによって、低消費電力化を図る。このときの画素出力ノードＰＩＸＯＵＴの電位を第２の電位Ｖ２とする。

【0068】

第１の電位Ｖ１と第２の電位Ｖ２とが後段の回路（ＡＤ／変換器およびデジタル信号処理器）に送られて、第１の電位Ｖ１と第２の電位Ｖ２の差分をとることによって、画素１に記録された信号が読み出される。

【0069】

以上のように、本実施の形態によれば、画素電流源トランジスタのゲートに与える電圧を大きな電圧に切り替えることによって、画素出力の応答の高速化を容易に実現することができる。

【0070】

また、本実施の形態によれば、高インピーダンスである画素電流源トランジスタＭＢのゲートに接続される電圧を切り替えることよって、瞬時電流の発生を抑え、画素１などへの回り込みノイズを低減することができる。

【0071】

なお、本実施の形態では、制御信号ＴＸと同時に制御信号φＢＳＴをハイレベルにした後、画素１から出力される電圧が小信号応答によって支配されるまでに、制御信号φＢＳＴをロウレベルに立ち下げることによって、画素電流源トランジスタＭＢにバイアス電圧ＶＢＩＡＳが供給されるようにすることにして低消費電力化を図ることにしたが、これに限定するものではない。画素の転送特性に応じてφＢＳＴの制御信号の立ち上りタイミング、立ち下がりタイミングを変更しても良い。

【0072】

なお、本実施の形態のバイアス電圧ＶＢＩＡＳ、ＶＢＩＡＳ＿ＨＩＧＨは、複数列で共有することとしてもよい。

【0073】

［第４の実施形態］
図６は、第４の実施形態の画素と画素電流源の構成を示す図である。

【0074】

電流源回路３２は、画素電流源トランジスタＭＢと、スイッチ用トランジスタＭＣとを含む。画素電流源トランジスタＭＢと、スイッチ用トランジスタＭＣは、ＮチャネルＭＯＳトランジスタで構成される。

【0075】

画素電流源トランジスタＭＢは、画素信号読出し線ＶＥＬ上の画素出力ノードＰＩＸＯＵＴと接地電圧ＶＳＳとの間に設けられる。画素電流源トランジスタＭＢのゲートは、バイアス電圧ＶＢＩＡＳを受ける。

【0076】

スイッチ用トランジスタＭＣは、画素出力ノードＰＩＸＯＵＴと、プリチャージ電圧ＶＰＲＥを伝送する電圧線との間に設けられる。スイッチ用トランジスタＭＣのゲートは、タイミング発生回路１２から制御信号φＰＣを受ける。

【0077】

本実施の形態では、フォトダイオードＰＤに蓄積された電荷量に応じて、画素出力ノードＰＩＸＯＵＴに出力される電圧の範囲が最小電圧ＶＭＩＮと最大電圧ＶＭＡＸの範囲で変化する場合に、プリチャージ電圧ＶＰＲＳは、最小電圧ＶＭＩＮとする。

【0078】

図７は、バイアス電圧生成回路１８の構成を表わす図である。
図７を参照して、バイアス電圧生成回路１８は、ＤＡＣ（Digital to Analog Converter）９３と、画素ダミー９１と、オペアンプ９２と、定電流源９４とを含む。

【0079】

ＤＡＣ９３は、デジタル信号ｃｏｄｅをアナログ信号に変換して画素ダミー９１へ出力する。

【0080】

画素ダミー９１は、画素１と同様に、電源電圧ＶＤＤと、グランドとの間に設けられるトランジスタＭＡと、トランジスタＭＳを含む。トランジスタＭＡおよびトランジスタＭＳは、画素１に含まれる増幅トランジスタＭＡおよび選択トランジスタＭＳと同じ素子である。

【0081】

トランジスタＭＡのゲートは、ＤＡＣ９３の出力を受ける。トランジスタＭＳのゲートは、電源電圧ＶＤＤを受ける。

【0082】

画素ダミー９１から出力される電流は、定電流源９４を介してグランドへ流れる。
オペアンプ９２は、画素ダミー９１の出力を増幅して、プリチャージ電圧ＶＰＲＳを出力する。

【0083】

このバイアス電圧生成回路１８では、ＤＡＣ９３の入力コードｃｏｄｅを制御することによって、プリチャージ電圧ＶＰＲＳの大きさの制御が可能となる。また、画素ダミー９１を用いることで、入力トランジスタＭＡのチップ間での閾値バラツキをキャンセルすることができ、チップ間のバラツキによらずに、最大電圧ＶＭＡＸおよび最小電圧ＶＭＩＮに対してプリチャージ電圧ＶＰＲＳの大きさを適切に設定することができる。

【0084】

図８は、第４の実施形態におけるｎ行目の画素の読み出しの概要を表わす図である。
タイミング発生回路１２および垂直走査回路１１によって、選択信号ＳＥＬ［ｎ］がハイレベルに立ち上がる。

【0085】

タイミング発生回路１２および垂直走査回路１１によって、リセット信号ＲＳＴ［ｎ］が立ち上ると、フローティングディフュージョンＦＤのノードがリセットトランジスタＭＲによって、電源ラインＬＶＤＤの電圧ＶＤＤにリセットされる。

【0086】

次に、タイミング発生回路１２および垂直走査回路１１によって、リセット信号ＲＳＴ［ｎ］が立ち下がると、リセットトランジスタＭＲのゲートからのチャージインジェクションによって、フローティングディフュージョンＦＤの電位が数１００ｍＶ程度低下する。

【0087】

選択信号ＳＥＬ［ｎ］がハイレベルに設定されているので、選択トランジスタＭＳがオンとなり、ｎ行目の増幅トランジスタＭＡと画素電流源トランジスタＭＢとによってソースフォロファ型のアンプが構成される。ソースフォロファ型のアンプが、フローティングディフュージョンＦＤの電位を増幅して、画素信号読出し線ＶＥＬに出力し、ノードＰＩＸＯＵＴの電圧が変化する。このときに、画素電流源トランジスタＭＢを通じて電流が流れる。このときの画素出力ノードＰＩＸＯＵＴの電位を第１の電位Ｖ１とする。

【0088】

次に、タイミング発生回路１２および垂直走査回路１１によって、転送制御信号ＴＸ［ｎ］が一定時間立ち上り、転送トランジスタＭＴが一定時間オンとなる。転送トランジスタＭＴがオンとなると、フォトダイオードＰＤに保持されていた電荷がフローティングディフュージョンＦＤに転送され、フローティングディフュージョンＦＤの電位が光強度に応じて、最大１Ｖ程度低下する。

【0089】

ソースフォロファ型のアンプが、フローティングディフュージョンＦＤの電位を増幅して、画素信号読出し線ＶＥＬに出力し、画素出力ノードＰＩＸＯＵＴの電圧が変化する。

【0090】

本実施の形態では、タイミング発生回路１２および垂直走査回路１１によって、転送制御信号ＴＸ［ｎ］が立ち上るタイミングと同じタイミングで、タイミング発生回路１２によって制御信号φＰＣがハイレベルに立ち上る。これによって、スイッチ用トランジスタＭＣがオンとなり、画素信号読出し線ＶＥＬおよび画素出力ノードＰＩＸＯＵＴの電圧を一旦、低い電圧ＶＰＲＳにチャージする。

【0091】

その後、タイミング発生回路１２および垂直走査回路１１によって、転送制御信号ＴＸ［ｎ］が立ち下がるタイミングよりも前に、タイミング発生回路１２によって制御信号φＰＣがロウレベルに変化する。これにより、画素信号読出し線ＶＥＬおよび画素出力ノードＰＩＸＯＵＴの電圧は、プリチャージ電圧ＶＰＲＳを初期値として、フローティングディフュージョンＦＤの電圧に応じた電圧レベルに変化する。

【0092】

このように画素出力ノードＰＩＸＯＵＴの電圧を一旦プリチャージ電圧ＶＰＲＳに下げてから増加させたのは、以下の理由によるものである。ソースフォロファ型アンプは、立下り応答時には画素電流源トランジスタＭＢを流れるバイアス電流でスルーレートが制限されるため動作速度が遅いが、立ち上がり応答時には、増幅トランジスタＭＡのゲート・ソース間電圧に応じた電流で画素電流源トランジスタＭＢが駆動されるため動作速度が速いという特性があるからである。

【0093】

また、フローティングディフュージョンＦＤの電圧によって画素出力ノードＰＩＸＯＵＴの電圧が最小電圧ＶＭＩＮ〜最大電圧ＶＭＡＸまで変化する場合、プリチャージ電圧ＶＰＲＳを最小電圧ＶＭＩＮに設定することによって、転送制御信号ＴＸ［ｎ］が立ち下がった後には、画素出力ノードＰＩＸＯＵＴの電圧は必ず増加する。これによって、画素出力ノードＰＩＸＯＵＴの電圧の整定を高速化することができる。

【0094】

以上のように、本実施の形態によれば、スイッチ用トランジスタＭＣを追加するだけで、非常に小面積で画素出力の応答の高速化が可能となる。

【0095】

なお、本実施の形態では、転送制御信号ＴＸ［ｎ］が立ち上るタイミングと同じタイミングで制御信号φＰＣがハイレベルに立ち上げ、転送制御信号ＴＸ［ｎ］が立ち下がるタイミングよりも前に、制御信号φＰＣがロウレベルに変化させた。つまり、転送トランジスタＭＴがオンの期間の一部の期間にスイッチ用トランジスタＭＣがオンとなったが、これに限定するものではない。

【0096】

たとえば、制御信号φＰＣがハイレベルに立ち上がるタイミングは、第１の電位Ｖ１が整定された後であれば、転送制御信号ＴＸ［ｎ］が立ち上るタイミングよりも早いタイミングでもよい。さらに、制御信号φＰＣがロウレベルに立ち下げるタイミングも、転送制御信号ＴＸ［ｎ］が立ち上がるタイミングよりも早いタイミングでもよい。つまり、この場合には、転送トランジスタＭＴがオンとなる前の期間にスイッチ用トランジスタＭＣがオンとなる。

【0097】

また、本実施の形態では、転送トランジスタＭＴがオンした際の整定の高速化について説明したが、リセットトランジスタＭＲがオンした際の整定の高速化に対しても同様に適応できる。

【0098】

［第４の実施形態の変形例］
本変形例では、プリチャージ電圧ＶＰＲＳを、最大電圧ＶＭＡＸと最小電圧ＶＭＩＮの中間値よりやや低い電圧、例えば、プリチャージ電圧ＶＰＲＳを最小電圧ＭＩＮから、最大電圧ＭＡＸと最小電圧ＭＩＮの差の１／４だけ高い電圧にする。

【0099】

この場合、画素出力ノードＰＩＸＯＵＴの電圧の最終値が最大電圧ＶＭＡＸの時、（ＶＭＡＸ−ＶＩＮ）の７５％の振幅を整定する必要があるが、画素出力は立ち上がり応答のため、高速に応答する。

【0100】

一方、画素出力ノードＰＩＸＯＵＴの電圧の最終値が最小電圧ＶＭＩＮの時、画素出力は立下り応答のため応答速度は低いが、整定が必要な振幅は（ＶＭＡＸ−ＶＭＩＮ）の１／４と小さいため整定時間は短くなる。

【0101】

［第５の実施形態］
第４の実施形態において、タイミング発生回路１２によって制御信号φＰＣをハイレベルにして、スイッチ用トランジスタＭＣをオンに設定して、画素信号読出し線ＶＥＬおよび画素出力ノードＰＩＸＯＵＴをプリチャージしているときに、オン状態の選択トランジスタＭＳを通じて画素１へ貫通電流が流れることにより、画素出力ノードＰＩＸＯＵＴの電圧にノイズが生じる場合がある。

【0102】

本実施の形態は、図９に示すように、タイミング発生回路１２によって制御信号φＰＣをハイレベルにして、スイッチ用トランジスタＭＣをオンに設定して、画素信号読出し線ＶＥＬおよび画素出力ノードＰＩＸＯＵＴの電圧をプリチャージ電圧ＶＰＲＳにプリチャージしているときには、タイミング発生回路１２および垂直走査回路１１によって、選択信号ＳＥＬをロウレベルに設定して選択トランジスタＭＳをオフにする。

【0103】

これによって、電源電圧ＶＤＤとプリチャージ電圧ＶＰＲＳ間のパスが開放されるため、制御信号φＰＣがオンしている間に発生する貫通電流を回避することができる。

【0104】

［第６の実施形態]
第６の実施形態は、画素出力ノードＰＩＸＯＵＴの電圧が整定されたかどうかを自動的に検知する。

【0105】

図１０は、第６の実施形態の画素と画素電流源の構成を示す図である。
画素電流源５２は、画素電流源トランジスタＭＢと、検出ダイオードＤＸと、オペアンプ５１とを含む。画素電流源トランジスタＭＢは、ＮチャネルＭＯＳトランジスタで構成される。

【0106】

画素電流源トランジスタＭＢは、画素信号読出し線ＶＥＬ上の画素出力ノードＰＩＸＯＵＴと接地電圧ＶＳＳとの間に設けられる。画素電流源トランジスタＭＢのゲートは、バイアス電圧ＶＢＩＡＳを受ける。

【0107】

検出ダイオードＤＸは、増幅トランジスタＭＡのドレインノードと、電源電圧ＶＤＤとの間に設けられる。検出ダイオードＤＸのソースを検出ノードＶｘとする。

【0108】

オペアンプ５１の一方の入力端子は検出ノードＶｘと接続し、オペアンプ５１の他方の入力端子は基準電圧ＶＤ＿ＲＥＦを受ける。オペアンプ５１の出力端子は、画素電流源トランジスタＭＢのゲートに接続する。検出ノードＶｘの電圧をオペアンプ５１で検出して、画素１からの出力が整定していないことを検知した場合には、過渡的に大きなバイアス電流を流すことで、画素出力の応答を高速化させる。

【0109】

転送トランジスタＭＴがオンして、フローティングディフュージョンＦＤの電位が大きく低下した直後に、画素出力ノードＰＩＸＯＵＴが応答していない場合、増幅トランジスタＭＡのゲート・ソース間電圧が低下し、増幅トランジスタＭＡを流れる電流がオフする。増幅トランジスタＭＡの電流がオフするため、検出ダイオードＤＸから供給される電流によって検出ノードＶｘの電位が上昇する。検出ノードＶｘの電位の上昇をオペアンプ５１で検出および増幅する。その結果、画素電流源トランジスタＭＢのゲートに高い電圧が供給されるので、画素電流源トランジスタＭＢに流れる電流が増加し、ソースフォロファ型アンプの立下り応答を高速化する。

【0110】

画素出力ノードＰＩＸＯＵＴが十分に応答すると、増幅トランジスタＭＡに電流が流れ始め、検出ノードＶｘが低下し、画素電流源トランジスタＭＢのゲートに供給される電圧が下がるため、画素電流源トランジスタＭＢの電流がオフする。オペアンプ５１のコモンモード電圧をバイアス電圧ＶＢＩＡＳとすることで、検出ノードＶｘの電圧が基準電圧ＶＤ＿ＲＥＦに一致するまで低下したときの画素電流源トランジスタＭＢのゲート電位はＶＢＩＡＳとなり、定常電流が流れる。

【0111】

ここで、検出ダイオードＤＸは、画素１内の増幅トランジスタＭＡに対して十分に大きな素子を配置することで、検出ノードＶｘが、画素出力ノードＰＩＸＯＵＴよりも十分に高速に応答する。

【0112】

以上のように、本実施の形態によれば、画素からの出力の応答不足を自動検知することによって、制御信号を追加することなく、画素からの信号を高速に読出すことができる。

【0113】

なお、基準電圧ＶＤ＿ＲＥＦは複数列で共有することで、各列には配線のみを追加するようにすることもできる。

【0114】

［第７の実施形態］
図１１は、第７の実施形態の画素と電流源回路の構成を示す図である。

【0115】

図１１では、画素アレイ１３におけるｎ行目の１つの列の画素６１が示されている。
画素６１は、リセットトランジスタＭＲ、増幅トランジスタＭＡ、選択トランジスタＭＳ、２つの転送トランジスタＭＴ１，ＭＴ２を２つのフォトダイオードＰＤ１，ＰＤ２で共有する構成（２．５トランジスタ構成）である。

【0116】

画素６１は、フォドダイオードＰＤ１，ＰＤ２、転送トランジスタＭＴ１，ＭＴ２、リセットトランジスタＭＲ、増幅トランジスタＭＡ、および選択トランジスタＭＳとを含む。
リセットトランジスタＭＲ、増幅トランジスタＭＡ、および選択トランジスタＭＳについては、第２の実施形態で説明したものと同様なので、説明を繰り返さない。

【0117】

フォトダイオードＰＤ１，ＰＤ２は、入射光の光量に応じた量の電荷（ここでは電子）に光電変換して記憶する光電変換素子である。

【0118】

転送トランジスタＭＴ１は、ＮチャネルＭＯＳトランジスタで構成される。転送トランジスタＭＴ１のゲートは、転送制御線ＴＣＬ１を通じて、垂直走査回路１１から出力される転送制御信号ＴＸ１を受ける（（２ｎ−１）行目の転送トランジスタＭＴ１は、転送制御信号ＴＸ１［ｎ］を受ける）。転送トランジスタＭＴ１は、転送制御信号ＴＸ１がハイレベルになるとフォトダイオードＰＤ１に蓄積された電荷をフローティングディフュージョンＦＤに転送する。

【0119】

転送トランジスタＭＴ２は、ＮチャネルＭＯＳトランジスタで構成される。転送トランジスタＭＴ２ゲートは、転送制御線ＴＣＬ２を通じて、垂直走査回路１１から出力される転送制御信号ＴＸ２受ける（２ｎ行目の転送トランジスタＭＴ２は、転送制御信号ＴＸ２［ｎ］を受ける）。転送トランジスタＭＴ２は、転送制御信号ＴＸ２がハイレベルになるとフォトダイオードＰＤ２に蓄積された電荷をフローティングディフュージョンＦＤに転送する。

【0120】

電流源回路３２は、第４の実施形態で説明したものと同様なので説明を繰り返さない。
図１２は、第７の実施形態におけるｎ行目の画素の読み出しの概要を表わす図である。

【0121】

図１２に示すように、(２ｎ−１)行目の転送制御信号ＴＸ１［ｎ］信号と２ｎ行目の転送制御信号ＴＸ２のそれぞれに合わせて、制御信号φＰＣをオンさせることで、各行の画素信号の読出しを高速化させることが可能である。その他の動作は、第４の実施形態で説明した動作と同じのため、説明を繰り返さない。

【0122】

本実施の形態では、第４の実施形態の方法を用いた２．５トランジスタ構成の画素の高速読出しについて説明したが、これに限定されるものではない。第１〜第３、第５、第６の実施形態の方法を用いて、２．５トランジスタ構成の画素の読出しの高速化を図ることもできる。

【0123】

また、リセットトランジスタＭＲ、増幅トランジスタＭＡ、選択トランジスタＭＳ、および４つの転送トランジスタを４つのフォトダイオードで共有する構成（１．７５トランジスタ構成）についても、第１〜第６の実施形態の方法を用いて、高速読出しを実現することができる。

【0124】

なお、本実施の形態において、トランジスタＭＢ，ＭＢ１，ＭＢ２，ＭＣ，ＭＣ２，ＭＣ３は、ＮチャネルＭＯＳトランジスタで構成されるとして説明したが、ＰチャネルＭＯＳトランジスタで構成されるものとしてもよい。また、スイッチとして用いられるトランジスタＭＢ１，ＭＣ，ＭＣ２，ＭＣ３は、トランスファゲートで構成されるものとしてもよい。

【0125】

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

【符号の説明】

【0126】

１１ 垂直走査回路、１２ タイミング発生回路、１４ デジタル信号処理器、１５ 電流源回路、１６ Ａ／Ｄ変換器群、１７ 水平走査回路、１８ バイアス電圧生成回路、１９，ＶＥＬ 画素信号読出し線、１３，５００ 画素アレイ、１，５０１ 画素、２，２２，３２，５２ 電流源回路、５１，９２ オペアンプ、５０２，５０３ 画素電流源、８１，５０４ スイッチ、９１ 画素ダミー、９３ ＤＡＣ、９４ 定電流源、１０，６００ 半導体装置、ＮＤ，ＰＩＸＯＵＴ 画素出力ノード、ＭＲ リセットトランジスタ、ＭＴ，ＭＴ１，ＭＴ２ 転送トランジスタ、ＭＡ 増幅トランジスタ、ＭＳ 選択トランジスタ、ＰＤ，ＰＤ１，ＰＤ２ フォトダイオード、ＦＤ フローティングディフュージョン、ＭＢ，ＭＢ１ 画素電流源トランジスタ、ＭＢ２，ＭＣ１，ＭＣ２，ＭＣ３ スイッチ用トランジスタ、ＴＣＬ，ＴＣＬ１，ＴＣＬ２ 転送制御線、ＲＳＬ リセット制御線、ＳＬ 選択信号線、ＬＶＤＤ 電源ライン、ＤＸ 検出ダイオード。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】