特許 6306063 半導体集積回路のモノリシック３次元集積化

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6306063

(24)【登録日】2018年3月16日

(45)【発行日】2018年4月4日

(54)【発明の名称】半導体集積回路のモノリシック３次元集積化

(51)【国際特許分類】

   H01L 27/00 20060101AFI20180326BHJP

   H01L 29/786 20060101ALI20180326BHJP

   H01L 21/822 20060101ALI20180326BHJP

   H01L 27/04 20060101ALI20180326BHJP

   H01L 27/088 20060101ALI20180326BHJP

   H01L 21/8238 20060101ALI20180326BHJP

   H01L 27/092 20060101ALI20180326BHJP

   H01L 21/336 20060101ALI20180326BHJP

   H01L 21/02 20060101ALI20180326BHJP

   H01L 21/205 20060101ALI20180326BHJP

   H01L 21/20 20060101ALI20180326BHJP

   H01L 29/06 20060101ALI20180326BHJP

【ＦＩ】

   H01L27/00 301D

   H01L29/78 613Z

   H01L27/04 A

   H01L27/088 331E

   H01L27/092 G

   H01L29/78 616L

   H01L21/02 B

   H01L21/205

   H01L21/20

   H01L27/092 C

   H01L27/088 331A

   H01L29/78 613A

   H01L29/78 627D

   H01L29/78 621

   H01L29/78 618F

   H01L29/06 601N

【請求項の数】5

【全頁数】14

(21)【出願番号】特願2015-561629(P2015-561629)

(86)(22)【出願日】2014年3月5日

(65)【公表番号】特表2016-517625(P2016-517625A)

(43)【公表日】2016年6月16日

(86)【国際出願番号】US2014020941

(87)【国際公開番号】WO2014138317

(87)【国際公開日】20140912

【審査請求日】2017年2月6日

(31)【優先権主張番号】13/788,224

(32)【優先日】2013年3月7日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】595020643

【氏名又は名称】クゥアルコム・インコーポレイテッド

【氏名又は名称原語表記】ＱＵＡＬＣＯＭＭ ＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】100108855

【弁理士】

【氏名又は名称】蔵田 昌俊

(74)【代理人】

【識別番号】100109830

【弁理士】

【氏名又は名称】福原 淑弘

(74)【代理人】

【識別番号】100158805

【弁理士】

【氏名又は名称】井関 守三

(74)【代理人】

【識別番号】100194814

【弁理士】

【氏名又は名称】奥村 元宏

(72)【発明者】

【氏名】ドゥ、ヤン

【審査官】 市川 武宜

(56)【参考文献】

【文献】 米国特許出願公開第２０１０／０２５９２９６（ＵＳ，Ａ１）

【文献】 国際公開第２０１０／０９８１５１（ＷＯ，Ａ１）

【文献】 特表２０１２−５１３１１８（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００４／００３６１２６（ＵＳ，Ａ１）

【文献】 米国特許出願公開第２０１３／００２６５３９（ＵＳ，Ａ１）

【文献】 米国特許出願公開第２０１０／０１９３７７０（ＵＳ，Ａ１）

【文献】 米国特許出願公開第２０１２／０３０５８９３（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２７／００

Ｈ０１Ｌ ２１／０２

Ｈ０１Ｌ ２１／２０

Ｈ０１Ｌ ２１／２０５

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２１／８２２

Ｈ０１Ｌ ２１／８２３８

Ｈ０１Ｌ ２７／０４

Ｈ０１Ｌ ２７／０８８

Ｈ０１Ｌ ２７／０９２

Ｈ０１Ｌ ２９／０６

Ｈ０１Ｌ ２９／７８６

(57)【特許請求の範囲】

【請求項1】

方法であって、
第２の半導体ウエハに酸化接合されることとなる第１の半導体ウエハの少なくとも一部においてｎ型およびｐ型のドープ領域を形成するためにイオンを前記第１の半導体ウエハに注入すること、ここにおいて、前記ｎ型およびｐ型のドープ領域は、複数のナノワイヤトランジスタのためのチャネルを備える、と、
熱開裂を容易にするためにイオンを前記第１の半導体ウエハに注入することと、
前記第１の半導体ウエハを前記第２の半導体ウエハに酸化接合することと、
前記第１の半導体ウエハの前記一部が前記第２の半導体ウエハに酸化接合されたままとなるように熱開裂させるために前記第１の半導体ウエハを４５０度以下の温度に加熱することと、
前記第２の半導体ウエハに酸化接合された前記第１の半導体ウエハの前記一部において前記ｎ型およびｐ型のドープ領域を分離させるために酸化物分離トレンチを形成することと、
前記第２の半導体ウエハに酸化接合された前記第１の半導体ウエハの前記一部において前記複数のナノワイヤトランジスタのための前記ｎ型およびｐ型のドープ領域内の前記チャネルと接触しているソースおよびドレインを選択的に形成するために、４５０度以下の温度で、エピタキシャル成長中にその場でドープすること、ここにおいて、エピタキシャル成長中にその場でドープするステップは、酸化物分離トレンチを形成するステップの後に実行される、と、
を備える方法。

【請求項2】

前記第２の半導体ウエハは最下階層を備え、前記最下階層は複数のトランジスタを備え、熱開裂させるために前記第１の半導体ウエハを４５０度以下の温度に加熱することは、前記第１の半導体ウエハの前記一部を、前記最下階層に酸化接合させたままにする、請求項１に記載の方法。

【請求項3】

前記複数のナノワイヤトランジスタは、ｐチャネル電界ピンチナノワイヤトランジスタ、ｎチャネル電界ピンチナノワイヤトランジスタ、ｐ型反転チャネルナノワイヤトランジスタ、および／またはｎ型反転チャネルナノワイヤトランジスタを備える、請求項２に記載の方法。

【請求項4】

前記チャネルを備える前記ｎ型およびｐ型のドープ領域は、前記ソースおよびドレインのものよりも低い濃度にドープされる、請求項１に記載の方法。

【請求項5】

前記複数のナノワイヤトランジスタは蓄積モードで動作する、請求項４に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

[0001] 本発明は、超小型電子加工技術に関し、具体的には、半導体デバイスのモノリシック３次元集積化に関する。

【背景技術】

【0002】

[0002] 主にスケーリングによって、過去４０年にわたり集積回路（ＩＣ）の機能性および性能は劇的に増加してきており、このスケーリングでは、歴代の各技術でＩＣ内の部品サイズが小型化（スケーリング）されてきた。スケーリングにより、多くの場合トランジスタ性能および密度は改善するが、これらトランジスタを互いに接続する配線（インターコネクト（interconnect））は性能を低下させる。配線は、ＩＣの性能、機能性、および電力消費を左右することが多い。

【0003】

[0003] 半導体チップ（ダイ）の一連の３Ｄ（３次元）集積化は、配線性能に取り組む際の１つの手段である。２次元ではなく３次元でトランジスタを配列することで、ＩＣトランジスタを互いのより近くに配置することができる。これは、配線長を短縮し、信号遅延を減らす。しかしながら、３Ｄ集積化チップの実用的な実装には多くの障害が存在する。１つのそのような障害は、配線レベルが低い温度（４５０度よりも低い）で形成されるのに対し、ＩＣにおけるトランジスタ形成が通常高い温度（約７００度よりも高い）を必要とすることである。銅およびアルミニウムの配線レベルは、約５００度よりも高い温度に曝されるとダメージを受けうる。そのため、３Ｄ集積化ＩＣの製造は、いくつかの挑戦をもたらす。

【発明の概要】

【0004】

[0004] 本発明の実施形態は、半導体集積回路の３次元集積化のためのシステムおよび方法に向けられる。

【0005】

[0005] ある実施形態では、方法は、熱開裂（thermal cleavage）を容易にするためにイオンを第１の半導体ウエハに注入することと、第１の半導体ウエハを第２の半導体ウエハに酸化接合することとを含む。第１の半導体ウエハは、第１の半導体ウエハの一部が第２の半導体ウエハに酸化接合されたままとなるように熱開裂を引き起こすために４５０度以下の温度に加熱される。第２の半導体ウエハに酸化接合された第１の半導体ウエハの一部における複数のナノワイヤトランジスタのためのソースおよびドレインは、４５０度以下の温度でエピタキシャル成長中にその場（in-situ）でドープすることで形成される。

【0006】

[0006] 別の実施形態では、装置は、シリコン基板と、このシリコン基板に酸化接合された最上階層（top tier）とを含み、最上階層は複数のナノワイヤトランジスタを備え、複数のナノワイヤトランジスタの各ナノワイヤトランジスタは、ソースと、ドレインと、ソースおよびドレインのものよりも低いドーピング濃度（doping concentration）を有するチャネルとを備える。

【0007】

[0007] 別の実施形態では、装置は、シリコン基板と、このシリコン基板上に形成された最下階層（bottom tier）、前記最下階層は複数のトランジスタを含む、と、最下階層に酸化接合された最上階層、前記最上階層は複数のナノワイヤトランジスタを備え、ここにおいて、複数のナノワイヤトランジスタの各ナノワイヤトランジスタは、ソースと、ドレインと、ソースおよびドレインのものよりも低いドーピング濃度を有するチャネルとを備える、と、および、接続するための手段、前記接続するための手段は、最下階層における複数のトランジスタのうちの少なくとも１つのトランジスタを、最上階層における複数のナノワイヤトランジスタの少なくとも１つのナノワイヤトランジスタに接続するためのものである、と、を含む。

【0008】

[0008] 別の実施形態では、方法は、イオンを注入するための手段、前記イオンを注入するための手段は、第１の半導体ウエハにおいて熱開裂を容易にするためのものである、と、接合するための手段、前記接合するための手段は、第１の半導体ウエハを第２の半導体ウエハに酸化接合するためのものであり、第２の半導体ウエハは、トランジスタの最下階層を備える、と、加熱するための手段、前記加熱するための手段は、第１の半導体ウエハの一部が最下階層に酸化接合されたままになるように熱開裂を引き起こすために４５０度以下の温度に第１の半導体ウエハを加熱するためのものである、と、ドープするための手段、前記ドープするための手段は、最下階層に酸化接合された第１の半導体ウエハの一部における複数のナノワイヤトランジスタのためのソースおよびドレインを形成するために４５０度以下の温度でエピタキシャル成長中にその場でドープするためのものである、と、を含む。

【0009】

[0009] 添付の図面は、本発明の実施形態の説明を助けるために提示され、これら実施形態の限定としてではなくその例示のためだけに提供される。

【図面の簡単な説明】

【0010】

【図1】図１は、ある実施形態に係る様々なタイプのナノワイヤトランジスタを例示する。

【図2A】図２Ａは、ある実施形態に係る、プロセスフローにおける様々な構造およびステップを例示する。

【図2B】図２Ｂは、ある実施形態に係る、プロセスフローにおける様々な構造およびステップを例示する。

【図3】図３は、ある実施形態に係る、プロセスフローにおける様々なステップを例示する。

【図4】図４は、実施形態が応用されうるワイヤレス通信システムを例示する。

【発明を実施するための形態】

【0011】

[0014] 本発明の態様は、本発明の特定の実施形態に向けられた以下の説明および関連の図面で開示される。代替的な実施形態が、本発明の適用範囲（scope）から逸脱することなく考案されうる。追加的に、本発明の周知の要素は、本発明に関連性のある詳細を曖昧にしないために、詳細には説明されないかまたは省略されるだろう。

【0012】

[0015] 「例示的（な）」という単語は、本明細書では、「実例、事例、または例示としての役割を果たす」という意味で使用される。「例示的（な）」として本明細書で説明される任意の実施形態は、必ずしも、他の実施形態よりも好ましいまたはそれよりも有利であると解釈されるべきではない。同様に、「本発明の実施形態」という用語は、本発明のすべての実施形態が、説明される特徴、利点、または動作モードを含むことを必要とするわけではない。

【0013】

[0016] 本明細書で使用される専門用語は、特定の実施形態を説明するためのものにすぎず、本発明の実施形態を制限することは意図されていない。本明細書で使用される場合、単数形「a」、「an」、および「the」は、別途内容から明らかに示されていない限り、複数形もまた包含することが意図される。「備える」、「備えている」、「含む」、および／または「含んでいる」という用語は、本明細書で使用される場合、示される特徴、整数、ステップ、動作、要素、および／または構成要素の存在を特定するが、１つまたは複数の他の特徴、整数、ステップ、動作、要素、構成要素、および／またはそれらのグループの存在または追加を妨げないことはさらに理解されるだろう。

【0014】

[0017] さらに、多くの実施形態は、例えば、コンピューティングデバイスの要素によって行われるべき一連の動作（sequences of actions）の観点から説明される。特定の回路（例えば、特定用途集積回路（ＡＳＩＣ））、プログラム命令を実行する１つまたは複数のプロセッサ、または両者の組み合わせが、本明細書で説明される様々な動作を行いうることは認識されるだろう。追加的に、本明細書で説明されるこれら一連の動作は、実行に応じて関連プロセッサに本明細書で説明される機能を行わせるだろう対応するセットのコンピュータ命令を格納しているあらゆる形式のコンピュータ可読記憶媒体内で完全に具現化されるものと考えられうる。ゆえに、本発明の様々な態様は、多数の異なる形式で具現化されることができ、それらはすべて、請求される主題の適用範囲内にあるものと予想されている。加えて、本明細書で説明される実施形態の各々について、そのようなあらゆる実施形態の対応する形式が、例えば、説明される動作を行う「ように構成された論理」として本明細書で説明されうる。

【0015】

[0018] 実施形態は、能動ＣＭＯＳ（Complimentary Metal Oxide Semiconductor）デバイスの最下層に相接して形成された、ナノワイヤトランジスタの１つまたは複数の最上能動層を備える。最上層は最上階層とも呼ばれ得、最下層は最下階層とも呼ばれうる。組み立て最終段階において、最下層または階層は、それが上に形成されるウエハ基板に相接しており、最上層または階層との関係でウエハ基板に最も近い。

【0016】

[0019] ナノワイヤトランジスタはジャンクションレストランジスタである。図１を参照すると、ソース−チャネル−ドレイン領域１０２、ゲート１０４、および、ゲート１０４とソース−チャネル−ドレイン領域１０２との間に配設された絶縁体１０６を備える簡略化された透視図１００が例示されている。絶縁体１０６はＨｉｇｈ−Ｋ誘電体でありうる。この構造は、絶縁体膜１０８上に集積化されて示される。ソース−チャネル−ドレイン領域１０２がどのようにドープされるかに依存して、様々なタイプのナノワイヤトランジスタが実現されうる：ｐチャネル電界ピンチナノワイヤトランジスタ（p-channel field pinched nanowire transistor）１１０、ｎチャネル電界ピンチナノワイヤトランジスタ（n-channel field pinched nanowire transistor）１１２、ｎ型反転チャネルナノワイヤトランジスタ（n-type inversion channel nanowire transistor）１１４、およびｐ型反転チャネルナノワイヤトランジスタ（p-type inversion channel nanowire transistor）１１６。これらナノワイヤトランジスタの各々のための半導体材料はシリコン（Ｓｉ）であり得、ゲートは金属またはポリシリコンでありうる。

【0017】

[0020] ナノワイヤトランジスタ１１０、１１２、１１４、および１１６によって示される図（view）は、ナノワイヤトランジスタ１１０の簡略化された断面図である。これらの図同士の関係は、座標系１１８がナノワイヤトランジスタ１００の向きを指し、座標系１２０がナノワイヤトランジスタ１１０、１１２、１１４、および１１６の向きを指し、それによって、後者のナノワイヤトランジスタの図が、ナノワイヤトランジスタ１００のｙ−ｚ平面のスライスを表していることに注意することによって示されている。

【0018】

[0021] ナノワイヤトランジスタ１１０および１１２は蓄積モードで動作し、ナノワイヤトランジスタ１１４および１１６は反転モードで動作する。ナノワイヤトランジスタ１１０のチャネル１２２は、軽度にドープされた（ｐ＋）ｐ型半導体であり、ここでは、典型的なドーピング濃度は約１０^１８ｃｍ^−３でありうる。他の実施形態は、例えば、１０^１８ｃｍ^−３未満のドーピング濃度のような、異なるドーピング濃度を有しうる。ソースおよびドレイン領域１２４および１２６は、高度にドープされた（ｐ＋＋）Ｐ型であり、ここでは、典型的なドーピング濃度は約１０^２０ｃｍ^−３でありうる。他の実施形態は、例えば、１０^２０ｃｍ^−３を超えるドーピング濃度のような、異なるドーピング濃度を有しうる。ナノワイヤトランジスタ１１２のチャネル１２８は、軽度にドープされた（ｎ＋）ｎ型であり、ここでは、典型的なドーピング濃度は約１０^１８ｃｍ^−３でありうる。他の実施形態は、例えば、１０^１８ｃｍ^−３未満のドーピング濃度のような、異なるドーピング濃度を有しうる。ソースおよびドレイン領域１３０および１３２は、高度にドープされた（ｎ＋＋）ｎ型であり、ここでは、典型的なドーピング濃度は約１０^２０ｃｍ^−３でありうる。他の実施形態は、例えば、１０^２０ｃｍ^−３を超えるドーピング濃度のような、異なるドーピング濃度を有しうる。

【0019】

[0022] ナノワイヤトランジスタ１１４のチャネル１３４はドープされておらず（ニュートラル、または、ゼロのドナー濃度であり）、ソースおよびドレイン領域１３６および１３８は、高度にドープされた（ｎ＋＋）ｎ型であり、ここでは、典型的なドーピング濃度は約１０^２０ｃｍ^−３でありうる。他の実施形態は、例えば、１０^２０ｃｍ^−３を超えるドーピング濃度のような、異なるドーピング濃度を有しうる。ナノワイヤトランジスタ１１６のチャネル１４０は、ドープされておらず、ソースおよびドレイン領域１４２および１４４は、高度にドープされた（ｐ＋＋）ｐ型であり、ここでは、典型的ドーピング濃度は約１０^２０ｃｍ^−３でありうる。他の実施形態は、例えば、１０^２０ｃｍ^−３を超えるドーピング濃度のような、異なるドーピング濃度を有しうる。

【0020】

[0023] ナノワイヤトランジスタの基礎となっている物理学の分野は研究が盛んに行われており、それらの動作は、開示される実施形態を理解および実施するために本明細書で詳細に説明される必要はない。

【0021】

[0024] 図２Ａおよび２Ｂは、ある実施形態に係るプロセスフローを表す。ステップ２００において、シリコンウエハ２０２は、様々なｎ型およびＰ型領域を備える能動層（最上階層）を形成するために、マスクされたイオン注入の方法によってドープされる。例示を容易にするために、ｎ型領域２０４およびｐ型領域２０６という２つのそのような領域だけが図２Ａに例示される。絶縁体堆積または酸化は、能動層より上に薄い酸化物層２０８を形成する。高温度の熱活性化アニールは約１０００度で行われる。

【0022】

[0025] ｎ型領域２０４およびＰ型領域２０６を備える能動層は、最終的な３Ｄ集積回路において、最上階層２６４（図２Ｂ参照）の一部を形成するだろう。より正確には、領域２０４および２０６を備える能動層の一部が、後述されるように、最上階層２６４の一部を形成するだろう。ｎ型領域２０４およびｐ型領域２０６は、例えば、約１０^１８ｃｍ^−３のドナー濃度で、軽度にドープされる。これらの領域は、最上階層２６４におけるナノワイヤトランジスタのためのチャネル、ならびにこれらのナノワイヤトランジスタのソースおよびドレインの一部を形成するだろう。

【0023】

[0026] ステップ２１０では、開裂界面（cleavage interface）２１２を定めるためにイオン注入が行われる。界面２１２は、領域２０４および２０８を備える能動領域内にある。いくつかの実施形態では、イオンは水素イオンでありうる。

【0024】

[0027] ステップ２１４では、ウエハ２０２が裏返され、ウエハ２１６に酸化接合される。この酸化接合することは、例えば、４００度以下の温度のような、比較的低い温度で行われる。例示を容易にするために、ステップ２１４は、実際には、ウエハ２１６に接合されたウエハ２０２を示していないが、接合手順では、ウエハ２０２における酸化物層２０８は、ウエハ２１６における酸化物層２１８に接合される。ウエハ２１６は、最終的な３Ｄ集積回路の基板として機能し、したがって、基板２１６と呼ばれるだろう。

【0025】

[0028] ウエハ２１６において形成されるものは、ｐＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）およびｎＭＯＳＦＥＴデバイスを備えるＣＭＯＳ能動層であり、メタル層およびビアが、これらＣＭＯＳデバイスのソース、ドレイン、およびゲートへの様々な電気的接続を行う。例えば、３つのＣＭＯＳデバイスが基板２１６上に形成されて示されており、ここで、例えば、これらＣＭＯＳデバイスのうちの１つ２２１は、ソースおよびドレイン領域２２０および２２２、チャネル２２４、ゲート２２８、ならびにゲート２２８とチャネル２２４との間に配設された絶縁体２２６を備える。基板２１６上に形成されるＣＭＯＳ集積回路の他の特徴は、例えばメタル層２３０のような１つまたはメタル層、および、例えばビア２３２のような、デバイス端子を１つまたはメタル層に接続するビアである。基板２１６上のＣＭＯＳ能動層は、最終的な３Ｄ集積回路における最下階層２３３である。

【0026】

[0029] ステップ２３４に至ったとき、接合されたウエハは、このウエハが開裂界面２１２で分離されうるように、例えば３００度以下の比較的低い温度に加熱される。開裂界面２１２よりも上のウエハ２０２の一部が除去されると、ウエハ２０２上に形成された領域２０４および２０６を備える能動層の薄膜（例えば、前に参照された「一部」）は、この時点で、基板２１６上の酸化物２０８に接合されたままとなる。

【0027】

[0030] 図２Ｂのステップ２３６において、酸化物分離トレンチ（oxide isolation trench）が、最上階層能動層において形成される。例えば、４つの酸化物分離トレンチ２３８、２４０、２４２、および２４４が、ステップ２３６に例示される。結果として、熱開裂の後も基板２１６上に残っているＰ型領域２０６の一部は、ｐ型領域２４６およびｐ型領域２４８へと分離されており、残りのｎ型領域２０４の一部は、ｎ型領域２０５へと分離されている。

【0028】

[0031] 元々ウエハ２０２上に形成され、かつ、酸化物層２０８に接合された活性領域の一部は極めて薄いため、これは実質的に透明であり、したがって、ステップ２３６で例示された酸化物トレンチを形成するために使用される様々なマスク、および、最上階層の製造における残りのステップで形成された特徴を位置合わせするときに光学的位置合わせを使用するのに実用的である。

【0029】

[0032] ＣＭＰ（化学的機械研磨）平坦化の後、ステップ２５２において、ゲート絶縁体および電極堆積が行われ、ゲート画定（gate definition）およびスペーサ形成が続く。エピタキシャル成長中にその場（in-situ）でドープすることは、４５０度以下の温度で、選択的なソースおよびドレイン形成のために行われる。例えば、ステップ２５２において、ソースおよびドレイン領域１２４および１２６、ゲート１０４、およびゲート絶縁体１０６を有するｐチャネル電界ピンチナノワイヤトランジスタ１１０が示される。

【0030】

[0033] ステップ２５２は、例えば、階層間ビア２５４のような階層間ビアを形成すること、例えば、ビア２５６のような、ナノワイヤトランジスタのソース、ドレイン、およびゲートへのビアを形成すること、および、例えば、メタル層２５８および２６０といったインターコネクトを形成するための１つまたは複数のメタル層といった、３Ｄ集積化を完了するために様々な製造段階を含む。メタル層およびナノワイヤトランジスタを保護する酸化物層２６２もまた形成される。酸化物層２６２はまた、追加の最上階層層のための付着面として機能し、ここでは、上述されたステップが繰り返される。

【0031】

[0034] いくつかの実施形態について、最後的な集積回路において最上階層の一部となるウエハ２０２における能動層がドープされていないか、または様々なアンドープ領域（undoped regions）を備えるステップ２００が修正される。これは、図１に関連して説明されたナノワイヤトランジスタ１１４および１１６のような、反転モードで動作するナノワイヤトランジスタに導く。

【0032】

[0035] 図３は、上述されたプロセスフローを概説する。マスクされたｎ型およびｐ型イオン注入が、最上階層における能動層の一部としてｎ型またはｐ型領域を形成するために、第１のウエハに対して行われる（３０２）。ｎ型およびｐ型領域は軽度にドープされており、ナノワイヤトランジスタのためのソース、ドレイン、チャネルを形成するために使用されるだろう。いくつかの実施形態では、ステップ３０２が行われないためにドーピングが存在しないか、または、いくつかの実施形態では、いくつかの領域はドープされておらず、他の領域は軽度にドープされる。

【0033】

[0036] 絶縁体または酸化物層が活性領域の上に形成され（３０４）、熱活性化およびアニール（３０６）が、イオン注入による結晶損傷を修復するために高い温度で行われる。水素イオン注入が、開裂界面を定めるために行われ（３０８）、第１のウエハは、低い温度で第２のウエハに酸化接合される。

【0034】

[0037] 前述されたように、第２のウエハは、すでに集積ＣＭＯＳ回路をその上に形成しており、ここでは、ＣＭＯＳ能動層が、３Ｄ集積回路の最下階層２３３となるであろう。第２のウエハは、３Ｄ集積回路のための基板として機能する。開裂界面は、最上階層におけるナノワイヤトランジスタのソース、ドレイン、およびチャネルを形成することとなる、以前に形成されたｎ型およびｐ型領域の一部を備える薄い能動層を最下階層２３３上に残して、第１のウエハ材料の大半が第２のウエハから除去されうるように熱活性化される（３１２）。

【0035】

[0038] 最上階層ナノワイヤトランジスタのためのゲート絶縁体および電極が製造される（３１４）。エピタキシャル成長中に低い温度でその場（in-situ）でドープすること（３１６）は、最上階層ナノワイヤトランジスタのためのソースおよびドレインを形成するために使用される。最上階層におけるコンタクト、階層内ビア、階層間ビア、および様々なメタル層が完成され、それらは、酸化物層によって保護される（３１８）。

【0036】

[0039] 図４は、実施形態が応用されうるワイヤレス通信システムを例示する。図４は、基地局４０４Ａ，４０４Ｂ、および４０４Ｃを備えるワイヤレス通信ネットワーク４０２を例示する。図４は、いわゆるスマートフォン、タブレット、またはセルラ電話ネットワークに適した何らかの他の種類の通信デバイスのようなモバイルセルラ通信デバイスでありうる４０６とラベル付された通信デバイスを示す。通信デバイス４０６は、モバイルである必要はない。図４の特定の例では、通信デバイス４０６は、基地局４０４Ｃに関連付けられたセル内に位置する。矢印４０８および４１０はそれぞれ、通信デバイス４０６が基地局４０４Ｃと通信するアップリンクチャネルおよびダウンリンクチャネルを図示する。

【0037】

[0040] 実施形態は、例えば、通信デバイス４０６に、または基地局４０４Ｃに、あるいはその両方に関連付けられたデータ処理システムで使用されうる。図４は、本明細書で説明された実施形態が採用されうる多くの中の１つにすぎない応用例を例示する。

【0038】

[0041] 説明された実施形態にしたがって作られた構造は、（１）ＴＳＶ（シリコン貫通ビア）エリアペナルティおよびインターコネクト信号遅延の増加なしに３次元回路にトランジスタを詰め込みおよび接続すること、（２）トランジスタ階層ごとの平均的な金メタルインターコネクト層を減らし、それによって、総合的なインターコネクトＲＣ遅延を減らすこと（これは、従来のＴＳＶ方法では達成することが困難である）、（３）ウエハ（ダイ）接合位置合わせによる問題を緩和し、それによって、様々な階層（半導体層）を通して極めて正確かつ高い密度のビア接続を可能にすること、（４）数千の、さらには数万のビアを利用する多くのコア分散メモリアーキクチャを可能にすること（これは、従来のＴＳＶワイドＩ／Ｏアプローチでは容易に達成されることができない）、（５）各層に高性能基本デバイスを有する３次元ＩＣおよびアーキテクチャ、ならびに（６）メタル層使用量を削減し、欠陥密度を下げ、生産性を増やし、検査コストを減らすことでトランジスタ集積化コストを低減させること、を提供することが期待される。

【0039】

[0042] 最下階層層がＣＭＯＳデバイスを備える実施形態が説明されている。しかしながら、実施形態は、ＣＭＯＳデバイスの最下階層の上に形成された、ナノワイヤトランジスタの最上階層に限られるわけではない。最下階層は、例えば、バイポーラデバイスのような、他のタイプのトランジスタを備えうる。さらに、いくつかの実施形態について、デバイスの最下階層である必要はなく、むしろ、ナノワイヤトランジスタは、基板に酸化接合され得、ここでは、接合のために使用される酸化物は絶縁体として機能する。

【0040】

[0043] 当業者は、情報および信号が様々な異なる技術および技法のいずれかを使用して表されうることを認識するだろう。例えば、上記説明の全体にわたって参照されうるデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場または磁性粒子、光場または光粒子、あるいはこれらの任意の組み合わせによって表されうる。

【0041】

[0044] さらに、当業者は、本明細書に開示された実施形態に関連して説明された様々な実例となる論理ブロック、モジュール、回路、およびアルゴリズムステップが、電子ハードウェア、コンピュータソフトウェア、または両者の組み合わせとして実現されうることを認識するだろう。このハードウェアおよびソフトウェアの互換性を明確に例示するために、様々な実例となる構成要素、ブロック、モジュール、回路、およびステップが、概ねそれらの機能性の観点から上で説明されている。このような機能性がハードウェアとして実現されるかソフトウェアとして実現されるかは、特定の用途およびシステム全体に課せられる設計制約に依存する。当業者は、特定の用途ごとに様々な方法で、上で説明された機能性を実現しうるが、このような実現の決定は本発明の適用範囲からの逸脱の原因になるとして解釈されるべきではない。

【0042】

[0045] 本明細書に開示された実施形態に関連して説明された方法、シーケンス、および／またはアルゴリズムは、直接ハードウェアにおいて、プロセッサによって実行されるソフトウェアモジュールにおいて、またはこれら２つの組み合わせにおいて具現化されうる。ソフトウェアモジュールは、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭ（登録商標）メモリ、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭ、または当技術分野で知られているその他の形式の記憶媒体に存在しうる。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み出し、記憶媒体に情報を書き込むことができるようにプロセッサに結合される。代替的に、記憶媒体はプロセッサに一体化されうる。

【0043】

[0046] したがって、本発明の実施形態は、最新鋭のマイクロ加工環境内での単一の基板の上で層ごとにトランジスタおよびＩＣ構成要素の連続的な集積化のための方法を具現化するコンピュータ可読媒体を含むことができる。したがって、本発明は、例示された例に限られるわけではなく、本明細書で説明された機能性を行うためのあらゆる手段が本発明の実施形態に含まれる。

【0044】

[0047] 上の開示は、本発明の実例となる実施形態を示しているが、本発明の特許請求の範囲によって規定されるような発明の適用範囲から逸脱することなく、様々な変更および修正が本明細書で行われうることに留意されたい。本明細書で説明された発明の実施形態にしたがった方法請求項の機能、ステップ、および／または動作は、任意の特定の順序で行われる必要はない。さらに、本発明の要素は、単数形で説明または請求されうるが、単数形に限定することが明記されていない限り、複数形が予想される。
以下に本願発明の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
方法であって、
熱開裂を容易にするためにイオンを第１の半導体ウエハに注入することと、
前記第１の半導体ウエハを第２の半導体ウエハに酸化接合することと、
前記第１の半導体ウエハの一部が前記第２の半導体ウエハに酸化接合されたままとなるように熱開裂させるために前記第１の半導体ウエハを４５０度以下の温度に加熱することと、
前記第２の半導体ウエハに酸化接合された前記第１の半導体ウエハの前記一部において複数のナノワイヤトランジスタのためのソースおよびドレインを形成するために、４５０度以下の温度で、エピタキシャル成長中にその場でドープすることと、
を備える方法。
［Ｃ２］
前記第２の半導体ウエハは最下階層を備え、前記最下階層は複数のトランジスタを備え、熱開裂させるために前記第１の半導体ウエハを４５０度以下の温度に加熱することは、前記第１の半導体ウエハの前記一部を、前記最下階層に酸化接合させたままにする、Ｃ１に記載の方法。
［Ｃ３］
前記複数のトランジスタは、ｐＭＯＳＦＥＴ（ｐ型金属酸化膜半導体電界効果トランジスタ）およびｎＭＯＳＦＥＴを備える、Ｃ２に記載の方法。
［Ｃ４］
前記複数のナノワイヤトランジスタにおける各ナノワイヤトランジスタは、ドープされていないチャネルを有し、反転モードで動作する、Ｃ３に記載の方法。
［Ｃ５］
前記複数のナノワイヤトランジスタにおける各ナノワイヤトランジスタは、ドープされていないチャネルを有し、反転モードで動作する、Ｃ１に記載の方法。
［Ｃ６］
その場で前記ドープすることは、１０^２０Ｃｍ^−３以上のドーピング濃度に前記ソースおよびドレインをドープすることをさらに備える、Ｃ５に記載の方法。
［Ｃ７］
その場で前記ドープすることは、１０^２０Ｃｍ^−３以上のドーピング濃度に前記ソースおよびドレインをドープすることをさらに備える、Ｃ１に記載の方法。
［Ｃ８］
ドープ領域を形成するためにイオンを前記第１の半導体ウエハに注入することをさらに備え、前記ドープ領域は、前記第２の半導体ウエハに酸化接合された前記第１の半導体ウエハの前記一部を含む、Ｃ１に記載の方法。
［Ｃ９］
前記第２の半導体ウエハは最下階層を備え、前記最下階層は複数のトランジスタを備え、熱開裂を引き起こすために前記第１の半導体ウエハを４５０度以下の温度に加熱することは、前記第１の半導体ウエハの前記一部を、前記最下階層に酸化接合されたままにする、Ｃ８に記載の方法。
［Ｃ１０］
前記複数のトランジスタは、ｐＭＯＳＦＥＴ（ｐ型金属酸化膜半導体電界効果トランジスタ）およびｎＭＯＳＦＥＴを備える、Ｃ９に記載の方法。
［Ｃ１１］
前記ドープ領域は、ｐ型領域およびｎ型領域を含む、Ｃ１０に記載の方法。
［Ｃ１２］
前記ドープ領域は、１０^１８Ｃｍ^−３以下の濃度にドープされる、Ｃ１０に記載の方法。
［Ｃ１３］
その場で前記ドープすることは、１０^２０Ｃｍ^−３以上のドーピング濃度に前記ソースおよびドレインをドープすることをさらに備える、Ｃ１２に記載の方法。
［Ｃ１４］
前記ドープ領域は、前記ソースおよびドレインのものよりも低い濃度にドープされる、Ｃ１０に記載の方法。
［Ｃ１５］
前記ドープ領域は、ｐ型領域およびｎ型領域を含む、Ｃ８に記載の方法。
［Ｃ１６］
前記ドープ領域は、前記複数のナノワイヤトランジスタのためのチャネルを備える、Ｃ８に記載の方法。
［Ｃ１７］
前記ドープ領域は、１０^１８Ｃｍ^−３以下の濃度にドープされる、Ｃ８に記載の方法。
［Ｃ１８］
その場で前記ドープすることは、１０^２０Ｃｍ^−３以上のドーピング濃度に前記ソースおよびドレインをドープすることをさらに備える、Ｃ１７に記載の方法。
［Ｃ１９］
前記ドープ領域は、前記ソースおよびドレインのものよりも低い濃度にドープされる、Ｃ８に記載の方法。
［Ｃ２０］
前記複数のナノワイヤトランジスタは蓄積モードで動作する、Ｃ１９に記載の方法。
［Ｃ２１］
装置であって、
シリコン基板と、
前記シリコン基板に酸化接合された最上階層と
を含み、前記最上階層は、複数のナノワイヤトランジスタを備え、前記複数のナノワイヤトランジスタの各ナノワイヤトランジスタは、ソースと、ドレインと、前記ソースおよび前記ドレインのものよりも低いドーピング濃度を有するチャネルとを備える、装置。
［Ｃ２２］
前記複数のナノワイヤトランジスタの各ナノワイヤトランジスタのための前記ソースおよびドレインは、４５０度以下の温度で、その場のエピタキシャル成長によって形成される、Ｃ２１に記載の装置。
［Ｃ２３］
前記複数のナノワイヤトランジスタの各ナノワイヤトランジスタのための前記ソースおよびドレインは、１０^２０Ｃｍ^−３以上のドーピング濃度を有する、Ｃ２２に記載の装置。
［Ｃ２４］
前記複数のナノワイヤトランジスタの各ナノワイヤトランジスタのための前記チャネルは、ゼロのドーピング濃度を有する、Ｃ２１に記載の装置。
［Ｃ２５］
前記複数のナノワイヤトランジスタの各ナノワイヤトランジスタのための前記ソースおよびドレインは、１０^２０Ｃｍ^−３以上のドーピング濃度を有する、Ｃ２１に記載の装置。
［Ｃ２６］
前記複数のナノワイヤトランジスタの各ナノワイヤトランジスタの前記チャネルは、１０^１８Ｃｍ^−３以下のドーピング濃度を有する、Ｃ２５に記載の装置。
［Ｃ２７］
前記複数のナノワイヤトランジスタの各チャネルは、ゼロのドーピング濃度を有する、Ｃ２６に記載の装置。
［Ｃ２８］
前記シリコン基板上に形成された最下階層、ここで、前記最上階層は前記最下階層に酸化接合されており、前記最下階層は、複数のトランジスタを備える、と、
前記最下階層における前記複数のトランジスタのうちの少なくとも１つのトランジスタを、前記最上階層における前記複数のナノワイヤトランジスタの少なくとも１つのナノワイヤトランジスタに接続する複数のインターコネクトと、
をさらに備える、Ｃ２１に記載の装置。
［Ｃ２９］
前記複数のナノワイヤトランジスタの各ナノワイヤトランジスタのための前記ソースおよびドレインは、４５０度以下の温度で、その場のエピタキシャル成長によって形成される、Ｃ２８に記載の装置。
［Ｃ３０］
前記複数のナノワイヤトランジスタの各ナノワイヤトランジスタのための前記ソースおよびドレインは、１０^２０Ｃｍ^−３以上のドーピング濃度を有する、Ｃ２９に記載の装置。
［Ｃ３１］
前記複数のナノワイヤトランジスタの各ナノワイヤトランジスタのための前記チャネルは、ゼロのドーピング濃度を有する、Ｃ３０に記載の装置。
［Ｃ３２］
前記複数のナノワイヤトランジスタの各ナノワイヤトランジスタのための前記チャネルは、１０^１８Ｃｍ^−３以下のドーピング濃度を有する、Ｃ３０に記載の装置。
［Ｃ３３］
前記複数のトランジスタは、ｐＭＯＳＦＥＴ（ｐ型金属酸化膜半導体電界効果トランジスタ）およびｎＭＯＳＦＥＴを備える、Ｃ２８に記載の装置。
［Ｃ３４］
前記シリコン基板と前記最上階層とを備える集積回路と、
前記集積回路を備えるセルラ電話と、
をさらに備える、Ｃ２１に記載の装置。
［Ｃ３５］
前記シリコン基板と前記最上階層とを備える集積回路と、
前記集積回路を備える基地局と、
をさらに備える、Ｃ２１に記載の装置。
［Ｃ３６］
装置であって、
シリコン基板と、
前記シリコン基板上に形成された最下階層、ここで、前記最下階層は複数のトランジスタを備える、と、
前記最下階層に酸化接合された最上階層、ここで、前記最上階層は複数のナノワイヤトランジスタを備え、前記複数のナノワイヤトランジスタの各ナノワイヤトランジスタは、ソースと、ドレインと、前記ソースおよび前記ドレインのものよりも低いドーピング濃度を有するチャネルとを備える、と、
接続するための手段、ここで、前記接続するための手段は、前記最下階層における前記複数のトランジスタの少なくとも１つのトランジスタを、前記最上階層における前記複数のナノワイヤトランジスタの少なくとも１つのナノワイヤトランジスタに接続するためのものである、と、
を備える装置。
［Ｃ３７］
方法であって、
イオンを注入するための手段、前記イオンを注入するための手段は、第１の半導体ウエハにおける熱開裂を容易にするためのものである、と、
結合するための手段、ここで、前記結合するための手段は、前記第１の半導体ウエハを第２の半導体ウエハに酸化接合するためのものであり、前記第２の半導体ウエハは、トランジスタの最下階層を備える、と、
加熱するための手段、ここで、前記加熱するための手段は、前記第１の半導体ウエハの一部が前記最下階層に酸化接合されたままとなるように熱開裂を引き起こすために前記第１の半導体ウエハを４５０度以下の温度に加熱するためのものである、と、
ドープするための手段、ここで、前記ドープするための手段は、前記最下階層に酸化接合された前記第１の半導体ウエハの前記一部における複数のナノワイヤトランジスタのためのソースおよびドレインを形成するために、４５０度以下の温度で、エピタキシャル成長中にその場でドープするためのものである、と、
を備える方法。

【図1】

【図2A】

【図2B】

【図3】

【図4】