特許 6308049 半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6308049

(24)【登録日】2018年3月23日

(45)【発行日】2018年4月11日

(54)【発明の名称】半導体装置の製造方法

(51)【国際特許分類】

   H01L 21/338 20060101AFI20180402BHJP

   H01L 29/778 20060101ALI20180402BHJP

   H01L 29/812 20060101ALI20180402BHJP

   H01L 29/786 20060101ALI20180402BHJP

   H01L 21/336 20060101ALI20180402BHJP

   H01L 29/78 20060101ALI20180402BHJP

   H01L 21/20 20060101ALI20180402BHJP

【ＦＩ】

   H01L29/80 H

   H01L29/78 618B

   H01L29/78 618F

   H01L29/78 627B

   H01L29/78 627F

   H01L29/78 301B

   H01L21/20

【請求項の数】6

【全頁数】11

(21)【出願番号】特願2014-131692(P2014-131692)

(22)【出願日】2014年6月26日

(65)【公開番号】特開2016-9843(P2016-9843A)

(43)【公開日】2016年1月18日

【審査請求日】2017年3月13日

(73)【特許権者】

【識別番号】000004260

【氏名又は名称】株式会社デンソー

(73)【特許権者】

【識別番号】000003609

【氏名又は名称】株式会社豊田中央研究所

(74)【代理人】

【識別番号】110001128

【氏名又は名称】特許業務法人ゆうあい特許事務所

(72)【発明者】

【氏名】土屋 義規

(72)【発明者】

【氏名】樽見 浩幸

(72)【発明者】

【氏名】星 真一

(72)【発明者】

【氏名】松井 正樹

(72)【発明者】

【氏名】伊藤 健治

(72)【発明者】

【氏名】成田 哲生

(72)【発明者】

【氏名】加地 徹

【審査官】 恩田 和彦

(56)【参考文献】

【文献】 国際公開第２００９／１１３６１２（ＷＯ，Ａ１）

【文献】 特開２０１２−２３１００３（ＪＰ，Ａ）

【文献】 特開２０１０−０１０５８４（ＪＰ，Ａ）

【文献】 特開２０１４−０７８５６８（ＪＰ，Ａ）

【文献】 国際公開第２０１０／０１６２１３（ＷＯ，Ａ１）

【文献】 特開２００２−１１０９６２（ＪＰ，Ａ）

【文献】 特開平１１−１２１７３７（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／３３８

Ｈ０１Ｌ ２１／２０

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／７７８

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２９／７８６

Ｈ０１Ｌ ２９／８１２

(57)【特許請求の範囲】

【請求項1】

半絶縁性もしくは半導体にて構成される基板（１）と、
前記基板上に形成されたＧａＮ層（２）を含むチャネル形成層（２、３）と、
前記チャネル形成層上に、前記ＧａＮ層に接するゲート絶縁膜（４）が形成されていると共に、該ゲート絶縁膜を介して形成されたゲート電極（５）とを有するゲート構造と、
前記チャネル形成層上において、前記ゲート構造を挟んだ両側に配置されたソース電極（６）およびドレイン電極（７）と、を備えたＧａＮデバイスを有する半導体装置の製造方法であって、
前記基板上に前記ＧａＮ層を含むチャネル形成層を形成する工程と、
前記チャネル形成層上に、前記ＧａＮ層に接するゲート絶縁膜を形成する工程とを含み、
前記チャネル形成層を形成する工程の後、前記ゲート絶縁膜を形成する工程の前に、前記ＧａＮ層のうち前記ゲート絶縁膜と接する部分に存在するドナー元素を除去する工程を行い、
前記ドナー元素を除去する工程の後、前記ドナー元素を含む雰囲気に暴露することなく前記ゲート絶縁膜を形成する工程を行うことを特徴とする半導体装置の製造方法。

【請求項2】

前記チャネル形成層の上に前記ゲート構造の形成予定位置が開口するマスク（１０、１１）を形成したのち、該マスクを用いたエッチングにより前記ＧａＮ層を露出させるリセス形状部（３ａ）を形成する工程を含み、
前記リセス形状部を形成する工程の後に、前記ドナー元素を除去する工程を行うことを特徴とする請求項１に記載の半導体装置の製造方法。

【請求項3】

前記ドナー元素を除去する工程は、Ｆ系ガス、Ｃｌ₂系ガス、Ｈ₂ガス、ＨＣｌガスのいずれかを用いてアニール処理を行う工程であることを特徴とする請求項１または２に記載の半導体装置の製造方法。

【請求項4】

半絶縁性もしくは半導体にて構成される基板（１）と、
前記基板上に形成されたＧａＮ層（２）を含むチャネル形成層（２、３）と、
前記チャネル形成層上に、前記ＧａＮ層に接するゲート絶縁膜（４）が形成されていると共に、該ゲート絶縁膜を介して形成されたゲート電極（５）とを有するゲート構造と、
前記チャネル形成層上において、前記ゲート構造を挟んだ両側に配置されたソース電極（６）およびドレイン電極（７）と、を備えたＧａＮデバイスを有する半導体装置の製造方法であって、
前記基板上に前記ＧａＮ層を含むチャネル形成層を形成する工程と、
前記チャネル形成層上に、前記ＧａＮ層に接するゲート絶縁膜を形成する工程とを含み、
前記チャネル形成層を形成する工程の後、前記ゲート絶縁膜を形成する工程の前もしくは後に、前記ＧａＮ層のうち前記ゲート絶縁膜と接する部分に存在するドナー元素を不活性化する工程を行うことを特徴とする半導体装置の製造方法。

【請求項5】

前記ドナー元素を不活性化する工程は、酸化雰囲気中でのアニール処理を行う工程であることを特徴とする請求項４に記載の半導体装置の製造方法。

【請求項6】

半絶縁性もしくは半導体にて構成される基板（１）と、
前記基板上に形成されたＧａＮ層（２）を含むチャネル形成層（２、３）と、
前記チャネル形成層上に、前記ＧａＮ層に接するゲート絶縁膜（４）が形成されていると共に、該ゲート絶縁膜を介して形成されたゲート電極（５）とを有するゲート構造と、
前記チャネル形成層上において、前記ゲート構造を挟んだ両側に配置されたソース電極（６）およびドレイン電極（７）と、を備えたＧａＮデバイスを有する半導体装置の製造方法であって、
前記基板上に前記ＧａＮ層を含むチャネル形成層を形成する工程と、
前記チャネル形成層上に、前記ＧａＮ層に接するゲート絶縁膜を形成する工程とを含み、
前記チャネル形成層において前記ＧａＮ層を形成したのち、前記ＧａＮ層のうち前記ゲート絶縁膜と接する部分に存在するドナー元素が活性化する温度以下にサーマルバジェットを制限して前記ＧａＮデバイスを形成することを特徴とする半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、窒化ガリウム（以下、ＧａＮという）を主成分とする化合物半導体を用いたＧａＮデバイスを有する半導体装置の製造方法に関するものである。

【背景技術】

【0002】

従来より、ＧａＮを主成分とする化合物半導体を用いたＧａＮデバイスを有する半導体装置が知られている。ＧａＮデバイスを形成する場合、ＧａＮ層の表面に大気暴露によって自然酸化膜が形成されることから、ゲート絶縁膜を形成する前に自然酸化膜を除去する必要がある。しかしながら、自然酸化膜をフッ酸によって除去した場合、ＧａＮ層にダメージが残る。

【0003】

このため、特許文献１において、このダメージ層を低減できるＧａＮデバイスの形成方法が開示されている。具体的には、ＧａＮ層にて構成される第１の半導体層の上に、第１の半導体層よりも不純物の固溶度が高い第１の犠牲層を形成する工程と、第１の犠牲層および第１の半導体層をアニールする工程とを行う。続いて、第１の犠牲層をウェットエッチングによって除去する工程を行ったのち、第１の半導体層の少なくとも一部を絶縁層で覆う工程と第１の半導体層の一部をエッチングする工程の少なくとも一方の工程を行うことで、第１の半導体層の表面のダメージを除去する。その後、第１の半導体層に電気的に接続される電極層を形成する。このようにして、ＧａＮ層の表面に形成されるダメージを除去している。

【0004】

また、ＧａＮ層の表面に上部層が積層されている構造体を製造するときに、ＧａＮ層の表面が損傷しないように、その表面に形成されている自然酸化膜を除去する方法もある。具体的には、ＧａＮ層の表面を非プラズマ状態のアンモニアを含むガスに曝す工程を行い、その後、アンモニアを含むガスに暴露されたＧａＮ層の表面を大気暴露せずにシリコン酸化（ＳｉＯ₂）層を積層する工程を行う。このようにして、アンモニアを含むガスを用いて自然酸化膜を除去した後、自然酸化膜が形成される前にＧａＮ層の表面にシリコン酸化膜を除去することで、ＧａＮ層へのダメージを低減している。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２０１２−１５６２６９号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

しかしながら、上記したいずれの場合であっても、ＧａＮ層の表層部におけるドナー元素濃度（Ｓｉ濃度もしくはＯ濃度）を低減することはできない。このため、ＧａＮ層の表層部に存在するＳｉもしくはＯがドナー元素として働いてＧａＮデバイスの閾値電圧にバラツキが生じる。

【0007】

本発明は上記点に鑑みて、閾値電圧を適正値に制御でき、バラツキの少ないＧａＮデバイスを実現することができる構造の半導体装置の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0008】

上記目的を達成するため、半絶縁性もしくは半導体にて構成される基板（１）と、基板上に形成されたＧａＮ層（２）を含むチャネル形成層（２、３）と、チャネル形成層上に、ＧａＮ層に接するゲート絶縁膜（４）が形成されていると共に、該ゲート絶縁膜を介して形成されたゲート電極（５）とを有するゲート構造と、チャネル形成層上において、ゲート構造を挟んだ両側に配置されたソース電極（６）およびドレイン電極（７）と、を備えたＧａＮデバイスを含み、ゲート絶縁膜とＧａＮ層との界面および該界面よりＧａＮ層側における格子位置でのドナー元素濃度が５．０×１０^１７ｃｍ^−３以下に設定されていることを第１の特徴としている。

【0009】

このように、ゲート絶縁膜とＧａＮ層との界面およびＧａＮ層側の格子位置にあるドナー元素濃度が低い濃度に設定されているため、チャネル部のドナーに起因する閾値電圧の変動を抑制できる。したがって、閾値電圧を適正値に制御することが可能となって、バラツキの少ないＧａＮデバイスを実現することができる構造の半導体装置とすることが可能となる。

【0010】

また、ゲート絶縁膜とＧａＮ層との界面でのドナー元素濃度が５．０×１０^１７ｃｍ^−３を超えており、ゲート絶縁膜とＧａＮ層との界面よりＧａＮ層側における格子位置でのドナー元素濃度が５．０×１０^１７ｃｍ^−３以下に設定されていることを第２の特徴としている。

【0011】

このように、ゲート絶縁膜とＧａＮ層との界面でのドナー元素濃度が５．０×１０^１７ｃｍ^−３を超えていても、ゲート絶縁膜とＧａＮ層との界面よりＧａＮ層側における格子位置でのドナー元素濃度が５．０×１０^１７ｃｍ^−３以下に設定されていれば、第１の特徴と同様の効果を得ることができる。

【0012】

請求項１に記載の発明では、基板上にＧａＮ層を含むチャネル形成層を形成する工程と、チャネル形成層上に、ＧａＮ層に接するゲート絶縁膜を形成する工程とを含み、チャネル形成層を形成する工程の後、ゲート絶縁膜を形成する工程の前に、ＧａＮ層のうちゲート絶縁膜と接する部分に存在するドナー元素を除去する工程を行い、ドナー元素を除去する工程の後、ドナー元素を含む雰囲気に暴露することなくゲート絶縁膜を形成する工程を行うことを特徴としている。

【0013】

このように、ＧａＮ層のうちゲート絶縁膜と接する部分に存在するドナー元素を除去する工程を行い、ドナー元素を除去する工程の後、ドナー元素を含む雰囲気に暴露することなくゲート絶縁膜を形成する工程を行う。これにより、第１の特徴に記載の構造を有する半導体装置を製造できる。

【0014】

請求項４に記載の発明では、基板上にＧａＮ層を含むチャネル形成層を形成する工程と、チャネル形成層上に、ＧａＮ層に接するゲート絶縁膜を形成する工程とを含み、チャネル形成層を形成する工程の後、ゲート絶縁膜を形成する工程の前もしくは後に、ＧａＮ層のうちゲート絶縁膜と接する部分に存在するドナー元素を不活性化する工程を行うことを特徴としている。

【0015】

このように、チャネル形成層を形成する工程の後、ゲート絶縁膜を形成する工程の前もしくは後に、ＧａＮ層のうちゲート絶縁膜と接する部分に存在するドナー元素を不活性化する工程を行う。これにより、第２の特徴に記載の構造を有する半導体装置を製造できる。

【0016】

請求項６に記載の発明では、基板上にＧａＮ層を含むチャネル形成層を形成する工程と、チャネル形成層上に、ＧａＮ層に接するゲート絶縁膜を形成する工程とを含み、チャネル形成層においてＧａＮ層を形成したのち、ＧａＮ層のうちゲート絶縁膜と接する部分に存在するドナー元素が活性化する温度以下にサーマルバジェットを制限してＧａＮデバイスを形成することを特徴としている。

【0017】

このように、ＧａＮ層のうちゲート絶縁膜と接する部分に存在するドナー元素が活性化する温度以下にサーマルバジェットを制限してＧａＮデバイスを形成するようにしても、第２の特徴に記載の構造の半導体装置を製造することができる。

【0018】

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。

【図面の簡単な説明】

【0019】

【図1】本発明の第１実施形態にかかる半導体装置の断面図である。

【図2】図１に示す半導体装置の製造工程を示した断面図である。

【図3】ゲート絶縁膜４とＧａＮ層２の界面近傍での基板深さ方向に対するＳｉ濃度を調べた結果を示した図である。

【図4】ドナー元素の除去工程を行うことでＧａＮ層２の表面洗浄を行ってから、大気へ暴露したときの経過時間とＳｉ濃度の変化を調べた結果を示す図である。

【発明を実施するための形態】

【0020】

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

【0021】

（第１実施形態）
本発明の第１実施形態について説明する。本実施形態では、ＧａＮを主成分とする化合物半導体を用いたＧａＮデバイスを有する半導体装置として、ＧａＮ−ＨＥＭＴ（High electron mobility transistor：高電子移動度トランジスタ）デバイスの一つである横型のＨＥＭＴを備える半導体装置について説明する。

【0022】

図１に示すように、本実施形態にかかる半導体装置は、横型のＨＥＭＴを備えている。このＨＥＭＴは、以下のように構成されている。

【0023】

横型のＨＥＭＴは、基板１の表面に、ＧａＮ層２およびｎ型のＡｌＧａＮ層３が積層された構造を化合物半導体基板として用いて形成されている。これらＧａＮ層２およびＡｌＧａＮ層３によるＡｌＧａＮ／ＧａＮ界面のＧａＮ層２側に、ピエゾ効果および分極効果により２次元電子ガス（以下、２ＤＥＧ）キャリアが誘起される。

【0024】

基板１は、図１中ではＳｉ（１１１）を例として挙げているが、例えばＳｉ（１１１）、ＳｉＣ、およびサファイヤなどの半絶縁性材料や半導体材料によって構成されている。この基板１の上にＧａＮ層２とＡｌＧａＮ層３が例えばヘテロエピタキシャル成長によって形成されている。化合物半導体基板の比抵抗値については、目的とするデバイスの特性に応じて、化合物半導体基板を構成する各層の不純物濃度により任意に調整すれば良い。ＧａＮ層２と基板１との間にＡｌＧａＮ−ＧａＮ超格子層などを介在させ、ＧａＮ層２の結晶性を良好なものにすることもできる。なお、ここでの結晶性とは、ＧａＮ層２中の欠陥や転位などであり、電気的および光学的な特性に対して影響を及ぼすものである。

【0025】

この化合物半導体基板におけるチャネル部上において、ＡｌＧａＮ層３の表面からＧａＮ層２に達するようにリセス形状部（凹部）３ａが形成されている。また化合物半導体基板のうちリセス形状部３ａを挟んだ両側において、ＡｌＧａＮ層３の表面から所定深さの溝部３ｂ、３ｃが形成されている。

【0026】

リセス形状部３ａが形成された場所には、リセス形状部３ａ内およびリセス形状部３ａの周囲に形成されたゲート絶縁膜４およびその上に形成されたゲート電極５にて構成されるゲート構造が備えられている。ゲート絶縁膜４は、酸化アルミニウム膜（Ａｌ₂Ｏ₃）などによって構成されており、ゲート電極５は、アルミニウムまたは不純物がドープされたＰｏｌｙ−Ｓｉなどによって構成されている。そして、図示しないが、ゲート電極５の表面には、Ａｌなどで構成されるゲート配線層が形成されている。ゲート電極およびゲート絶縁膜の材料は、目的とするデバイスの閾値電圧およびゲート耐圧、長期信頼性等を鑑みて、最適な材料およびその構造を選べばよい。

【0027】

一方、ＡｌＧａＮ層３の表面のうち溝部３ｂが配置された場所には、溝部３ｂ内に入り込むようにソース電極６が形成されており、溝部３ｃが配置された場所には、溝部３ｃ内に入り込むようにドレイン電極７が形成されている。そして、ソース電極６やドレイン電極７がそれぞれ溝部３ｂ、３ｃの表面とオーミック接触させられている。このような構成により、本実施形態にかかる横型のＨＥＭＴが構成されている。このように構成される横型のＨＥＭＴの各部の寸法については任意であり、例えば、ソース−ゲート、ゲート−ドレイン間の距離は、目的とするデバイスのオン抵抗および耐圧を鑑みて決定すればよい。

【0028】

さらに、このように構成された横型のＨＥＭＴにおいて、本実施形態では、ゲート絶縁膜４とＧａＮ層２との界面およびＧａＮ層２側（ＧａＮ層２の表層部）の格子位置にあるドナー元素（ＳｉやＯ）濃度を５．０×１０¹⁷ｃｍ^-3以下に設定している。好ましくは、ドナー元素濃度を３．５×１０¹⁷ｃｍ^-3以下に設定している。このように、ゲート絶縁膜４とＧａＮ層２との界面およびＧａＮ層２側の格子位置にあるドナー元素濃度が低い濃度に設定されているため、チャネル部のドナーに起因する閾値電圧の変動を抑制できる。特に、格子位置にあるドナー元素濃度を３．５×１０¹⁷ｃｍ^-3以下に設定すると、より効果的に閾値電圧の変動を抑制できる。したがって、閾値電圧を適正値に制御することが可能となって、バラツキの少ないＧａＮデバイスを実現することができる構造の半導体装置とすることが可能となる。

【0029】

具体的には、このように構成される横型のＨＥＭＴは、ゲート電極５に対してゲート電圧を印加することでスイッチング動作を行う。すなわち、ゲート電極５に対してゲート電圧を印加することで、ゲート電極５の下方におけるＧａＮ層２とゲート絶縁膜４の界面に発生する電子層（チャネル）の密度を制御し、ソース−ドレイン間に電圧を加えることで、ソース−ドレイン間に電流を流すという動作を行う。

【0030】

このような横型のＨＥＭＴでは、ゲート構造の下部におけるドナー元素濃度に応じて電子濃度などが変化し、閾値に影響を及ぼすことから、ドナー元素濃度が低い方が好ましい。これに対して、本実施形態では、ゲート絶縁膜４とＧａＮ層２との界面およびＧａＮ層２側の格子位置にあるドナー元素濃度を上記した低い値に設定している。このため、チャネル部のドナーに起因する閾値電圧の変動を抑制でき、閾値電圧を適正値に制御することが可能となる。これにより、バラツキの少ないＧａＮデバイスを実現することができる構造の半導体装置とすることが可能となる。

【0031】

続いて、本実施形態にかかる横型のＨＥＭＴの製造方法について、図２を参照して説明する。

【0032】

〔図２（ａ）に示す工程〕
Ｓｉ（１１１）やＳｉＣおよびサファイヤなどの基板１の表面に、ＧａＮ層２およびｎ型のＡｌＧａＮ層３が積層された構造を有する化合物半導体基板を用意する。例えば、基板１の表面に、ＧａＮ層２およびＡｌＧａＮ層３をＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition：有機金属気相成長）法や超高純度、高精度にしたＭＢＥ（Molecular Beam Epitaxy：分子線エピタキシー）法などによって形成する。

【0033】

〔図２（ｂ）に示す工程〕
ＡｌＧａＮ層３の表面に、層間膜となる酸化膜１０を形成した後、酸化膜１０の表面に第２マスクとなるレジスト１１を形成する。そして、フォトリソグラフィ工程を経てレジスト１１をパターニングしたのち、このレジスト１１をマスクとして酸化膜１０をパターニングする。これにより、ＡｌＧａＮ層３の表面のうちゲート構造の形成予定位置においてレジスト１１および酸化膜１０が開口させられる。この後、レジスト１１および酸化膜１０をマスクとして用いたドライエッチング工程を行うことで、ＡｌＧａＮ層３の表面をリセス加工して、ＧａＮ層２の表面を露出させたリセス形状部３ａを形成する。また、リセス形状部３ａを形成した後、ドライエッチングのマスクとして用いたレジスト１１を除去することで、ドライエッチング工程を終了する。

【0034】

〔図２（ｃ）に示す工程〕
続いて、ゲート絶縁膜４の形成工程を行うが、上記のようにしてＧａＮ層２の表面を露出させたのち、ゲート絶縁膜４の形成工程の前に、リセス形状部３ａから露出させられたＧａＮ層２の表面に存在するドナー元素の除去工程を行う。

【0035】

例えば、ドナー元素としてＳｉを除去する場合には、ＣＦ₄などのＦ系ガス、Ｃｌ₂系ガス、Ｈ₂ガス、ＨＣｌガス中においてアニール処理を行うことにより、Ｓｉ元素が吸着され、揮発性ガスとなって離脱していく。これにより、ドナー元素となるＳｉを除去することができる。

【0036】

例えば、ＣＨＦ₃、ＳＦ₆やＣＦ₄などのＦ系ガスを用いる場合、ＣＦ₄を０．１〜１００ｓｃｃｍ程度の流量でチャンバー内に導入しつつ、チャンバー内を１〜５０Ｐａの減圧雰囲気とし、５００℃以上に加熱する。このとき、ＣＦ₄とＨ₂やＯ₂の混合ガスを用いてもよい。Ｃｌ₂系ガスを用いる場合、Ｃｌ₂を５〜１００ｓｃｃｍ程度導入しつつ、チャンバー内を０．１〜１００Ｐａの減圧雰囲気とし、５００℃以上に加熱する。また、Ｈ₂ガスやＨＣｌガスやそれらを含む混合ガスを用いてもよい。付着するＳｉは大気中の酸素と結合し、部分的にＳｉＯｘの状態になっており、用いるガス種は、ＳｉやＳｉ酸化物をエッチングする性質のガス及び条件を用いればよい。また、加熱だけではＳｉ、ＳｉＯｘの除去が困難な場合には、プラズマ源を用いて活性なラジカルガスを用いても良い。

【0037】

また、ドナー元素としてＯを除去する場合には、Ａｌによる酸素捕捉効果を用いてＯ元素を還元しするも有効である。例えば、５ｎｍ以下の薄膜のＡｌ若しくはＡｌＯｘ（ｘ＜１．５）をＧａＮ表面に成膜し、４００℃以上に加熱することでＧａＮ表面のＯをＡｌもしくはＡｌＯｘと反応させる。その後にＯ₂雰囲気でアニールすることでＡｌ₂Ｏ₃に変質させる。こうすることで表面のＯをすべてＡｌ₂Ｏ₃に吸着できる。Ａｌ−Ｏの結合エネルギーはがーＯよりも安定であり一度Ａｌ₂Ｏ₃に取り込まれたＯがＧａＮ中に拡散することはない。

【0038】

また、表面のＳｉやＯがＳｉＯｘやＧａＯｘの状態である場合には、Ｈ₂、ＮＦ₃（もしくはＨＦ）およびＮＨ₃のプラズマによるラジカルガスに晒すことでＧａＮ基板表面へのダメージなくエッチング除去することができる。この際に反応促進のために基板を加熱することも有効である。

【0039】

この後、ドナー元素の除去工程からＳｉやＯを含有する雰囲気中への暴露工程を経ることなく、もしくは短時間しか経ないようにして、ゲート絶縁膜４の形成工程を行う。例えば、ドナー元素の除去工程とゲート絶縁膜４の形成工程を同じチャンバーで行いつつ、これらの工程を大気に曝さない真空一貫工程とすることにより、ＳｉやＯを含有する雰囲気中への暴露工程を経ないようにできる。また、ドナー元素の除去工程で用いるチャンバーからゲート絶縁膜４の形成工程で用いるチャンバーへの搬送をＮ₂やＡｒ雰囲気での搬送によって行えるようにしたり、真空搬送によって行えるようにしても良い。

【0040】

そして、リセス形状部３ａ内を含め、ＡｌＧａＮ層３の表面にＡｌ₂Ｏ₃などの絶縁膜、不純物をドープしたＰｏｌｙ−Ｓｉ、Ａｌなどの金属材料を順に成膜したのち、図示しないマスクを用いてこれらをパターニングする。これにより、ゲート絶縁膜４、ゲート電極５が形成される。

【0041】

このとき、ドナー元素の除去工程を行ってからゲート絶縁膜４を形成しているため、ゲート絶縁膜４とＧａＮ層２との界面およびＧａＮ層２側の格子位置にあるドナー元素の濃度が５．０×１０¹⁷ｃｍ^-3以下、好ましくは３．５×１０¹⁷ｃｍ^-3以下となる。図３は、ゲート絶縁膜４とＧａＮ層２の界面近傍（図１中の破線部分）での基板深さ方向に対するＳｉ濃度を調べた結果を示している。この図に示すように、本実施形態のようなドナー元素の除去工程を行った場合、ゲート絶縁膜中４とＧａＮ層２との界面およびＧａＮ層２側の格子位置においてドナー濃度が小さくなっていることが判る。具体的には、３．５×１０¹⁷ｃｍ^-3以下となっている。これに対して、従来のようにドナー元素の除去工程を行わなかった場合、ゲート絶縁膜中４とＧａＮ層２との界面およびＧａＮ層２側の格子位置においてドナー濃度が高くなっていた。具体的には、５．０×１０¹⁷ｃｍ^-3を超えていた。

【0042】

これは、ドナー元素の除去工程を行った後、ＳｉやＯなどを含む雰囲気、例えば大気への暴露工程を行うことなくゲート絶縁膜４を形成したためである。図４は、ドナー元素の除去工程を行うことでＧａＮ層２の表面洗浄を行ってから、大気へ暴露したときの経過時間とＳｉ濃度の変化を調べた結果を示す図である。この図に示すように、大気への暴露時間の増加に伴ってＳｉ濃度が高くなっていき、例えば１時間程度でＳｉ濃度が閾値電圧に影響を与え得る５．０×１０¹⁷ｃｍ^-3を超える。このため、Ｓｉ濃度を５．０×１０¹⁷ｃｍ^-3以下とするためには、ドナー元素の除去工程を行ってから、１時間以内にゲート絶縁膜４の形成工程を行うか、ＳｉやＯを含む雰囲気への暴露工程を経ないようにしてゲート絶縁膜４の形成工程を行うようにすればよい。なお、Ｏ濃度については図示していないが、Ｓｉ濃度と同様の結果となる。

【0043】

したがって、本実施形態のように、ドナー元素の除去工程からＳｉやＯを含有する雰囲気中への暴露工程を経ることなく、もしくは短時間しか経ないようにして、ゲート絶縁膜４の形成工程を行うことで、ドナー元素濃度を上記のように低い濃度に設定できる。

【0044】

そして、このようにゲート絶縁膜４とＧａＮ層２との界面およびＧａＮ層２側の格子位置にあるドナー元素濃度が低い濃度に設定されることで、チャネル部のドナーに起因する閾値電圧の変動を抑制することが可能となる。したがって、従来のように、ドナー元素の除去工程を行わない場合と比較して、閾値電圧を適正値に制御することが可能となって、バラツキの少ないＧａＮデバイスを実現することができる構造の半導体装置とすることが可能となる。

【0045】

なお、基板１としてシリコン（１１１）を用いる場合には、基板表面からのＳｉの外方への放出も発生し得る。このため、基板１としてシリコン（１１１）を用いる場合には、基板１の上にＧａＮ層２を成膜したのち、ＧａＮ層２の表面以外の部分をマスクによって覆うことで、Ｓｉの外方への放出を抑制すると好ましい。これにより、よりドナー元素濃度を低く抑えることが可能となり、さらに閾値電圧を適正値に制御することが容易となる。

【0046】

〔図２（ｄ）に示す工程〕
ゲート絶縁膜４、ゲート電極５を覆いつつ、溝部３ｂ、３ｃの形成予定領域が開口する絶縁膜およびマスクを形成する。例えば、絶縁膜については酸化膜１２を形成した後、酸化膜１２の表面にマスクとなるレジスト１３を形成することで構成することができる。 この後、レジスト１３を用いて酸化膜１２およびＡｌＧａＮ層３のドライエッチング工程を行うことで、ＡｌＧａＮ層３の表面に溝部３ｂ、３ｃを形成する。この後、レジスト１３を除去する。

【0047】

この後の工程については従来と同様であるが、層間絶縁膜形成工程やコンタクトホール形成工程、ソース電極６およびドレイン電極７の形成工程などを経て、図１に示した横型のＨＥＭＴを有する半導体装置が完成する。

【0048】

（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対して化合物半導体基板中におけるドナー元素濃度が異なっているが、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

【0049】

本実施形態にかかる横型のＨＥＭＴを有する半導体装置では、ゲート絶縁膜４とＧａＮ層２との界面にあるドナー元素（ＳｉやＯ）濃度が５．０×１０¹⁷ｃｍ^-3以上となっている。ただし、これらの界面におけるＧａＮ層２側（ＧａＮ層２の表層部）の格子位置にあるドナー元素濃度を５．０×１０¹⁷ｃｍ^-3以下、好ましくは３．５×１０¹⁷ｃｍ^-3以下に設定している。このように、ゲート絶縁膜４とＧａＮ層２との界面にあるドナー元素濃度が高い濃度に設定されていたとしても、これらの界面におけるＧａＮ層２側の格子位置にあるドナー元素濃度が低くなるようにすれば、第１実施形態と同様の効果を得ることが可能となる。

【0050】

このような構造の横型のＨＥＭＴを有する半導体装置は、基本的には第１実施形態と同様の製造工程によって製造される。ただし、ドナー元素の除去工程に代えて、ＧａＮ層２中の格子位置のドナー元素を低くする工程を行うようにしている。

【0051】

例えば、酸化雰囲気、つまりＯ₂やＨ₂ＯなどのようにＧａＮを酸化する雰囲気でのアニール処理を行うことにより、ＧａＮ中のＳｉよりも安定なＳｉＯ₂で構成されるＳｉＯ₂安定層を形成する。ＳｉとＯとの結合の方がＳｉとＮとの結合よりも強いため、ＳｉＯ₂を形成しておくことにより、Ｓｉが拡散してＧａＮ層２中の格子位置を占めるドナー元素とならないように不活性化できる。これにより、ゲート絶縁膜４とＧａＮ層２との界面におけるＧａＮ層２側の格子位置にあるドナー元素濃度を低く設定することが可能となる。

【0052】

なお、このようにゲート絶縁膜４とＧａＮ層２との界面におけるＧａＮ層２側の格子位置にあるドナー元素濃度を低くするための酸化雰囲気でのアニール処理は、ゲート絶縁膜４の成膜後に行っても構わない。ゲート絶縁膜４の成膜後に行ったとしても、ＧａＮ層２の格子位置に取り込まれたＳｉが酸化されることでＳｉＯ₂になるため、格子位置にあるドナー元素として働かずに不活性化される。このため、閾値電圧の変動を抑制することが可能になる。また、このような酸化雰囲気でのアニール処理を行った場合には、後工程で他のアニール処理を行うときに、酸化雰囲気でのアニール処理によって形成したＳｉ安定層が乖離しない温度およびサーマルバジェット以下で行う必要がある。

【0053】

（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。

【0054】

例えば、上記第２実施形態では、ドナー元素を不活性化する工程を行う場合について説明したが、ドナー元素が活性化しないように、ＧａＮ層２の形成工程以降のサーマルバジェット（累積加熱温度の積分値）をドナー元素を活性化させる温度以下に制限しても良い。

【符号の説明】

【0055】

１ 半絶縁性基板
２ ＧａＮ層
３ ＡｌＧａＮ層
３ａ リセス形状部
４ ゲート絶縁膜
５ ゲート電極
６ ソース電極
７ ドレイン電極

【図1】

【図2】

【図3】

【図4】