知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6311723
(24)【登録日】2018年3月30日
(45)【発行日】2018年4月18日
(54)【発明の名称】半導体装置および半導体装置の製造方法
(51)【国際特許分類】
H01L 29/739 20060101AFI20180409BHJP
H01L 29/78 20060101ALI20180409BHJP
H01L 21/336 20060101ALI20180409BHJP
H01L 21/265 20060101ALI20180409BHJP
H01L 29/41 20060101ALI20180409BHJP
H01L 29/417 20060101ALI20180409BHJP
【ＦＩ】
H01L29/78 655B
H01L29/78 653A
H01L29/78 655G
H01L29/78 655E
H01L29/78 658H
H01L29/78 652D
H01L29/78 652F
H01L29/78 655A
H01L21/265 F
H01L29/44 L
H01L29/50 B
H01L21/265 602C
【請求項の数】27
【全頁数】41
(21)【出願番号】特願2015-553429(P2015-553429)
(86)(22)【出願日】2014年11月12日
(86)【国際出願番号】JP2014079995
(87)【国際公開番号】WO2015093190
(87)【国際公開日】20150625
【審査請求日】2016年3月8日
(31)【優先権主張番号】特願2013-259649(P2013-259649)
(32)【優先日】2013年12月16日
(33)【優先権主張国】JP
(31)【優先権主張番号】特願2014-27896(P2014-27896)
(32)【優先日】2014年2月17日
(33)【優先権主張国】JP
(73)【特許権者】
【識別番号】000005234
【氏名又は名称】富士電機株式会社
(74)【代理人】
【識別番号】100104190
【弁理士】
【氏名又は名称】酒井 昭徳
(72)【発明者】
【氏名】内藤 達也
【審査官】
儀同 孝信
(56)【参考文献】
【文献】
特開２００２−２６１２８２（ＪＰ，Ａ）
【文献】
国際公開第２０１３／０４６５７８（ＷＯ，Ａ１）
【文献】
特開２００６−２１０５４７（ＪＰ，Ａ）
【文献】
特開２００７−２５８３６３（ＪＰ，Ａ）
【文献】
特開２００６−１７３２９７（ＪＰ，Ａ）
【文献】
特開平１１−３４５９６９（ＪＰ，Ａ）
【文献】
特開２０１０−２５８３８６（ＪＰ，Ａ）
【文献】
特開２０１３−１３８１７２（ＪＰ，Ａ）
【文献】
国際公開第２００９／１２２４８６（ＷＯ，Ａ１）
【文献】
特開２０１２−２５６６２８（ＪＰ，Ａ）
【文献】
特開２０１０−１４７３８０（ＪＰ，Ａ）
(58)【調査した分野】（Int.Cl.，ＤＢ名）
Ｈ０１Ｌ ２９／７３９
Ｈ０１Ｌ ２１／２６５
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２９／４１
Ｈ０１Ｌ ２９／４１７
Ｈ０１Ｌ ２９／７８
(57)【特許請求の範囲】
【請求項1】
第１導電型の第１半導体層と、
前記第１半導体層の一方の面から深さ方向に所定の深さで、かつ前記第１半導体層の一方の面に平行な方向に延びるストライプ状に設けられた複数のトレンチと、
前記第１半導体層の一方の面の表面層の、前記トレンチによって分離されたメサ領域に、前記トレンチよりも浅い深さで、かつ前記第１半導体層の一方の表面層全体に設けられた第２導電型の第１半導体領域と、
前記第１半導体領域の内部に選択的に設けられた第１導電型の第２半導体領域と、
前記第１半導体領域の内部に選択的に設けられた、前記第１半導体領域よりも不純物濃度が高い第２導電型の第３半導体領域と、
前記トレンチの内部に、ゲート絶縁膜を介して設けられた第１電極と、
前記第１半導体層の他方の面の表面層に設けられた、前記第１半導体層よりも不純物濃度が高い第１導電型の第２半導体層と、
前記第１半導体層の他方の面の表面層の、前記第２半導体層よりも浅い位置に前記第２半導体層に接して設けられた第２導電型の第３半導体層と、
前記第３半導体領域および前記第２半導体領域に接する第２電極と、
前記第３半導体層に接する第３電極と、
を備え、
前記第２半導体層の厚さは、前記第１半導体層の、前記第１半導体領域と前記第２半導体層とに挟まれた部分の厚さよりも厚く、
前記第２半導体領域は、隣り合う前記トレンチ間にわたって設けられ、両側の前記トレンチの側壁の前記ゲート絶縁膜に接し、
前記第３半導体領域は、前記トレンチの側壁に設けられた前記ゲート絶縁膜と離して、前記トレンチがストライプ状に延びる方向と平行に延びるストライプ状で、かつ前記第２半導体領域の前記第３半導体層側を通るレイアウトに配置され、深さ方向に前記第２半導体領域に対向し、前記第２半導体領域の、前記第３半導体層側の面に接し、
前記第２半導体領域の、前記第３半導体領域が接する部分の厚さは、前記第２半導体領域の前記トレンチ側の部分の厚さよりも薄いことを特徴とする半導体装置。
前記第１半導体層の一方の面から深さ方向に所定の深さで、かつ前記第１半導体層の一方の面に平行な方向に延びるストライプ状に設けられた複数のトレンチと、
前記第１半導体層の一方の面の表面層の、前記トレンチによって分離されたメサ領域に、前記トレンチよりも浅い深さで、かつ前記第１半導体層の一方の表面層全体に設けられた第２導電型の第１半導体領域と、
前記第１半導体領域の内部に選択的に設けられた第１導電型の第２半導体領域と、
前記第１半導体領域の内部に選択的に設けられた、前記第１半導体領域よりも不純物濃度が高い第２導電型の第３半導体領域と、
前記トレンチの内部に、ゲート絶縁膜を介して設けられた第１電極と、
前記第１半導体層の他方の面の表面層に設けられた、前記第１半導体層よりも不純物濃度が高い第１導電型の第２半導体層と、
前記第１半導体層の他方の面の表面層の、前記第２半導体層よりも浅い位置に前記第２半導体層に接して設けられた第２導電型の第３半導体層と、
前記第３半導体領域および前記第２半導体領域に接する第２電極と、
前記第３半導体層に接する第３電極と、
を備え、
前記第２半導体層の厚さは、前記第１半導体層の、前記第１半導体領域と前記第２半導体層とに挟まれた部分の厚さよりも厚く、
前記第２半導体領域は、隣り合う前記トレンチ間にわたって設けられ、両側の前記トレンチの側壁の前記ゲート絶縁膜に接し、
前記第３半導体領域は、前記トレンチの側壁に設けられた前記ゲート絶縁膜と離して、前記トレンチがストライプ状に延びる方向と平行に延びるストライプ状で、かつ前記第２半導体領域の前記第３半導体層側を通るレイアウトに配置され、深さ方向に前記第２半導体領域に対向し、前記第２半導体領域の、前記第３半導体層側の面に接し、
前記第２半導体領域の、前記第３半導体領域が接する部分の厚さは、前記第２半導体領域の前記トレンチ側の部分の厚さよりも薄いことを特徴とする半導体装置。
【請求項2】
前記第２半導体領域は、前記トレンチがストライプ状に延びる第１方向に所定の間隔で設けられており、
前記第１半導体領域の、前記第１方向に隣り合う前記第２半導体領域間に挟まれた部分は、前記第１半導体層の一方の面を覆う絶縁層によって覆われていることを特徴とする請求項１に記載の半導体装置。
前記第１半導体領域の、前記第１方向に隣り合う前記第２半導体領域間に挟まれた部分は、前記第１半導体層の一方の面を覆う絶縁層によって覆われていることを特徴とする請求項１に記載の半導体装置。
【請求項3】
前記第２電極は、前記第３半導体領域を介して前記第１半導体領域に電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項4】
前記トレンチを挟んで隣り合う前記メサ領域には、前記第１半導体層の一方の面に平行な方向で、かつ前記第１方向と直交する第２方向に、前記トレンチに接する前記第２半導体領域と、前記トレンチ間に前記第２半導体領域が設けられていない部分とが交互にあらわれることを特徴とする請求項２に記載の半導体装置。
【請求項5】
前記第１半導体領域の厚さ、前記第１半導体層の、前記第１半導体領域と前記第２半導体層とに挟まれた部分の厚さ、前記第２半導体層の厚さ、および前記第３半導体層の厚さの合計は３５μｍ以上６０μｍ以下であることを特徴とする請求項１に記載の半導体装置。
【請求項6】
前記第２半導体層の厚さは、１５μｍ以上３０μｍ以下であることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
【請求項7】
第１導電型の第１半導体層の一方の面から深さ方向に所定の深さで、かつ前記第１半導体層の一方の面に平行な方向に延びるストライプ状に複数のトレンチを形成する第１工程と、
前記トレンチの内部に、ゲート絶縁膜を介して第１電極を形成する第２工程と、
前記第１半導体層の一方の面の表面層の、前記トレンチによって分離されたメサ領域に、前記トレンチよりも浅い深さで、かつ前記第１半導体層の一方の表面層全体に第２導電型の第１半導体領域を形成する第３工程と、
前記第１半導体領域の内部に選択的に第１導電型の第２半導体領域を形成する第４工程と、
前記第１半導体層の他方の面の表面層に、前記第１半導体層よりも不純物濃度が高い第１導電型の第２半導体層を形成する第５工程と、
前記第１半導体層の他方の面の表面層の、前記第２半導体層よりも浅い位置に前記第２半導体層に接する第２導電型の第３半導体層を形成する第６工程と、
を含み、
前記第５工程では、前記第２半導体層の厚さを、前記第１半導体層の、前記第１半導体領域と前記第２半導体層とに挟まれた部分の厚さよりも厚くし、
前記第３工程の後、前記第１半導体領域の内部に、前記第１半導体領域よりも不純物濃度が高い第２導電型の第３半導体領域を選択的に形成する第７工程をさらに含み、
前記第７工程では、前記トレンチの側壁に形成された前記ゲート絶縁膜と離して、前記トレンチがストライプ状に延びる方向と平行に延びるストライプ状で、かつ前記第２半導体領域の前記第３半導体層側を通るレイアウトで配置され、深さ方向に前記第２半導体領域に対向し、前記第２半導体領域の、前記第３半導体層側の面に接する前記第３半導体領域を形成し、
前記第４工程では、
隣り合う前記トレンチ間にわたって延在し、両側の前記トレンチの側壁の前記ゲート絶縁膜に接する前記第２半導体領域を形成し、
かつ前記第２半導体領域の、前記第３半導体領域が接する部分の厚さを、前記第２半導体領域の前記トレンチ側の部分の厚さよりも薄くすることを特徴とする半導体装置の製造方法。
前記トレンチの内部に、ゲート絶縁膜を介して第１電極を形成する第２工程と、
前記第１半導体層の一方の面の表面層の、前記トレンチによって分離されたメサ領域に、前記トレンチよりも浅い深さで、かつ前記第１半導体層の一方の表面層全体に第２導電型の第１半導体領域を形成する第３工程と、
前記第１半導体領域の内部に選択的に第１導電型の第２半導体領域を形成する第４工程と、
前記第１半導体層の他方の面の表面層に、前記第１半導体層よりも不純物濃度が高い第１導電型の第２半導体層を形成する第５工程と、
前記第１半導体層の他方の面の表面層の、前記第２半導体層よりも浅い位置に前記第２半導体層に接する第２導電型の第３半導体層を形成する第６工程と、
を含み、
前記第５工程では、前記第２半導体層の厚さを、前記第１半導体層の、前記第１半導体領域と前記第２半導体層とに挟まれた部分の厚さよりも厚くし、
前記第３工程の後、前記第１半導体領域の内部に、前記第１半導体領域よりも不純物濃度が高い第２導電型の第３半導体領域を選択的に形成する第７工程をさらに含み、
前記第７工程では、前記トレンチの側壁に形成された前記ゲート絶縁膜と離して、前記トレンチがストライプ状に延びる方向と平行に延びるストライプ状で、かつ前記第２半導体領域の前記第３半導体層側を通るレイアウトで配置され、深さ方向に前記第２半導体領域に対向し、前記第２半導体領域の、前記第３半導体層側の面に接する前記第３半導体領域を形成し、
前記第４工程では、
隣り合う前記トレンチ間にわたって延在し、両側の前記トレンチの側壁の前記ゲート絶縁膜に接する前記第２半導体領域を形成し、
かつ前記第２半導体領域の、前記第３半導体領域が接する部分の厚さを、前記第２半導体領域の前記トレンチ側の部分の厚さよりも薄くすることを特徴とする半導体装置の製造方法。
【請求項8】
第１導電型の第１半導体層と、
前記第１半導体層の一方の面から深さ方向に所定の深さで、かつ前記第１半導体層の一方の面に平行な方向に延びるストライプ状に設けられた複数のトレンチと、
前記第１半導体層の一方の面の表面層の、前記トレンチによって分離されたメサ領域に、前記トレンチよりも浅い深さで、かつ前記第１半導体層の一方の表面層全体に設けられた第２導電型の第１半導体領域と、
前記第１半導体領域の内部に選択的に設けられた第１導電型の第２半導体領域と、
前記トレンチの内部に、ゲート絶縁膜を介して設けられた第１電極と、
前記第１半導体層の他方の面の表面層に設けられた、前記第１半導体層よりも不純物濃度が高い第１導電型の第２半導体層と、
前記第１半導体層の他方の面の表面層の、前記第２半導体層よりも浅い位置に前記第２半導体層に接して設けられた第２導電型の第３半導体層と、
前記第１半導体領域および前記第２半導体領域に接する第２電極と、
前記第３半導体層に接する第３電極と、
を備え、
前記第２半導体層は、
前記第３半導体層から離れた位置に配置された、前記第３半導体層よりも不純物濃度が低い第１の第１導電型半導体層と、
前記第３半導体層と前記第１の第１導電型半導体層との間に配置された、前記第３半導体層よりも不純物濃度が低く、かつ前記第１の第１導電型半導体層よりも不純物濃度が高い第２の第１導電型半導体層と、を有し、
前記第１の第１導電型半導体層は、不純物濃度の最大値を示す深さから前記第２半導体領域側および前記第３半導体層側に向かうにしたがって不純物濃度が低くなっており、かつ前記第３半導体層から異なる深さで複数設けられ、
複数の前記第１の第１導電型半導体層は、前記第３半導体層から離れた位置に配置されるほど、不純物濃度の前記最大値が低く、
前記第１の第１導電型半導体層と前記第２の第１導電型半導体層との間に、前記第１半導体層と同じ不純物濃度の第３の第１導電型半導体層をさらに備えることを特徴とする半導体装置。
前記第１半導体層の一方の面から深さ方向に所定の深さで、かつ前記第１半導体層の一方の面に平行な方向に延びるストライプ状に設けられた複数のトレンチと、
前記第１半導体層の一方の面の表面層の、前記トレンチによって分離されたメサ領域に、前記トレンチよりも浅い深さで、かつ前記第１半導体層の一方の表面層全体に設けられた第２導電型の第１半導体領域と、
前記第１半導体領域の内部に選択的に設けられた第１導電型の第２半導体領域と、
前記トレンチの内部に、ゲート絶縁膜を介して設けられた第１電極と、
前記第１半導体層の他方の面の表面層に設けられた、前記第１半導体層よりも不純物濃度が高い第１導電型の第２半導体層と、
前記第１半導体層の他方の面の表面層の、前記第２半導体層よりも浅い位置に前記第２半導体層に接して設けられた第２導電型の第３半導体層と、
前記第１半導体領域および前記第２半導体領域に接する第２電極と、
前記第３半導体層に接する第３電極と、
を備え、
前記第２半導体層は、
前記第３半導体層から離れた位置に配置された、前記第３半導体層よりも不純物濃度が低い第１の第１導電型半導体層と、
前記第３半導体層と前記第１の第１導電型半導体層との間に配置された、前記第３半導体層よりも不純物濃度が低く、かつ前記第１の第１導電型半導体層よりも不純物濃度が高い第２の第１導電型半導体層と、を有し、
前記第１の第１導電型半導体層は、不純物濃度の最大値を示す深さから前記第２半導体領域側および前記第３半導体層側に向かうにしたがって不純物濃度が低くなっており、かつ前記第３半導体層から異なる深さで複数設けられ、
複数の前記第１の第１導電型半導体層は、前記第３半導体層から離れた位置に配置されるほど、不純物濃度の前記最大値が低く、
前記第１の第１導電型半導体層と前記第２の第１導電型半導体層との間に、前記第１半導体層と同じ不純物濃度の第３の第１導電型半導体層をさらに備えることを特徴とする半導体装置。
【請求項9】
前記第１の第１導電型半導体層は、プロトンがドープされてなることを特徴とする請求項８に記載の半導体装置。
【請求項10】
前記第１の第１導電型半導体層は、前記第３半導体層と前記第３電極との界面から少なくとも２．０μｍ以上８．０μｍ以下の深さの領域を含むように配置されていることを特徴とする請求項８に記載の半導体装置。
【請求項11】
前記第２の第１導電型半導体層は、リンがドープされてなることを特徴とする請求項８に記載の半導体装置。
【請求項12】
前記第２の第１導電型半導体層は、前記第３半導体層と前記第３電極との界面から０．５μｍ以上３．０μｍ以下の深さの範囲内に配置されていることを特徴とする請求項８に記載の半導体装置。
【請求項13】
前記第１半導体領域の厚さ、前記第１半導体層の、前記第１半導体領域と前記第２半導体層とに挟まれた部分の厚さ、前記第２半導体層の厚さ、および前記第３半導体層の厚さの合計は６０μｍ以下であることを特徴とする請求項８〜１２のいずれか一つに記載の半導体装置。
【請求項14】
第１導電型の第１半導体層の一方の面から深さ方向に所定の深さで、かつ前記第１半導体層の一方の面に平行な方向に延びるストライプ状に複数のトレンチを形成する第１工程と、
前記トレンチの内部に、ゲート絶縁膜を介して第１電極を形成する第２工程と、
前記第１半導体層の一方の面の表面層の、前記トレンチによって分離されたメサ領域に、前記トレンチよりも浅い深さで、かつ前記第１半導体層の一方の表面層全体に第２導電型の第１半導体領域を形成する第３工程と、
前記第１半導体領域の内部に選択的に第１導電型の第２半導体領域を形成する第４工程と、
前記第１半導体層の他方の面の表面層に、前記第１半導体層よりも不純物濃度が高い第１導電型の第２半導体層を形成する第５工程と、
前記第１半導体層の他方の面の表面層の、前記第２半導体層よりも浅い位置に前記第２半導体層に接する第２導電型の第３半導体層を形成する第６工程と、
を含み、
前記第５工程は、
前記第３半導体層から離れた位置に、前記第３半導体層よりも不純物濃度が低い第１の第１導電型半導体層を形成する第１形成工程と、
前記第３半導体層と前記第１の第１導電型半導体層との間に、前記第３半導体層よりも不純物濃度が低く、かつ前記第１の第１導電型半導体層よりも不純物濃度が高い第２の第１導電型半導体層を形成する第２形成工程と、を含み、
前記第１形成工程では、
不純物濃度の最大値を示す深さから前記第２半導体領域側および前記第３半導体層側に向かうにしたがって不純物濃度が低くなり、かつ前記第３半導体層から離れた位置に配置されるほど不純物濃度の最大値が低い前記第１の第１導電型半導体層を、前記第３半導体層から異なる深さで複数形成し、
前記第５工程では、前記第１の第１導電型半導体層と前記第２の第１導電型半導体層とを離して形成し、前記第１半導体層の、前記第１の第１導電型半導体層と前記第２の第１導電型半導体層とに挟まれた部分を第３の第１導電型半導体層として残すことを特徴とする半導体装置の製造方法。
前記トレンチの内部に、ゲート絶縁膜を介して第１電極を形成する第２工程と、
前記第１半導体層の一方の面の表面層の、前記トレンチによって分離されたメサ領域に、前記トレンチよりも浅い深さで、かつ前記第１半導体層の一方の表面層全体に第２導電型の第１半導体領域を形成する第３工程と、
前記第１半導体領域の内部に選択的に第１導電型の第２半導体領域を形成する第４工程と、
前記第１半導体層の他方の面の表面層に、前記第１半導体層よりも不純物濃度が高い第１導電型の第２半導体層を形成する第５工程と、
前記第１半導体層の他方の面の表面層の、前記第２半導体層よりも浅い位置に前記第２半導体層に接する第２導電型の第３半導体層を形成する第６工程と、
を含み、
前記第５工程は、
前記第３半導体層から離れた位置に、前記第３半導体層よりも不純物濃度が低い第１の第１導電型半導体層を形成する第１形成工程と、
前記第３半導体層と前記第１の第１導電型半導体層との間に、前記第３半導体層よりも不純物濃度が低く、かつ前記第１の第１導電型半導体層よりも不純物濃度が高い第２の第１導電型半導体層を形成する第２形成工程と、を含み、
前記第１形成工程では、
不純物濃度の最大値を示す深さから前記第２半導体領域側および前記第３半導体層側に向かうにしたがって不純物濃度が低くなり、かつ前記第３半導体層から離れた位置に配置されるほど不純物濃度の最大値が低い前記第１の第１導電型半導体層を、前記第３半導体層から異なる深さで複数形成し、
前記第５工程では、前記第１の第１導電型半導体層と前記第２の第１導電型半導体層とを離して形成し、前記第１半導体層の、前記第１の第１導電型半導体層と前記第２の第１導電型半導体層とに挟まれた部分を第３の第１導電型半導体層として残すことを特徴とする半導体装置の製造方法。
【請求項15】
前記第１形成工程では、前記第１半導体層の他方の面からのプロトン照射により前記第１の第１導電型半導体層を形成することを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項16】
前記プロトン照射のドーズ量は、１．０×１０13／ｃｍ2以上１．０×１０15／ｃｍ2以下であることを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項17】
前記プロトン照射の加速電圧は、４００ｋｅＶ以上１．５ＭｅＶ以下であることを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項18】
前記第１形成工程では、前記プロトン照射の後に、３３０℃以上４５０℃以下の温度でのアニールを行うことを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項19】
前記第２形成工程では、前記第１半導体層の他方の面からリンをイオン注入することにより前記第２の第１導電型半導体層を形成することを特徴とする請求項１４〜１８のいずれか一つに記載の半導体装置の製造方法。
【請求項20】
前記イオン注入におけるリンのドーズ量は、５．０×１０11／ｃｍ2以上１．０×１０13／ｃｍ2以下であることを特徴とする請求項１９に記載の半導体装置の製造方法。
【請求項21】
前記イオン注入の加速電圧は、１００ｋｅＶ以上９００ｋｅＶ以下であることを特徴とする請求項１９に記載の半導体装置の製造方法。
【請求項22】
前記第２形成工程では、前記イオン注入の後に、３３０℃以上４５０℃以下の温度でのアニールまたはレーザーアニールを行うことを特徴とする請求項１９に記載の半導体装置の製造方法。
【請求項23】
前記第３半導体領域は、前記トレンチがストライプ状に延びる第１方向に直線状に設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項24】
前記第３半導体領域は、前記第１半導体層の一方の面から見て、前記第２半導体領域の前記第３半導体層側を通る直線状のレイアウトに設けられていることを特徴とする請求項２３に記載の半導体装置。
【請求項25】
前記第２半導体領域は、前記第１方向に所定の間隔で設けられていることを特徴とする請求項２４に記載の半導体装置。
【請求項26】
前記第３半導体領域の深さは、０．５μｍ以上であることを特徴とする請求項２３に記載の半導体装置。
【請求項27】
前記第３半導体領域の深さは、前記第２半導体領域の深さと同じ、または前記第２半導体領域の深さよりも深く、
前記第３半導体領域の深さと前記第２半導体領域の深さとの差は、０．０μｍ以上０．３μｍ以下であることを特徴とする請求項２３〜２６のいずれか一つに記載の半導体装置。
前記第３半導体領域の深さと前記第２半導体領域の深さとの差は、０．０μｍ以上０．３μｍ以下であることを特徴とする請求項２３〜２６のいずれか一つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
この発明は、半導体装置および半導体装置の製造方法に関する。【背景技術】
【0002】
電力変換装置の低消費電力化が進む中、電力変換装置において中心的な役割を果たすパワーデバイスの低消費電力化に対する期待が大きい。そのパワーデバイスの中でも、伝導度変調効果により低オン電圧を実現し、かつ絶縁ゲートへの印加電圧により容易に電流制御可能な電圧駆動型の絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）の使用が定着してきている。【0003】
従来より、ＩＧＢＴについては、これまで数多くの改良によって、性能の向上が図られている。ここで、ＩＧＢＴの性能とは、オフ時には電圧を保持して電流を完全に遮断し、一方、オン時には可能な限り小さい電圧降下（すなわち可能な限り低オン抵抗）で電流を流すというスイッチとしての性能である。以下に、ＩＧＢＴの特性等について説明する。【0004】
まず、ＩＧＢＴ性能のトレードオフについて説明する。ＩＧＢＴの保持可能な最大電圧、すなわち耐圧の大きさと、オン時の電圧降下（オン電圧）との間には、二律背反の関係（いわゆるトレードオフ関係）が存在し、高耐圧のＩＧＢＴほどオン電圧が高くなる。最終的には、このトレードオフ関係の限界値は、シリコンの物性で決まる。このトレードオフを限界まで向上させるためには、電圧保持時に局所的な電界集中が生じるのを防ぐなど、設計面での工夫が必要である。【0005】
また、ＩＧＢＴの性能を表すもう一つの重要な指標として、オン電圧とスイッチング損失（特にターンオフ損失）とのトレードオフ関係がある。ＩＧＢＴは、スイッチングデバイスであるため、オンからオフまたはオフからオンの動作を行う。このスイッチング動作の瞬間に、時間当たり大きな損失が発生する。一般に、オン電圧の低いＩＧＢＴほどターンオフが遅いので、ターンオフ損失が大きい。以上のようなトレードオフ関係を改善することによって、ＩＧＢＴの性能の向上を図ることができる。なお、ターンオン損失は、ＩＧＢＴと組み合わせて使われる還流ダイオードの特性に大きく左右される。【0006】
オン電圧とターンオフ損失とのトレードオフ関係（以下、オン電圧−ターンオフ損失の関係とする）を最適化するには、ＩＧＢＴがオン状態のときの内部の過剰キャリア分布を最適化することが有効である。オン電圧を下げるには、過剰キャリア量を増やしてドリフト層の抵抗値を下げればよい。しかし、ターンオフ時には、この過剰キャリアをすべてデバイスの外に掃き出すか、または、電子−ホール再結合により消滅させる必要がある。そのため、過剰キャリア量を増やすと、ターンオフ損失が増加してしまう。したがって、このトレードオフ関係を最適化するには、同じオン電圧でターンオフ損失を最小にすればよい。【0007】
最適なトレードオフを実現するには、コレクタ側のキャリア濃度を下げるとともに、エミッタ側のキャリア濃度を上げることによって、コレクタ側とエミッタ側とのキャリア濃度の比率が１：５程度になるようにすればよい。さらに、ドリフト層のキャリアライフタイムをできるだけ大きく保つことによって、ドリフト層内の平均キャリア濃度が高くなるようにすればよい。【0008】
ＩＧＢＴのターンオフ時には、空乏層は、エミッタ側のｐｎ接合からドリフト層内部に広がり、裏面のコレクタ層へ向かって進展する。その際、ドリフト層内の過剰キャリアのうち、ホール（正孔）は、電界によって空乏層端から引き抜かれる。このようにして電子過剰状態となり、余った電子は、中性領域を抜けてｐ型のコレクタ層に注入される。そして、コレクタ側のｐｎ接合がやや順バイアスされることになるため、注入された電子に応じてホールが逆注入される。この逆注入されたホールは、上述した電界によって引き抜かれるホールと合流して、空乏層に入っていく。【0009】
デバイスの端子電圧というマクロの観点で見ると、コレクタ−エミッタ間電圧が上がり終わる前、すなわち上昇中に流れる電流の方が、上がり終わった後に流れる電流よりも、電圧と電流との積（＝電圧×電流）で表される損失に対する寄与が少ない。以上のことから、後述するＩＥ効果（Ｉｎｊｅｃｔｉｏｎ Ｅｎｈａｎｃｅｍｅｎｔ Ｅｆｆｅｃｔ：注入促進効果）によりエミッタ側に偏重したキャリア分布は、低電圧で引き抜かれるキャリアの割合が多く、オン電圧が同じであるという条件下では、コレクタ側に偏重したキャリア分布よりもターンオフ損失が小さいということがわかる。【0010】
コレクタ側のキャリア濃度を下げるには、コレクタ層の総不純物量を下げればよい。これ自体は、特に困難なことではない。ただし、６００Ｖなどのように定格耐圧の低いＩＧＢＴでは、コレクタ層の総不純物量を下げるためには、製造工程中に、１００μｍ程度の厚さ、またはそれよりも薄い厚さのウェハを扱う必要があるため、生産技術上の困難が存在する。一方、エミッタ側のキャリア濃度を上げるメカニズムは、ＩＥ効果と呼ばれている。【0011】
ＩＥ効果の大きいエミッタ構造（セル）として、プレーナゲート構造のｐ型ベース領域を囲むように高濃度のｎ型領域を挿入したＨｉＧＴ（Ｈｉｇｈ Ｃｏｎｄｕｃｔｉｖｉｔｙ ＩＧＢＴ）構造などが提案されている（例えば、下記特許文献１，２参照。）。また、トレンチゲート構造において、基板おもて面側の表面層の、トレンチによって分離されたメサ領域（以下、トレンチ間のメサ領域とする）に、ｎ-型ドリフト層よりも高濃度のｎ型領域を挿入したＣＳＴＢＴ（Ｃａｒｒｉｅｒ Ｓｔｏｒｅｄ Ｔｒｅｎｃｈ−Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）構造や、ＩＥＧＴ（Ｉｎｊｅｃｔｉｏｎ Ｅｎｈａｎｃｅｄ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ）構造などが提案されている（例えば、下記特許文献３，４参照。）。一般に、トレンチゲート型におけるＩＥ効果のほうがプレーナゲート型におけるＩＥ効果よりも大きい。【0012】
ＩＥ効果については、例えば下記特許文献４に記載されており、ＩＥＧＴ構造によってエミッタ側に偏重した最適なキャリア分布を実現してダイオードのオン電圧に近い限界の特性を実現可能であることが公知である。ＩＥＧＴ構造とは、ｎ+型エミッタ領域およびｐ型ベース領域の一部表面を絶縁膜によって覆うことによって、ｎ+型エミッタ領域およびｐ型ベース領域とエミッタ電極とのコンタクト（電気的接触部）の面積を低減させた構造である。すなわち、トレンチ間のメサ領域に、エミッタ電極に接続されずにフローティング電位となるｐ型ベース領域（以下、フローティングｐ領域とする）が設けられている。【0013】
ＩＥＧＴの動作は、基本的にトレンチゲート型ＩＧＢＴと同じであるが、ＩＥＧＴは通常のトレンチゲート型ＩＧＢＴよりもオン電圧を低くすることができる。ＩＥＧＴでは、ｎ+型エミッタ領域およびｐ型ベース領域とエミッタ電極とがコンタクトしていない部分において、ｎ-型ドリフト層の内部のｐ型ベース領域付近のホールがエミッタ電極に掃き出されにくいため、この部分にホールが蓄積される。これによって相対的にｎ-型ドリフト層への電子の注入量が増加して、ｎ-型ドリフト層のキャリア濃度分布がダイオードのキャリア濃度分布に近くなるからである。【0014】
しかしながら、パワーデバイスでは、低オン電圧以外に高速スイッチング特性も要求されており、高速スイッチング特性の改善も重要な課題となっている。スイッチング特性を改善させた装置として、トレンチ間のメサ領域の幅（トレンチが並ぶ方向の幅、以下、単に幅とする）を狭くし、かつメサ領域内のｐ型ベース領域を複数に分割してセルピッチに占めるベース領域の比率を小さくし、メサ領域内のある限られた領域をエミッタ構造とすることで、ＩＥ効果を維持しつつ、スイッチング損失も低減させた装置が提案されている（例えば、下記特許文献５参照。）。【0015】
下記特許文献５では、トレンチ間のメサ領域にフローティングｐ領域が設けられていなくても、セルピッチを最適化することで十分な耐圧が得られる。また、フローティングｐ領域を設けていないため、ターンオン時におけるフローティングｐ領域の電位の持ち上がりによってコレクタ電流の電流変化率（ｄｉ／ｄｔ）の制御性が悪化するという問題が生じない。下記特許文献５に示す従来のトレンチゲート型ＩＧＢＴの構造について、図２４を参照しながら説明する。図２４は、従来のトレンチゲート型ＩＧＢＴの構造を示す斜視図である。図２４は、下記特許文献５の図１に相当する。【0016】
図２４に示すように、ｐ+型コレクタ層１０１とｎ-型ドリフト層１０２とからなる半導体基板のおもて面（ｎ-型ドリフト層１０２側の面）の表面層には、ｐ型ベース領域１０３が選択的に設けられている。ｐ型ベース領域１０３の内部には、ｎ+型エミッタ領域１０４が選択的に設けられている。基板おもて面から深さ方向（縦方向）にｎ+型エミッタ領域１０４およびｐ型ベース領域１０３を貫通してｎ-型ドリフト層１０２に達するトレンチ１０５が設けられている。トレンチ１０５間のメサ領域には、トレンチ１０５が並ぶ方向と直交する方向（以下、長手方向とする）にｐ型ベース領域１０３が分散して配置され、ｐ型ベース領域１０３とｎ-型ドリフト層１０２とが交互にあらわれる。【0017】
トレンチ１０５の内部には、ゲート絶縁膜１０６を介してゲート電極１０７が設けられている。ゲート電極１０７およびメサ領域のｎ-型ドリフト層１０２の表面上は、層間絶縁膜（不図示）で覆われている。層間絶縁膜には、トレンチ１０５の長手方向に所定間隔で配置された複数のｐ型ベース領域１０３をそれぞれ露出する複数のコンタクトホールが設けられている。エミッタ電極（不図示）は、層間絶縁膜のコンタクトホールを介してｎ+型エミッタ領域１０４およびｐ型ベース領域１０３に接続されている。符号１０８で示すハッチング部分は、ｎ+型エミッタ領域１０４およびｐ型ベース領域１０３とエミッタ電極とのコンタクトである。基板裏面（ｐ+型コレクタ層１０１側の面）には、コレクタ電極１０９が設けられている。【0018】
プレーナゲート構造において、下記特許文献５のようにセルピッチに占めるベース領域の比率を小さくした場合、オン電圧が低減する。その理由は、ｐｉｎ（ｐ−ｉｎｔｒｉｎｓｉｃ−ｎ）ダイオード領域の比率が大きくなることに加えて、おもて面付近での横方向（深さ方向に直交する方向）の電流密度が高くなり、電圧降下が大きくなることによって、ｎ+／ｎ-接合の順バイアスが大きくなる効果が大きいと推測される。ｎ+／ｎ-接合の順バイアスが大きくなる理由は、ｎ+層は低抵抗であるため、その電位がエミッタ電位に等しいが、ｎ-層は高抵抗であるため、その電位が大電流により持ち上がるからである。【0019】
同様に、トレンチゲート構造において、ｐｎｐ−ＢＪＴ領域の比率を減らすことによって、ＩＥ効果を高めることができる。ｐｎｐ−ＢＪＴ領域の比率を減らすには、例えば一部のメサ領域において、ｐ型ベース領域をフローティング状態とすればよい。また、トレンチを深くして、トレンチ底部をｐ型ベース領域とｎ-型ドリフト層との間のｐｎ接合から離すことによっても、ＩＥ効果が大きくなる。さらに、メサ領域の幅を狭くすることによっても、ＩＥ効果が大きくなる。これらは、いずれの場合も、メサ領域を流れるホール電流密度が大きくなり、電圧降下によるｎ+／ｎ-接合の順バイアスが強くなるためと推測される。【0020】
ここで、ｐｉｎダイオード領域とは、ベース領域間の領域であり、おもて面から深さ方向にｎ-型ドリフト層およびｐ型コレクタ層が順に配置された領域である。ｐｉｎダイオード領域には、オン状態のときにｎ-型ドリフト層の、ｐ型ベース領域間に挟まれた領域に誘起されるｎ+電子蓄積層（カソード）、ｎ-型ドリフト層、および裏面のｐ型コレクタ層（アノード）からなるｐｉｎダイオードが形成される。ｎ+／ｎ-接合とは、ｐｉｎダイオードを構成するｎ+電子蓄積層とｎ-型ドリフト層との間の接合である。ｐｎｐ−ＢＪＴ領域とは、おもて面から深さ方向にｐ型ベース領域、ｎ-型ドリフト層およびｐ型コレクタ層が順に配置された領域である。【0021】
エミッタ側の電子濃度は、ｎ+／ｎ-接合に印加される順バイアスに応じて、指数関数的に増大する。順バイアス量を増やす手段として、上述したように、大電流による電圧降下を利用するものがある。また、下記特許文献１〜３に記載されているように、ｎ+濃度を増やすことによっても、順バイアス量を増やすことができる。ただし、下記特許文献１，２に記載されているＨｉＧＴ構造は、プレーナゲート構造であるため、おもて面側のｎ+型バッファ層の不純物濃度が高すぎると、順耐圧が大きく低下してしまう。【0022】
一方、下記特許文献３に記載されているＣＳＴＢＴ構造では、おもて面側のｎ+型バッファ層（メサ領域に設けられた高濃度のｎ型領域）は、トレンチ側壁のゲート酸化膜により挟まれており、そのゲート酸化膜を介してポリシリコン電位へと続いている。これにより、順電圧保持時、すなわちブロッキングモード時には、おもて面側のｎ+型バッファ層は、ｐ型ベース領域との間のｐｎ接合だけでなく、両側のトレンチ側壁のゲート酸化膜との境界からも空乏化するため、低い順バイアスで完全に空乏化する。したがって、おもて面側のｎ+型バッファ層は高不純物濃度であるにもかかわらず、その内部の電界は緩和されている。順バイアスをさらに上げても、トレンチ間のメサ領域の電界が緩和されていることによって、局所的なピーク電界が現れにくい。【0023】
このように、ＣＳＴＢＴ構造は、ＩＥ効果を高めつつも、順耐圧が低下しにくいという特性を有する。その理由は、おもて面側のｎ+型バッファ層が、ｎ-型ドリフト層との間に拡散電位を形成し、ホールにとっての電位障壁となるため、ｎ-型ドリフト層中のホール濃度が上昇するからである。また、おもて面側のｎ+型バッファ層とｎ-型ドリフト層との間が順バイアスされるため、ｎ+型バッファ層から電子が注入されるからである。すなわち、ｎ+／ｎ-接合において、ｎ+型層が高不純物濃度であれば、電子注入効率が向上するため、ｎ+型層に入るホール電流に対して、ｎ-型層に注入される電子電流の比率が大きくなる。【0024】
また、トレンチ間のメサ領域にフローティングｐ領域を設けない装置として、ｐ型ベース領域が、複数のトレンチによって、ｎ+型ソース領域が設けられた部分と、ｎ+型ソース領域が設けられていない部分と、に分離されており、ｐ型ベース領域の、ｎ+型ソース領域が設けられていない部分にエミッタ電極を短絡させてエミッタ電位とした装置が提案されている（例えば、下記特許文献６（第７図）参照。）。【0025】
また、セルピッチに占めるベース領域の比率を小さくした装置として、次の装置が提案されている。隣り合うトレンチゲート（トレンチの内部に設けられたゲート電極）の間の領域は、ドリフト層への電荷の注入源となるエミッタ層に対応する有効領域と、電荷の注入源を生じない無効領域と、を有する。有効領域は、トレンチゲートの長手方向に所定間隔をもって分割されている（例えば、下記特許文献７参照。）。【0026】
また、別の装置として、トレンチ間のメサ領域に設けられたｐ型ベース層の内部に、高不純物濃度のｎ型エミッタ層およびｐ型コンタクト層がトレンチの側壁に接して、かつトレンチの長手方向（チャネル幅方向）に沿って交互に形成されている装置が提案されている（例えば、下記特許文献８参照。）。また、別の装置として、隣り合うトレンチ間のメサ領域に、トレンチの側壁に接し、かつトレンチの長手方向に沿ってｎ+型エミッタ層が設けられた装置が提案されている（例えば、下記特許文献９（第１図）参照。）。【0027】
また、オン電圧とスイッチング損失とのトレードオフ関係を改善させた別の構造のＩＧＢＴとして、ドリフト層の内部のコレクタ側に、ドリフト層よりも不純物濃度の高いフィールドストップ（ＦＳ：Ｆｉｅｌｄ Ｓｔｏｐ）層（バッファ層）を備えたＩＧＢＴ（ＦＳ−ＩＧＢＴ）が公知である（例えば、下記特許文献１０〜１２参照。）。下記特許文献１０，１１では、ドリフト層の内部の、コレクタ層に接する位置にフィールドストップ層を配置した構造のＦＳ−ＩＧＢＴが開示されている。下記特許文献１２では、コレクタ層から離れた位置にフィールドストップ層を配置した構造のＦＳ−ＩＧＢＴが開示されている。【0028】
ＦＳ−ＩＧＢＴでは、フィールドストップ層が設けられていることにより、コレクタ側からドリフト層へのキャリアの注入制御を行うことができる。このため、ドリフト層の厚さ（ウェハの厚さ）を薄く（薄板化）した場合においても耐圧を維持することができる。また、ターンオフ時にエミッタ側からコレクタ側へ伸びる空乏層の広がりを抑制することができ、コレクタ側に残存するキャリアを増やすことができる。このため、ターンオフ時の電圧・電流波形の発振を抑制することができる。次に、従来のＦＳ−ＩＧＢＴの構造について説明する。【0029】
図２５は、従来のＦＳ−ＩＧＢＴの構造を示す断面図である。図２６は、図２５のＦＳ−ＩＧＢＴの深さ方向の不純物濃度分布を示す特性図である。図２６には、半導体基板（シリコン（Ｓｉ）チップ）の厚さ（ｐ+型コレクタ層１０１、フィールドストップ層１１０およびｎ-型ドリフト層１０２の総厚さ）Ｄが６０μｍである場合の不純物濃度分布を示す。図２５に示す従来のＦＳ−ＩＧＢＴが図２４に示す従来のトレンチゲート型ＩＧＢＴと異なる点は、ｎ-型ドリフト層１０２の内部のｐ+型コレクタ層１０１側において、ｐ+型コレクタ層１０１よりも基板裏面から深い位置に、リン（Ｐ）がドープされてなるｎ+型のフィールドストップ層（以下、リンドープＦＳ層とする）１１０を備える点である。【0030】
図２７は、従来のＦＳ−ＩＧＢＴの別の構造を示す断面図である。図２８は、図２７のＦＳ−ＩＧＢＴの深さ方向の不純物濃度分布を示す特性図である。図２８には、半導体基板の厚さ（ｐ+型コレクタ層１０１、フィールドストップ層１２０およびｎ-型ドリフト層１０２の総厚さ、すなわちシリコン厚さ）Ｄが６０μｍである場合の不純物濃度分布を示す。図２７に示すＦＳ−ＩＧＢＴが図２５に示すＦＳ−ＩＧＢＴと異なる点は、リンドープＦＳ層１１０に代えて、セレン（Ｓｅ）がドープされてなるｎ+型のフィールドストップ層（以下、セレンドープＦＳ層とする）１２０を備える点である。セレンドープＦＳ層１２０の厚さは、図２５に示すＦＳ−ＩＧＢＴのリンドープＦＳ層１１０の厚さよりも厚い。【0031】
次に、従来のＦＳ−ＩＧＢＴの製造方法について、図２７に示すＦＳ−ＩＧＢＴを作製（製造）する場合を例に説明する。図２９〜３２は、従来のＦＳ−ＩＧＢＴの製造途中の状態を示す断面図である。まず、図２９に示すように、ｎ-型ドリフト層１０２となるｎ-型の半導体ウェハのおもて面側に、一般的な方法により、トレンチゲート型のＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造を形成する。次に、半導体ウェハのおもて面に層間絶縁膜１１１を形成した後、コンタクトホールを形成してｎ+型エミッタ領域１０４およびｐ+型コンタクト領域１１３を露出させる。【0032】
次に、図３０に示すように、半導体ウェハを裏面側から研削していき、半導体装置として用いる製品厚さの位置まで研削する。次に、図３１に示すように、半導体ウェハの裏面からセレンおよびボロンをイオン注入した後、熱処理（アニール）を行うことにより、半導体ウェハの研削後の裏面の表面層にセレンドープＦＳ層１２０およびｐ+型コレクタ層１０１を形成する。次に、図３２に示すように、半導体ウェハのおもて面にエミッタ電極１１２を形成した後、半導体ウェハの裏面にコレクタ電極１０９を形成することで、図２７に示す半導体装置が完成する。【0033】
上述した図２５に示すＦＳ−ＩＧＢＴでは、リンドープＦＳ層１１０は、基板裏面（チップ裏面）から２μｍ以下程度の浅い深さで形成される。このため、製造プロセス中にウェハ裏面に生じる傷やパーティクルなどによる悪影響によって不良が発生するという問題がある。一方、図２７に示すＦＳ−ＩＧＢＴでは、セレンドープＦＳ層１２０は、リンよりもシリコンに対する拡散係数が大きいセレンのイオン注入によって形成される。セレンドープＦＳ層１２０の深さは、リンドープＦＳ層１１０よりも深く、基板裏面から２０μｍ程度の深さとなるため、ウェハ裏面に生じる傷やパーティクルなどを起因とする不良の発生を抑制することができる。【0034】
リンドープＦＳ層よりもウェハ裏面から深い深さでフィールドストップ層を形成する別の方法として、下記特許文献１０，１１には、ウェハ裏面からプロトン（Ｈ+）を注入することによりフィールドストップ層を形成する方法が開示されている。また、フィールドストップ層を形成する別の方法として、プロトンを異なるドーズ量で複数回注入（多段注入）することにより、チップ裏面からの深さが異なる複数段のフィールドストップ層を形成する方法が提案されている（例えば、下記特許文献１３，１４参照。）。【0035】
また、別のフィールドストップ構造として、リンがドープされてなるフィールドストップ層（リンドープＦＳ層）と、プロトンがドープされてなるフィールドストップ層（以下、プロトンドープＦＳ層とする）と、の２層構造のフィールドストップ構造が提案されている（例えば、下記特許文献１５，１６参照。）。下記特許文献１５では、リンドープＦＳ層を設けることにより、プロトンドープＦＳ層のみのフィールドストップ構造に比べて、プロトンドープＦＳ層の不純物濃度を低減させることができる。このため、生産性の向上、電界緩和による耐圧確保、およびサージ電圧抑制を実現することができる。【先行技術文献】
【特許文献】
【0036】
【特許文献1】特開２００３−３４７５４９号公報
【特許文献2】特表２００２−５３２８８５号公報
【特許文献3】特開平０８−３１６４７９号公報
【特許文献4】特開平０５−２４３５６１号公報
【特許文献5】特開２００６−２１０５４７号公報
【特許文献6】特開２００１−３０８３２７号公報
【特許文献7】特開２０１３−０８４９２２号公報
【特許文献8】特開平１１−３４５９６９号公報
【特許文献9】特開２００１−２１７４１９号公報
【特許文献10】特許第３６８４９６２号公報
【特許文献11】特開２００１−１６０５５９号公報
【特許文献12】特開２００７−１３４７１４号公報
【特許文献13】米国特許第７５１４７５０号明細書
【特許文献14】特許第４１２８７７７号公報
【特許文献15】特開２０１３−１３８１７２号公報
【特許文献16】特開２０１２−２５６６２８号公報
【発明の概要】
【発明が解決しようとする課題】
【0037】
しかしながら、上記特許文献５のように、ｎ-型ドリフト層１０２の、ｐ型ベース領域１０３間に挟まれた部分（ｐ型ベース領域１０３が設けられていない部分）がエミッタ電極と電気的に絶縁されてフローティング（以下、フローティングｎ-領域とする）となる。このフローティングｎ-領域には、オン状態のときにキャリア（正孔）が蓄積されやすく、トレンチ１０５の側壁に設けられたゲート絶縁膜１０６の、フローティングｎ-領域に接する部分もゲート−コレクタ間容量ＣGCとなる。このため、ｐ型ベース領域１０３を複数に分割して単位セルのメサ領域内のある限られた領域をエミッタ構造とすることによってオン電圧を維持したとしても、ゲート−コレクタ間容量ＣGCが大きく、スイッチング損失が大きくなるという問題がある。【0038】
この発明は、上述した従来技術による問題点を解消するため、オン電圧を維持するとともに、スイッチング損失を低減することができる半導体装置および半導体装置の製造方法を提供することを目的とする。【課題を解決するための手段】
【0039】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の第１半導体層の一方の面から深さ方向に所定の深さで、かつ前記第１半導体層の一方の面に平行な方向に延びるストライプ状に複数のトレンチが設けられている。前記第１半導体層の一方の面の表面層の、前記トレンチによって分離されたメサ領域には、前記トレンチよりも浅い深さで、かつ前記第１半導体層の一方の表面層全体に、第２導電型の第１半導体領域が設けられている。前記第１半導体領域の内部には、第１導電型の第２半導体領域が選択的に設けられている。前記第１半導体領域の内部に、前記第１半導体領域よりも不純物濃度が高い第２導電型の第３半導体領域が選択的に設けられている。前記トレンチの内部には、ゲート絶縁膜を介して第１電極が設けられている。前記第１半導体層の他方の面の表面層には、前記第１半導体層よりも不純物濃度が高い第１導電型の第２半導体層が設けられている。前記第１半導体層の他方の面の表面層の、前記第２半導体層よりも浅い位置に前記第２半導体層に接して、第２導電型の第３半導体層が設けられている。前記第３半導体領域および前記第２半導体領域に接する第２電極が設けられている。前記第３半導体層に接する第３電極が設けられている。そして、前記第２半導体層の厚さは、前記第１半導体層の、前記第１半導体領域と前記第２半導体層とに挟まれた部分の厚さよりも厚い。前記第２半導体領域は、隣り合う前記トレンチ間にわたって設けられ、両側の前記トレンチの側壁の前記ゲート絶縁膜に接する。前記第３半導体領域は、前記トレンチの側壁に設けられた前記ゲート絶縁膜と離して、前記トレンチがストライプ状に延びる方向と平行に延びるストライプ状で、かつ前記第２半導体領域の前記第３半導体層側を通るレイアウトに配置され、深さ方向に前記第２半導体領域に対向し、前記第２半導体領域の、前記第３半導体層側の面に接する。前記第２半導体領域の、前記第３半導体領域が接する部分の厚さは、前記第２半導体領域の前記トレンチ側の部分の厚さよりも薄い。
【0040】
また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体領域は、前記トレンチがストライプ状に延びる第１方向に所定の間隔で設けられており、前記第１半導体領域の、前記第１方向に隣り合う前記第２半導体領域間に挟まれた部分は、前記第１半導体層の一方の面を覆う絶縁層によって覆われていることを特徴とする。【0041】
また、この発明にかかる半導体装置は、上述した発明において、前記第２電極は、前記第３半導体領域を介して前記第１半導体領域に電気的に接続されていることを特徴とする。
【0042】
また、この発明にかかる半導体装置は、上述した発明において、前記トレンチを挟んで隣り合う前記メサ領域には、前記第１半導体層の一方の面に平行な方向で、かつ前記第１方向と直交する第２方向に、前記トレンチに接する前記第２半導体領域と、前記トレンチ間に前記第２半導体領域が設けられていない部分とが交互にあらわれることを特徴とする。【0043】
また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体領域の厚さ、前記第１半導体層の、前記第１半導体領域と前記第２半導体層とに挟まれた部分の厚さ、前記第２半導体層の厚さ、および前記第３半導体層の厚さの合計は３５μｍ以上６０μｍ以下であることを特徴とする。【0044】
また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体層の厚さは、１５μｍ以上３０μｍ以下であることを特徴とする。【0045】
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、第１導電型の第１半導体層の一方の面から深さ方向に所定の深さで、かつ前記第１半導体層の一方の面に平行な方向に延びるストライプ状に複数のトレンチを形成する第１工程を行う。次に、前記トレンチの内部に、ゲート絶縁膜を介して第１電極を形成する第２工程を行う。次に、前記第１半導体層の一方の面の表面層の、前記トレンチによって分離されたメサ領域に、前記トレンチよりも浅い深さで、かつ前記第１半導体層の一方の表面層全体に第２導電型の第１半導体領域を形成する第３工程を行う。次に、前記第１半導体領域の内部に選択的に第１導電型の第２半導体領域を形成する第４工程を行う。次に、前記第１半導体層の他方の面の表面層に、前記第１半導体層よりも不純物濃度が高い第１導電型の第２半導体層を形成する第５工程を行う。次に、前記第１半導体層の他方の面の表面層の、前記第２半導体層よりも浅い位置に前記第２半導体層に接する第２導電型の第３半導体層を形成する第６工程を行う。前記第５工程では、前記第２半導体層の厚さを、前記第１半導体層の、前記第１半導体領域と前記第２半導体層とに挟まれた部分の厚さよりも厚くする。前記第３工程の後、前記第１半導体領域の内部に、前記第１半導体領域よりも不純物濃度が高い第２導電型の第３半導体領域を選択的に形成する第７工程をさらに行う。前記第７工程では、前記トレンチの側壁に形成された前記ゲート絶縁膜と離して、前記トレンチがストライプ状に延びる方向と平行に延びるストライプ状で、かつ前記第２半導体領域の前記第３半導体層側を通るレイアウトで配置され、深さ方向に前記第２半導体領域に対向し、前記第２半導体領域の、前記第３半導体層側の面に接する前記第３半導体領域を形成する。前記第４工程では、隣り合う前記トレンチ間にわたって延在し、両側の前記トレンチの側壁の前記ゲート絶縁膜に接する前記第２半導体領域を形成する。かつ前記第２半導体領域の、前記第３半導体領域が接する部分の厚さを、前記第２半導体領域の前記トレンチ側の部分の厚さよりも薄くする。
【0046】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の第１半導体層の一方の面から深さ方向に所定の深さで、かつ前記第１半導体層の一方の面に平行な方向に延びるストライプ状に複数のトレンチが設けられている。前記第１半導体層の一方の面の表面層の、前記トレンチによって分離されたメサ領域には、前記トレンチよりも浅い深さで、かつ前記第１半導体層の一方の表面層全体に、第２導電型の第１半導体領域が設けられている。前記第１半導体領域の内部には、第１導電型の第２半導体領域が選択的に設けられている。前記トレンチの内部には、ゲート絶縁膜を介して第１電極が設けられている。前記第１半導体層の他方の面の表面層には、前記第１半導体層よりも不純物濃度が高い第１導電型の第２半導体層が設けられている。前記第１半導体層の他方の面の表面層の、前記第２半導体層よりも浅い位置に前記第２半導体層に接して、第２導電型の第３半導体層が設けられている。前記第１半導体領域および前記第２半導体領域に接する第２電極が設けられている。前記第３半導体層に接する第３電極が設けられている。前記第２半導体層は、第１の第１導電型半導体層と、第２の第１導電型半導体層と、を有する。前記第１の第１導電型半導体層は、前記第３半導体層から離れた位置に配置されている。前記第１の第１導電型半導体層は、前記第３半導体層よりも不純物濃度が低い。前記第２の第１導電型半導体層は、前記第３半導体層と前記第１の第１導電型半導体層との間に配置されている。前記第２の第１導電型半導体層は、前記第３半導体層よりも不純物濃度が低く、かつ前記第１の第１導電型半導体層よりも不純物濃度が高い。前記第１の第１導電型半導体層は、不純物濃度の最大値を示す深さから前記第２半導体領域側および前記第３半導体層側に向かうにしたがって不純物濃度が低くなっており、かつ前記第３半導体層から異なる深さで複数設けられている。複数の前記第１の第１導電型半導体層は、前記第３半導体層から離れた位置に配置されるほど、不純物濃度の前記最大値が低い。前記第１の第１導電型半導体層と前記第２の第１導電型半導体層との間に、前記第１半導体層と同じ不純物濃度の第３の第１導電型半導体層をさらに備える。
【0047】
また、この発明にかかる半導体装置は、上述した発明において、前記第１の第１導電型半導体層は、プロトンがドープされてなることを特徴とする。【0048】
また、この発明にかかる半導体装置は、上述した発明において、前記第１の第１導電型半導体層は、前記第３半導体層と前記第３電極との界面から少なくとも２．０μｍ以上８．０μｍ以下の深さの領域を含むように配置されていることを特徴とする。【0049】
また、この発明にかかる半導体装置は、上述した発明において、前記第２の第１導電型半導体層は、リンがドープされてなることを特徴とする。【0050】
また、この発明にかかる半導体装置は、上述した発明において、前記第２の第１導電型半導体層は、前記第３半導体層と前記第３電極との界面から０．５μｍ以上３．０μｍ以下の深さの範囲内に配置されていることを特徴とする。【0051】
また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体領域の厚さ、前記第１半導体層の、前記第１半導体領域と前記第２半導体層とに挟まれた部分の厚さ、前記第２半導体層の厚さ、および前記第３半導体層の厚さの合計は６０μｍ以下であることを特徴とする。【0052】
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、第１導電型の第１半導体層の一方の面から深さ方向に所定の深さで、かつ前記第１半導体層の一方の面に平行な方向に延びるストライプ状に複数のトレンチを形成する第１工程を行う。次に、前記トレンチの内部に、ゲート絶縁膜を介して第１電極を形成する第２工程を行う。次に、前記第１半導体層の一方の面の表面層の、前記トレンチによって分離されたメサ領域に、前記トレンチよりも浅い深さで、かつ前記第１半導体層の一方の表面層全体に第２導電型の第１半導体領域を形成する第３工程を行う。次に、前記第１半導体領域の内部に選択的に第１導電型の第２半導体領域を形成する第４工程を行う。次に、前記第１半導体層の他方の面の表面層に、前記第１半導体層よりも不純物濃度が高い第１導電型の第２半導体層を形成する第５工程を行う。次に、前記第１半導体層の他方の面の表面層の、前記第２半導体層よりも浅い位置に前記第２半導体層に接する第２導電型の第３半導体層を形成する第６工程を行う。前記第５工程では、まず、前記第３半導体層から離れた位置に、前記第３半導体層よりも不純物濃度が低い第１の第１導電型半導体層を形成する第１形成工程を行う。その後、前記第３半導体層と前記第１の第１導電型半導体層との間に、前記第３半導体層よりも不純物濃度が低く、かつ前記第１の第１導電型半導体層よりも不純物濃度が高い第２の第１導電型半導体層を形成する第２形成工程を行う。前記第１形成工程では、不純物濃度の最大値を示す深さから前記第２半導体領域側および前記第３半導体層側に向かうにしたがって不純物濃度が低くなり、かつ前記第３半導体層から離れた位置に配置されるほど不純物濃度の最大値が低い前記第１の第１導電型半導体層を、前記第３半導体層から異なる深さで複数形成する。前記第５工程では、前記第１の第１導電型半導体層と前記第２の第１導電型半導体層とを離して形成し、前記第１半導体層の、前記第１の第１導電型半導体層と前記第２の第１導電型半導体層とに挟まれた部分を第３の第１導電型半導体層として残す。【0053】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１形成工程では、前記第１半導体層の他方の面からのプロトン照射により前記第１の第１導電型半導体層を形成することを特徴とする。【0054】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記プロトン照射のドーズ量は、１．０×１０13／ｃｍ2以上１．０×１０15／ｃｍ2以下であることを特徴とする。【0055】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記プロトン照射の加速電圧は、４００ｋｅＶ以上１．５ＭｅＶ以下であることを特徴とする。【0056】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１形成工程では、前記プロトン照射の後に、３３０℃以上４５０℃以下の温度でのアニールを行うことを特徴とする。【0057】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２形成工程では、前記第１半導体層の他方の面からリンをイオン注入することにより前記第２の第１導電型半導体層を形成することを特徴とする。【0058】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記イオン注入におけるリンのドーズ量は、５．０×１０11／ｃｍ2以上１．０×１０13／ｃｍ2以下であることを特徴とする。【0059】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記イオン注入の加速電圧は、１００ｋｅＶ以上９００ｋｅＶ以下であることを特徴とする。【0060】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２形成工程では、前記イオン注入の後に、３３０℃以上４５０℃以下の温度でのアニールまたはレーザーアニールを行うことを特徴とする。【0061】
また、この発明にかかる半導体装置は、上述した発明において、前記第３半導体領域は、前記トレンチがストライプ状に延びる第１方向に直線状に設けられていることを特徴とする。
【0062】
また、この発明にかかる半導体装置は、上述した発明において、前記第３半導体領域は、前記第１半導体層の一方の面から見て、前記第２半導体領域の前記第３半導体層側を通る直線状のレイアウトに設けられていることを特徴とする。
【0063】
また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体領域は、前記第１方向に所定の間隔で設けられていることを特徴とする。【0064】
また、この発明にかかる半導体装置は、上述した発明において、前記第３半導体領域の深さは、０．５μｍ以上であることを特徴とする。【0065】
また、この発明にかかる半導体装置は、上述した発明において、前記第３半導体領域の深さは、前記第２半導体領域の深さと同じ、または前記第２半導体領域の深さよりも深い。前記第３半導体領域の深さと前記第２半導体領域の深さとの差は、０．０μｍ以上０．３μｍ以下であることを特徴とする。【0066】
上述した発明によれば、トレンチ間のメサ領域の基板おもて面側の表面層全体に第２電極と同電位の第１半導体領域を配置し、基板おもて面側のチャネル密度を高めて、第１半導体層への多数キャリアの注入量を増やした構造とすることにより、オン電圧を低減させることができる。また、上述した発明によれば、トレンチ間のメサ領域の基板おもて面側の表面層全体にエミッタ電位の第１半導体領域を配置することで、ゲート絶縁膜と第１半導体層との接触面積が小さくなるため、スイッチング損失を低減することができる。【0067】
また、上述した発明によれば、第２半導体層として第１の第１導電型半導体層を設けることにより、従来と同様に製造プロセス中にウェハ裏面に生じる傷やパーティクルなどによる不良が発生することを抑制することができるとともに、第３半導体層側に残存するキャリアを増やすことができ、ターンオフ時の電圧・電流波形の発振を抑制することができる。これにより、ウェハを薄板化することができるため、低オン電圧化および低スイッチング損失化を図ることができる。【0068】
また、上述した発明によれば、第１の第１導電型半導体層よりも基板裏面から浅い位置に第２半導体層として第２の第１導電型半導体層を設けることにより、ターンオフ時に第２半導体領域側から伸びる空乏層が第３半導体層にパンチスルーすることによって生じる耐圧低下を防止することができるとともに、第３半導体層側からドリフト層へのキャリアの注入を抑制することができる。これによって、さらにウェハを薄板化することができるため、さらに、低オン電圧化および低スイッチング損失化を図ることができる。【発明の効果】
【0069】
本発明にかかる半導体装置および半導体装置の製造方法によれば、オン電圧を維持するとともに、スイッチング損失を低減することができるという効果を奏する。【図面の簡単な説明】
【0070】
【発明を実施するための形態】
【0071】
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。【0072】
（実施の形態１）実施の形態１にかかる半導体装置の構造について説明する。図１は、実施の形態１にかかる半導体装置の構造を示す斜視図である。図１には、実施の形態１にかかる半導体装置の活性領域の構造を示すが、活性領域の周囲を囲む耐圧構造部（図示省略）を配置してもよい。活性領域は、オン状態のときに電流が流れる領域である。耐圧構造部は、ｎ-型ドリフト層（第１半導体層）２の基板おもて面側の電界を緩和し耐圧を保持する領域であり、例えばガードリング、フィールドプレートおよびリサーフ等を組み合わせた耐圧構造を有する。
【0073】
図１に示すように、実施の形態１にかかる半導体装置において、ｎ-型ドリフト層２となるｎ-型半導体基板（半導体チップ）のおもて面の表面層には、ｐ型ベース領域（第１半導体領域）３が設けられている。ｐ型ベース領域３の内部には、基板おもて面側の表面層にｎ+型エミッタ領域（第２半導体領域）４が選択的に設けられている。基板おもて面から深さ方向にｎ+型エミッタ領域４およびｐ型ベース領域３を貫通してｎ-型ドリフト層２に達するトレンチ５が設けられている。複数のトレンチ５は、基板おもて面に平行な方向（図１では紙面奥行き方向、以下、トレンチ５の長手方向（第１方向：縦方向）とする）に延びるストライプ状の平面レイアウトを有する。トレンチ５の内部には、トレンチ５の内壁に沿ってゲート絶縁膜６が設けられ、ゲート絶縁膜６の内側にゲート電極（第１電極）７が設けられている。【0074】
基板おもて面側の表面層の、トレンチ５によって分離されたメサ領域（トレンチ５間のメサ領域）には、基板おもて面全面に露出されるようにｐ型ベース領域３が設けられている。すなわち、ｐ型ベース領域３は、トレンチ５間のメサ領域において、トレンチ５の長手方向に延びる直線状の平面レイアウトを有する。また、トレンチ５間のメサ領域には、ｐ型ベース領域３の内部に設けられたｎ+型エミッタ領域４がトレンチ５の長手方向に所定間隔ｘ１で分散して配置されている。すなわち、トレンチ５間のメサ領域には、トレンチ５の長手方向に、トレンチ５に接するｎ+型エミッタ領域４が設けられエミッタ構造（セル）をなす部分と、トレンチ５間にｎ+型エミッタ領域４が設けられていない部分とが交互に繰り返し配置されている。同一のメサ領域内において、隣り合うトレンチ５の側壁に設けられた各ゲート絶縁膜６にそれぞれ接するｎ+型エミッタ領域４同士は、トレンチ５が並ぶ方向、すなわちトレンチ５の長手方向と直交する方向（図１では、紙面横方向、以下、トレンチ５の短手方向（第２方向：横方向）とする）に所定間隔ｘ２をあけて対向する。【0075】
トレンチ５を挟んで隣り合うメサ領域に設けられたｎ+型エミッタ領域４同士は、トレンチ５の短手方向に対向しないように配置されている。すなわち、トレンチ５を挟んで隣り合うメサ領域において、トレンチ５の短手方向に、ｐ型ベース領域３の、ｎ+型エミッタ領域４が設けられている部分とｎ+型エミッタ領域４が設けられていない部分とが交互にあらわれる。トレンチ５間のメサ領域の、トレンチ５の短手方向の幅（以下、単に幅とする）は、設計上可能な限り狭いのが好ましい。その理由は、メサ領域に占めるｎ+型エミッタ領域４の比率が大きくなり、後述する本発明の効果に加えてさらにチャネル密度を高くすることができ、オン電圧を低減させることができるからである。ゲート電極７、ｎ+型エミッタ領域４およびｐ型ベース領域３の表面上は、層間絶縁膜（絶縁層：不図示）で覆われている。【0076】
層間絶縁膜にはトレンチ５の長手方向に所定間隔でコンタクトホールが選択的に設けられており、エミッタ電極（第２電極：不図示）は、層間絶縁膜のコンタクトホールを介してｎ+型エミッタ領域４およびｐ型ベース領域３に接続されている。すなわち、ｎ+型エミッタ領域４およびｐ型ベース領域３とエミッタ電極とのコンタクト（電気的接触部）８はトレンチ５の長手方向に選択的に設けられており、ｐ型ベース領域３の、トレンチ５の長手方向に隣り合うｎ+型エミッタ領域４間に挟まれた部分は層間絶縁膜によって覆われている。図１の斜視図上面において、ハッチングされた部分はｎ+型エミッタ領域４およびｐ型ベース領域３とエミッタ電極とのコンタクト８であり、ハッチングされていない部分は層間絶縁膜に覆われた部分である。上述したようにメサ領域内においてトレンチ５の長手方向にｐ型ベース領域３が連続して配置されていることにより、メサ領域の基板おもて面側の表面層全体がエミッタ電位となっている。【0077】
ｎ-型半導体基板の裏面の表面層には、ｐ+型コレクタ層（第３半導体層）１が設けられている。基板裏面には、ｐ+型コレクタ層１とのオーミック接合をなすコレクタ電極（第３電極）９が設けられている。また、ｎ-型半導体基板の裏面の表面層には、ｐ+型コレクタ層１よりも基板裏面から深い位置にｎ+型バッファ層（第２半導体層）１０が設けられている。すなわち、ｎ+型バッファ層１０は、ｐ+型コレクタ層１とｎ-型ドリフト層２との間に配置され、ｐ+型コレクタ層１およびｎ-型ドリフト層２に接する。ｎ+型バッファ層１０の不純物濃度は、ｐ+型コレクタ層１側よりもｎ-型ドリフト層２側で低く、ｎ-型ドリフト層２側からｐ+型コレクタ層１側へ向かって増加する不純物濃度分布となっている。【0078】
ｎ+型バッファ層１０の厚さｔ３は、ｎ-型ドリフト層２の厚さ（ｎ-型ドリフト層２の、ｐ型ベース領域３とｎ+型バッファ層１０とに挟まれた部分の厚さ）ｔ２とほぼ同じか、ｎ-型ドリフト層２の厚さｔ２よりも厚い。具体的には、定格電圧は例えば６００Ｖ以下であり、ｐ型ベース領域３の厚さｔ１、ｎ-型ドリフト層２の厚さｔ２、ｎ+型バッファ層１０の厚さｔ３、および、ｐ+型コレクタ層１の厚さｔ４の合計（すなわち半導体基板の厚さ（シリコン厚さ）Ｄ）は６０μｍ以下である。ｎ+型バッファ層１０の厚さｔ３は、定格電圧に基づいて例えば１５μｍ以上３０μｍ以下程度の範囲内で設定される。上記条件を満たすｎ+型バッファ層１０を設けることで、定常スイッチング時に、ｐ型ベース領域３とｎ-型ドリフト層２との間のｐｎ接合から伸びる空乏層がｎ+型バッファ層１０にパンチスルーする構成となる。【0079】
次に、実施の形態１にかかる半導体装置の各部の寸法および不純物濃度について説明する。例えば定格電圧６００Ｖである場合には、耐圧７００Ｖ程度とし、各部の寸法および不純物濃度は次の値をとる。図２は、定格電圧６００Ｖの半導体装置の深さ方向の不純物濃度分布を示す特性図である。図２には、図１に示す半導体装置のエミッタ電極とｎ+型エミッタ領域４との界面（深さ＝０μｍ）から深さ方向にｎ+型エミッタ領域４、ｐ型ベース領域３、ｎ-型ドリフト層２、ｎ+型バッファ層１０およびｐ+型コレクタ層１を含む領域の不純物濃度分布を示す（図３，１０，１６，１８，２０，２２においても同様）。半導体基板の厚さＤは６０μｍである。ｐ型ベース領域３の厚さｔ１は２．８μｍである。ｐ+型コレクタ層１の不純物濃度は３．０×１０17／ｃｍ3以上３．６×１０18／ｃｍ3以下であり、その厚さｔ４は１．０μｍである。エミッタ電極とｎ+型エミッタ領域４との界面からｎ-型ドリフト層２とｎ+型バッファ層１０との界面までの深さは３０μｍである。すなわち、ｎ-型ドリフト層２の厚さｔ２は２７．２μｍであり、ｎ+型バッファ層１０の厚さｔ３は２９μｍである。ｎ-型ドリフト層２の比抵抗は２３Ωｃｍ以上２６Ωｃｍ以下である。ｎ+型バッファ層１０のピーク濃度（コレクタ側の不純物濃度）は、１．１×１０15／ｃｍ3である。この場合、素子耐圧は例えば７００Ｖ程度であり、定常スイッチング時に３００Ｖ（定格電圧の半分）の電圧が印加されると仮定した場合に、エミッタ電極とｎ+型エミッタ領域４との界面から３６μｍ程度の深さまで空乏層が広がる。すなわち、ｎ-型ドリフト層２とｎ+型バッファ層１０との界面からｎ+型バッファ層１０への空乏層の入り込み量は６μｍ程度である。定格電圧６００ＶのＩＧＢＴは、例えばエアコンのインバーター制御に用いられる。【0080】
また、例えば定格電圧３５０Ｖである場合には、耐圧３７０Ｖ程度とし、各部の寸法および不純物濃度は次の値をとる。図３は、定格電圧３５０Ｖの半導体装置の深さ方向の不純物濃度分布を示す特性図である。半導体基板の厚さＤは３７μｍである。ｐ型ベース領域３の厚さｔ１は２．８μｍである。ｐ+型コレクタ層１の不純物濃度は４．２×１０17／ｃｍ3以上６．０×１０18／ｃｍ3以下であり、その厚さｔ４は１．０μｍである。エミッタ電極とｎ+型エミッタ領域４との界面からｎ-型ドリフト層２とｎ+型バッファ層１０との界面までの深さは１９μｍである。すなわち、ｎ-型ドリフト層２の厚さｔ２は１６．２μｍであり、ｎ+型バッファ層１０の厚さｔ３は１７μｍである。ｎ-型ドリフト層２の比抵抗は１７Ωｃｍである。ｎ+型バッファ層１０のピーク濃度は、１．４×１０15／ｃｍ3である。この場合、素子耐圧は例えば３７０Ｖ程度であり、定常スイッチング時に１５０Ｖ（定格電圧の半分）の電圧が印加されると仮定した場合に、エミッタ電極とｎ+型エミッタ領域４との界面から２８μｍ程度の深さまで空乏層が広がる。すなわち、ｎ-型ドリフト層２とｎ+型バッファ層１０との界面からｎ+型バッファ層１０への空乏層の入り込み量は９μｍ程度である。定格電圧３００Ｖ以上４００Ｖ以下程度のＩＧＢＴは、例えばＨＥＶ（Ｈｙｂｒｉｄ Ｅｌｅｃｔｒｉｃ Ｖｅｈｉｃｌｅ：ハイブリッド電気自動車）のモーター部分（ＢＡＳ：Ｂｅｌｔｅｄ Ａｌｔｅｒｎａｔｏｒ Ｓｔａｒｔｅｒ）に用いられる。【0081】
このように本発明においては、ｎ+型バッファ層１０の厚さｔ３をｎ-型ドリフト層２の厚さｔ２とほぼ同じか、ｎ-型ドリフト層２の厚さｔ２よりも厚くして定格電圧を６００Ｖ以下（半導体基板の厚さＤを６０μｍ以下）とし、トレンチ５間のメサ部の基板おもて面側の表面層全体にエミッタ電位のｐ型ベース領域３を配置することにより、ｐ型ベース領域３からエミッタ電極へのホールの引き抜きによるオン電圧の増加は少ない。一方、従来（例えば上記特許文献５の技術に相当する従来構造（図２４））のようにトレンチ１０５間のメサ領域内にトレンチ１０５の長手方向に所定間隔で複数のｐ型ベース領域１０３を配置してＩＥ効果を維持した構造では、半導体基板の厚さＤが６０μｍ以下と薄い場合、ｎ-型ドリフト層１０２の抵抗が低くなるため、ｎ-型ドリフト層１０２の、ｐ型ベース領域１０３間に挟まれた部分（フローティングｎ-領域）に正孔が蓄積されにくく、ＩＥ効果が小さくなる。したがって、定格電圧６００Ｖ以下である場合、従来のようにＩＥ効果を維持した構造ではなく、本発明のようにトレンチ５間のメサ領域の基板おもて面側の表面層全体にエミッタ電位のｐ型ベース領域３を配置することによってチャネル密度を高めて、ｎ-型ドリフト層２への電子の注入量を増やした構造とするのがよい。【0082】
また、本発明のようにトレンチ５間のメサ領域の基板おもて面側の表面層全体にエミッタ電位のｐ型ベース領域３を配置した構成において、例えば定格電圧１２００Ｖ以上とした場合、ｐ型ベース領域３からエミッタ電極へホールが引き抜かれてしまうため、ＩＥ効果が小さくなり、オン電圧が高くなる。このため、低オン電圧を実現するためには、定格電圧６００Ｖ以下程度とするのが好ましい。また、トレンチ５間のメサ領域の基板おもて面側の表面層全体をエミッタ電位のｐ型ベース領域３とするため、トレンチ５の側壁に設けられたゲート絶縁膜６の大部分がゲート・エミッタ間容量ＣGEとなる。ゲート絶縁膜６とｎ-型ドリフト層２との接触面積が小さくなるため、メサ領域内のｐ型ベース領域を複数に分割して単位セルのメサ領域内のある限られた領域をエミッタ構造とした従来構造（図２４）よりもゲート・コレクタ間容量ＣGCが小さくなり、スイッチング損失を低減することができる。また、トレンチ５間のメサ領域の基板おもて面側の表面層全体をエミッタ電位のｐ型ベース領域３とするため、ｐ型ベース領域３を形成するためのイオン注入時にマスクを必要としない。このため、製造工程に用いるマスク枚数を低減することができる。【0083】
次に、実施の形態１にかかる半導体装置の製造方法について説明する。まず、出発ウェハとして、例えば、ｎ-型ドリフト層２となるｎ-型の半導体ウェハを用意する。次に、半導体ウェハのおもて面から所定深さの複数のトレンチ５を形成する。トレンチ５の深さは、後述する工程において基板裏面側に形成されるｎ+型バッファ層１０に達しない深さとする。次に、トレンチ５の内部に、トレンチ５の側壁に沿ってゲート絶縁膜６を形成する。次に、トレンチ５の内部の、ゲート絶縁膜６の内側にゲート電極７を形成する。次に、例えば基板おもて面側からｐ型不純物をイオン注入することにより、トレンチ５間のメサ領域の基板おもて面側の表面層全体に、トレンチ５の深さよりも浅い深さでｐ型ベース領域３を形成する。【0084】
次に、ｎ+型エミッタ領域４の形成領域に対応する部分が開口したマスクを用いて、基板おもて面側からｎ型不純物をイオン注入することにより、ｐ型ベース領域３の内部にｎ+型エミッタ領域４を選択的に形成する。次に、一般的な方法により、半導体ウェハのおもて面に、層間絶縁膜やエミッタ電極など残りのおもて面素子構造を形成する。このとき、層間絶縁膜には、トレンチ５の長手方向に所定間隔でコンタクトホールを選択的に形成する。次に、半導体ウェハの裏面から例えば１×１０14／ｃｍ2程度でセレン（Ｓｅ）をイオン注入した後、９００℃程度の温度で２時間程度の熱処理（アニール）を行うことにより、半導体ウェハの裏面の表面層に所定厚さのｎ+型バッファ層１０を形成する。これによって、ｎ+型バッファ層１０とｐ型ベース領域３との間に残るｎ-型層がｎ-型ドリフト層２となる。【0085】
セレンのイオン注入に代えて、プロトン（Ｈ+）を異なるドーズ量で複数回注入（多段注入）することにより、ｎ+型バッファ層１０を形成してもよい。セレンのイオン注入やプロトンの多段注入によりｎ+型バッファ層１０を形成することで、ｎ+型バッファ層１０の不純物濃度はｎ-型ドリフト層２側からｐ+型コレクタ層１側へ向かって増加する不純物濃度分布となる。また、例えばリン（Ｐ）のイオン注入によってｎ+型バッファ層１０を形成する場合にはシリコンに対する拡散係数が小さいので深い拡散領域を得ることは困難であるが、拡散係数が大きいセレンのイオン注入によりｎ+型バッファ層１０を形成することで、深い拡散領域を得ることができる。【0086】
次に、ウェハ裏面から例えば１．０×１０13／ｃｍ2以上４．０×１０13／ｃｍ2以下のドーズ量でｐ型不純物をイオン注入することにより、半導体ウェハの裏面の表面層（すなわちｎ+型バッファ層１０の表面層）に、ｎ+型バッファ層１０よりも薄い厚さでｐ+型コレクタ層１を形成する。ｐ+型コレクタ層１のドーズ量が１．０×１０13／ｃｍ2未満である場合、コレクタ電極９とのオーミック接合を形成することができないため、好ましくない。その後、一般的な方法により、半導体ウェハの裏面にコレクタ電極９などを形成することで、図１に示す半導体装置が完成する。上述した半導体装置の製造方法において、出発ウェハの厚さが製品厚さよりも厚い場合には、例えばｎ+型バッファ層１０を形成する前に、半導体ウェハを裏面側から研削していき、半導体装置として用いる製品厚さの位置まで研削すればよい。【0087】
以上、説明したように、実施の形態１によれば、トレンチ間のメサ領域の基板おもて面側の表面層全体にエミッタ電位のｐ型ベース領域を配置し、エミッタ側のチャネル密度を高めて、ｎ-型ドリフト層への電子の注入量を増やした構造とし、かつｎ+型バッファ層の厚さをｎ-型ドリフト層の厚さとほぼ同じか、ｎ-型ドリフト層の厚さよりも厚くすることにより、定格電圧６００Ｖ以下においてオン電圧を低減させることができる。また、実施の形態１によれば、トレンチ間のメサ領域の基板おもて面側の表面層全体にエミッタ電位のｐ型ベース領域を配置することで、ゲート絶縁膜とｎ-型ドリフト層との接触面積が小さくなるため、ゲート・コレクタ間容量が小さくなり、スイッチング損失を低減することができる。また、実施の形態１によれば、トレンチ間のメサ領域の基板おもて面側の表面層全体にｐ型ベース領域を設けるため、ｐ型ベース領域を形成するためのイオン注入時にマスクを必要としない。このため、製造工程に用いるマスク枚数を低減することができる。また、実施の形態１によれば、定格電圧６００Ｖ以下と低耐圧であるため、耐圧の大きさに対してオン電圧が高くなることはない。このため耐圧を維持するとともに、低オン電圧を実現することができる。【0088】
（実施の形態２）次に、実施の形態２にかかる半導体装置の構造について説明する。図４は、実施の形態２にかかる半導体装置の構造を示す斜視図である。実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、ｐ型ベース領域３の内部にトレンチ５の長手方向に延びるストライプ状にｐ+型コンタクト領域（第３半導体領域）１３を設け、かつエミッタ電極とのコンタクト１８をトレンチ５の長手方向に延びるストライプ状に設けた点である。図４の斜視図上面において、ハッチングされた部分はｎ+型エミッタ領域４、ｐ+型コンタクト領域１３およびｐ型ベース領域３とエミッタ電極とのコンタクト１８であり、ハッチングされていない部分は層間絶縁膜に覆われた部分である（図５においても同様）。また、メサ領域内においてトレンチ５の長手方向に延びる２本の点線の内側の部分はｐ+型コンタクト領域１３である（図５においても同様）。
【0089】
具体的には、図４に示すように、ｐ型ベース領域３の内部には、同一のメサ領域内においてトレンチ５の短手方向に隣り合うｎ+型エミッタ領域４間にｐ+型コンタクト領域１３が設けられている。ｐ+型コンタクト領域１３は、基板おもて面側の表面層にトレンチ５の長手方向に延びるストライプ状に設けられている。すなわち、ｐ+型コンタクト領域１３は、ｐ型ベース領域３の、エミッタ構造（セル）をなす部分に設けられるとともに、ｐ型ベース領域３の、ｎ+型エミッタ領域４が設けられていない部分（エミッタ構造に挟まれた部分）にも設けられている。【0090】
また、ｐ+型コンタクト領域１３は、ｐ型ベース領域３の、ｎ+型エミッタ領域４が設けられていない部分においてトレンチ５側壁のゲート絶縁膜６に接していてもよい。この場合、しきい値電圧Ｖｔｈを上昇させないこと、および、ｎ+型エミッタ領域４の不純物濃度を維持すること、を実現可能な設計条件または製造工程によって、ｐ+型コンタクト領域１３を形成する。層間絶縁膜にはトレンチ５の長手方向に延びるストライプ状にコンタクトホールが設けられている。エミッタ電極（不図示）は、層間絶縁膜のコンタクトホールを介してｎ+型エミッタ領域４、ｐ+型コンタクト領域１３およびｐ型ベース領域３に接続されている。【0091】
実施の形態２にかかる半導体装置の製造方法は、例えば、実施の形態１にかかる半導体装置の製造方法において、ｐ型ベース領域３の形成後にｐ+型コンタクト領域１３を形成する工程を追加し、かつ層間絶縁膜のコンタクトホールをトレンチ５の長手方向に延びるストライプ状に形成すればよい。ｐ+型コンタクト領域１３の形成においては、例えばｐ+型コンタクト領域１３の形成領域に対応する部分が開口したマスクを用いて、基板おもて面側からｐ型不純物をイオン注入することによりｐ+型コンタクト領域１３を形成する。実施の形態２にかかる半導体装置の製造方法のそれ以外の構成は、実施の形態１にかかる半導体装置の製造方法と同様である。【0092】
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態２によれば、ｐ+型コンタクト領域を設けることにより、ｐ+型コレクタ層、ｎ+型バッファ層、ｎ-型ドリフト層、ｐ型ベース領域およびｎ+型エミッタ領域からなる寄生のｐｎｐｎサイリスタの動作を制御してラッチアップが生じることを防止することができる。【0093】
（実施の形態３）次に、実施の形態３にかかる半導体装置の構造について説明する。図５は、実施の形態３にかかる半導体装置の構造を示す斜視図である。実施の形態３にかかる半導体装置が実施の形態２にかかる半導体装置と異なる点は、ｎ+型エミッタ領域１４をトレンチ５の長手方向に延びるストライプ状に設けた点である。すなわち、トレンチ５の長手方向に連続してエミッタ構造（セル）が形成されている。エミッタ電極（不図示）は、層間絶縁膜のコンタクトホールを介してｎ+型エミッタ領域１４およびｐ+型コンタクト領域１３に接続され、かつｐ+型コンタクト領域１３を介してｐ型ベース領域３に電気的に接続されている。
【0094】
実施の形態３にかかる半導体装置の製造方法は、実施の形態２にかかる半導体装置の製造方法において、ｎ+型エミッタ領域１４を形成するためのイオン注入に用いるマスクの開口パターンをトレンチ５の長手方向に延びるストライプ状にすればよい。実施の形態３にかかる半導体装置の製造方法のそれ以外の構成は、実施の形態２にかかる半導体装置の製造方法と同様である。【0095】
以上、説明したように、実施の形態３によれば、実施の形態１，２と同様の効果を得ることができる。また、実施の形態３によれば、ｎ+型エミッタ領域をトレンチの長手方向に延びるストライプ状に設けることにより、メサ領域に占めるｎ+型エミッタ領域の比率が大きくなり、さらにチャネル密度を高くすることができる。これにより、さらにオン電圧を低減させることができる。【0096】
（実施の形態４）次に、実施の形態４にかかる半導体装置の構造について説明する。図６は、実施の形態４にかかる半導体装置の構造を示す斜視図である。実施の形態４にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、ｐ+型コンタクト領域２３をトレンチ長手方向に所定間隔で設け、ｐ+型コンタクト領域２３を介してエミッタ電極（不図示）とｐ型ベース領域３とを電気的に接続した点である。図６の斜視図上面において、ハッチングされた部分はｎ+型エミッタ領域４、ｐ+型コンタクト領域２３およびｐ型ベース領域３とエミッタ電極とのコンタクト２８であり、ハッチングされていない部分は層間絶縁膜に覆われた部分である。また、点線で囲む部分はｐ+型コンタクト領域２３である。
【0097】
具体的には、図６に示すように、ｐ型ベース領域３の内部には、基板おもて面側の表面層にトレンチ５の長手方向に所定間隔でｐ+型コンタクト領域２３が選択的に設けられている。ｐ+型コンタクト領域２３は、同一のメサ領域内においてトレンチ５の短手方向に隣り合うｎ+型エミッタ領域４間に設けられている。層間絶縁膜にはトレンチ５の長手方向に所定間隔でコンタクトホールが選択的に設けられている。エミッタ電極は、層間絶縁膜のコンタクトホールを介してｎ+型エミッタ領域４およびｐ+型コンタクト領域２３に接続され、かつｐ+型コンタクト領域２３を介してｐ型ベース領域３に電気的に接続されている。【0098】
実施の形態４にかかる半導体装置の製造方法は、例えば、実施の形態１にかかる半導体装置の製造方法において、ｐ型ベース領域３の形成後に、ｐ+型コンタクト領域２３を形成する工程を追加すればよい。ｐ+型コンタクト領域２３の形成においては、例えばｐ+型コンタクト領域２３の形成領域に対応する部分が開口したマスクを用いて、基板おもて面側からｐ型不純物をイオン注入することによりｐ+型コンタクト領域２３を形成する。実施の形態４にかかる半導体装置の製造方法のそれ以外の構成は、実施の形態１にかかる半導体装置の製造方法と同様である。【0099】
以上、説明したように、実施の形態４によれば、実施の形態１と同様の効果を得ることができる。【0100】
（実施例１）次に、本発明にかかる半導体装置の出力特性について説明する。図７は、実施例１にかかる半導体装置の出力特性（コレクタ・エミッタ間電圧ＶCE−コレクタ電流ＩC特性）を示す特性図である。上述した実施の形態１にかかる半導体装置（以下、実施例１とする）の出力特性を図７に示す。図７には、比較として、トレンチ１０５の長手方向に所定間隔でｐ型ベース領域１０３を選択的に設けることでメサ領域内のある限られた領域をエミッタ構造としてＩＥ効果を高めた従来の半導体装置（図２４参照、以下、従来例１とする）の出力特性も示す。従来例１のｐ型ベース領域１０３以外の構成は、実施例１と同様である。図７に示す結果より、実施例１においては、従来例１よりもコレクタ・エミッタ間飽和電圧が低く、スイッチング動作が速いことが確認された。
【0101】
（実施例２）次に、オン電圧Ｖｏｎと半導体基板の厚さＤとの関係について説明する。図８は、実施例２にかかる半導体装置のオン電圧と半導体基板の厚さとの関係を示す特性図である。実施の形態１にかかる半導体装置（以下、実施例２とする）について、半導体基板（シリコン基板）の厚さＤを３０μｍ〜８０μｍとしたときのオン電圧について検証した結果を図８に示す。図８には、比較として、トレンチ１０５の長手方向に所定間隔でｐ型ベース領域１０３を選択的に設けることでメサ領域内のある限られた領域をエミッタ構造としてＩＥ効果を高めた従来の半導体装置（図２４参照、以下、従来例２とする）についても、半導体基板の厚さを実施例２と同じ条件としたときのオン電圧を示す。従来例２のｐ型ベース領域１０３以外の構成は、実施例２と同様である。
【0102】
図８に示す結果より、実施例２においては、半導体基板の厚さＤが６０μｍ以下（すなわち定格電圧６００Ｖ以下）である場合に、従来例２よりもオン電圧Ｖｏｎを低くすることができることが確認された。その理由は、半導体基板の厚さＤを６０μｍ以下とする場合、従来のようにＩＥ効果を高めた構造では、ｎ-型ドリフト層１０２の厚さが薄すぎるため、エミッタ側にキャリアが蓄積しにくく、ＩＥ効果が得られにくいからである。したがって、半導体基板の厚さＤを６０μｍ以下として例えば定格電圧３００Ｖ〜６００ＶのＩＧＢＴを構成する場合、従来のようにＩＥ効果を高めた構造とするよりも、本発明のようにエミッタ側のチャネル密度を高めて、ｎ-型ドリフト層２への電子の注入量を増やした構造とするのが好ましいことが確認された。【0103】
（実施の形態５）次に、実施の形態５にかかる半導体装置の構造について説明する。図９は、実施の形態５にかかる半導体装置の構造を示す断面図である。図１０は、図９の半導体装置の深さ方向の不純物濃度分布を示す特性図である。実施の形態５にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、プロトンがドープされてなるバッファ層（以下、プロトンドープバッファ層（第１の第１導電型半導体層）とする）３１と、リンがドープされてなるバッファ層（以下、リンドープバッファ層（第２の第１導電型半導体層）とする）３２と、の２層構造のバッファ層を備える点である。すなわち、ｐ型ベース領域３の厚さｔ１、ｎ-型ドリフト層２の厚さｔ２、プロトンドープバッファ層３１の厚さｔ３１、リンドープバッファ層３２の厚さｔ３２、および、ｐ+型コレクタ層１の厚さｔ４の合計が半導体基板の厚さ（シリコン厚さ）Ｄとなる。また、実施の形態５においては、プロトンドープバッファ層３１の厚さｔ３１およびリンドープバッファ層３２の厚さｔ３２の合計が、ｎ-型ドリフト層２の厚さｔ２とほぼ同じか、ｎ-型ドリフト層２の厚さｔ２よりも厚い。
【0104】
図９，１０には、プロトンドープバッファ層３１の導電型をｎ+（Ｈ+）と示し、リンドープバッファ層３２の導電型をｎ+（Ｐ）と示す（図１４〜２２においても同様）。具体的には、図９，１０に示すように、プロトンドープバッファ層３１は、リンドープバッファ層３２よりも基板裏面から深い位置に設けられ、かつリンドープバッファ層３２およびｎ-型ドリフト層２に接する。すなわち、プロトンドープバッファ層３１は、リンドープバッファ層３２とｎ-型ドリフト層２との間に配置されている。具体的には、プロトンドープバッファ層３１は、基板裏面から少なくとも２．０μｍ以上８．０μｍ以下程度の深さの領域を含むように配置されるのが好ましい。その理由は、耐圧を維持しながら、ターンオフ時にコレクタ側にキャリアを残して発振を抑止するために最適な深さであるからである。また、プロトンドープバッファ層３１は、基板裏面から異なる深さに形成された複数段のバッファ層で構成されている。プロトンドープバッファ層３１を構成する各バッファ層は、例えば、深さ方向に隣り合う層同士が互いに接するように配置されている。図１０には、プロトンドープバッファ層３１が３段のバッファ層（以下、第１〜３プロトンドープバッファ層とする）３１ａ〜３１ｃからなる場合を示す。【0105】
第１〜３プロトンドープバッファ層３１ａ〜３１ｃの不純物濃度は、それぞれ、不純物濃度ピークの位置からｎ+型エミッタ領域４側およびｐ+型コレクタ層１側に向かって低くなっている。第１〜３プロトンドープバッファ層３１ａ〜３１ｃのピーク濃度（不純物濃度ピークの不純物濃度）は、基板裏面から深い位置にあるほど低い。具体的には、基板裏面から最も深い位置に配置された第１プロトンドープバッファ層３１ａのピーク濃度は、第２，３プロトンドープバッファ層３１ｂ，３１ｃのピーク濃度よりも低い。基板裏面から２番目に深い位置に配置された第２プロトンドープバッファ層３１ｂのピーク濃度は、基板裏面から最も浅い位置に配置された第３プロトンドープバッファ層３１ｃのピーク濃度よりも低い。プロトンドープバッファ層３１の厚さ（すなわち、第１〜３プロトンドープバッファ層３１ａ〜３１ｃの厚さの合計）ｔ３１は、リンドープバッファ層３２の厚さｔ３２よりも厚い。【0106】
リンドープバッファ層３２は、ｐ+型コレクタ層１とプロトンドープバッファ層３１との間に配置され、ｐ+型コレクタ層１およびプロトンドープバッファ層３１に接する。すなわち、リンドープバッファ層３２は、ｐ+型コレクタ層１よりも基板裏面から深い位置に、かつプロトンドープバッファ層３１よりも基板裏面から浅い位置に設けられている。具体的には、リンドープバッファ層３２は、基板裏面から０．５μｍ以上３．０μｍ以下程度の深さの範囲内に配置されるのが好ましい。リンドープバッファ層３２の不純物濃度は、不純物濃度ピークの位置からｎ+型エミッタ領域４側およびｐ+型コレクタ層１側に向かって低くなっている。また、リンドープバッファ層３２のピーク濃度は、ｐ+型コレクタ層１の不純物濃度よりも低く、かつリンドープバッファ層３２に接する第３プロトンドープバッファ層３１ｃのピーク濃度よりも高い。また、ｐ型ベース領域３の内部に、実施の形態２〜４と同様にｐ+型コンタクト領域１３（２３）が設けられていてもよい。【0107】
次に、実施の形態５にかかる半導体装置の各部の寸法および不純物濃度の一例について説明する。例えば定格電圧６００Ｖである場合には、耐圧７００Ｖ程度とし、各部の寸法および不純物濃度は次の値をとる。半導体基板の厚さＤおよびｐ型ベース領域３の厚さｔ１は実施の形態１と同様である。ｎ-型ドリフト層２の厚さｔ２は２８．２μｍであり、その比抵抗は実施の形態１と同様である。第１プロトンドープバッファ層３１ａのピーク濃度は７．０×１０14／ｃｍ3であり、その厚さｔ３１１は９．０μｍである。第２プロトンドープバッファ層３１ｂのピーク濃度は２．０×１０15／ｃｍ3であり、その厚さｔ３１２は９．０μｍである。第３プロトンドープバッファ層３１ｃのピーク濃度は８．５×１０15／ｃｍ3であり、その厚さｔ３１３は９．５μｍである。リンドープバッファ層３２のピーク濃度は４．０×１０16／ｃｍ3であり、その厚さｔ３２は１．０μｍである。ｐ+型コレクタ層１の不純物濃度は４．０×１０17／ｃｍ3であり、その厚さｔ４は０．５μｍである。すなわち、プロトンドープバッファ層３１の厚さｔ３１およびリンドープバッファ層３２の厚さｔ３２の合計は２８．５μｍである。【0108】
次に、実施の形態５にかかる半導体装置の製造方法について説明する。図１１〜１４は、実施の形態５にかかる半導体装置の製造途中の状態を示す断面図である。まず、図１１に示すように、出発ウェハとして、例えば、ｎ-型ドリフト層２となるｎ-型の半導体ウェハを用意する。次に、半導体ウェハのおもて面側に、実施の形態１と同様に、ｐ型ベース領域３、ｎ+型エミッタ領域４、トレンチ５、ゲート絶縁膜６およびゲート電極７からなるトレンチゲート型のＭＯＳゲート構造を形成する。次に、半導体ウェハのおもて面に層間絶縁膜１１を形成した後、実施の形態１と同様に、層間絶縁膜１１を深さ方向に貫通するコンタクトホールを形成して、ｎ+型エミッタ領域４およびｐ型ベース領域３を露出させる。ここで、ＭＯＳゲート構造としてｐ+型コンタクト領域１３（２３）を形成する場合には、実施の形態２〜４と同様に、ｐ+型コンタクト領域１３（２３）やコンタクトホールを形成すればよい。以下、ｐ+型コンタクト領域１３を形成した場合を例に説明する。【0109】
次に、図１２に示すように、半導体ウェハのおもて面に、層間絶縁膜１１のコンタクトホールを介してｎ+型エミッタ領域４およびｐ+型コンタクト領域１３に接するエミッタ電極１２を形成する。次に、図１３に示すように、半導体ウェハを裏面側から研削していき、半導体装置として用いる製品厚さの位置まで研削する。製品厚さとは、上述した半導体基板の厚さＤである。次に、図１４に示すように、半導体ウェハの裏面からプロトンの多段注入を行った後、例えば３３０℃以上４５０℃以下程度の温度で熱処理（アニール）を行うことにより、半導体ウェハの研削後の裏面側の所定の位置にプロトンドープバッファ層３１を形成する。プロトンドープバッファ層３１を形成するためのプロトンの多段注入条件は、例えば、加速電圧を４００ｋｅＶ以上１．５ＭｅＶ以下の範囲内とし、ドーズ量を１．０×１０13／ｃｍ2以上１．０×１０15／ｃｍ2以下の範囲内として、加速電圧およびドーズ量がそれぞれ異なる複数回のプロトン注入を行うのが好ましい。【0110】
具体的には、例えば、上述した定格電圧６００Ｖの半導体装置を作製（製造）する場合、プロトンドープバッファ層３１となる３段のバッファ層（第１〜３プロトンドープバッファ層３１ａ〜３１ｃ）を形成するためのプロトンの多段注入条件および熱処理条件は、次の通りである。第１プロトンドープバッファ層３１ａを形成するためのプロトン注入条件は、例えば、加速電圧を１．４ＭｅＶとし、ドーズ量を２．０×１０13／ｃｍ2としてもよい。第２プロトンドープバッファ層３１ｂを形成するためのプロトン注入条件は、例えば、加速電圧を１．０ＭｅＶとし、ドーズ量を５．０×１０13／ｃｍ2としてもよい。第３プロトンドープバッファ層３１ｃを形成するためのプロトン注入条件は、例えば、加速電圧を７５０ｋｅＶとし、ドーズ量を２．０×１０14／ｃｍ2としてもよい。このような条件で第１〜３プロトンドープバッファ層３１ａ〜３１ｃを形成することにより、上記例示した深さに所定の厚さｔ３１のプロトンドープバッファ層３１が形成される。第１〜３プロトンドープバッファ層３１ａ〜３１ｃを形成する順序は種々変更可能である。また、熱処理条件は、３５０℃程度の温度で２時間程度である。【0111】
次に、半導体ウェハの裏面からリンのイオン注入を行い、リンドープバッファ層３２を形成する。リンドープバッファ層３２を形成するためのリンのイオン注入条件は、例えば、加速電圧を１００ｋｅＶ以上９００ｋｅＶ以下とし、ドーズ量を５．０×１０11／ｃｍ2以上１．０×１０13／ｃｍ2以下とするのが好ましい。具体的には、例えば、上述した定格電圧６００Ｖの半導体装置を作製する場合、リンドープバッファ層３２を形成するためのリンのイオン注入条件は、加速電圧を７００ｋｅＶとし、ドーズ量を１．０×１０12／ｃｍ2としてもよい。これにより、プロトンドープバッファ層３１よりも基板裏面から浅い位置に、所定の厚さｔ３２のリンドープバッファ層３２が形成される。次に、半導体ウェハの裏面から例えばボロンなどのｐ型不純物のイオン注入を行い、ｐ+型コレクタ層１を形成する。ｐ+型コレクタ層１を形成するため例えばボロンのイオン注入条件は、加速電圧を４５ｋｅＶとし、ドーズ量を１．０×１０13／ｃｍ2としてもよい。そして、例えば３３０℃以上４５０℃以下程度の温度でアニールまたはレーザーアニールを行うことにより、リンドープバッファ層３２およびｐ+型コレクタ層１を活性化させる。次に、半導体ウェハの裏面にコレクタ電極９を形成することで、図９に示す半導体装置が完成する。【0112】
以上、説明したように、実施の形態５によれば、基板裏面から深い位置に複数のバッファ層が連続してなるプロトンドープバッファ層を設けることにより、ターンオフ時にエミッタ側から伸びる空乏層がｐ+型コレクタ層にパンチスルーすることによって生じる耐圧低下を抑制することができ（フィールドストップ機能）、実施の形態１と同様の効果を得ることができる。また、実施の形態５によれば、プロトンドープバッファ層を設けることにより、従来と同様に製造プロセス中にウェハ裏面に生じる傷やパーティクルなどによる不良が発生することを抑制することができるとともに、コレクタ側に残存するキャリアを増やすことができ、ターンオフ時の電圧・電流波形の発振を抑制することができる。これにより、ドリフト層の厚さ（ウェハの厚さ）を薄く（薄板化）することができるため、オン電圧を低減させることができるとともに、スイッチング損失を低減させることができる。【0113】
また、実施の形態５によれば、プロトンドープバッファ層よりも基板裏面から浅い位置にリンドープバッファ層を設けることにより、ターンオフ時にエミッタ側から伸びる空乏層がｐ+型コレクタ層にパンチスルーすることによって生じる耐圧低下を防止することができるとともに、コレクタ側からドリフト層へのキャリアの注入を抑制することができる。これによって、ウェハを薄板化することができるため、さらに、低オン電圧化および低スイッチング損失化を図ることができる。定格電圧６００Ｖ以下の低耐圧では、半導体基板の厚さに対してプロトンドープバッファ層の厚さが厚いものの、リンドープバッファ層を設けることで、オン電圧とスイッチング損失とのトレードオフ関係をより良好な状態にすることができる。すなわち、プロトンドープバッファ層とリンドープバッファ層との２層構造のバッファ層を設けることで、オン電圧とスイッチング損失とのトレードオフ関係をさらに改善することができる。【0114】
また、実施の形態５によれば、ウェハおもて面側におもて面素子構造（ＭＯＳゲート構造など）を形成した後にウェハを薄板化することにより、ウェハの機械的強度が高い状態でウェハおもて面におもて面素子構造を形成することができる。このため、おもて面素子構造の微細化を図ることができ、さらに低オン電圧化を図ることができる。【0115】
（実施の形態６）次に、実施の形態６にかかる半導体装置の構造について説明する。図１５は、実施の形態６にかかる半導体装置の構造を示す断面図である。図１６は、図１５の半導体装置の深さ方向の不純物濃度分布を示す特性図である。実施の形態６にかかる半導体装置が実施の形態５にかかる半導体装置と異なる点は、プロトンドープバッファ層３１とリンドープバッファ層３２とを離して配置し、基板裏面からより深い位置にプロトンドープバッファ層３１を設けた点である。具体的には、プロトンドープバッファ層３１とリンドープバッファ層３２との間にｎ-型層３３が設けられている。すなわち、ｐ型ベース領域３の厚さｔ１、ｎ-型ドリフト層２の厚さｔ２、プロトンドープバッファ層３１の厚さｔ３１、ｎ-型層３３の厚さｔ５、リンドープバッファ層３２の厚さｔ３２、および、ｐ+型コレクタ層１の厚さｔ４の合計が半導体基板の厚さＤとなる。ｎ-型層３３の不純物濃度は、例えばｎ-型ドリフト層２の不純物濃度と同じである。
【0116】
次に、実施の形態６にかかる半導体装置の各部の寸法および不純物濃度の一例について説明する。例えば定格電圧６００Ｖである場合には、耐圧７００Ｖ程度とし、各部の寸法および不純物濃度は次の値をとる。半導体基板の厚さＤおよびｎ-型ドリフト層２の比抵抗は実施の形態５と同様である。ｐ型ベース領域３の厚さｔ１は実施の形態５と同様であり、ｎ-型ドリフト層２の厚さｔ２は２４．７μｍである。第１プロトンドープバッファ層３１ａのピーク濃度は６．５×１０14／ｃｍ3であり、その厚さｔ３１１は９．０μｍである。第２プロトンドープバッファ層３１ｂのピーク濃度は１．５×１０15／ｃｍ3であり、その厚さｔ３１２は９．０μｍである。第３プロトンドープバッファ層３１ｃのピーク濃度は８．０×１０15／ｃｍ3であり、その厚さｔ３１３は１２．０μｍである。すなわち、プロトンドープバッファ層３１の厚さｔ３１は３０．０μｍである。ｎ-型層３３の厚さｔ５は１．０μｍである。リンドープバッファ層３２のピーク濃度および厚さｔ３２は実施の形態５と同様である。ｐ+型コレクタ層１の不純物濃度および厚さｔ４は実施の形態５と同様である。【0117】
実施の形態６にかかる半導体装置の製造方法は、例えば、実施の形態５にかかる半導体装置の製造方法において、プロトンドープバッファ層３１とリンドープバッファ層３２との間にｎ-型層３３となる基板濃度のｎ-型領域が残るように、プロトンドープバッファ層３１を形成するためのプロトンの多段注入を行えばよい。具体的には、例えば、上述した定格電圧６００Ｖの半導体装置を作製する場合、第１〜３プロトンドープバッファ層３１ａ〜３１ｃを形成するためのプロトンの多段注入条件は、次の通りである。第１プロトンドープバッファ層３１ａを形成するためのプロトン注入条件は、例えば、加速電圧を１．５ＭｅＶとし、ドーズ量を２．０×１０13／ｃｍ2としてもよい。第２プロトンドープバッファ層３１ｂを形成するためのプロトン注入条件は、例えば、加速電圧を１．２ＭｅＶとし、ドーズ量を５．０×１０13／ｃｍ2としてもよい。第３プロトンドープバッファ層３１ｃを形成するためのプロトン注入条件は、例えば、加速電圧を８００ｋｅＶとし、ドーズ量を２．０×１０14／ｃｍ2としてもよい。【0118】
以上、説明したように、実施の形態６によれば、実施の形態５と同様の効果を得ることができる。また、実施の形態６によれば、プロトンドープバッファ層とリンドープバッファ層との間にｎ-型層を設けることで、基板裏面からより深い位置にプロトンドープバッファ層を配置することができる。このため、ターンオフ時の電圧・電流波形の発振を抑制する効果がさらに高くなる。また、ターンオフ時の電圧・電流波形の発振を抑制する効果がさらに高くなるため、半導体基板の厚さをさらに薄くすることができ、オン電圧とスイッチング損失とのトレードオフ関係をさらに改善することができる。【0119】
（実施の形態７）次に、実施の形態７にかかる半導体装置の構造について説明する。図１７は、実施の形態７にかかる半導体装置の構造を示す断面図である。図１８は、図１７の半導体装置の深さ方向の不純物濃度分布を示す特性図である。実施の形態７にかかる半導体装置が実施の形態５にかかる半導体装置と異なる点は、リンドープバッファ層を設けない点である。すなわち、プロトンドープバッファ層３１はｐ+型コレクタ層１に接するように配置されており、ｐ型ベース領域３の厚さｔ１、ｎ-型ドリフト層２の厚さｔ２、プロトンドープバッファ層３１の厚さｔ３１、およびｐ+型コレクタ層１の厚さｔ４の合計が半導体基板の厚さＤとなる。また、実施の形態７においては、プロトンドープバッファ層３１の厚さｔ３１が、ｎ-型ドリフト層２の厚さｔ２とほぼ同じか、ｎ-型ドリフト層２の厚さｔ２よりも厚い。この場合、プロトンドープバッファ層３１のドーズ量を高く設定するなどによって、ターンオフ時にエミッタ側から伸びる空乏層がｐ+型コレクタ層１にパンチスルーしない構成にすればよい。これによって、パンチスルーによる耐圧低下もなく、かつバッファ層としてプロトンドープバッファ層３１を形成するのみの簡略化された製造工程とすることができ、低コスト化につながる。
【0120】
次に、実施の形態７にかかる半導体装置の各部の寸法および不純物濃度の一例について説明する。例えば定格電圧６００Ｖである場合には、耐圧７００Ｖ程度とし、各部の寸法および不純物濃度は次の値をとる。半導体基板の厚さＤおよびｐ型ベース領域３の厚さｔ１は実施の形態５と同様である。ｎ-型ドリフト層２の厚さｔ２は２８．２μｍであり、その比抵抗は実施の形態５と同様である。第１プロトンドープバッファ層３１ａのピーク濃度および厚さｔ３１１は実施の形態５と同様である。第２プロトンドープバッファ層３１ｂのピーク濃度および厚さｔ３１２は実施の形態５と同様である。第３プロトンドープバッファ層３１ｃのピーク濃度は実施の形態５と同様であり、その厚さｔ３１３は１０．５μｍである。すなわち、プロトンドープバッファ層３１の厚さｔ３１は２８．５μｍである。ｐ+型コレクタ層１の不純物濃度および厚さｔ４は実施の形態５と同様である。【0121】
実施の形態７にかかる半導体装置の製造方法は、例えば、実施の形態５にかかる半導体装置の製造方法において、リンドープバッファ層を形成するためのリンのイオン注入工程を省略すればよい。このとき、上述した定格電圧６００Ｖの半導体装置を作製する場合、第１〜３プロトンドープバッファ層３１ａ〜３１ｃを形成するためのプロトンの多段注入条件は、例えば実施の形態５と同様であってもよい。【0122】
以上、説明したように、実施の形態７によれば、実施の形態５と同様の効果を得ることができる。【0123】
（実施の形態８）次に、実施の形態８にかかる半導体装置の構造について説明する。図１９は、実施の形態８にかかる半導体装置の構造を示す断面図である。図２０は、図１９の半導体装置の深さ方向の不純物濃度分布を示す特性図である。実施の形態８にかかる半導体装置が実施の形態７にかかる半導体装置と異なる点は、プロトンドープバッファ層３１とｐ+型コレクタ層１とを離して配置し、基板裏面からより深い位置にプロトンドープバッファ層３１を設けた点である。具体的には、プロトンドープバッファ層３１とｐ+型コレクタ層１との間にｎ-型層３３が設けられている。すなわち、ｐ型ベース領域３の厚さｔ１、ｎ-型ドリフト層２の厚さｔ２、プロトンドープバッファ層３１の厚さｔ３１、ｎ-型層３３の厚さｔ５、および、ｐ+型コレクタ層１の厚さｔ４の合計が半導体基板の厚さＤとなる。ｎ-型層３３の不純物濃度は、例えばｎ-型ドリフト層２の不純物濃度と同じである。
【0124】
次に、実施の形態８にかかる半導体装置の各部の寸法および不純物濃度の一例について説明する。例えば定格電圧６００Ｖである場合には、耐圧７００Ｖ程度とし、各部の寸法および不純物濃度は次の値をとる。半導体基板の厚さＤおよびｎ-型ドリフト層２の比抵抗は実施の形態７と同様である。ｐ型ベース領域３の厚さｔ１は実施の形態７と同様であり、ｎ-型ドリフト層２の厚さｔ２は２４．７μｍである。第１プロトンドープバッファ層３１ａのピーク濃度は６．５×１０14／ｃｍ3であり、その厚さｔ３１１は９．０μｍである。第２プロトンドープバッファ層３１ｂのピーク濃度は１．５×１０15／ｃｍ3であり、その厚さｔ３１２は９．０μｍである。第３プロトンドープバッファ層３１ｃのピーク濃度は８．０×１０15／ｃｍ3であり、その厚さｔ３１３は１２．０μｍである。すなわち、プロトンドープバッファ層３１の厚さｔ３１は３０．０μｍである。ｎ-型層３３の厚さｔ５は２．０μｍである。ｐ+型コレクタ層１の不純物濃度および厚さｔ４は実施の形態７と同様である。【0125】
実施の形態８にかかる半導体装置の製造方法は、例えば、実施の形態７にかかる半導体装置の製造方法において、プロトンドープバッファ層３１とｐ+型コレクタ層１との間にｎ-型層３３となる基板濃度のｎ-型領域が残るように、プロトンドープバッファ層３１を形成するためのプロトンの多段注入を行えばよい。具体的には、例えば、上述した定格電圧６００Ｖの半導体装置を作製する場合、第１〜３プロトンドープバッファ層３１ａ〜３１ｃを形成するためのプロトンの多段注入条件は、次の通りである。第１プロトンドープバッファ層３１ａを形成するためのプロトン注入条件は、例えば、加速電圧を１．５ＭｅＶとし、ドーズ量を２．０×１０13／ｃｍ2としてもよい。第２プロトンドープバッファ層３１ｂを形成するためのプロトン注入条件は、例えば、加速電圧を１．２ＭｅＶとし、ドーズ量を５．０×１０13／ｃｍ2としてもよい。第３プロトンドープバッファ層３１ｃを形成するためのプロトン注入条件は、例えば、加速電圧を８００ｋｅＶとし、ドーズ量を２．０×１０14／ｃｍ2としてもよい。【0126】
以上、説明したように、実施の形態８によれば、実施の形態７と同様の効果を得ることができる。また、実施の形態８によれば、プロトンドープバッファ層とｐ+型コレクタ層との間にｎ-型層を設けることで、基板裏面からより深い位置にプロトンドープバッファ層を配置することができる。このため、ターンオフ時の電圧・電流波形の発振を抑制する効果がさらに高くなる。また、ターンオフ時の電圧・電流波形の発振を抑制する効果がさらに高くなるため、半導体基板の厚さをさらに薄くすることができ、オン電圧とスイッチング損失とのトレードオフ関係をさらに改善することができる。【0127】
（実施の形態９）次に、実施の形態９にかかる半導体装置の構造について説明する。図２１は、実施の形態９にかかる半導体装置の構造を示す断面図である。図２２は、図２１の半導体装置の深さ方向の不純物濃度分布を示す特性図である。実施の形態９にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、ｎ+型バッファ層（例えばセレンがドープされてなるバッファ層、以下、セレンドープバッファ層とする）１０とｐ+型コレクタ層１との間にリンドープバッファ層３２を設けた点である。リンドープバッファ層３２は、セレンドープバッファ層１０およびｐ+型コレクタ層１に接する。すなわち、ｐ型ベース領域３の厚さｔ１、ｎ-型ドリフト層２の厚さｔ２、セレンドープバッファ層１０の厚さｔ３、リンドープバッファ層３２の厚さｔ３２、および、ｐ+型コレクタ層１の厚さｔ４の合計が半導体基板の厚さＤとなる。図２１，２２には、セレンドープバッファ層１０の導電型をｎ+（Ｓｅ）と示す。
【0128】
次に、実施の形態９にかかる半導体装置の各部の寸法および不純物濃度の一例について説明する。例えば定格電圧６００Ｖである場合には、耐圧７００Ｖ程度とし、各部の寸法および不純物濃度は次の値をとる。半導体基板の厚さＤおよびｐ型ベース領域３の厚さｔ１は実施の形態１と同様である。ｎ-型ドリフト層２の厚さｔ２および比抵抗は実施の形態１と同様である。セレンドープバッファ層１０のピーク濃度（コレクタ側の不純物濃度）は実施の形態１と同様であり、その厚さｔ３は２８．５μｍである。リンドープバッファ層３２のピーク濃度は４．０×１０16／ｃｍ3であり、その厚さｔ３２は１．０μｍである。ｐ+型コレクタ層１の不純物濃度は４．０×１０17／ｃｍ3であり、その厚さｔ４は０．５μｍである。【0129】
実施の形態９にかかる半導体装置の製造方法は、例えば、実施の形態１にかかる半導体装置の製造方法に、リンドープバッファ層を形成するためのリンのイオン注入工程を追加すればよい。リンドープバッファ層を形成するためのリンのイオン注入工程は、例えば実施の形態５と同様である。【0130】
以上、説明したように、実施の形態９によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態９によれば、セレンドープバッファ層を設けることにより、従来と同様に製造プロセス中にウェハ裏面に生じる傷やパーティクルなどによる不良が発生することを抑制することができるとともに、コレクタ側に残存するキャリアを増やすことができ、ターンオフ時の電圧・電流波形の発振を抑制することができる。これにより、ドリフト層の厚さを薄くすることができるため、オン電圧を低減させることができるとともに、スイッチング損失を低減させることができる。また、実施の形態９によれば、半導体基板の厚さに対してセレンドープバッファ層の厚さが厚いものの、ｎ-型ドリフト層の比抵抗を高くして、ｎ-型ドリフト層の不純物濃度に対するセレンドープバッファ層の不純物濃度の比率を低減すればよく、耐圧低下を防止することができる。【0131】
（実施例３）次に、本発明にかかる半導体装置のオン電圧とスイッチング損失（ターンオフ損失）とのトレードオフ関係について説明する。図２３は、実施例３にかかる半導体装置のオン電圧とスイッチング損失とのトレードオフ関係を示す特性図である。上述した実施の形態５にかかる半導体装置（以下、実施例３とする）のオン電圧とスイッチング損失とのトレードオフ関係を図２３に●印で示す。また、図２３には、比較として、ｐ+型コレクタ層１０１に接するようにセレンドープバッファ層１２０を設けた従来の半導体装置（図２７参照、以下、従来例３とする）のオン電圧とスイッチング損失とのトレードオフ関係を■印で示す。
【0132】
図２３に示すように、実施例３においては、従来例３よりもオン電圧およびスイッチング損失ともに低減されることが確認された。すなわち、本発明においては、従来よりもターンオフ時の電圧・電流波形の発振を大幅に抑制することができ、それによってシリコン厚さを薄くすることができるため、従来よりもオン電圧とスイッチング損失とのトレードオフ関係をさらに改善することができることがわかる。図示省略するが、実施の形態６〜９にかかる半導体装置においても実施例３と同様の結果が得られることが確認された。【0133】
（実施の形態１０）次に、実施の形態１０にかかる半導体装置の構造について説明する。図３３は、実施の形態１０にかかる半導体装置の構造を示す斜視図である。実施の形態１０にかかる半導体装置が実施の形態２にかかる半導体装置と異なる点は、次の２点である。１つ目の相違点は、隣り合うトレンチ５間にわたってトレンチ５の短手方向に連続してｎ+型エミッタ領域４４が設けられている点である。２つ目の相違点は、ｎ+型エミッタ領域４４の直下（コレクタ側）を通ってトレンチ５の長手方向の延びる略直線状にｐ+型コンタクト領域４３が設けられている点である。図３３の斜視図上面において、ハッチングされた部分はｎ+型エミッタ領域４４、ｐ+型コンタクト領域４３およびｐ型ベース領域３とエミッタ電極（不図示）とのコンタクト１８であり、ハッチングされていない部分は層間絶縁膜に覆われた部分である。また、点線で囲む部分はｐ+型コンタクト領域４３である。
【0134】
具体的には、図３３に示すように、トレンチ５間のメサ領域において、ｎ+型エミッタ領域４４が設けられエミッタ構造（セル）をなす部分には、ｐ型ベース領域３の基板おもて面側の表面層に、隣り合うトレンチ５間にわたってトレンチ５の短手方向に連続してｎ+型エミッタ領域４４が設けられている。すなわち、基板おもて面にｎ+型エミッタ領域４４のみが露出されている。ｐ型ベース領域３の基板おもて面側の表面層の、ｎ+型エミッタ領域４４よりも深い位置には、ｎ+型エミッタ領域４４の下側（コレクタ側）の面に接するように、ｐ+型コンタクト領域４３が設けられている。ｐ+型コンタクト領域４３は、トレンチ５の側壁に設けられたゲート絶縁膜６と離して、例えばメサ領域の中央部付近に配置されている。ｎ+型エミッタ領域４４の、ｐ+型コンタクト領域４３が接する部分（中央部付近）の厚さは、例えば、ｎ+型エミッタ領域４４のトレンチ側の部分の厚さよりも薄くてもよい。【0135】
一方、トレンチ５間のメサ領域において、トレンチ５間にｎ+型エミッタ領域４４が設けられていない部分には、ｐ型ベース領域３の基板おもて面側の表面層にｐ+型コンタクト領域４３のみが設けられている。すなわち、トレンチ５間にｎ+型エミッタ領域４４が設けられていない部分において、基板おもて面にはｐ型ベース領域３およびｐ+型コンタクト領域４３（またはｐ+型コンタクト領域４３のみ）が露出されている。また、トレンチ５間にｎ+型エミッタ領域４４が設けられていない部分において、ｐ+型コンタクト領域４３は、ｎ+型エミッタ領域４４の直下に配置されたｐ+型コンタクト領域４３につながるように設けられている。すなわち、トレンチ５の長手方向に直線状に延びるコンタクト１８は、トレンチ５の長手方向にｎ+型エミッタ領域４４とｐ+型コンタクト領域４３とが交互に繰り返しエミッタ電極（不図示）に接続されてなる。【0136】
トレンチピッチ（トレンチ５の短手方向の配置間隔）は、例えば、２．２μｍ以上であることが好ましい。その理由は、しきい値電圧Ｖｔｈの変動を防止することができるからである。ｎ+型エミッタ領域４４の最も深い部分（すなわちｎ+型エミッタ領域４４の、ｐ+型コンタクト領域４３と接していないトレンチ５側の部分）の基板おもて面からの深さｄ２は、ｐ+型コンタクト領域４３の基板おもて面からの深さｄ１と同じか、ｐ+型コンタクト領域４３の基板おもて面からの深さｄ１よりも浅い。具体的には、ｐ+型コンタクト領域４３の基板おもて面からの深さｄ１は、例えば０．５μｍ以上程度であることが好ましい。ｎ+型エミッタ領域４４の最も深い部分の基板おもて面からの深さｄ２は、ｐ+型コンタクト領域４３の基板おもて面からの深さｄ１との差を例えば０．０μｍ以上０．３μｍ以下程度とすることが好ましい。その理由は、ラッチアップにより破壊に至ることを防止することができるとともに、しきい値電圧Ｖｔｈの変動を防止することができるからである。【0137】
実施の形態１０にかかる半導体装置の製造方法は、例えば、実施の形態２にかかる半導体装置の製造方法において、ｐ+型コンタクト領域４３の形成後に、ｐ+型コンタクト領域４３の表面層にトレンチ５の長手方向に所定の間隔で配置されるようにｎ+型エミッタ領域４４を形成すればよい。具体的には、実施の形態２と同様に、トレンチ５の長手方向に延びるストライプ状にｐ+型コンタクト領域４３を形成する。または、層間絶縁膜をマスクとして用いて、エミッタ電極とのコンタクト１８を形成するために層間絶縁膜に開口したコンタクトホールからｐ型不純物をイオン注入することによりｐ+型コンタクト領域４３を形成してもよい。そして、トレンチ５の長手方向に所定の間隔でｐ+型コンタクト領域４３が露出されるように開口したマスクを用いて、ｎ+型エミッタ領域４４を形成する。実施の形態１０にかかる半導体装置の製造方法のそれ以外の構成は、実施の形態２にかかる半導体装置の製造方法と同様である。【0138】
以上、説明したように、実施の形態１０によれば、実施の形態１，２と同様の効果を得ることができる。実施の形態１０によれば、ｎ+型エミッタ領域の直下を通るようにｐ+型コンタクト領域を設けることで、ｎ+型エミッタ領域が設けられエミッタ構造をなす部分の体積に対するｐ+型コンタクト領域の体積比率を小さくすることができる。このため、オン電圧−ターンオフ損失の関係を改善させるためにトレンチピッチを狭くしたとしても、ｐ型ベース領域のトレンチに沿った部分（チャネルが形成される部分）に回り込んでｐ+型コンタクト領域が形成される（以下、ｐ+型コンタクト領域のチャネルへの回り込みとする）ことを抑制することができる。チャネルが形成される部分の不純物濃度が高くなることを防止することができるため、しきい値電圧が上昇することを抑制することができる。したがって、実施の形態２と同様にラッチアップが生じることを防止することができるとともに、しきい値電圧の上昇を抑制することができる。【0139】
（実施例４）次に、ｐ+型コンタクト領域４３の基板おもて面からの深さ（以下、ｐ+型領域深さとする）と、ｎ+型エミッタ領域４４の最も深い部分の基板おもて面からの深さ（以下、ｎ+型領域深さとする）との差（＝ｐ+型領域深さ−ｎ+型領域深さ）と、ラッチアップ電流との関係について説明する。ラッチアップ電流とは、ラッチアップが生じる電流値である。図３５は、実施例４にかかる半導体装置のｐ+型領域深さとｎ+型領域深さとの差とラッチアップ電流との関係を示す特性図である。図３４は、比較例の半導体装置の構造を示す斜視図である。上述した実施の形態１０にかかる半導体装置について、ｐ+型領域深さとｎ+型領域深さとの差を−０．５μｍ〜０．５μｍの範囲で種々変更したときのラッチアップ電流を検証した（以下、実施例４とする）。その結果を図３５に示す。
【0140】
図３５には、比較として、従来例４および比較例（図３４）についても、実施例４と同じ条件でｐ+型領域深さとｎ+型領域深さとの差を種々変更したときのラッチアップ電流を示す。従来例４は、従来例１（図２４参照）において、同一のメサ領域内においてトレンチ１０５の短手方向に隣り合うｎ+型エミッタ領域１０４間に、トレンチ１０５の長手方向に延びる直線状にｐ+型コンタクト領域を設けた構成となっている。比較例は、トレンチピッチを狭くした場合においても、しきい値電圧Ｖｔｈが上昇しない構造となっている。具体的には、比較例が実施例４と異なる点は、ｎ+型エミッタ領域５４の直下にｐ+型コンタクト領域５３は設けていない点である。比較例では、トレンチ５の長手方向に直線状に延びるｐ+型コンタクト領域５３は、トレンチ５の長手方向に所定の間隔で配置されたｎ+型エミッタ領域５４によって複数に分離されている。すなわち、トレンチ５の長手方向に隣り合うｎ+型エミッタ領域５４間に、ｐ+型コンタクト領域５３が設けられている。符号４８は、コンタクトホールである。【0141】
図３５に示す結果より、従来例４では、ｐ+型領域深さとｎ+型領域深さとの差を０．４μｍ以下とした場合に、ｐ+型領域深さとｎ+型領域深さとの差がマイナス方向にシフトするほどラッチアップ電流が定格電流の１０倍から下がっていくことが確認された。その理由は、ｎ+型エミッタ領域１０４の、トレンチ１０５の長手方向の幅（奥行長）が実施例４のｎ+型エミッタ領域の同幅に対して４倍以上であるからであることが本発明者らによって確認されている。比較例では、ｐ+型領域深さとｎ+型領域深さとの差を０．２μｍ以下とした場合に、ｐ+型領域深さとｎ+型領域深さとの差がマイナス方向にシフトするほどラッチアップ電流が定格電流の１０倍から下がっていくことが確認された。その理由は、ｎ+型エミッタ領域５４の直下にｐ+型コンタクト領域５３が設けられていないため、コレクタ側から注入された正孔がｐ+型コンタクト領域５３に流れる際に経由する高抵抗のｐ型ベース領域３内での正孔の通過距離が実施例４よりも長く、オン抵抗成分が大きいからである。【0142】
一方、実施例４においては、ｐ+型領域深さとｎ+型領域深さとの差を０．０μｍ以上０．５μｍ以下程度とすることで、ラッチアップ電流を定格電流（＝１０Ａ）の１０倍以上（すなわち１００Ａ以上）とすることができることが確認された。また、実施例４は、ｐ+型領域深さとｎ+型領域深さとの差が０．４μｍ未満程度である場合に、ｐ+型領域深さとｎ+型領域深さとの差を等しくした従来例４および比較例よりもラッチアップ電流を高くすることができることが確認された。すなわち、実施例４は、従来例４および比較例よりもラッチアップ耐量を向上させることができることが確認された。また、従来から、ｐ+型領域深さよりもｎ+型領域深さを大きくした場合（ｐ+型領域深さ＜ｎ+型領域深さ）、ｎ+型エミッタ領域、ｐ型ベース領域およびｎ-型ドリフト層からなるｎｐｎトランジスタが導通してラッチアップしやすい。このため、ｐ+型領域深さとｎ+型領域深さとの差を０．０μｍ以上とすることで、ラッチアップによる破壊耐量の低下を抑制することができる。【0143】
（実施例５）次に、ｐ+型領域深さとｎ+型領域深さとの差と、しきい値電圧Ｖｔｈとの関係について説明する。図３６は、実施例５にかかる半導体装置のｐ+型領域深さとｎ+型領域深さとの差としきい値電圧との関係を示す特性図である。実施の形態１０にかかる半導体装置について、ｐ+型領域深さとｎ+型領域深さとの差を−０．５μｍ以上０．５μｍ以下の範囲で種々変更したときのしきい値電圧Ｖｔｈを検証した（以下、実施例５とする）。その結果を図３６に示す。図３６には、比較として、従来例５および上記比較例についても、実施例４と同じ条件でｐ+型領域深さとｎ+型領域深さとの差を種々変更したときのしきい値電圧Ｖｔｈを示す。従来例５の構成は、従来例４と同様である。
【0144】
図３６に示す結果より、実施例５においては、ｐ+型領域深さとｎ+型領域深さとの差が０．３μｍ以下である場合に、しきい値電圧Ｖｔｈが変動しないことが確認された。その理由は、ｐ+型領域深さとｎ+型領域深さとの差を０．３μｍ以下とすることで、トレンチピッチを狭くしたとしても、ｐ+型コンタクト領域４３のチャネルへの回り込みを抑制することができるからである。このため、チャネルの不純物濃度が高くなることを抑制することができ、しきい値電圧Ｖｔｈの変動を抑制することができる。従来例５では、ｐ+型領域深さとｎ+型領域深さとの差が実施例５と同じであるため、ｐ+型領域深さとｎ+型領域深さとの差としきい値電圧Ｖｔｈとの関係は実施例５と同じ結果になる。【0145】
比較例では、ｐ+型領域深さとｎ+型領域深さとの差の違いに依らず、しきい値電圧Ｖｔｈが変動していないことがわかる。比較例では、ｎ+型エミッタ領域５４の直下、すなわちチャネル付近にｐ+型コンタクト領域５３が設けられていないため、トレンチピッチを狭くしてもｐ+型コンタクト領域５３のチャネルへの回り込みがほとんどなく、しきい値電圧Ｖｔｈが上昇しないからである。したがって、図３５，３６に示す結果より、実施例４，５のようにｎ+型エミッタ領域４４の直下にｐ+型コンタクト領域４３を配置した場合においても、ｐ+型領域深さとｎ+型領域深さとの差を上記条件とすることで、比較例よりも高いラッチアップ耐量が得られるとともに、比較例と同様のしきい値電圧Ｖｔｈ特性を得ることができる。【0146】
（実施例６）次に、トレンチピッチとしきい値電圧Ｖｔｈとの関係について説明する。図３７は、実施例６にかかる半導体装置のトレンチ間隔としきい値電圧Ｖｔｈとの関係を示す特性図である。実施の形態１０にかかる半導体装置について、トレンチピッチを１．８μｍ以上５．０μｍ以下の範囲で種々変更したときのしきい値電圧Ｖｔｈを検証した（以下、実施例６とする）。その結果を図３７に示す。図３７には、比較として、従来例６についても、実施例４と同じ条件でトレンチピッチを種々変更したときのしきい値電圧Ｖｔｈを示す。実施例６および従来例６ともに、ｐ+型領域深さとｎ+型領域深さとの差を０．３μｍとした。従来例６の、ｐ+型領域深さとｎ+型領域深さとの差以外の構成は、従来例４と同様である。
【0147】
図３７に示す結果より、実施例６においては、トレンチピッチが２．２μｍ未満である場合にしきい値電圧Ｖｔｈが上昇し、トレンチピッチが２．２μｍ以上である場合にはしきい値電圧Ｖｔｈが変動しないことが確認された。すなわち、ｐ+型領域深さとｎ+型領域深さとの差を０．３μｍ以下として、ｐ+型コンタクト領域４３のチャネルへの回り込みを抑制した構造（実施例５、図３６参照）とした場合においても、トレンチピッチが２．２μｍ未満である場合には、ｐ+型コンタクト領域４３のチャネルへの回り込みが生じ、チャネルの不純物濃度が高くなることがわかる。したがって、トレンチピッチは２．２μｍ以上であることが好ましい。【0148】
一方、従来例６では、トレンチピッチが３．４μｍ以下である場合に、しきい値電圧Ｖｔｈが変動することが確認された。すなわち、しきい値電圧Ｖｔｈの変動を生じさせないためにはトレンチピッチを３．４μｍよりも大きくする必要があり、実施例６よりもトレンチピッチを狭くすることができない。その理由は、従来例６のしきい値電圧Ｖｔｈが上昇する理由が実施例６のしきい値電圧Ｖｔｈが上昇する理由とは異なるからである。従来例６では、ｎ+型エミッタ領域１０４が設けられエミッタ構造をなす部分において、メサ部の中央部にはｐ+型コンタクト領域が設けられている。このため、従来例６のｐ+型コンタクト領域の厚さは、実施例６のｐ+型コンタクト領域４３の厚さよりも厚く、０．３μｍ以上（ｐ+型領域深さとｎ+型領域深さとの差以上）である。【0149】
それに対して、実施例６においては、ｐ+型コンタクト領域４３はｎ+型エミッタ領域４４の直下に設けられているため、ｐ+型コンタクト領域４３の厚さは０．３μｍ（＝ｐ+型領域深さとｎ+型領域深さとの差）である。このため、従来例６では、エミッタ構造をなす部分の体積に対するｐ+型コンタクト領域の体積比率が実施例６の同体積比率よりも大きく、実施例６よりもｐ+型コンタクト領域のチャネルへの回り込みが生じやすいからである。したがって、本発明のようにｎ+型エミッタ領域４４の直下にｐ+型コンタクト領域４３を設けることで、さらにトレンチピッチを狭くすることができることがわかる。【0150】
以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、実施の形態５〜９では、プロトンの多段注入による複数段の不純物濃度ピークを有するプロトンドープバッファ層が設けられている場合を例に説明しているが、１回のプロトン注入による１つの不純物濃度ピークを有する１段のバッファ層で構成されたプロトンドープバッファ層が設けられていてもよい。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。【産業上の利用可能性】
【0151】
以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、車載用の定格電圧６００Ｖ以下の半導体装置に有用である。【符号の説明】
【0152】
１ ｐ+型コレクタ層２ ｎ-型ドリフト層
３ ｐ型ベース領域
４，１４ ｎ+型エミッタ領域
５ トレンチ
６ ゲート絶縁膜
７ ゲート電極
８，１８，２８ コンタクト
９ コレクタ電極
１０ ｎ+型バッファ層
１３，２３ ｐ+型コンタクト領域
ＣGC ゲート−コレクタ間容量
ＣGE ゲート−エミッタ間容量