特許 6317451 モード切替え型電力サプライ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6317451

(24)【登録日】2018年4月6日

(45)【発行日】2018年4月25日

(54)【発明の名称】モード切替え型電力サプライ

(51)【国際特許分類】

   H02M 3/155 20060101AFI20180416BHJP

   H03F 3/24 20060101ALI20180416BHJP

   H03F 1/02 20060101ALI20180416BHJP

【ＦＩ】

   H02M3/155 H

   H03F3/24

   H03F1/02

【請求項の数】10

【全頁数】27

(21)【出願番号】特願2016-539519(P2016-539519)

(86)(22)【出願日】2014年9月3日

(65)【公表番号】特表2016-530867(P2016-530867A)

(43)【公表日】2016年9月29日

(86)【国際出願番号】EP2014068683

(87)【国際公開番号】WO2015032793

(87)【国際公開日】20150312

【審査請求日】2016年4月6日

(31)【優先権主張番号】13183040.8

(32)【優先日】2013年9月4日

(33)【優先権主張国】EP

(73)【特許権者】

【識別番号】598036300

【氏名又は名称】テレフオンアクチーボラゲット エルエム エリクソン（パブル）

(74)【代理人】

【識別番号】100095957

【弁理士】

【氏名又は名称】亀谷 美明

(74)【代理人】

【識別番号】100096389

【弁理士】

【氏名又は名称】金本 哲男

(74)【代理人】

【識別番号】100101557

【弁理士】

【氏名又は名称】萩原 康司

(74)【代理人】

【識別番号】100128587

【弁理士】

【氏名又は名称】松本 一騎

(72)【発明者】

【氏名】ぺルトネン、ヤンネ

(72)【発明者】

【氏名】コリ、キンモ

(72)【発明者】

【氏名】ヴィルホネン、サミ

【審査官】 白井 孝治

(56)【参考文献】

【文献】 米国特許出願公開第２０１２／０１０５０４５（ＵＳ，Ａ１）

【文献】 特開２００９−０４４８１４（ＪＰ，Ａ）

【文献】 特開２００８−０４２９１７（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０２Ｍ ３／００〜 ３／４４

Ｈ０３Ｆ １／００〜 ３／７２

(57)【特許請求の範囲】

【請求項1】

モード切替え型電力サプライ（１００）であって、
リアクタンス素子（１０）と；
切替えステージ（２０）と；
制御信号生成器（３０）と；
第１容量素子（Ｃ１）と；
第１チャージダイオード（Ｄ３）と、
電圧レギュレータ（７０）と、
遅延検出器（６０）と、
調整可能遅延ステージ（５３）と、
を備え、
前記リアクタンス素子（１０）は、前記リアクタンス素子（１０）をチャージし及び逆チャージするための第１端子（１２）並びに出力電圧のための第２端子（１４）を備え、
前記切替えステージ（２０）は、第１入力（２１）及び第２入力（２２）を有し、
前記制御信号生成器は、前記制御信号生成器（３０）の第１出力（３１）において第１制御信号を生成し、及び前記制御信号生成器（３０）の第２出力（３２）において第２制御信号を生成するように構成され、
前記制御信号生成器（３０）の前記第１出力（３１）は、第１制御信号パス（４０）の手段により前記切替えステージ（２０）の前記第１入力（２１）へと連結され、前記制御信号生成器（３０）の前記第２出力（３２）は、第２制御信号パス（５０）の手段により前記切替えステージ（２０）の前記第２入力（２２）へと連結され、
前記切替えステージ（２０）は、第１チャージ時間ピリオドの期間中に、
−前記第１制御信号に応じて、前記リアクタンス素子（１０）をチャージするために、前記リアクタンス素子（１０）を第１サプライ電圧へと連結し、
−前記第２制御信号に応じて、前記第１サプライ電圧よりも低い第２サプライ電圧から前記リアクタンス素子（１０）を分離し、
第１逆チャージ時間ピリオドの期間中に、
−前記第１制御信号に応じて、前記第１サプライ電圧から前記リアクタンス素子（１０）を分離し、
−前記第２制御信号に応じて、前記リアクタンス素子（１０）を逆チャージするために、前記リアクタンス素子（１０）を前記第２サプライ電圧へと連結し、
分離時間ピリオドの期間中に、
−前記第１制御信号に応じて、前記第１サプライ電圧から前記リアクタンス素子（１０）を分離し、
−前記第２制御信号に応じて、前記第２サプライ電圧から前記リアクタンス素子（１０）を分離する、
ように構成され、
前記第１チャージ時間ピリオド及び前記第１逆チャージ時間ピリオドは、交互に生じ、各々前記分離時間ピリオドの１つによって離隔され、
前記第１容量素子（Ｃ１）は、前記リアクタンス素子（１０）の前記第１端子（１２）へ連結される第１端子（２６）及び第１ノード（９１）へ連結される第２端子（２７）を有し、
前記第１制御信号パス（４０）は、前記第１ノード（９１）へ連結され、前記第１ノード（９１）における第１ノード電圧と前記リアクタンス素子（１０）の前記第１端子（１２）における電圧との間の差異に依存して、第１駆動電圧を決定する、ように構成され、
前記第１チャージダイオード（Ｄ３）は、前記第１ノード（９１）と前記第２サプライ電圧よりも高い第３サプライ電圧にあたる第３電力サプライレール（９３）との間に連結され、前記第３サプライ電圧から前記第１容量素子（Ｃ１）をチャージするために構成され、
前記電圧レギュレータ（７０）は、前記第１ノード（９１）及び前記第３サプライ電圧よりも高い第４サプライ電圧にあたる第４電力サプライレール（９４）へ連結され、前記電圧レギュレータ（７０）は、前記第４サプライ電圧に依存して、前記第１ノード電圧を制御する、ように構成され、
前記遅延検出器（６０）は、前記切替えステージ（２０）の前記第１入力（２１）における前記第１制御信号と前記切替えステージ（２０）の前記第２入力（２２）における前記第２制御信号との間の相対遅延を示す遅延インジケータ信号を生成するように構成され、
前記調整可能遅延ステージ（５３）は、前記第１制御信号パス（４０）及び前記第２制御信号パス（５０）のうちの一方内にあり、前記遅延インジケータ信号に応じて、前記制御信号生成器（３０）の前記第１出力（３１）から前記切替えステージ（２０）の前記第１入力（２１）へと通過する前記第１制御信号により経験される第１遅延が、前記制御信号生成器（３０）の前記第２出力（３２）から前記切替えステージ（２０）の前記第２入力（２２）へと通過する前記第２制御信号により経験される第２遅延と実質的に等しくなるように、調整可能な遅延を制御するように構成される、
モード切替え型電力サプライ（１００）。

【請求項2】

前記リアクタンス素子（１０）は、前記第１端子（１２）及び前記第２端子（１４）の間に連結される誘導素子（Ｌｏｕｔ）と、前記第２端子（１４）に連結される出力容量素子（Ｃｏｕｔ）と、を備える、請求項１に記載のモード切替え型電力サプライ（１００）。

【請求項3】

前記切替えステージ（２０）は、
−前記リアクタンス素子（１０）の第１端子（１２）と前記第１サプライ電圧にあたる第１電力サプライレール（９０）との間に連結される第１ｎチャネルトランジスタ（Ｑ１）であって、前記切替えステージ（２０）の前記第１入力（２１）へ連結される第１ゲート（２４）を有する当該第１ｎチャネルトランジスタ（Ｑ１）と、
−前記リアクタンス素子（１０）の前記第１端子（１２）と前記第２サプライ電圧にあたる第２電力サプライレール（９２）との間に連結される第２ｎチャネルトランジスタ（Ｑ２）であって、前記切替えステージ（２０）の前記第２入力（２２）へ連結される第２ゲート（２５）を有する当該第２ｎチャネルトランジスタ（Ｑ２）と、
を備え、
前記第１ｎチャネルトランジスタ（Ｑ１）は、前記第１制御信号に応じて、前記第１チャージ時間ピリオドの期間中には、前記リアクタンス素子（１０）の前記第１端子（１２）を前記第１サプライ電圧にあたる第１電力サプライレール（９０）へと連結し、前記第１逆チャージ時間ピリオド及び前記分離時間ピリオドの期間中には、前記リアクタンス素子（１０）の前記第１端子（１２）を前記第１電力サプライレール（９０）から分離する、ように構成され、
前記第２ｎチャネルトランジスタ（Ｑ２）は、前記第２制御信号に応じて、前記第１チャージ時間ピリオド及び前記分離時間ピリオドの期間中には、前記リアクタンス素子（１０）の前記第１端子（１２）を前記第２サプライ電圧にあたる第２電力サプライレール（９２）から分離し、前記第１逆チャージ時間ピリオドの期間中には、前記リアクタンス素子（１０）の前記第１端子（１２）を前記第２電力サプライレール（９２）へと連結する、ように構成され、
前記第１制御信号パス（４０）は、前記第１チャージ時間ピリオドの期間中には、前記第１サプライ電圧よりも高い前記第１駆動電圧で、前記切替えステージ（２０）の前記第１入力（２１）へ、前記第１制御信号を伝達する、ように構成される、
請求項１又は請求項２に記載のモード切替え型電力サプライ（１００）。

【請求項4】

前記第１制御信号パス（４０）は、前記第１ノード（９１）へ連結される第１電力サプライ入力（４４１）、及び前記リアクタンス素子（１０）の前記第１端子（１２）へ連結される第２電力サプライ入力（４４２）、を備え、
前記第１制御信号パス（４０）は、前記第１ノード電圧及び前記リアクタンス素子（１０）の前記第１端子（１２）における前記電圧に依存して、前記第１駆動電圧を決定する、ように構成される、
請求項１に記載のモード切替え型電力サプライ（１００）。

【請求項5】

前記リアクタンス素子（１０）の前記第１端子（１２）へ連結される第１端子（２８）及び第２ノード（９５）へ連結される第２端子（２９）を有する第２容量素子（Ｃ２）と、
前記第２ノード（９５）と前記第４電力サプライレール（９４）との間に連結される第２チャージダイオード（Ｄ４）であって、前記第４サプライ電圧から前記第２容量素子（Ｃ２）をチャージするために構成される当該第２チャージダイオード（Ｄ４）と、
を備え、
前記電圧レギュレータ（７０）は、前記第２ノード（９５）へ連結される第１レギュレータ端子（７１）、前記第１ノード（９１）へ連結される第２レギュレータ出力（７２）、及び前記リアクタンス素子（１０）の前記第１端子（１２）へ連結される第３レギュレータ端子（７３）、を備え、
前記電圧レギュレータ（７０）は、前記第２ノード（９５）における第２ノード電圧と前記リアクタンス素子（１０）の前記第１端子（１２）における前記電圧との間の差異に依存して、前記第１ノード電圧を制御する、ように構成される、
請求項１に記載のモード切替え型電力サプライ（１００）。

【請求項6】

前記遅延検出器（６０）は、チャージ制御回路（６８）へ連結される遅延検出容量素子（Ｃｄ）を備え、
前記チャージ制御回路（６８）は、前記第１遅延に依存する時間長の第２チャージ時間ピリオドの期間中の前記遅延検出容量素子（Ｃｄ）のチャージと、前記第２遅延に依存する時間長の第２逆チャージ時間ピリオドの期間中の前記遅延検出容量素子（Ｃｄ）の逆チャージとを交互に行うように構成され、
前記遅延インジケータ信号は、前記遅延検出容量素子（Ｃｄ）をまたぐ電圧に依存する、
請求項１〜５のいずれかに記載のモード切替え型電力サプライ（１００）。

【請求項7】

前記チャージ制御回路（６８）は、
前記制御信号生成器（３０）の前記第１出力（３１）における前記第１制御信号と前記切替えステージ（２０）の前記第１入力（２１）における前記第１制御信号との間の時間差に依存して、前記第２チャージ時間ピリオドの前記時間長を決定する、ように構成される第１比較回路（６６）と、
前記制御信号生成器（３０）の前記第２出力（３２）における前記第２制御信号と前記切替えステージ（２０）の前記第２入力（２２）における前記第２制御信号との間の時間差に依存して、前記第２逆チャージ時間ピリオドの前記時間長を決定する、ように構成される第２比較回路（６７）と、
を備える、請求項６に記載のモード切替え型電力サプライ（１００）。

【請求項8】

前記第１比較回路（６６）は、論理ＡＮＤゲートであり、前記第２比較回路（６７）は、論理ＡＮＤゲートである、請求項７に記載のモード切替え型電力サプライ（１００）。

【請求項9】

請求項１〜８のいずれかに記載のモード切替え型電力サプライ（１００）と、
前記モード切替え型電力サプライ（１００）へ連結され、前記モード切替え型電力サプライ（１００）により電力を供給される増幅器（４００）と、
を備える増幅器回路。

【請求項10】

請求項９に記載の増幅器回路、を備える無線通信デバイス（５００）。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、モード切替え型電力サプライ（switched mode power supply）、モード切替え型電力サプライを含むエンベロープ追跡増幅器、エンベロープ追跡増幅器を含む無線通信デバイス、及びモード切替え型電力サプライを動作させる方法に関する。

【背景技術】

【0002】

高いデータ送信スピードで動作することを要する無線通信システムについて、線形変調の使用がますます重要になってきている。線形変調と共に使用される無線送信機は、高い電力効率を電力増幅器が達成することができるように、エンベロープ追跡を採用し得る。エンベロープ追跡は、そうした電力増幅器のために動作電圧を提供する電力サプライにとって特別なチャレンジを課す。なぜなら、動作電圧は、一定ではなく、代わりに増幅される変調信号のエンベロープに従って変化するからである。そうした無線送信機の高い効率性を達成するためには、電力サプライは、高い電力効率を有しなければならない。電力サプライは、電力増幅器にスプリアスフリーな電圧を提供しなければならない。加えて、電力サプライは、増幅される変調信号のエンベロープに対応する広帯域制御信号に高い精度で従わなければならない。これは、電力サプライの線形性が非常に良好でなければならないことを意味する。

【0003】

旧来のモード切替え型電力サプライは、良好な電力効率を達成するために相対的に低い切替え周波数で運用される。しかしながら、これは、エンベロープ追跡と共に使用される電力サプライにとっては、所要の変調帯域幅が大きいために概して可能ではない。例えば、３ＧＰＰ（Third Generation Partnership Project）の１０ＭＨｚ帯域幅を使用するＬＴＥ（Long Term Evolution）標準（ＬＴＥ１０）は、広帯域制御信号のために１０ＭＨｚを上回る帯域幅を要する。概して、モード切替え型電力サプライの切替え周波数は、広帯域制御信号の帯域幅の少なくとも５倍である必要がある。

【0004】

典型的なモード切替え型電力サプライは、バッテリ電圧などのサプライ電圧へ及び接地（ground）へとに交互に切り替えられるインダクタの使用に基づく。切替えのデューティサイクルは、出力電圧を左右する。切替えは、同時に共に開放されてはならない２つのスイッチを採用する。これら２つのスイッチが同時に開放されてしまえば、サプライ電圧と接地との間に回路のショートが生じるはずであり、これはモード切替え型電力サプライ、特に２つのスイッチを損傷させ得る。２つのスイッチが同時に共に開放されることが無いことを保証するために、デッドタイムともいうギャップが、サプライ電圧から接地へのインダクタの切替えの間、及び接地からサプライ電圧へのインダクタの切替えの間に提供される。但し、高い電力効率のためには、デッドタイムは短くあるべきである。デッドタイムの選択にあたっては、トレードオフが存在する。短いデッドタイムは、集積回路の温度と回路内の遅延を変化させるプロセスのばらつきとに起因して実装困難であり、旧来、デッドタイムはそうしたばらつきを十分包含する程度に長くされるべきであった。従って、高い切替え周波数で動作することのできる改善されたモード切替え型電力サプライについての要求がある。

【発明の概要】

【0005】

第１の観点によれば、
モード切替え型電力サプライであって、
リアクタンス素子と；
制御信号生成器と；
遅延検出器と、
調整可能遅延ステージと、
を備え、
上記制御信号生成器は、上記制御信号生成器の第１出力において第１制御信号を生成し、及び上記制御信号生成器の第２出力において第２制御信号を生成するように構成され、
上記制御信号生成器の上記第１出力は、第１制御信号パスの手段により切替えステージの第１入力へと連結され、上記制御信号生成器の上記第２出力は、第２制御信号パスの手段により上記切替えステージの第２入力へと連結され、
上記切替えステージは、第１チャージ時間ピリオドの期間中に、
−上記第１制御信号に応じて、上記リアクタンス素子をチャージするために、上記リアクタンス素子を第１サプライ電圧へと連結し、
−上記第２制御信号に応じて、上記第１サプライ電圧よりも低い第２サプライ電圧から上記リアクタンス素子を分離し、
第１逆チャージ時間ピリオドの期間中に、
−上記第１制御信号に応じて、上記第１サプライ電圧から上記リアクタンス素子を分離し、
−上記第２制御信号に応じて、上記リアクタンス素子を逆チャージするために、上記リアクタンス素子を上記第２サプライ電圧へと連結し、
分離時間ピリオドの期間中に、
−上記第１制御信号に応じて、上記第１サプライ電圧から上記リアクタンス素子を分離し、
−上記第２制御信号に応じて、上記第２サプライ電圧から上記リアクタンス素子を分離する、
ように構成され、
上記第１チャージ時間ピリオド及び上記第１逆チャージ時間ピリオドは、交互に生じ、各々上記分離時間ピリオドの１つによって離隔され、
上記遅延検出器は、上記切替えステージの上記第１入力における上記第１制御信号と上記切替えステージの上記第２入力における上記第２制御信号との間の相対遅延を示す遅延インジケータ信号を生成するように構成され、
上記調整可能遅延ステージは、上記第１信号パス及び上記第２信号パスのうちの一方内にあり、上記遅延インジケータ信号に応じて、上記制御信号生成器の上記第１出力から上記切替えステージの上記第１入力へと通過する上記第１制御信号により経験される第１遅延が、上記制御信号生成器の上記第２出力から上記切替えステージの上記第２入力へと通過する上記第２制御信号により経験される第２遅延と実質的に等しくなるように、調整可能な遅延を制御するように構成される、
モード切替え型電力サプライが提供される。

【0006】

第２の観点によれば、モード切替え型電力サプライを動作させる方法であって、
第１制御信号及び第２制御信号を生成することと、
第１制御信号パスの手段により切替えステージへと上記第１制御信号を伝達し、及び第２制御信号パスの手段により上記切替えステージへと上記第２制御信号を伝達することと、
第１チャージ時間ピリオドの期間中に、
上記第１制御信号に応じて、リアクタンス素子を第１サプライ電圧へと連結し、及び、上記第２制御信号に応じて、上記第１サプライ電圧よりも低い第２サプライ電圧から上記リアクタンス素子を分離する、
ことにより上記リアクタンス素子をチャージし、
第１逆チャージ時間ピリオドの期間中に、
上記第１制御信号に応じて、上記第１サプライ電圧から上記リアクタンス素子を分離し、及び、上記第２制御信号に応じて、上記リアクタンス素子を上記第２サプライ電圧へと連結する、
ことにより上記リアクタンス素子を逆チャージし、
分離時間ピリオドの期間中に、
上記第１制御信号に応じて、上記第１サプライ電圧から上記リアクタンス素子を分離し、及び、上記第２制御信号に応じて、上記第２サプライ電圧から上記リアクタンス素子を分離する、
ために上記切替えステージを活用することと、
上記第１チャージ時間ピリオド及び上記第１逆チャージ時間ピリオドは、交互に生じ、各々上記分離時間ピリオドの１つによって離隔されることと、
上記切替えステージにおいて、上記第１制御信号と上記第２制御信号との間の相対遅延を示す遅延インジケータ信号を生成することと、
上記遅延インジケータ信号に応じて、上記第１制御信号パスにおいて上記第１制御信号により経験される第１遅延が、上記第２制御信号パスにおいて上記第２制御信号により経験される第２遅延と実質的に等しくなるように、上記第１信号パス及び上記第２信号パスのうちの一方における調整可能な遅延を制御することと、
を含む方法が提供される。

【0007】

上記第１制御信号パスにおいて上記第１制御信号により経験される第１遅延が、上記第２制御信号パスにおいて上記第２制御信号により経験される第２遅延と実質的に等しくなるように、調整可能な上記遅延を制御することは、デッドタイムに相当する上記分離時間ピリオドを短くかつ均等の時間長にすることを可能とし、それにより、電力効率を高めることができ、高い線形性を可能とする。高い線形性は、モード切替え型電力サプライを採用する無線通信デバイスが高いスペクトル純度を有することを可能とする。

【0008】

上記リアクタンス素子は、上記リアクタンス素子をチャージし及び逆チャージするための第１端子と、出力電圧のための第２端子と、上記第１端子及び上記第２端子の間に連結される誘導素子と、上記第２端子に連結される出力容量素子と、を備える。この構成は、出力容量素子が第１端子及び誘導素子を介してチャージされ及び逆チャージされることを可能とし、出力電圧を第２端子において提供することを可能とする。

【0009】

上記切替えステージは、
−上記リアクタンス素子の第１端子と上記第１サプライ電圧にあたる第１電力サプライレールとの間に連結される第１ｎチャネルトランジスタであって、上記切替えステージの上記第１入力へ連結される第１ゲートを有する当該第１ｎチャネルトランジスタと、
−上記リアクタンス素子の上記第１端子と上記第２サプライ電圧にあたる第２電力サプライレールとの間に連結される第２ｎチャネルトランジスタであって、上記切替えステージの上記第２入力へ連結される第２ゲートを有する当該第２ｎチャネルトランジスタと、
を備え、
上記第１ｎチャネルトランジスタは、上記第１制御信号に応じて、上記第１チャージ時間ピリオドの期間中には、上記リアクタンス素子の上記第１端子を上記第１サプライ電圧にあたる第１電力サプライレールへと連結し、上記第１逆チャージ時間ピリオド及び上記分離時間ピリオドの期間中には、上記リアクタンス素子の上記第１端子を上記第１電力サプライレールから分離する、ように構成されてよく、
上記第２ｎチャネルトランジスタは、上記第２制御信号に応じて、上記第１チャージ時間ピリオド及び上記分離時間ピリオドの期間中には、上記リアクタンス素子の上記第１端子を上記第２サプライ電圧にあたる第２電力サプライレールから分離し、上記第１逆チャージ時間ピリオドの期間中には、上記リアクタンス素子の上記第１端子を上記第２電力サプライレールへと連結する、ように構成されてよく、
上記第１制御信号パスは、上記第１チャージ時間ピリオドの期間中には、上記第１サプライ電圧よりも高い第１駆動電圧で、上記切替えステージの上記第１入力へ、上記第１制御信号を伝達する、ように構成されてよい。

【0010】

同様に、上記方法は、
上記切替えステージに、上記リアクタンス素子の第１端子と上記第１サプライ電圧にあたる第１電力サプライレールとの間に連結される第１ｎチャネルトランジスタであって、上記第１制御信号パスからの上記第１制御信号を受信するために構成される第１ゲートを有する当該第１ｎチャネルトランジスタ、を設けることと、
上記切替えステージに、上記リアクタンス素子の上記第１端子と上記第２サプライ電圧にあたる第２電力サプライレールとの間に連結される第２ｎチャネルトランジスタであって、上記第２制御信号パスからの上記第２制御信号を受信するために構成される第２ゲートを有する当該第２ｎチャネルトランジスタ、を設けることと、
上記第１ｎチャネルトランジスタを活用して、上記第１制御信号に応じて、上記第１チャージ時間ピリオドの期間中には、上記リアクタンス素子の上記第１端子を上記第１サプライ電圧にあたる第１電力サプライレールへと連結し、上記第１逆チャージ時間ピリオド及び上記分離時間ピリオドの期間中には、上記リアクタンス素子の上記第１端子を上記第１電力サプライレールから分離することと、
上記第２ｎチャネルトランジスタを活用して、上記第２制御信号に応じて、上記第１チャージ時間ピリオド及び上記分離時間ピリオドの期間中には、上記リアクタンス素子の上記第１端子を上記第２サプライ電圧にあたる第２電力サプライレールから分離し、上記第１逆チャージ時間ピリオドの期間中には、上記リアクタンス素子の上記第１端子を上記第２電力サプライレールへと連結することと、
上記第１チャージ時間ピリオドの期間中には、上記第１サプライ電圧よりも高い第１駆動電圧で、上記第１ｎチャネルトランジスタの上記ゲートへと上記第１制御信号を伝達することと、
を含んでもよい。

【0011】

上記第１サプライ電圧よりも高い上記第１駆動電圧の使用は、第１トランジスタをｎチャネルトランジスタとすることを可能とし、それにより、ｐチャネルトランジスタに対して改善された性能を可能とする。特に、ｎチャネルトランジスタは、同じ利得を有するｐチャネルトランジスタよりも小型とすることができ、これはより低い抵抗をもたらし、よって、より高い効率性及びより低い寄生容量をももたらし、ひいてはより低い駆動電力及びより低い出力容量をももたらすことで、効率性を改善することができる。

【0012】

上記モード切替え型電力サプライは、
上記リアクタンス素子の上記第１端子へ連結される第１端子及び第１ノードへ連結される第２端子を有する第１容量素子と、
上記第１ノードと上記第２サプライ電圧よりも高い第３サプライ電圧にあたる第３電力サプライレールとの間に連結される第１チャージダイオードであって、上記第３サプライ電圧から上記第１容量素子をチャージするために構成される当該第１チャージダイオードと、
を備えてよく、
上記第１制御信号パスは、上記第１ノードへ連結され、上記第１ノードにおける第１ノード電圧と上記リアクタンス素子の上記第１端子における電圧との間の差異に依存して、上記第１駆動電圧を決定する、ように構成される。

【0013】

同様に、上記方法は、
上記リアクタンス素子の上記第１端子へ連結される第１端子及び第１ノードへ連結される第２端子を有する第１容量素子を設けることと、
上記第１ノードと上記第２サプライ電圧よりも高い第３サプライ電圧にあたる第３電力サプライレールとの間に連結される第１チャージダイオードを設けることと、
上記第３サプライ電圧から上記第１容量素子をチャージすることと、
上記第１ノードにおける第１ノード電圧と上記リアクタンス素子の上記第１端子における電圧との間の差異に依存して、上記第１駆動電圧を決定することと、
を含んでよい。

【0014】

この特徴は、変調された電力を伝達するためにモード切替え型電力サプライが採用される場合に生じ得るような、リアクタンス素子の第１端子の電圧におけるばらつきに関わらず、上記第１駆動電圧を決定することを可能にする。

【0015】

上記第１制御信号パスは、上記第１ノードへ連結される第１電力サプライ入力、及び上記リアクタンス素子の上記第１端子へ連結される第２電力サプライ入力、を備えてよく、上記第１制御信号パスは、上記第１ノード電圧及び上記リアクタンス素子の上記第１端子における上記電圧に依存して、上記第１駆動電圧を決定する、ように構成される。

【0016】

同様に、上記方法は、上記第１ノードへ連結される第１電力サプライ入力、及び上記リアクタンス素子の上記第１端子へ連結される第２電力サプライ入力、を上記第１制御信号パスへ設けること、を含んでよく、上記第１制御信号パスは、上記第１ノード電圧及び上記リアクタンス素子の上記第１端子における上記電圧に依存して、上記第１駆動電圧を決定する、ように構成される。

【0017】

この特徴は、変調された電力を伝達するためにモード切替え型電力サプライが採用される場合に生じ得るような、リアクタンス素子の第１端子の電圧におけるばらつきに関わらず、上記第１制御信号パスが上記第１駆動電圧を決定することを可能にする。

【0018】

上記モード切替え型電力サプライは、上記第１ノード及び上記第３サプライ電圧よりも高い第４サプライ電圧にあたる第４電力サプライレールへ連結される電圧レギュレータ、を備えてよく、上記電圧レギュレータは、上記第４サプライ電圧に依存して、上記第１ノード電圧を制御する、ように構成されてよい。

【0019】

同様に、上記方法は、上記第３サプライ電圧よりも高い第４サプライ電圧に依存して、上記第１ノード電圧を制御する、ように構成される電圧レギュレータを活用すること、を含んでよい。

【0020】

この特徴は、変調された電力を伝達するためにモード切替え型電力サプライが採用される場合に生じ得るような、リアクタンス素子の第１端子の電圧がばらつくケースでの、改善された性能を可能とすることができる。

【0021】

上記モード切替え型電力サプライは、
上記リアクタンス素子の上記第１端子へ連結される第１端子及び第２ノードへ連結される第２端子を有する第２容量素子と、
上記第２ノードと上記第４電力サプライレールとの間に連結される第２チャージダイオードであって、上記第４サプライ電圧から上記第２容量素子をチャージするために構成される当該第２チャージダイオードと、
を備えてよく、
上記電圧レギュレータは、上記第２ノードへ連結される第１レギュレータ端子、上記第１ノードへ連結される第２レギュレータ出力、及び上記リアクタンス素子の上記第１端子へ連結される第３レギュレータ端子、を備えてよく、上記電圧レギュレータは、上記第２ノードにおける第２ノード電圧と上記リアクタンス素子の上記第１端子における上記電圧との間の差異に依存して、上記第１ノード電圧を制御する、ように構成されてよい。

【0022】

同様に、上記方法は、
上記リアクタンス素子の上記第１端子へ連結される第１端子及び第２ノードへ連結される第２端子を有する第２容量素子を設けることと、
上記第２ノードと上記第４電力サプライレールとの間に連結される第２チャージダイオードを設けることと、
上記第４サプライ電圧から上記第２容量素子をチャージすることと、
上記電圧レギュレータを活用して、上記第２ノードにおける第２ノード電圧と上記リアクタンス素子の上記第１端子における上記電圧との間の差異に依存して、上記第１ノード電圧を制御することと、
を含んでよい。

【0023】

この特徴は、変調された電力を伝達するためにモード切替え型電力サプライが採用される場合に生じ得るような、リアクタンス素子の第１端子の電圧がばらつくケースでの、改善された性能を可能とすることができ、特に改善された電力効率を可能とすることができる。

【0024】

上記遅延検出器は、チャージ制御回路へ連結される遅延検出容量素子を備えてよく、
上記チャージ制御回路は、上記第１遅延に依存する時間長の第２チャージ時間ピリオドの期間中の上記遅延検出容量素子のチャージと、上記第２遅延に依存する時間長の第２逆チャージ時間ピリオドの期間中の上記遅延検出容量素子の逆チャージとを交互に行うように構成され、上記遅延インジケータ信号は、上記遅延検出容量素子（Ｃｄ）をまたぐ電圧に依存してよい。

【0025】

同様に、上記方法において、上記遅延インジケータ信号の生成は、上記第１遅延に依存する時間長の第２チャージ時間ピリオドの期間中の遅延検出容量素子のチャージと、上記第２遅延に依存する時間長の第２逆チャージ時間ピリオドの期間中の上記遅延検出容量素子の逆チャージとを交互に行うこと、を含んでよく、上記遅延インジケータ信号は、上記遅延検出容量素子をまたぐ電圧に依存してよい。

【0026】

この特徴は、複雑度の低いやり方で上記遅延インジケータ信号を生成することを可能とする。

【0027】

第１の好適な実施形態において、上記チャージ制御回路は、
上記制御信号生成器の上記第１出力における上記第１制御信号と上記切替えステージの上記第１入力における上記第１制御信号との間の時間差に依存して、上記第２チャージ時間ピリオドの上記時間長を決定する、ように構成される第１比較回路と、
上記制御信号生成器の上記第２出力における上記第２制御信号と上記切替えステージの上記第２入力における上記第２制御信号との間の時間差に依存して、上記第２逆チャージ時間ピリオドの上記時間長を決定する、ように構成される第２比較回路と、
を備えてよい。

【0028】

同様に、第１の好適な実施形態において、上記方法は、
生成された際の上記第１制御信号と上記切替えステージへと伝達された際の上記第１制御信号との間の時間差に依存して、上記第２チャージ時間ピリオドの上記時間長を決定することと、
生成された際の上記第２制御信号と上記切替えステージへと伝達された際の上記第２制御信号との間の時間差に依存して、上記第２逆チャージ時間ピリオドの上記時間長を決定することと、
を含んでよい。

【0029】

これら好適な第１の実施形態は、複雑度の低いやり方で上記遅延インジケータ信号を生成することを可能とする。

【0030】

第２の好適な実施形態において、上記チャージ制御回路は、
第３ノードへ連結される第３ｎチャネルトランジスタと、上記第３ノードへ連結される第４ｎチャネルトランジスタと、を備えてよく、上記チャージ制御回路は、上記切替えステージの上記第１入力において、上記第１制御信号に応じて、上記第３ｎチャネルトランジスタを切替え、及び上記切替えステージの上記第２入力において、上記第２制御信号に応じて、上記第４ｎチャネルトランジスタを切替えることにより、上記第３ノードにおいてシャドウ信号を生成する、ように構成され、上記チャージ制御回路は、
上記制御信号生成器の上記第１出力における上記第１制御信号と上記シャドウ信号との間の時間差に依存して、上記第２チャージ時間ピリオドの上記時間長を決定する、ように構成される第１比較回路と、
上記制御信号生成器の上記第２出力における上記第２制御信号と上記シャドウ信号との間の時間差に依存して、上記第２逆チャージ時間ピリオドの上記時間長を決定する、ように構成される第２比較回路と、
を備えてよい。

【0031】

同様に、第２の好適な実施形態において、上記方法は、
第３ノードへ連結される第３ｎチャネルトランジスタと、上記第３ノードへ連結される第４ｎチャネルトランジスタと、を設けることと、
上記第１制御信号の生成に応じて、上記第３ｎチャネルトランジスタを切替え、及び上記第２制御信号の生成に応じて、上記第４ｎチャネルトランジスタを切替えることにより、上記第３ノードにおいてシャドウ信号を生成することと、
生成された際の上記第１制御信号と上記シャドウ信号との間の時間差に依存して、上記第２チャージ時間ピリオドの上記時間長を決定することと、
生成された際の上記第２制御信号と上記シャドウ信号との間の時間差に依存して、上記第２逆チャージ時間ピリオドの上記時間長を決定することと、
を含んでよい。

【0032】

これら第２の好適な実施形態は、特に、変調された電力を伝達するためにモード切替え型電力サプライが採用される場合に、遅延インジケータ信号を改善された精度で決定することを可能とし、それにより、分離時間ピリオドを短くすることができ、改善された電力効率がもたらされる。

【0033】

上記第１比較回路は、論理ＡＮＤゲートであってもよい。同様に、上記第２比較回路は、論理ＡＮＤゲートであってもよい。この特徴は、複雑度の低い実装を可能とする。

【0034】

上記第１の観点に係るモード切替え型電力サプライを備える、例えばエンベロープ追跡増幅器などの増幅器もまた提供される。当該増幅器を備える無線通信デバイスも提供される。

【図面の簡単な説明】

【0035】

これ以降、次の添付図面を参照しながら、単に例示の手段として、好適な実施形態が説明されるであろう。

【0036】

【図1】モード切替え型電力サプライの概略図である。

【図2】信号の波形を例示している。

【図3】電圧レギュレータの概略図である。

【図4】遅延検出器の概略図である。

【図5】モード切替え型電力サプライの概略図である。

【図6】遅延検出器の概略図である。

【図7】シャドウステージの概略図である。

【図8】モード切替え型電力サプライを動作させる方法のフローチャートである。

【図9】エンベロープ追跡増幅器の概略図である。

【図10】無線通信デバイスの概略図である。

【発明を実施するための形態】

【0037】

図１を参照すると、モード切替型電力サプライ１００は、リアクタンス素子１０を備え、リアクタンス素子１０は、第１端子１２、第２端子１４、リアクタンス素子１０の第２端子１４へ連結される出力容量素子Ｃｏｕｔ、及びリアクタンス素子１０の第１端子１２と第２端子１４との間に連結される誘導素子Ｌｏｕｔを有する。制御信号生成器３０は、制御信号生成器３０の第１出力３１において伝達する第１制御信号Ｓ１、及び制御信号生成器３０の第２出力３２において伝達する第２制御信号Ｓ２を生成する。切替えステージ２０は、第１制御信号Ｓ１のための第１入力２１、第２制御信号Ｓ２のための第２入力２２、及びリアクタンス素子１０の第１端子１２へ連結される端子２３を有する。

【0038】

制御信号生成器３０の第１出力３１は、第１制御信号Ｓ１を切替えステージ２０へと運ぶための第１制御信号パス４０の手段により、切替えステージ２０の第１入力２１へ連結され、制御信号生成器３０の第２出力３２は、第２制御信号Ｓ２を切替えステージ２０へと運ぶための第２制御信号パス５０の手段により、切替えステージ２０の第２入力へ連結される。より具体的には、制御信号生成器３０の第１出力３１は、第１制御信号パス４０の入力４１へ連結され、第１制御信号パス４０の出力４２は、切替えステージ２０の第１入力２１へと連結される。対応する形で、制御信号生成器３０の第２出力３２は、第２制御信号パス５０の入力５１へ連結され、第２制御信号パス５０の出力５２は、切替えステージ２０の第２入力２１へと連結される。

【0039】

図２を参照すると、波形ａ）は、制御信号生成器３０の第１出力３２における第１制御信号Ｓ１の波形であり、波形ｂ）は、制御信号生成器３０の第２出力３３における第２制御信号Ｓ２の波形である。第１制御信号Ｓ１は、第１パルス時間長Ｔ１を有する第１パルスＰ１を有し、第２制御信号Ｓ２は、第２パルス時間長Ｔ２を有する第２パルスＰ２を有する。第１制御信号Ｓ１及び第２制御信号Ｓ２は、共通かつ一定のパルス反復レートを有して周期的であり、即ち、パルス周波数Ｆ及び共通ピリオド１／Ｆである。第１制御信号Ｓ１及び第２制御信号Ｓ２は、従って、第１パルスＰ１の各々の始点の間で一定の時間、及び第２パルスＰ２の各々の始点の間で一定の時間を有する。第１パルスＰ１は、第２パルスＰ２と時間的には重ならず、各第１パルスは２つの連続する第２パルスＰ２の間のギャップにおいて生じ、各第２パルスＰ２は、２つの連続する第１パルスＰ１の間のギャップにおいて生じる。各第１パルスＰ１の終点と次の第２パルスＰ２の始点との間、及び各第２パルスＰ２の終点と次の第１パルスの始点との間には、インターバルＴ３が存在する。インターバルＴ３は、一定の時間長を有する。しかしながら、制御信号生成器３０は、制御信号生成器３０の入力３３における入力信号Ｖｅｎｖに依存して、第１パルス時間長Ｔ１及び第２パルス時間長Ｔ２を制御する、ように構成される。入力信号Ｖｅｎｖが増加すると、第１パルス時間長Ｔ１は増加し及び第２パルス時間長は減少し、それにより、インターバルＴ３及びパルス周波数Ｆが一定に維持され、入力信号Ｖｅｎｖが減少すると、第１パルス時間長Ｔ１は減少し及び第２パルス時間長は増加し、やはりインターバルＴ３及びパルス周波数Ｆが一定に維持される。

【0040】

再び図１を参照すると、切替えステージ２０は、リアクタンス素子１０の第１端子１２と第１サプライ電圧Ｖ１にあたる第１電力サプライレール９０との間に連結された第１トランジスタＱ１を含む。第１トランジスタＱ１は、切替えステージ２０の第１入力２１へ連結された第１ゲート２４を有する。第１トランジスタＱ１は、第１制御信号Ｓ１に応じて、第１パルス時間長Ｔ１にわたって導電状態をとり、それよりリアクタンス素子１０の第１端子１２を第１電力サプライレール９０へと連結し、その期間中に出力誘導素子Ｌｏｕｔを介して出力容量素子Ｃｏｕｔがチャージされ、及び、共通的なピリオド１／Ｆの残りにわたって非導電状態をとり、それによりリアクタンス素子１０の第１端子１２を第１電力サプライレール９０から分離する。第１パルス時間長Ｔ１は、従って、第１チャージ時間ピリオドである。切替えステージ２０は、リアクタンス素子１０の第１端子１２と第１サプライ電圧Ｖ１よりも低い第２サプライ電圧Ｖ２にあたる第２電力サプライレール９２との間に連結された第２トランジスタＱ２を含み、第２サプライ電圧Ｖ２は、図１において接地として示されている。第２トランジスタＱ２は、切替えステージ２０の第２入力２２へ連結された第２ゲート２５を有する。第２トランジスタＱ２は、第２制御信号Ｓ２に応じて、第２パルス時間長Ｔ２にわたって導電状態をとり、それよりリアクタンス素子１０の第１端子１２を第２電力サプライレール９２へと連結し、その期間中に出力誘導素子Ｌｏｕｔを介して出力容量素子Ｃｏｕｔが逆チャージされ、及び、共通的なピリオド１／Ｆの残りにわたって非導電状態をとり、それによりリアクタンス素子１０の第１端子１２を第２電力サプライレール９２から分離する。第２パルス時間長Ｔ２は、従って、第１逆チャージ時間ピリオドである。リアクタンス素子１０の第２端子１４にあたる出力電圧Ｖｏｕｔは、リアクタンス素子１０内の、より具体的には出力容量素子Ｃｏｕｔ内のチャージを示唆する。制御信号生成器３０の入力３３にあたる入力信号Ｖｅｎｖが変化するにつれて、第１パルス時間長Ｔ１及び第２パルス時間長Ｔ２が変化することにより、第１チャージピリオド及び第１逆チャージピリオドが変化し、従って、出力電圧Ｖｏｕｔは入力信号Ｖｅｎｖを示唆する。リアクタンス素子１０の第１端子１２が第１電力サプライレール９０及び第２電力サプライレール９２の双方へ同時に連結されれば、第１電力サプライレール９０から第２電力サプライレール９２へ大きな電流が流れてしまい、それによりモード切替え型電力サプライ１００が損傷する可能性があるが、それがないことを保証するために、インターバルＴ３が提供される。インターバルＴ３は、従って、分離時間ピリオドであり、その期間中に、リアクタンス素子１０の第１端子１２は、第１電力サプライレール９０及び第２電力サプライレール９２の双方から分離される。

【0041】

この手法で、従って、切替えステージ２０は、第１チャージ時間ピリオドの期間中には、第１制御信号Ｓ１に応じて、リアクタンス素子１０の出力容量素子Ｃｏｕｔをチャージするために、リアクタンス素子１０を第１サプライ電圧Ｖ１へと連結し、第２制御信号Ｓ２に応じて、第１サプライ電圧Ｖ１よりも低い第２サプライ電圧Ｖ２からリアクタンス素子１０を分離し、第１逆チャージ時間ピリオドの期間中には、第１制御信号Ｓ１に応じて、第１サプライ電圧Ｖ１からリアクタンス素子１０を分離し、第２制御信号Ｓ２に応じて、リアクタンス素子１０の出力容量素子Ｃｏｕｔを逆チャージするために、リアクタンス素子１０を第２サプライ電圧Ｖ２へと連結し、分離時間ピリオドの期間中には、第１制御信号Ｓ１に応じて、第１サプライ電圧Ｖ１からリアクタンス素子１０を分離し、第２制御信号Ｓ２に応じて、第２サプライ電圧Ｖ２からリアクタンス素子１０を分離する、ように構成される。第１チャージ時間ピリオド及び第１逆チャージ時間ピリオドは、交互に生じ、第１チャージ時間ピリオド及び第１逆チャージ時間ピリオドのうちの前後するピリオドは、分離時間ピリオドの１つによって離隔される。

【0042】

高い電力効率を可能とし、入力信号Ｖｅｎｖと出力電圧Ｖｏｕｔとの間の強い線形的関係を可能とし、モード切替え型電力サプライ１００の高いダイナミックレンジを可能とするためには分離時間ピリオドに対応するインターバルＴ３は短いことが望ましい。しかしながら、インターバルＴ３の値の選択にあたっては、第１制御信号パス４０及び第２制御信号パス５０それぞれにおいて第１制御信号Ｓ１及び第２制御信号Ｓ２により経験される異なる遅延を考慮に入れなければならない。モード切替え型電力サプライ１００が集積回路内に実装される場合、これら遅延は、温度及びプロセスのばらつきに起因して変化し得るものであり、以下に説明する通り、入力信号Ｖｅｎｖの変動にも起因して変化し得る。

【0043】

第１トランジスタＱ１及び第２トランジスタＱ２の基板は、第２電力サプライレール９２へと連結される。第１保護デバイスＤ１、具体的にはダイオードが、第１電力サプライレール９０とリアクタンス素子１０の第１端子１２との間に連結され、リアクタンス素子１０の入力１２における電圧（インダクタノード電圧Ｖｉｎｄという）が第１サプライ電圧Ｖ１に対して高い値に達する場合に第１トランジスタＱ１を保護するように構成される。第１保護デバイスＤ２、具体的にはダイオードは、第２電力サプライレール９２とリアクタンス素子１０の第１端子１２との間に連結され、リアクタンス素子１０の第１端子１２におけるインダクタノード電圧Ｖｉｎｄが第２サプライ電圧Ｖ２に対して低い値に達する場合に第２トランジスタＱ２を保護するように構成される。

【0044】

遅延検出器６０は、第１制御信号Ｓ１を受け付けるために、制御信号生成器３０の第１出力３１へ連結される第１入力６１と、第２制御信号Ｓ２を受け付けるために、制御信号生成器３０の第２出力３２へ連結される第２入力６２と、第１制御信号パス４０を通過した後の第１制御信号Ｓ１を受け付けるために、切替えステージ２０の第１入力２１へ連結される第３入力６３と、第２制御信号パス５０を通過した後の第２制御信号Ｓ２を受け付けるために、切替えステージ２０の第２入力２２へ連結される第４入力６４と、を有する。第１制御信号Ｓ１及び第２制御信号Ｓ２は、それぞれ第１制御信号パス４０及び第２制御信号パス５０において異なる遅延を被るかもしれない。遅延検出器６０は、切替えステージ２０の第１入力２１における第１制御信号Ｓ１と切替えステージ２０の第２入力２２における第２制御信号Ｓ２との間の相対的な遅延を示す遅延インジケータ信号Ｓ３を生成する、ように構成される。それは、第１入力６１及び第３入力６３における第１制御信号Ｓ１を比較して第１制御信号Ｓ１の第１遅延ΔＳ１を判定し、及び第２入力６２及び第４入力６４における第２制御信号Ｓ２を比較して第２制御信号Ｓ２の第２遅延ΔＳ２を判定し、第１遅延ΔＳ１と第２遅延ΔＳ２との間の差異を示す遅延インジケータ信号Ｓ３を生成する、ということにより行われてもよい。遅延検出器６０は、遅延検出器６０の出力６５で遅延インジケータ信号Ｓ３を伝達する。

【0045】

第２信号パス５０は、調整可能な遅延の分だけ第２制御信号Ｓ２を遅延させるための、第２制御信号パス５０の入力５１と第２制御信号パス５０の出力５２との間に連結される調整可能遅延ステージ５３を備える。遅延検出器６０の出力６５は、調整可能遅延ステージ５３の制御入力５９へ連結され、調整可能遅延ステージ５３は、第１遅延ΔＳ１と第２遅延ΔＳ２との間の差異を低減するために、遅延インジケータ信号Ｓ３に応じて調整可能遅延を制御する。この手法で、調整可能遅延ステージ５３は、それぞれ第１制御信号パス４０及び第２制御信号パス５０内の第１制御信号Ｓ１及び第２制御信号Ｓ２の遅延における差異を部分的に又は完全に補償し、それにより、第１制御信号Ｓ１及び第２制御信号Ｓ２が切替えステージ２０へ、遅延の差異が全く無く又は小さい遅延のみで伝達されることを保証する。調整可能遅延ステージ５３は、例えば、直列に連結され、遅延インジケータ信号Ｓ３に依存して制御される電力サプライ電圧で給電される複数のインバータ素子として実装されてよい。典型的には、調整可能遅延ステージ５３の出力５６において第２制御信号Ｓ２が調整可能遅延ステージ５３の入力５５における第２制御信号Ｓ２に対して逆にならないように、偶数個のインバータ素子が使用され得る。典型的には、調整可能遅延ステージ５３の正の電力サプライ電圧及び負の電力サプライ電圧は、当該正の及び負の電力サプライ電圧の平均値が一定となるように、遅延インジケータ信号Ｓ３に依存して逆方向に制御され得る。

【0046】

図２を参照すると、波形ｃ）は、第１制御信号パス４０の入力４１における第１制御信号Ｓ１に対して第１遅延ΔＳ１だけ遅延する、第１制御信号パス４０の出力４２における第１制御信号Ｓ１の波形であり、波形ｂ）は、調整可能遅延ステージ５３による補償の前の、第２制御信号パス５０の入力５１における第２制御信号Ｓ２に対して第２遅延ΔＳ２だけ遅延する、第２制御信号パス５０の出力５２における第２制御信号Ｓ２の波形であり、ここでΔＳ１はΔＳ２よりも大きい。互いに異なる第１遅延ΔＳ１、第２遅延ΔＳ２の帰結は、各第１パルスＰ１の終了と次の第２パルスＰ２の開始との間のインターバルＴ３の減少であり、従ってこれは図２においてＴ３−と表記されており、且つ、各第２パルスＰ２の終了と次の第１パルスＰ１の開始との間のインターバルＴ３の増加であり、従ってこれは図２においてＴ３＋と表記されている。調整可能遅延ステージ５３の動作は、Ｔ３＋とＴ３−との間の差異を部分的に又は完全に、Ｔ３の値へと回復させるように補償する。

【0047】

図１に示した実施形態において、調整可能遅延ステージ５３により提供される調整可能な遅延が無ければ、第１制御信号パス４０は第２制御信号パス５０よりも大きい遅延を取り込んだはずである。他の実施形態において、調整可能遅延ステージ５３により提供される調整可能な遅延が無ければ第２制御信号パス５０が第１制御信号パス４０よりも大きい遅延を取り込むことになるような場合には、調整可能遅延ステージ５３は、代わりに第１制御信号パス４０内に提供されてもよい。従って、制御信号生成器３０の第１出力３１から切替えステージ２０の第１入力２１へと通過する第１制御信号Ｓ１により経験される第１遅延ΔＳ１が、制御信号生成器３０の第２出力３２から切替えステージ２０の第２入力２２へと通過する第２制御信号Ｓ２により経験される第２遅延ΔＳ２と実質的に等しくなり得るように、第１信号パス４０及び第２信号パス５０のうちの一方内の調整可能遅延ステージ５３が、遅延インジケータ信号に応じて、調整可能な遅延を制御するように構成される。

【0048】

図１の実施形態において、第１トランジスタＱ１及び第２トランジスタＱ２は共にｎチャネルトランジスタである一方、他の実施形態において、第１トランジスタＱ１はｐチャネルトランジスタであってよく、第２トランジスタＱ２はｎチャネルトランジスタであってよい。第１トランジスタＱ１についてのｎチャネルトランジスタの使用は、モード切替え型電力サプライ１００のより高い電力効率を可能とすることにおいて有利である。チャージピリオドの期間中に、リアクタンス素子１０の第１端子１２におけるインダクタノード電圧Ｖｉｎｄは、第１サプライ電圧Ｖ１へ向けて引き上げられる。第１トランジスタＱ１についてのｎチャネルトランジスタの使用は、第１チャージ時間ピリオドの期間中、即ち第１制御信号Ｓ１の第１パルスＰ１の期間中に、第１制御信号Ｓ１が、インダクタノード電圧Ｖｉｎｄに対してチャージピリオドの期間中に正である第１駆動電圧で第１ゲート２４へと伝達されることを要し、従って、これは例えば６ボルトにあたるバッテリ電圧である第１サプライ電圧Ｖ１よりも高い。従って、第１制御信号パスの出力４２における第１制御信号の第１駆動電圧は、制御信号生成器３０の第１出力３１における第１制御信号Ｓ１の電圧よりも高く、制御信号生成器３０の第２出力３２における逆チャージ時間ピリオドの期間中の第２制御信号Ｓ２の電圧よりも高く、第２制御信号パス５０の出力５２における第２制御信号Ｓ２の第２駆動電圧よりも高くあり得る。そうしたより高い電圧を提供するために、モード切替え型電力サプライ１００は、リアクタンス素子１０の第１端子１２と第１ノード９１との間に連結される第１容量素子Ｃ１を備え、第１ノード９１と、第２サプライ電圧Ｖ２よりも高い第３サプライ電圧Ｖ３にあたる第３電力サプライレール９３との間に、第１チャージダイオードＤ３が連結される。逆チャージ時間ピリオドの期間中には、インダクタノード電圧Ｖｉｎｄは、第２電力サプライレール９２の第２サプライ電圧Ｖ２へ向けて減少し、なぜなら、第２トランジスタＱ２が導電状態にあって第１トランジスタＱ１が非導電状態にあるからである。その結果、第１容量素子Ｃ１は、第１チャージダイオードＤ３を介して第３電力サプライレール９３から第１ノード電圧Ｖｎｏｄｅへとチャージされる。チャージ時間ピリオドの期間中、第２トランジスタＱ２は非導電状態にあって第１トランジスタＱ１は導電状態にあり、その結果、インダクタノード電圧Ｖｉｎｄは、第１電力サプライレール９０の第１電圧Ｖ１へ向けて増加する。結果的に、第１ノード９１における第１ノード電圧Ｖｎｏｄｅは上昇する。第１ノード９１の上昇後の第１ノード電圧Ｖｎｏｄｅの値は、第１制御信号Ｓ１及び第２制御信号Ｓ２のデューティサイクルに依存し、これは転じて、制御信号生成器３０の入力３３における入力信号Ｖｅｎｖに依存し、チャージ時間ピリオドの期間中に最大で第１サプライ電圧Ｖ１と第１ノード電圧Ｖｎｏｄｅとの和に達することができ、これは第１チャージダイオードＤ３の閾値電圧よりも低く、第１サプライ電圧Ｖ１を上回ることができる。

【0049】

第１制御信号パス４０は、第１ノード電圧Ｖｎｏｄｅにあたる第１ノード９１へ連結される第１電力サプライ入力４４１と、インダクタノード電圧Ｖｉｎｄにあたるリアクタンス素子１０の第１端子１２へ連結される第２電力サプライ入力４４２とを有することにより給電され、そのため第１容量素子Ｃ１をまたぐ電圧と等しい電圧で給電される。リアクタンス素子１０がチャージされ及び逆チャージされるにつれて、及び入力信号Ｖｅｎｖが変化するにつれて、インダクタノード電圧Ｖｉｎｄ及び第１ノード電圧Ｖｎｏｄｅの双方は変化する。第１制御信号パス４０は、従って、チャージ時間ピリオドの期間中に、切替えステージ２０の第１入力２１へ、よって、第１サプライ電圧Ｖ１よりも高い電圧で第１トランジスタＱ１の第１ゲート２４へ第１制御信号Ｓ１を提供することができる。より具体的には、第１制御信号パス４０は、第１制御信号パス４０の入力４１へ連結される入力４５と、第１ドライバ４４の入力４７へ連結される出力４６４とを有するレベルシフト回路４３、を備える。第１ドライバ４４は、第１制御信号パス４０の出力４２へと連結される出力４８を有する。レベルシフト回路４３は、第１制御信号Ｓ１の電圧を増加させ、第１ドライバ４４は、それら増加された電圧で動作する。この手法で、第１制御信号パス４０は、第１ノード電圧Ｖｎｏｄｅとインダクタノード電圧Ｖｉｎｄとの間の差異に依存して、切替えステージ２０の第１入力２１へと伝達される第１制御信号Ｓ１の電圧を決定する、ように構成される。

【0050】

対照的に、第２制御信号パス５０は、第２電圧Ｖ２にあたる第２電力サプライレール９２、及び第３サプライ電圧Ｖ３にあたる第３電力サプライレール９３へ連結されることにより給電される。調整可能遅延ステージ５３は、第２制御信号パス５０の入力５１へ連結される入力５５と、第２ドライバ５４の入力５７へ連結される出力５６とを有する。第２ドライバ５４の出力５８は、第２制御信号パス５０の出力５２へと連結される。第２ドライバ５４は、逆チャージ時間ピリオドの期間中に、切替えステージ２０の第２入力２２へと、よって第２トランジスタＱ２の第２ゲート２５へと、逆チャージ時間ピリオドの期間中に第１トランジスタＱ１の第１ゲート２４における第１制御信号Ｓ１の電圧よりも低い電圧で第２制御信号Ｓ２を伝達する。

【0051】

リアクタンス素子１０の第１端子１２の電圧は、制御信号生成器３０の入力３３における入力信号に依存する第１制御信号Ｓ１及び第２制御信号Ｓ２のデューティサイクルに依存する。この結果、入力信号Ｖｅｎｖが変化するにつれて第１ノード９１における第１ノード電圧Ｖｎｏｄｅにおける変化、及び第１容量素子Ｃ１をチャージするために要する時間的な変化が生じ得る。これは転じて、第１制御信号パス４０内の第１制御信号Ｓ１の遅延の変化をもたらし得る。この遅延の変化は速過ぎて、上述したやり方での調整可能遅延ステージ５３によっては補償されず、又は完全には補償されないかもしれない。なぜなら、遅延調整は、入力信号Ｖｅｎｖの変化との関係では緩慢であり得るからである。そのうえ、第１容量素子Ｃ１をチャージするために利用可能な時間は、第１制御信号Ｓ１及び第２制御信号Ｓ２のデューティサイクルに依存し、第１容量素子Ｃ１をチャージするための十分な時間を保証する必要性は、使用し得るデューティサイクル値のレンジに制約を課し、それにより線形性及び電力効率が制約される。

【0052】

第３サプライ電圧よりも高い第４サプライ電圧Ｖ４にあたる第４電力サプライレール９４へ第２チャージダイオードＤ４の手段により連結される入力７１を有する電圧レギュレータ７０により、さらなる改善を提供することができる。電圧レギュレータ７０の入力７１は、第２容量素子Ｃ２の手段によりリアクタンス素子１０の第１端子１２にも連結される。電圧レギュレータ７０のポート７３は、リアクタンス素子１０の第１端子１２へ連結される。第２チャージダイオードＤ４は、第４電力サプライレール９４から第２容量素子Ｃ２をチャージするために構成される。電圧レギュレータ７０の出力７２は、第１ノード９１へ連結される。電圧レギュレータ７０の出力７２は、第１ノード９１へ連結される。電圧レギュレータ７０は、第１ノード９１における第１ノード電圧Ｖｎｏｄｅの変化を低減するように構成される。これは、第１容量素子Ｃ１のチャージ時間の変化を低減し、第１ノード電圧Ｖｎｏｄｅのより高い平均値が提供されることを可能とし、それにより、第１容量素子Ｃ１をチャージする速度を増加させることを可能とし、より広いレンジのデューティサイクルを使用することを可能とする。これは、第１サプライレールＶ１をより低い値の第１サプライ電圧Ｖ１で動作させることを可能とすることにより、さらなる改善された電力効率をももたらすことができる。電力効率は、第１制御信号パス４０により第１ノード９１において引き出される電流のほとんどが第３電力サプライレール９３から供給される場合に最も有利となることができ、第１制御信号又は第２制御信号のデューティサイクルが１００％に近い場合にのみ電圧レギュレータ７０を介して第４電力サプライレール９４から電流が引き出さされる。

【0053】

電圧レギュレータ７０の一実施形態が図３に示されている。但し、代替的な実施形態が採用されてもよい。図３を参照すると、電圧レギュレータ７０の第１入力７１と第２電力サプライレール９２との間に、第１電流源Ｉ１と直列的に、第３トランジスタＱ３が連結される。電圧レギュレータ７０の入力７１とリファレンスノード９６との間には第４トランジスタＱ４が連結され、リファレンスノード９６と電圧レギュレータ７０のポート７３との間には第１抵抗Ｒ１が連結される。第３トランジスタＱ３のゲート及び第４トランジスタＱ４のゲートは、共に第３トランジスタＱ３のドレインへ連結される。第３トランジスタＱ３のソース及び第４トランジスタＱ４のソースは、電圧レギュレータ７０の入力７１へ連結される。第３トランジスタＱ３、第１電流ソースＩ１、第４トランジスタＱ４及び第１抵抗Ｒ１は、カレントミラーとして構成され、リファレンスノード９６におけるリファレンス電圧Ｖｒｅｆを確立する。電圧レギュレータ７０の入力７１及び出力７２の間には、第５トランジスタＱ５が連結される。電圧レギュレータ７０の出力７２と電圧レギュレータ７０のポート７３との間には、第２抵抗Ｒ２及び第３抵抗Ｒ３が連結される。増幅器７４は、リファレンス電圧Ｖｒｅｆを受け付けるためのリファレンスノード９６へ連結される被反転入力７５と、電圧レギュレータ７０の出力７２における第１ノード電圧Ｖｎｏｄｅの分数をサンプリングするための、第２抵抗Ｒ２と第３抵抗Ｒ３との間の分岐点へ連結される反転入力７６と、を有する。増幅器７４の出力７７は、第５トランジスタＱ５の利得を制御するために、第５トランジスタＱ５のゲートへ連結される。増幅器７４と電圧レギュレータ７０の出力７２との間には、電圧レギュレータ７０の出力７２における電圧の変化を平滑化するために、第４抵抗Ｒ４及びレギュレータ容量素子Ｃｒが連結される。

【0054】

図４を参照すると、遅延検出器６０は、第２電流源Ｉ２の手段により第３電力サプライレール９３へ連結されるドレインと遅延検出器６０の出力６５へと連結されるソース端子とを有するｐチャネルＭＯＳＦＥＴである第６トランジスタＱ６、を備える。ｎチャネルＭＯＳＦＥＴである第７トランジスタＱ７は、遅延検出器６０の出力６５へ連結されるドレイン端子と第３電流源Ｉ３の手段により第２電力サプライレール９２へと連結されるソース端子とを有する。遅延検出器６０の出力６５と第２電力サプライレール９２との間には、検出器容量素子Ｃｄが連結される。第３電流源Ｉ２及び第３電流源Ｉ３は、それぞれの端子をまたいで同じ電圧差が印加された場合に同じ電流が提供されるようにマッチングされる。検出器容量素子Ｃｄは、第６トランジスタＱ６が導電状態にあり第７トランジスタＱ７が非導電状態にある場合にチャージされ、第６トランジスタＱ６が非導電状態にあり第７トランジスタＱ７が導電状態にある場合に逆チャージされる。遅延検出器６０は、その第１入力６１において第１制御信号Ｓ１を受け付け、及びその第３入力６３において第１制御信号パス４０を通じて伝送された第１制御信号Ｓ１の遅延バージョンを受け付ける。第１ＡＮＤゲート６６は、遅延検出部６０の第１入力６１へ連結される第１入力６６１と、第１インバータ６３０の手段により遅延検出器６０の第３入力６３へ連結される第２入力６６２とを有する。第１ＡＮＤゲート６６の出力６６３における信号は、第１制御信号Ｓ１により第１制御信号パス４０を通じて伝送される間に経験される第１遅延ΔＳ１を示すデューティサイクルを有し、第２インバータ６６０による反転後に第６トランジスタＱ６のゲート端子へ印加され、それにより、第１制御信号パス４０を通じて伝送されている間の第１制御信号Ｓ１により経験される第１遅延ΔＳ１に対応する時間ピリオドにわたって第６トランジスタＱ６が導電状態へ切り替わる。同様に、遅延検出器６０は、その第２入力６２において第２制御信号Ｓ２を受け付け、及びその第４入力６４において第２制御信号パス５０を通じて伝送された第２制御信号Ｓ２の遅延バージョンを受け付ける。第２ＡＮＤゲート６７は、遅延検出部６０の第２入力６２へ連結される第１入力６７１と、第２インバータ６４０の手段により遅延検出器６０の第４入力６４へ連結される第２入力６７２とを有する。第２ＡＮＤゲート６７の出力６７３における信号は、第２制御信号Ｓ２により第２制御信号パス５０を通じて伝送される間に経験される第２遅延ΔＳ２を示すデューティサイクルを有し、第７トランジスタＱ７のゲート端子へ印加され、それにより、第２制御信号パス５０を通じて伝送されている間の第２制御信号Ｓ２により経験される第２遅延ΔＳ２に対応する時間ピリオドにわたって第７トランジスタＱ７が導電状態へ切り替わる。検出器容量素子Ｃｄは、積分器として動作する。検出器容量素子Ｃｄ上の平均的な電荷、及びその帰結である遅延検出器６０の出力６５における遅延インジケータ信号Ｓ３は、第１制御信号パス４０を通じて伝送される第１制御信号Ｓ１と第２制御信号パス５０を通じて伝送される第２制御信号Ｓ２との間の遅延における差異ΔＳ１−ΔＳ２を示す。遅延インジケータ信号Ｓ３を適用して調整可能遅延ステージ５３により提供される調整可能遅延を調整することにより、遅延の当該差異をゼロへと向かわせるループが形成される。検出器容量素子Ｃｄをチャージすることにより動作する遅延検出器６０のこうした実施形態は、チャージ時間検出器（ＣＤＴ）として言及されてもよい。従って、図４を参照しながら説明した実施形態において、第１ＡＮＤゲート６６は、制御信号生成器３０の第１出力３１における第１制御信号Ｓ１と切替えステージ２０の第１入力２１における第１制御信号Ｓ１との間の第１遅延ΔＳ１に対応する時間差に依存する第２チャージ時間ピリオドの時間長を決定するように構成される第１比較回路であり、第２ＡＮＤゲート６７は、制御信号生成器３０の第２出力３２における第２制御信号Ｓ２と切替えステージ２０の第２入力２２における第２制御信号との間の第２遅延ΔＳ２に対応する時間差に依存する第２逆チャージ時間ピリオドの時間長を決定するように構成される第２比較回路６７である。

【0055】

図４を参照しながら説明した遅延検出器６０のケースで、第１トランジスタＱ１がｎチャネルトランジスタであり、及び第１ゲート２４に印加される第１制御信号Ｓ１が第１サプライ電圧Ｖ１よりも高い第１駆動電圧にあたるモード切替え型電力サプライ１００の実施形態において、遅延検出器６０の第３入力６３に印加される第１制御信号Ｓ１は、遅延検出器６０の第１入力６１に印加される第１制御信号Ｓ１とは異なる電圧レベルを有する。従って、遅延検出のために、第１駆動電圧にあたる第１制御信号Ｓ１への代替策を採用することが有利であり得る。

【0056】

第１制御信号パス４０がリアクタンス素子１０の第１端子１２におけるインダクタノード電圧Ｖｉｎｄから給電され、及び第１ノード９１における第１ノード電圧Ｖｎｏｄｅにより給電される、モード切替え型電力サプライ１００の実施形態における遅延検出器６０のケースにおいても、インダクタノード電圧Ｖｉｎｄ及び第１ノード電圧Ｖｎｏｄｅの双方がパルス周波数Ｆで行き来（toggle）する。インダクタノード電圧Ｖｉｎｄは、第１電圧Ｖ１又は第１電圧Ｖ１の近傍と、第２電圧Ｖ２又は第２電圧の近傍との間で行き来し得る。第１ノード電圧Ｖｎｏｄｅは、第１容量素子Ｃ１をまたぐ電圧の分だけインダクタノード電圧Ｖｉｎｄよりも高い状態を維持しながら、それら変化に追随する。そのうえ、インダクタノード電圧Ｖｉｎｄ、及びリアクタンス素子１０の第１端子１２においてリアクタンス素子１０へ出入りする電流、並びに第１ノード電圧Ｖｎｏｄｅもまた、入力信号Ｖｅｎｖに依存して全て変化する。これら変化の影響は、第１インバータ６３０による第１制御信号Ｓ１における推移の追跡が信頼できなくなることであり、検出される遅延に誤差が生じ、従って、遅延インジケータ信号Ｓ３に誤差が生じる。従って、遅延の検出の際にこれら変化からの何らかの保護を提供する遅延検出器６０を採用することが有利であり得る。

【0057】

図５を参照すると、モード切替え型電力サプライ２００は、図１を参照しながら説明したモード切替え型電力サプライ１００と同一であるが、但し、図１及び図５を参照しながら説明した遅延検出器６０とは異なる実施形態を有する遅延検出器６０´が採用されており、それは上述した不利を解決するために異なる手法でモード切替え型電力サプライ２００において構成される。モード切替え型電力サプライ１００及び２００の間、並びに遅延検出器６０及び６０´の実施形態の間の差異のみが以下に説明される。

【0058】

遅延検出器６０との関係において説明した第１〜第４入力６１、６２、６３、６４及び出力６５に加えて、遅延検出器６０´は、第１ノード９１へ連結される第１ノード電圧Ｖｎｏｄｅを受け付けるための第５入力６８と、リアクタンス素子１０の第１端子１２へ連結されるインダクタノード電圧Ｖｉｎｄを受け付けるための第６入力６９と、を備える。

【0059】

図６を参照すると、遅延検出器６０´は、図４を参照しながら説明した遅延検出器６０の全ての要素を含み、但しそれら要素間の連結の手法がいくらか異なる。また、追加的なシャドウステージ８０が存在する。遅延検出器６０に対する遅延検出器６０´の差異のみが以下に説明される。第１ＡＮＤゲート６６の第２入力６６２は、第１制御信号パス４０を通じた伝送後の第１制御信号Ｓ１を受け付けるために第１インバータ６３０の手段により遅延検出器６０´の第３入力６３へと連結される代わりに、シャドウインダクタノード電圧Ｖｓｉｎｄを受け付けるためにシャドウステージ８０の出力８５へと第１インバータ６３０の手段により連結される。第２ＡＮＤゲート６７の第１入力６７１は、第２制御信号パス５０を通じた伝送前の第２制御信号Ｓ２を受け付けるために遅延検出器６０´の第２入力６２へと直接的に連結される代わりに、遅延検出器６０´の第２入力６２へと第３インバータ６４０の手段により連結される。第２ＡＮＤゲート６７の第２入力６７２は、第２制御信号パス５０を通じた伝送後の第２制御信号Ｓ２を受け付けるために遅延検出器６０´の第４入力６４へ第３インバータ６４０の手段により連結される代わりに、シャドウインダクタノード電圧Ｖｓｉｎｄを受け付けるためにシャドウステージ８０の出力８５へと直接的に連結される。

【0060】

切替えステージ２０の動作により、インダクタノード電圧Ｖｉｎｄは、第１制御信号Ｓ１及び第２制御信号Ｓ２の切替え、特にそれらの立ち上がりエッジ及び立ち下がりエッジを示し、従って、第１制御信号パス４０及び第２制御信号パス５０それぞれの出力４２及び５２における第１制御信号Ｓ１及び第２制御信号Ｓ２を直接的に活用する代わりに、遅延インジケータ信号Ｓ３を生成するために遅延検出器６０´により使用可能な情報を含み、それは上述したように異なる駆動電圧を活用し得る。シャドウステージ８０は、インダクタノード電圧Ｖｉｎｄの切替えを模倣し、但しリアクタンス素子１０へ出入りする電流には影響されないシャドウインダクタノード電圧Ｖｉｎｄを生成し、シャドウインダクタノード電圧Ｖｉｎｄは、第１制御信号パス４０の出力４２における第１制御信号Ｓ１よりも低い電圧レベルの間で切り替わる。

【0061】

続けて図６を参照すると、シャドウステージ８０は、遅延検出器６０´の第３入力へ連結され第１制御信号パス４０の出力４２からの第１制御信号Ｓ１を受け付けるための第１入力８３と、遅延検出器６０´の第４入力へ連結され第２制御信号パス５０の出力５２からの第２制御信号Ｓ２を受け付けるための第２入力８４と、遅延検出器６０´の第５入力６８へ連結され第１ノード電圧Ｖｎｏｄｅを受け付けるための第３入力８８と、遅延検出器６０´の第６入力６９へ連結されインダクタノード電圧Ｖｉｎｄを受け付けるための第４入力８９と、を有する。

【0062】

図７を参照すると、シャドウステージ８０は、シャドウステージ８０の第３入力８８と第２電力サプライレール９２との間に直列的に連結される第８トランジスタＱ８、第９トランジスタＱ９、第１０トランジスタＱ１０及び第１１トランジスタＱ１１を備える。より詳細には、第１０トランジスタＱ１０は、ｐチャネルトランジスタであり、シャドウステージ８０の第３入力８８へ連結され第１ノード電圧Ｖｎｏｄｅを受け付けるためのソース及び基板と、第９トランジスタＱ９のソースへ連結されるドレインと、を有する。第１０トランジスタＱ１０のゲートは、第１制御信号パス４０の出力４２における第１制御信号Ｓ１の反転バージョンを受け付けるために、第４インバータ８４０の手段により、シャドウステージ８０の第１入力８３へと連結される。第９トランジスタＱ９は、ｐチャネルトランジスタであり、シャドウステージ８０の第３入力８８へ連結される基板と、遅延検出器６０´の第４入力８９へ連結されインダクタノード電圧Ｖｉｎｄを受け付けるためのゲートと、第８トランジスタＱ８のドレインへ連結されるドレインと、を有する。第８トランジスタＱ８は、ｎチャネルトランジスタであり、シャドウノード９７へ連結されるソースと、第２電力サプライレール９２へ連結される基板と、を有する。第１１トランジスタＱ１１は、ｎチャネルトランジスタであり、シャドウノード９７へ連結されるドレインと、第２電力サプライレール９２へ連結されるソース及び基板と、シャドウステージ８０の第２入力８４へ連結され第２制御信号パス５０の出力５２からの第２制御信号Ｓ２を受け付けるためのゲートと、を有する。

【0063】

第８トランジスタＱ８及び第１１トランジスタＱ１１は、第１トランジスタＱ１及び第２トランジスタＱ２のそれぞれの切替えを模倣する。第１トランジスタＱ１は、そのゲートへ印加される第１制御信号Ｓ１の第１駆動電圧で動作可能な高電圧トランジスタであり、第８トランジスタＱ８は、同じく、そのゲートへ遅延回路８２０により印加される同一の又は同様の電圧で動作する高電圧トランジスタである。第８トランジスタＱ８は、第１トランジスタＱ１よりも小さくてもよく、特に、第１トランジスタＱ１よりも小さいチャネル幅を有し得る。第１１トランジスタＱ１１は、第２トランジスタＱ２よりも小さくてもよく、特に、第２トランジスタＱ２よりも小さいチャネル幅を有し得る。第１０トランジスタＱ１０は、そのゲートにおいて第４インバータ８４０により印加される第１制御信号Ｓ１の第１駆動電圧で動作可能であって、そのドレイン及び基板において印加される第１ノード電圧Ｖｎｏｄｅで動作可能な低電圧トランジスタである。第９トランジスタＱ９は、そのドレインにおいて第１０トランジスタを介して印加される第１ノード電圧Ｖｎｏｄｅの近くで、及びその基板において印加される第１ノード電圧Ｖｎｏｄｅで動作可能な高電圧トランジスタである。高電圧型の第９トランジスタＱ９は、より速い低電圧型の第１０トランジスタＱ１０を損傷のおそれのある過剰に高い電圧から保護するために存在し、但し、この観点は実装依存であり、モード切替え型電力サプライを実装するために使用される技術、特に集積回路プロセス、の特性に依存する。第２トランジスタＱ２及び第１１トランジスタＱ１１は、相対的に低い電圧にしかさらされないため、高電圧型のトランジスタでなくてよい。

【0064】

バッファ８３０は、シャドウノード９７へ連結される入力８３１と、第４サプライレール９４へ連結される第１電力サプライ入力と、第２電力サプライレール９２へ連結される第２電力サプライ入力と、シャドウステージ８０の出力８５へ連結されシャドウインダクタノード電圧Ｖｓｉｎｄを伝達するための出力８３２と、を有する。ラッチ８１０は、ラッチ８１０の出力８１２へ連結される入力８１１を有する。ラッチ８１０の出力８１２は、遅延回路８２０の入力８２１へと連結され、遅延回路８２０の出力８２２は、第８トランジスタＱ８のゲートへと連結される。遅延回路８２０の入力８２１は、シャドウノード９７へと連結される。遅延回路８２０は、その出力８２２における信号がその入力８２１に印加される信号の遅延反転バージョンとなるような反転を提供する。ラッチ８１０及び遅延回路８２０は各々、第４電力サプライレール９４へ連結される第１電力サプライ入力と、第２電力サプライレール９２へ連結される第２電力サプライ入力とを有する。

【0065】

動作中に、第１制御信号パス４０及び第２制御信号パス５０のそれぞれの出力４２、５２における第１制御信号Ｓ１及び第２制御信号Ｓ２が相対的に低い電圧を有し、従って第１トランジスタＱ１及び第２トランジスタＱ２が非導電状態にある分離時間ピリオドに対応する初期状態を想定すると、インダクタノード電圧Ｖｉｎｄは、相対的に低い電圧において浮遊する。それに対応して、第１０トランジスタＱ１０及び第１１トランジスタＱ１１は非導電状態にあり、シャドウノード９７は相対的に低い電圧で浮遊し、シャドウインダクタノード電圧Ｖｓｉｎｄは相対的に低い。第９トランジスタＱ９は、そのゲートに印加されるインダクタノード電圧Ｖｉｎｄの低い電圧に起因して、導電状態にある。第８トランジスタＱ８は、そのゲートにおいて遅延回路８２０により印加される相対的に高い電圧に起因して、導電状態にあり、シャドウノード９７において低い電圧を反転させる。

【0066】

第１制御信号パス４０の出力４２における第１制御信号Ｓ１が第１パルスＰ１の立ち上がりエッジにおいて相対的に高い第１駆動電圧へ切り替わると、第１トランジスタＱ１は、導電状態へと切り替わり、それによりインダクタノード電圧Ｖｉｎｄが上昇し、第１０トランジスタＱ１０もまた導電状態へと切り替わり、それにより、シャドウノード９７における電圧及びシャドウインジケータノード電圧Ｖｓｉｎｄが上昇する。インダクタノード電圧Ｖｉｎｄの上昇は、第９トランジスタＱ９の非導電状態への切替えを引き起こし、シャドウノード９７における電圧の上昇は、第８トランジスタＱ８の非導電状態への切替えを引き起こす。シャドウノード９７は高電圧のまま保たれ、なぜならその高電圧はラッチ８１０によりラッチされるからである。

【0067】

第１制御信号パス４０の出力４２における第１制御信号Ｓ１が第１パルスＰ１の立ち下がりエッジにおいて相対的に低い電圧へと切り替わると、第１トランジスタＱ１は、非導電状態へと切り替わり、結果的に、インダクタノード電圧Ｖｉｎｄは、リアクタンス素子１０内の電荷に起因して、確立された高い値で浮遊する。第１０トランジスタＱ１０もまた、非導電状態へと切り替わり、但し第９トランジスタＱ９が非導電状態で保たれることから、シャドウノード９７の電圧はその高いレベルで不変である。

【0068】

第２制御信号パス５０の出力５２における第２制御信号が第２パルスＰ２の立ち上がりエッジにおいて相対的に高い電圧へと切り替わると、第２トランジスタＱ２は導電状態へと切り替わり、それによりリアクタンス素子１０が逆チャージされ、インダクタノード電圧Ｖｉｎｄが低い値へと減少し、第１１トランジスタＱ１１が導電状態へと切り替わり、それによりシャドウノード９７の電圧、及びシャドウインダクタノード電圧Ｖｓｉｎｄが低い値へと減少する。

【0069】

第２制御信号パス５０の出力５２における第２制御信号が第２パルスＰ２の立ち下がりエッジにおいて相対的に低い電圧へと切り替わると、第２トランジスタＱ２は、非導電状態へと切り替わり、インダクタノード電圧Ｖｉｎｄは、確立された低い値で浮遊する。第１１トランジスタＱ１１もまた非導電状態へと切り替わり、但し上記低い値がラッチ８１０によりラッチされることから、シャドウノード９７の電圧及びシャドウノード電圧Ｖｓｉｎｄはその低いレベルで不変である。

【0070】

シャドウノード電圧Ｖｓｉｎｄの推移は、従って、上述したように、インダクタノード電圧Ｖｉｎｄの推移を模倣する。遅延検出器６０´は、遅延検出のためにシャドウノード電圧Ｖｓｉｎｄの推移を使用し、図４の遅延検出器６０との関係において上述した不利を少なくとも部分的に克服する。従って、図５、図６及び図７を参照しながら説明した実施形態において、チャージ制御回路６８は、切替えステージ２０の第１入力２１において第１制御信号Ｓ１に応じて第３ｎチャネルトランジスタＱ８を切替え、及び切替えステージ２０の第２入力２２において第２制御信号Ｓ２に応じて第４ｎチャネルトランジスタＱ１１を切替えることにより、シャドウノード９７においてシャドウ信号を生成する、ように構成される。この実施形態において、第１ＡＮＤゲート６６は、制御信号生成器３０の第１出力３１における第１制御信号とシャドウ信号との間の時間差に依存して、第２チャージ時間ピリオドの時間長を決定する、ように構成される第１比較回路であり、第２ＡＮＤゲート６７は、制御信号生成器３０の第２出力３２における第２制御信号とシャドウ信号との間の時間差に依存して、第２逆チャージ時間ピリオドの時間長を決定する、ように構成される第２比較回路である。

【0071】

図８を参照すると、モード切替え型電力サプライ１００を動作させる方法は、ステップ３００において、制御信号生成器３０が第１制御信号Ｓ１及び第２制御信号Ｓ２を生成すること、を含む。ステップ３１０において、第１制御信号Ｓ１は、第１制御信号パス４０の手段により切替えステージ２０へと伝達され、第２制御信号Ｓ２は、第２制御信号パス５０の手段により切替えステージ２０へと伝達される。ステップＳ３２０、３３０及び３３０において、切替えステージ２０は、第１制御信号Ｓ１及び第２制御信号Ｓ２を活用する。ステップＳ３２０において、第１チャージ時間ピリオドのうちの１つの期間中に、替えステージ２０は、第１制御信号Ｓ１に応じて、リアクタンス素子１０を第１電力サプライ電圧Ｖ１へと連結し、その一方、第２制御信号Ｓ２に応じて、第２電力サプライ電圧Ｖ２からリアクタンス素子１０は分離される。ステップＳ３３０において、分離時間ピリオドの期間中に、切替えステージ２０は、第１制御信号Ｓ１に応じて、第１電力サプライ電圧Ｖ１からリアクタンス素子１０を分離し、その一方、第２電力サプライ電圧Ｖ２からリアクタンス素子１０は分離されたままである。ステップＳ３４０において、第１逆チャージ時間ピリオドのうちの次の機会の期間中に、第２制御信号Ｓ２に応じて、切替えステージ２０は、リアクタンス素子１０を第２電力サプライ電圧Ｖ２へと連結し、その一方、第１制御信号Ｓ１に応じて、第１電力サプライ電圧からリアクタンス素子１０は分離されたままである。ステップ３５０において、分離時間ピリオドの次の機会の期間中に、切替えステージ２０は、第２電力サプライ電圧Ｖ２からリアクタンス素子１０を分離し、その一方、リアクタンス素子１０は、第１電力サプライ電圧Ｖ１から分離されたままである。第１チャージ時間ピリオド及び第１逆チャージ時間ピリオドは、交互に生じ、第１チャージ時間ピリオド及び第１逆チャージ時間ピリオドのうちの連続するピリオドは、分離時間ピリオドの１つによって離隔される。ステップ３６０において、遅延検出器６０は、切替えステージ２０における第１制御信号Ｓ１と第２制御信号Ｓ２との間の相対遅延を示す遅延インジケータ信号Ｓ３を生成する。ステップＳ３７０において、遅延インジケータ信号Ｓ３に応じて、調整可能遅延ステージ５３は、第１制御信号パス４０において第１制御信号Ｓ１により経験される第１遅延が、第２制御信号パス５０において第２制御信号Ｓ２により経験される第２遅延と実質的に等しくなるように、第１信号パス４０及び第２信号パス５０のうちの一方における調整可能な遅延を制御する。ステップ３００〜３７０は、ループにおいて反復されてもよい。

【0072】

図９を参照すると、エンベロープ追跡増幅器４００は、増幅すべき信号Ｓｉｎのための入力４１０を備える。エンベロープ追跡増幅器４００の入力４１０は、増幅すべき信号Ｓｉｎを増幅するための電力増幅器４２０の入力４２２へ連結され、エンベロープ検出器４３０の入力４３２へも連結されている。エンベロープ検出器４３０は、エンベロープ検出器４３０の出力４３４において、増幅すべき信号Ｓｉｎのエンベロープを示すエンベロープ信号Ｖｅｎｖを生成する。エンベロープ検出器４３０の出力４３４は、モード切替え型電力サプライ１００の入力信号としてエンベロープ信号Ｖｅｎｖを伝達するために、モード切替え型電力サプライ１００の入力３３へ連結される。モード切替え型電力サプライ１００の出力１４は、電力増幅器４２０の電力サプライ入力４２４へと連結され、これはモード切替え型電力サプライ１００の出力信号Ｖｏｕｔを電力増幅器４２０の電力サプライ電圧として伝達するためであり、出力信号Ｖｏｕｔは、増幅すべき信号Ｓｉｎのエンベロープに依存して変化する。電力増幅器４２０の出力４２６は、増幅すべき信号Ｓｉｎの増幅後バージョンである出力信号Ｓｏｕｔを伝達する。

【0073】

図１０を参照すると、無線通信デバイス５００は、アンテナ５１０において受信される無線周波数（ＲＦ）信号を増幅するための低雑音増幅器５２０へ連結されるアンテナ５１０を備える。低雑音増幅器５２０の出力は、受信したＲＦ信号をベースバンドへとミキシングするために、ダウンコンバータ５３０の入力へ連結される。ダウンコンバータ５３０の出力は、ダウンコンバータ５３０から受信されるベースバンド信号を復調し及び復調後信号を復号するためのベースバンドプロセッサ５４０へ連結される。送信用信号は、ベースバンドプロセッサ５４０により符号化され及びキャリア信号へと変調され、ベースバンドプロセッサ５４０の出力は、変調キャリア信号をＲＦへミキシングするためのアップコンバータ５５０の入力へ連結される。アップコンバータ５５０の出力は、変調キャリア信号をＲＦにおいて増幅するためのエンベロープ追跡増幅器４００の入力４１０へ連結される。但し、具体的にはモード切替え型電力サプライ１００を活用する増幅器など、他のタイプの増幅器が代替的に使用されてもよい。エンベロープ追跡ステージ４００の出力４２６は、増幅後の信号の送信のためのアンテナ５１０へ連結される。

【0074】

エンベロープ追跡増幅器を参照しながらモード切替え型電力サプライが説明されているが、モード切替え型電力サプライは、電力サプライを要する他のタイプの増幅器などの他のアプリケーションにおいて使用されてもよく、これは電力サプライ電圧の素早い変化を要する状況において特に有利である。

【0075】

本開示はＬＴＥ及びＭＩＰＩアライアンスにより仕様化されたデジタルインタフェース標準を参照しながら説明されているものの、本開示は、それら標準には限定されず、例えば３０Ｈｚ前後といった他の周波数帯域にある他のデジタルインタフェースへの応用を有する。同様に、本開示は無線通信デバイスを参照しながら説明されているが、本開示は、そうしたデバイスには限定されず、デジタルインタフェースを取り入れた他の電子デバイスへの応用を有する。

【0076】

他の変形例及び修正例が当業者には明らかであろう。そうした変形例及び修正例は、既に知られている均等物及び他の特徴、並びにここで説明した特徴に代えて又は加えて使用され得る均等物及び他の特徴を包含し得る。別個の実施形態の文脈において説明された特徴が、単一の実施形態において組合せとして提供されてもよい。逆に、単一の実施形態の文脈で説明されている特徴が、別個に又は任意の適切な副次的組合せで提供されてもよい。

【0077】

留意すべきこととして、「含む／備える（“comprising”）」との用語は、他の要素又はステップを排除しない。「１つ／一（“a”又は“an”）」との用語は、複数を排除しない。単一の特徴が特許請求の範囲に記載された複数の特徴の機能を充足してもよい。特許請求の範囲における参照符号は、特許請求の範囲のスコープを限定するものと解釈されないものとする。また、留意すべきこととして、図面は必ずしも等尺ではなく、本発明の原理の説明に際して、概して代わりに強調がなされている。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】