特許第6321173号(P6321173)IP Force 特許公報掲載プロジェクト 2022.1.31 β版

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特許6321173ディザレス誤差フィードバックフラクショナルN型周波数シンセサイザシステムおよび方法
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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6321173
(24)【登録日】2018年4月13日
(45)【発行日】2018年5月9日
(54)【発明の名称】ディザレス誤差フィードバックフラクショナルN型周波数シンセサイザシステムおよび方法
(51)【国際特許分類】
   H03M 3/02 20060101AFI20180423BHJP
   H04B 1/26 20060101ALI20180423BHJP
   H03L 7/197 20060101ALI20180423BHJP
【FI】
   H03M3/02
   H04B1/26 R
   H03L7/197 160
【請求項の数】68
【全頁数】41
(21)【出願番号】特願2016-536096(P2016-536096)
(86)(22)【出願日】2014年7月23日
(65)【公表番号】特表2016-534627(P2016-534627A)
(43)【公表日】2016年11月4日
(86)【国際出願番号】US2014047869
(87)【国際公開番号】WO2015026472
(87)【国際公開日】20150226
【審査請求日】2017年7月24日
(31)【優先権主張番号】61/867,759
(32)【優先日】2013年8月20日
(33)【優先権主張国】US
【早期審査対象出願】
(73)【特許権者】
【識別番号】503031330
【氏名又は名称】スカイワークス ソリューションズ,インコーポレイテッド
【氏名又は名称原語表記】SKYWORKS SOLUTIONS,INC.
(74)【代理人】
【識別番号】110001195
【氏名又は名称】特許業務法人深見特許事務所
(72)【発明者】
【氏名】ブールディ,トム・タオウフィク
(72)【発明者】
【氏名】オブキルヒャー,トーマス
(72)【発明者】
【氏名】アガーワル,バイプル
(72)【発明者】
【氏名】モハン,チャンドラ
【審査官】 北村 智彦
(56)【参考文献】
【文献】 特開平07−015340(JP,A)
【文献】 特開2008−098859(JP,A)
【文献】 Franco Maloberti, Edoardo Bonizzoni, Antonio Surano,Time Variant Digital Sigma-Delta Modulator for Fractional-N Frequency Synthesizers,Radio-Frequency Integration Technology,2009. RFIT 2009. IEEEInternational Symposium on,2009年,pp.111-114
【文献】 Victor Rodolfo Gonzalez-Diaz, Aldo Pena-Perez, Franco Maloberti,Fractional Frequency Synthesizers With Low Order Time-Variant Digital Sigma-Delta Modulator,IEEE Transactions on Circuits and Systems I:Regular Papers,2012年 5月,vol.59,no.5,pp.969-978
(58)【調査した分野】(Int.Cl.,DB名)
H03M 3/00−11/00
H03L 7/197
H04B 1/26
IEEE Xplore
(57)【特許請求の範囲】
【請求項1】
巡回出力コードを生成するように構成されたディザレスデルタシグマ変調器であって、
前記ディザレスデルタシグマ変調器は、フィードバックフィルタリングネットワークを備え、
前記フィードバックフィルタリングネットワークは、第1のフィードバックループと、第2のフィードバックループとを含み、
前記第2のフィードバックループは、前記巡回出力コードによるトーンの挙動を崩すために、小さな誤差信号を前記第1のフィードバックループに導入するように構成されたゲイン回路を含み、
前記ゲイン回路に電気的に結合されて、静的誤差を低減するために、前記第2のフィードバックループに存在する前記小さな誤差信号を定期的にキャンセルするように構成されたフィルタを含む、第3のフィードバックループをさらに含む、ディザレスデルタシグマ変調器。
【請求項2】
量子化回路の入力に電気的に結合された結合回路と、
前記量子化回路の出力および第2のフィルタの入力に電気的に結合された加算回路とをさらに含む、請求項1に記載のディザレスデルタシグマ変調器。
【請求項3】
前記結合回路は、入力信号と変調器フィードバック信号とを結合して加算信号を提供するように構成される、請求項2に記載のディザレスデルタシグマ変調器。
【請求項4】
前記量子化回路は、前記加算信号を量子化して前記巡回出力コードを生成するように構成される、請求項3に記載のディザレスデルタシグマ変調器。
【請求項5】
前記ゲイン回路は、前記巡回出力コードを受信するとともに基準化した出力コードを提供するように構成される、請求項4に記載のディザレスデルタシグマ変調器。
【請求項6】
前記フィルタは、前記基準化した出力コードを受信して、前記基準化した出力コードに基づいて、フィルタしたゲイン信号を提供するように構成される、請求項5に記載のディザレスデルタシグマ変調器。
【請求項7】
前記加算回路は、前記フィルタリングしたゲイン信号と、前記基準化した出力コードと、前記加算信号と、前記巡回出力コードとを結合して、第2の加算信号を提供するように構成される、請求項6に記載のディザレスデルタシグマ変調器。
【請求項8】
前記第2の加算信号は、前記変調器フィードバック信号を提供するためにフィルタリングされる、請求項7に記載のディザレスデルタシグマ変調器。
【請求項9】
位相同期ループ(PLL)回路であって、
位相周波数検出器(PFD)を備え、前記位相周波数検出器は、基準信号とPLLフィードバック信号との間の位相差を表す第1の信号を生成するように構成され、
調整回路を備え、前記調整回路は、前記PFDと通信しており、前記第1の信号に基づき、制御電圧を生成するように構成され、
電圧制御型発振器(VCO)を備え、前記電圧制御型発振器は、前記調整回路と通信しており、前記制御電圧に基づき、出力信号を生成するように構成され、
分周回路を備え、前記分周回路は、前記出力信号を受信し、前記PLLフィードバック信号の更新信号を生成するように構成され、
ディザレスデルタシグマ変調器を備え、前記ディザレスデルタシグマ変調器は、前記分周回路と通信しており、フィードバックフィルタリングネットワークを備え、前記フィードバックフィルタリングネットワークは、第1のフィードバックループと第2のフィードバックループとを含み、前記第2のフィードバックループは、巡回出力コードによるトーンの挙動を崩すために、小さな誤差信号を前記第1のフィードバックループに導入するように構成されたゲイン回路を含み、前記ディザレスデルタシグマ変調器は、静的誤差を低減するために、前記第2のフィードバックループに存在する前記小さな誤差信号を定期的にキャンセルするように構成された第1のフィルタを含む、第3のフィードバックループをさらに含む、PLL回路。
【請求項10】
前記第1のフィードバックループは、前記分周回路からの出力および変調器フィードバック信号に基づき、第1の加算信号を提供するように構成された第1の加算回路と、前記第1の加算信号を量子化することによって、前記巡回出力コードを生成するように構成された量子化回路と、前記第1の加算信号および前記巡回出力コードを結合することによって、第2の加算信号を提供するように構成された第2の加算回路と、前記第2の加算信号をフィルタリングすることによって、前記変調器フィードバック信号を提供するように構成された第2のフィルタとを含む、請求項9に記載のPLL回路。
【請求項11】
前記第2のフィードバックループの前記ゲイン回路は、前記巡回出力コードを受信し、基準化した出力コードを提供するように構成されたゲイン素子を含み、
前記第2の加算回路は、前記基準化した出力コードを前記第1の加算信号および前記巡回出力コードに結合することによって、前記第2の加算信号を提供するようにさらに構成される、請求項10に記載のPLL回路。
【請求項12】
前記第3のフィードバックループの第1のフィルタは、前記基準化した出力コードを受信し、前記基準化した出力コードに基づき、フィルタしたゲイン信号を提供するように構成され、
前記第2の加算回路は、ディザレスデルタシグマ変調器がほぼゼロの静的誤差を提供するように、前記変調器フィードバック信号の誤差を平均化するために、前記フィルタしたゲイン信号を受信するようにさらに構成される、請求項11に記載のPLL回路。
【請求項13】
前記第1のフィルタは、遅延素子を含む、請求項12に記載のPLL回路。
【請求項14】
無線装置であって、
アンテナを備え、前記アンテナは、無線周波数(RF)信号の受信を促進するように構成され、
前記アンテナと通信し、前記RF信号を処理するように構成された受信器を備え、
前記受信器と通信する周波数シンセサイザを備え、前記周波数シンセサイザは、位相同期ループ(PLL)回路を含み、前記位相同期ループ回路は、分周回路と、前記分周回路と通信しており、フィードバックフィルタリングネットワークを含むディザレスデルタシグマ変調器とを有し、前記フィードバックフィルタリングネットワークは、第1のフィードバックループと第2のフィードバックループと、前記第2のフィードバックループに存在する前記基準化した出力コードからのゲインを定期的にキャンセルする第3のフィードバックループとを含み、前記第3のフィードバックは、前記基準化した出力コードを受信し、前記基準化した出力コードに基づき、フィルタしたゲイン信号を提供するように構成されたフィルタを含み、前記第2のフィードバックループは、前記巡回出力コードによるトーンの挙動を崩すために、小さな誤差信号を前記第1のフィードバックループに導入するように構成されたゲイン回路を含み、
前記第1のフィードバックループは、前記分周回路からの出力および変調器フィードバック信号に基づき、第1の加算信号を提供するように構成された第1の加算回路と、前記第1の加算信号を量子化することによって、前記巡回出力コードを生成するように構成された量子化回路と、前記第1の加算信号および前記巡回出力コードを結合することによって、第2の加算信号を提供するように構成された第2の加算回路と、前記第2の加算信号は前記変調器フィードバック信号を提供するためにフィルタリングされ、前記第2のフィードバックループの前記ゲイン回路は、前記巡回出力コードを受信し、基準化した出力コードを提供するように構成されたゲイン素子を含み、前記第2の加算回路は、ディザレスデルタシグマ変調器がほぼゼロの静的誤差を提供するように、前記変調器フィードバック信号の誤差を平均化するために、前記フィルタしたゲイン信号を受信するよう構成されるとともに前記基準化した出力コードを前記第1の加算信号および前記巡回出力コードと結合することによって、前記第2の加算信号を提供するようにさらに構成される、無線装置。
【請求項15】
前記フィルタは、遅延素子を含む、請求項14に記載の無線装置。
【請求項16】
無線装置の周波数シンセサイザに設けられた位相同期ループ(PLL)回路を動作させる方法であって、
基準信号とPLLフィードバック信号との間の位相差を表す第1の信号を生成するステップと、
前記第1の信号に基づき、制御電圧を生成するステップと、
前記制御電圧に基づき、出力信号を生成するステップと、
前記出力信号と前記巡回出力コードの更新信号を提供する変調器フィードバックループを含むディザレスデルタシグマ変調器によって提供された巡回出力コードとに基づき、前記PLLフィードバック信号の更新信号を生成するステップと、
前記巡回出力コードによるトーンの挙動を崩すために、小さな誤差信号を前記変調器フィードバックループに導入するステップと、
前記出力信号および変調器フィードバック信号に基づいて生成された分周信号を結合することによって、第1の加算信号を提供するステップと、
前記第1の加算信号を量子化することによって、前記巡回出力コードを生成するステップと
前記巡回出力コードを基準化するステップと、
前記基準化した巡回出力コードをフィルタリングすることによって、フィルタしたゲイン信号を提供するステップと、
前記第1の加算信号と、前記巡回出力コードと、前記基準化した巡回出力コードと、前記フィルタしたゲイン信号とを結合することによって、第2の加算信号を提供するステップとを含み、
前記フィルタしたゲイン信号は、前記巡回出力コードからのゲインを周期的にキャンセルすることによって、静的誤差を低減する、方法。
【請求項17】
記基準化した巡回出力コードは、前記小さな誤差信号を形成する、請求項16に記載の方法。
【請求項18】
前記第2の加算信号をフィルタリングすることによって、前記変調器フィードバック信号を提供するステップをさらに含む、請求項17に記載の方法。
【請求項19】
巡回コードシーケンスを生成するように構成された多段ノイズシェーピング(MASH)変調器において用いられる回路アセンブリであって、
前記回路アセンブリは、第1のディザレスデルタシグマ変調器と、第2のディザレスデルタシグマ変調器とを備え、
前記第1のディザレスデルタシグマ変調器は、第1の巡回出力コードを提供し、かつ第1の変調器フィードバックループと第1の基準フィードバックループとを含み、前記第1の基準フィードバックループは、前記第1の巡回出力コードによるトーンの挙動を崩すために、前記第1の巡回出力コードの第1の基準化したコードを前記第1の変調器フィードバックループに導入するように構成された第1のゲイン回路を含み、前記第1のディザレスデルタシグマ変調器は、第1の変調器フィードバック信号を与えるために、前記第1の変調器フィードバックループによって与えられた第1の誤差信号を処理するように構成された第1のフィルタをさらに含み、
前記第2のディザレスデルタシグマ変調器は、第2の巡回出力コードを提供し、かつ第2の変調器フィードバックループと第2の基準フィードバックループとを含み、前記第2の基準フィードバックループは、前記第2の巡回出力コードによるトーンの挙動を崩すために、前記第2の巡回出力コードの第2の基準化したコードを前記第2の変調器フィードバックループに導入するように構成された第2のゲイン回路を含み、前記第2のディザレスデルタシグマ変調器は、第2の変調器フィードバック信号を与えるために、前記第2の変調器フィードバックループによって与えられた第2の誤差信号を処理するように構成された第2のフィルタをさらに含み、
前記第1のディザレスデルタシグマ変調器は、前記第1の基準フィードバックループにおける前記第1の巡回出力コードの前記第1の基準化したコードを定期的にキャンセルすることによって、静的誤差を低減するように構成された第3のフィルタを備える第3のフィードバックループをさらに含む、回路アセンブリ。
【請求項20】
前記回路アセンブリは、前記第2のディザレスデルタシグマ変調器からの出力を遅延させ、少なくとも前記第1のディザレスデルタシグマ変調器からの出力と、前記第2のディザレスデルタシグマ変調器からの前記出力と、前記第2のディザレスデルタシグマ変調器からの前記遅延出力とを結合することによって、前記巡回コードシーケンスを提供するように構成されたMASH変調器結合回路をさらに含む、請求項19に記載の回路アセンブリ。
【請求項21】
前記第1のディザレスデルタシグマ変調器は、入力信号と前記第1の変調器フィードバック信号とを結合して第1の加算信号を提供するように構成された第1の加算回路をさらに備える、請求項19に記載の回路アセンブリ。
【請求項22】
前記第1のディザレスデルタシグマ変調器は、前記第1の加算信号を量子化して前記第1の巡回出力コードを生成するように構成された第1の量子化回路をさらに備える、請求項21に記載の回路。
【請求項23】
前記第1のディザレスデルタシグマ変調器は、前記第1の加算信号と前記第1の巡回出力コードとを結合して前記第1の誤差信号を生成するように構成された第1の結合回路をさらに備える、請求項22に記載の回路。
【請求項24】
位相同期ループ(PLL)回路であって、
位相周波数検出器(PFD)を備え、前記位相周波数検出器は、基準信号とPLLフィードバック信号との間の位相差を表す第1の信号を生成するように構成され、
調整回路を備え、前記調整回路は、前記PFDと通信しており、前記第1の信号に基づき、制御電圧を生成するように構成され、
電圧制御型発振器(VCO)を備え、前記電圧制御型発振器は、前記調整回路と通信しており、前記制御電圧に基づき、出力信号を生成するように構成され、
分周回路を備え、前記分周回路は、前記出力信号を受信し、前記PLLフィードバック信号の更新信号を生成するように構成され、
多段ノイズシェーピング(MASH)変調器を備え、前記MASH変調器は、前記分周回路と通信しており、巡回コードシーケンスを生成するように構成され、前記MASH変調器は、第1のディザレスデルタシグマ変調器と第2のディザレスデルタシグマ変調器とを備え、
前記第1のディザレスデルタシグマ変調器は、第1の巡回出力コードを提供し、かつ第1の変調器フィードバックループと第1の基準フィードバックループとを含み、前記第1の基準フィードバックループは、前記第1の巡回出力コードによるトーンの挙動を崩すために、前記第1の巡回出力コードの第1の基準化したコードを前記第1の変調器フィードバックループに導入するように構成された第1のゲイン回路を含み、前記第1のディザレスデルタシグマ変調器は、第1の変調器フィードバック信号を与えるために、前記第1の変調器フィードバックループによって与えられた第1の誤差信号を処理するように構成された第1のフィルタと、前記第1の基準フィードバックループにおける前記第1の巡回出力コードの前記第1の基準化したコードを定期的にキャンセルすることによって、静的誤差を低減するように構成された追加のフィルタを備える追加のフィードバックループとをさらに含み、
前記第2のディザレスデルタシグマ変調器は、第2の巡回出力コードを提供し、かつ第2の変調器フィードバックループと第2の基準フィードバックループとを含み、前記第2の基準フィードバックループは、前記第2の巡回出力コードによるトーンの挙動を崩すために、前記第2の巡回出力コードの第2の基準化したコードを前記第2の変調器フィードバックループに導入するように構成された第2のゲイン回路を含み、前記第2のディザレスデルタシグマ変調器は、第2の変調器フィードバック信号を与えるために、前記第2の変調器フィードバックループによって与えられた第2の誤差信号を処理するように構成された第2のフィルタをさらに含む、PLL回路。
【請求項25】
前記PLL回路は、前記第2のディザレスデルタシグマ変調器からの出力を遅延させ、少なくとも前記第1のディザレスデルタシグマ変調器からの出力と、前記第2のディザレスデルタシグマ変調器からの前記出力と、前記第2のディザレスデルタシグマ変調器からの前記遅延出力とを結合することによって、前記巡回コードシーケンスを提供するように構成されたMASH変調器結合回路をさらに含む、請求項24に記載のPLL回路。
【請求項26】
前記第1のディザレスデルタシグマ変調器は、入力信号と前記第1の変調器フィードバック信号とを結合して第1の加算信号を提供するように構成された第1の加算回路をさらに備える、請求項24に記載のPLL回路。
【請求項27】
前記第1のディザレスデルタシグマ変調器は、前記第1の加算信号および前記第1の巡回出力コードを結合することによって、前記第1の誤差信号を提供するようにさらに構成される、請求項26に記載のPLL回路。
【請求項28】
前記第1のディザレスデルタシグマ変調器は、前記第1の巡回出力コードを基準化するように構成された第3のフィルタをさらに含み、
前記第1のディザレスデルタシグマ変調器は、前記第1の加算信号と、前記第1の巡回出力コードと、前記基準化した巡回出力コードとを結合することによって、前記第1の誤差信号を提供するようにさらに構成される、請求項27に記載のPLL回路。
【請求項29】
無線装置であって、
アンテナを備え、前記アンテナは、無線周波数(RF)信号の受信を促進するように構成され、
受信器を備え、前記受信器は、前記アンテナと通信しており、前記RF信号を処理するように構成され、
周波数シンセサイザを備え、前記周波数シンセサイザ回路は、前記受信器と通信しており、分周回路と多段ノイズシェーピング(MASH)変調器とを有する位相同期ループ(PLL)回路を含み、前記MASH変調器は、前記分周回路と通信しており、巡回コードシーケンスを生成するように構成され、前記MASH変調器は、第1のディザレスデルタシグマ変調器と、第2のディザレスデルタシグマ変調器とを備え、
前記第1のディザレスデルタシグマ変調器は、第1の巡回出力コードを提供し、かつ第1の変調器フィードバックループと第1の基準フィードバックループとを含み、前記第1の基準フィードバックループは、前記第1の巡回出力コードによるトーンの挙動を崩すために、前記第1の巡回出力コードの第1の基準化したコードを前記第1の変調器フィードバックループに導入するように構成された第1のゲイン回路を含み、前記第1のディザレスデルタシグマ変調器は、第1の変調器フィードバック信号を与えるために、前記第1の変調器フィードバックループによって与えられた第1の誤差信号を処理するように構成された第1のフィルタをさらに含み、
前記第2のディザレスデルタシグマ変調器は、第2の巡回出力コードを提供し、かつ第2の変調器フィードバックループと第2の基準フィードバックループとを含み、前記第2の基準フィードバックループは、前記第2の巡回出力コードによるトーンの挙動を崩すために、前記第2の巡回出力コードの第2の基準化したコードを前記第2の変調器フィードバックループに導入するように構成された第2のゲイン回路を含み、前記第2のディザレスデルタシグマ変調器は、第2の変調器フィードバック信号を与えるために、前記第2の変調器フィードバックループによって与えられた第2の誤差信号を処理するように構成された第2のフィルタをさらに含み、
前記第1のディザレスデルタシグマ変調器は、前記第1のディザレスデルタシグマ変調器の前記第1の基準フィードバックループにおける前記第1の巡回出力コードの前記第1の基準化したコードを定期的にキャンセルすることによって、静的誤差を低減するように構成された第3のフィルタを備える第3のフィードバックループを含む、無線装置。
【請求項30】
前記PLL回路は、前記第2のディザレスデルタシグマ変調器からの出力を遅延させ、少なくとも前記第1のディザレスデルタシグマ変調器からの出力と、前記第2のディザレスデルタシグマ変調器からの前記出力と、前記第2のディザレスデルタシグマ変調器からの前記遅延出力とを結合することによって、前記巡回コードシーケンスを提供するように構成されたMASH変調器結合回路をさらに含む、請求項29に記載の無線装置。
【請求項31】
前記第1のディザレスデルタシグマ変調器は、入力信号および前記第1の変調器フィードバック信号を結合することによって、第1の加算信号を提供するように構成された第1の加算回路を含む、請求項29に記載の無線装置。
【請求項32】
前記第1のディザレスデルタシグマ変調器は、前記第1の加算信号および前記第1の巡回出力コードを結合することによって、前記第1の誤差信号を提供するようにさらに構成される、請求項31に記載の無線装置。
【請求項33】
前記第1のディザレスデルタシグマ変調器は、前記第1の巡回出力コードを基準化するように構成された第のフィルタをさらに含み、
前記第1のディザレスデルタシグマ変調器は、前記第1の加算信号と、前記第1の巡回出力コードと、前記第1の基準化した巡回出力コードとを結合することによって、前記第1の誤差信号を提供するようにさらに構成される、請求項32に記載の無線装置。
【請求項34】
無線装置の周波数シンセサイザに設けられた位相同期ループ(PLL)回路を動作させる方法であって、
基準信号とPLLフィードバック信号との間の位相差を表す第1の信号を生成するステップと、
前記第1の信号に基づき、制御電圧を生成するステップと、
前記制御電圧に基づき、出力信号を生成するステップと、
第1のディザレスデルタシグマ変調器と、第2のディザレスデルタシグマ変調器とを含む多段ノイズシェーピング(MASH)変調器に巡回出力コードを提供するステップとを備え、
前記第1のディザレスデルタシグマ変調器は、第1の巡回出力コードを提供し、かつ第1の変調器フィードバックループと第1の基準フィードバックループとを含み、前記第1の基準フィードバックループの第1のゲイン回路は、前記第1の巡回出力コードによるトーンの挙動を崩すために、前記第1の巡回出力コードの第1の基準化したコードを前記第1の変調器フィードバックループに導入し、前記第1のディザレスデルタシグマ変調器の第1のフィルタは、第1の変調器フィードバック信号を与えるために、前記第1の変調器フィードバックループによって与えられた第1の誤差信号を処理し、
前記第2のディザレスデルタシグマ変調器は、第2の巡回出力コードを提供し、かつ第2の変調器フィードバックループと第2の基準フィードバックループとを含み、前記第2の基準フィードバックループの第2のゲイン回路は、前記第2の巡回出力コードによるトーンの挙動を崩すために、前記第2の巡回出力コードの第2の基準化したコードを前記第2の変調器フィードバックループに導入し、前記第2のディザレスデルタシグマ変調器の第2のフィルタは、第2の変調器フィードバック信号を与えるために、前記第2の変調器フィードバックループによって与えられた第2の誤差信号を処理し、
前記出力信号および前記巡回コードシーケンスに基づいて前記PLLフィードバック信号の更新した信号を生成するステップを備え、
前記第1のディザレスデルタシグマ変調器は、前記第1の基準フィードバックループにおける前記第1の巡回出力コードの前記第1の基準化したコードを定期的にキャンセルすることによって、静的誤差を低減するように構成された第3のフィルタを備える第3のフィードバックループをさらに含む、方法。
【請求項35】
少なくとも前記第1のディザレスデルタシグマ変調器からの出力と、前記第2のディザレスデルタシグマ変調器からの出力と、前記第2のディザレスデルタシグマ変調器からの遅延出力とを結合することによって、前記巡回コードシーケンスを提供するステップをさらに含む、請求項34に記載の方法。
【請求項36】
前記第1のディザレスデルタシグマ変調器が、入力信号と前記第1の変調器フィードバック信号とを結合することによって、第1の加算信号を提供し、前記第1の加算信号と前記第1の巡回出力コードとを結合することによって、前記第1の誤差信号を提供するステップをさらに含む、請求項34に記載の方法。
【請求項37】
巡回出力コードを生成するように構成されたデルタシグマ変調器であって、
入力信号と、分周回路によって提供された位相同期ループ(PLL)フィードバック信号と、変調器フィードバック信号とを結合して加算信号を生成する結合回路を備え、前記分周回路は、同期クロック信号を前記巡回出力コードによって分周するように構成され、
前記加算信号を量子化して前記巡回出力コードを生成するように構成された量子化回路と、
前記巡回出力コードを基準化して基準化した信号を生成するように構成された増幅器と、
前記加算信号と、前記巡回出力コードと、前記基準化した信号とを結合して前記変調器フィードバック信号を提供するように構成された加算回路とを備え、
前記デルタシグマ変調器は、前記基準化した信号をフィルタリングして、フィルタリングされた信号を生成するように構成された第1のフィルタをさらに含み、前記加算回路は、前記フィルタリングされた信号を、前記加算信号、前記巡回出力コードおよび前記基準化した信号と結合して、前記変調器フィードバック信号を提供するようにさらに構成され、前記フィルタリングされた信号は、静的誤差を低減するために、前記誤差信号を定期的にキャンセルする、デルタシグマ変調器。
【請求項38】
前記基準化した信号は、前記巡回出力コードによるトーンの挙動を崩すために、誤差信号を前記変調器フィードバック信号に導入する、請求項37に記載のデルタシグマ変調器。
【請求項39】
前記結合回路は、前記分周回路、前記量子化回路、および前記加算回路と通信する、請求項37に記載のデルタシグマ変調器。
【請求項40】
前記増幅器は、前記量子化回路、および前記加算回路と通信する、請求項37に記載のデルタシグマ変調器。
【請求項41】
前記第1のフィルタは、前記増幅器、および前記加算回路と通信する、請求項37に記載のデルタシグマ変調器。
【請求項42】
前記デルタシグマ変調器は、前記加算回路および前記結合回路と通信する第2のフィルタをさらに含み、前記第2のフィルタは、前記変調器フィードバック信号をフィルタリングするように構成される、請求項37に記載のデルタシグマ変調器。
【請求項43】
ディザレス多段ノイズシェーピング−フラクショナルn型周波数シンセサイザであって、
巡回出力コードを生成するように構成されたデルタシグマ変調器を含み、前記デルタシグマ変調器は、
入力信号と、分周回路によって提供された位相同期ループ(PLL)フィードバック信号と、変調器フィードバック信号とを結合して加算信号を生成する結合回路を備え、前記分周回路は、同期クロック信号を前記巡回出力コードによって分周するように構成され、前記デルタシグマ変調器は、
前記加算信号を量子化して前記巡回出力コードを生成するように構成された量子化回路と、
前記巡回出力コードを基準化して基準化した信号を生成するように構成された増幅器と、
前記加算信号と、前記巡回出力コードと、前記基準化した信号とを結合して前記変調器フィードバック信号を提供するように構成された加算回路とをさらに備え、
前記デルタシグマ変調器は、前記基準化した信号をフィルタリングして、フィルタリングされた信号を生成するように構成された第1のフィルタをさらに含み、前記加算回路は、前記フィルタリングされた信号を、前記加算信号、前記巡回出力コードおよび前記基準化した信号と結合して、前記変調器フィードバック信号を提供するようにさらに構成され、前記フィルタリングされた信号は、静的誤差を低減するために、前記誤差信号を定期的にキャンセルする、ディザレス多段ノイズシェーピング−フラクショナルn型周波数シンセサイザ。
【請求項44】
ディザレス誤差フィードバック−フラクショナルn型周波数シンセサイザであって、
巡回出力コードを生成するように構成されたデルタシグマ変調器を含み、前記デルタシグマ変調器は、
入力信号と、分周回路によって提供された位相同期ループ(PLL)フィードバック信号と、変調器フィードバック信号とを結合して加算信号を生成する結合回路を備え、前記分周回路は、同期クロック信号を前記巡回出力コードによって分周するように構成され、前記デルタシグマ変調器は、
前記加算信号を量子化して前記巡回出力コードを生成するように構成された量子化回路と、
前記巡回出力コードを基準化して基準化した信号を生成するように構成された増幅器と、
前記加算信号と、前記巡回出力コードと、前記基準化した信号とを結合して前記変調器フィードバック信号を提供するように構成された加算回路とをさらに備え、
前記デルタシグマ変調器は、前記基準化した信号をフィルタリングして、フィルタリングされた信号を生成するように構成された第1のフィルタをさらに含み、前記加算回路は、前記フィルタリングされた信号を、前記加算信号、前記巡回出力コードおよび前記基準化した信号と結合して、前記変調器フィードバック信号を提供するようにさらに構成され、前記フィルタリングされた信号は、静的誤差を低減するために、前記誤差信号を定期的にキャンセルする、ディザレス誤差フィードバック−フラクショナルn型周波数シンセサイザ。
【請求項45】
巡回出力コードを生成する方法であって、
入力信号と、分周回路によって提供された位相同期ループ(PLL)フィードバック信号と、変調器フィードバック信号とを結合して加算信号を提供するステップを備え、前記分周回路は、同期クロック信号を前記巡回出力コードによって分周するように構成され、
前記加算信号を量子化して前記巡回出力コードを提供するステップと、
前記巡回出力コードを基準化して基準化した信号を提供するステップと、
前記基準化した信号をフィルタリングして、フィルタリングされた信号を提供するステップとを備え、前記フィルタリングされた信号は、静的誤差を低減するために、前記変調器フィードバック信号における誤差信号を定期的にキャンセルし、
前記加算信号と、前記巡回出力コードと、前記基準化した信号とを結合して前記変調器フィードバック信号を提供するステップをさらに備える、方法。
【請求項46】
前記基準化した信号は、前記巡回出力コードによるトーンの挙動を崩すために、誤差信号を前記変調器フィードバック信号に導入する、請求項45に記載の方法。
【請求項47】
前記基準化した信号をフィルタリングするステップは、前記基準化した信号を遅延させるステップを含む、請求項45に記載の方法。
【請求項48】
前記フィルタリングされた信号は、前記加算信号、前記巡回出力コードおよび前記基準化した信号と結合されることにより、前記変調器フィードバック信号を提供する、請求項45に記載の方法。
【請求項49】
前記入力信号、前記PLLフィードバック信号および前記変調器フィードバック信号を結合する前に、前記変調器フィードバック信号を結合するステップをさらに備える、請求項45に記載の方法。
【請求項50】
周波数シンセサイザであって、
位相同期ループ(PLL)回路を備え、前記PLL回路は、電圧制御型発振器と、分周回路と、位相周波数検出器とを含み、前記電圧制御型発振器は、合成クロック信号を生成するように構成され、前記分周回路は、前記合成クロック信号を巡回出力コードによって分周してPLLフィードバック信号を提供するように構成され、前記位相周波数検出器は、前記PLLフィードバック信号と基準信号とを比較して、前記合成クロック信号を調整するために補正信号を生成するように構成され、
前記巡回出力コードを生成するように構成されたデルタシグマ変調器をさらに備え、前記デルタシグマ変調器は、結合回路と、量子化回路と、基準化回路と、フィルタと、加算回路とを含み、前記結合回路は、入力信号と、前記PLLフィードバック信号と、変調器フィードバック信号とを結合して加算信号を提供するように構成され、前記量子化回路は、前記加算信号を量子化して前記巡回出力コードを提供するように構成され、前記基準化回路は、前記巡回出力コードを基準化して基準化した信号を提供するように構成され、前記フィルタは、前記基準化した信号をフィルタリングして、フィルタリングされた信号を提供するように構成され、前記フィルタリングされた信号は、静的誤差を低減するために、前記PLLフィードバック信号における誤差信号を定期的にキャンセルし、前記加算回路は、前記フィルタリングされた信号と、前記加算信号と、前記巡回出力コードと、前記基準化した信号とを結合して前記変調器フィードバック信号を提供するように構成される、周波数シンセサイザ。
【請求項51】
無線装置であって、
波数シンセサイザを含み、前記周波数シンセサイザは、
位相同期ループ(PLL)回路を備え、前記PLL回路は、電圧制御型発振器と、分周回路と、位相周波数検出器とを含み、前記電圧制御型発振器は、合成クロック信号を生成するように構成され、前記分周回路は、前記合成クロック信号を巡回出力コードによって分周してPLLフィードバック信号を提供するように構成され、前記位相周波数検出器は、前記PLLフィードバック信号と基準信号とを比較して、前記合成クロック信号を調整するために補正信号を生成するように構成され、前記周波数シンセサイザは、
前記巡回出力コードを生成するように構成されたデルタシグマ変調器をさらに備え、前記デルタシグマ変調器は、結合回路と、量子化回路と、基準化回路と、フィルタと、加算回路とを含み、前記結合回路は、入力信号と、前記PLLフィードバック信号と、変調器フィードバック信号とを結合して加算信号を提供するように構成され、前記量子化回路は、前記加算信号を量子化して前記巡回出力コードを提供するように構成され、前記基準化回路は、前記巡回出力コードを基準化して基準化した信号を提供するように構成され、前記フィルタは、前記基準化した信号をフィルタリングして、フィルタリングされた信号を提供するように構成され、前記フィルタリングされた信号は、静的誤差を低減するために、前記PLLフィードバック信号における誤差信号を定期的にキャンセルし、前記加算回路は、前記フィルタリングされた信号と、前記加算信号と、前記巡回出力コードと、前記基準化した信号とを結合して前記変調器フィードバック信号を提供するように構成される、無線装置。
【請求項52】
巡回コードシーケンスを生成するように構成された多段ノイズシェーピング変調器において用いられる回路アセンブリであって、
前記回路アセンブリは、第1のディザレスデルタシグマ変調器と、第2のディザレスデルタシグマ変調器とを備え、前記第1のディザレスデルタシグマ変調器および前記第2のディザレスデルタシグマ変調器の各々は、それぞれの入力信号とそれぞれのフィードバック信号とを結合して、それぞれの加算信号を生成するように構成された結合回路と、前記それぞれの加算信号を量子化して、それぞれの巡回出力コードを生成するように構成された量子化回路と、前記それぞれの巡回出力コードを基準化して、それぞれの基準化した信号を生成するように構成された基準化回路と、前記それぞれの巡回出力コードにおける静的誤差を低減するために、前記それぞれの基準化した信号のゲインを定期的にキャンセルするように構成されたフィルタと、前記それぞれの加算信号と、前記それぞれの巡回出力コードとを結合して、それぞれの誤差信号を生成するように構成された加算回路と、前記それぞれの誤差信号と、前記それぞれの基準化した信号とを結合して前記それぞれのフィードバック信号を提供するように構成された加算回路とを含み、前記第2の変調器への前記入力信号は、前記第1の変調器によって生成された前記誤差信号であり、
結合器を備え、前記結合器は、前記第1の変調器からの前記巡回出力コードと、前記第2の変調器からの前記巡回出力コードと、前記第2の変調器からの遅延した巡回出力コードを、分周回路によって提供された位相同期ループフィードバック信号に結合するように構成され、前記分周回路は、前記巡回コードシーケンスによって合成クロック信号を分周して、前記巡回コードシーケンスを提供するように構成される、回路アセンブリ。
【請求項53】
前記結合器は、前記第2の変調器からの前記巡回出力コードを遅延させて、前記第2の変調器からの前記遅延した巡回出力コードを生成するように構成された遅延回路を含む、請求項52に記載の回路アセンブリ。
【請求項54】
前記それぞれの基準化した信号は、前記それぞれの巡回出力コードによる前記それぞれのフィードバック信号におけるトーンの挙動を崩すように構成される、請求項52に記載の回路アセンブリ。
【請求項55】
各々の基準化回路は、増幅器を含む、請求項52に記載の回路アセンブリ。
【請求項56】
位相同期ループ回路であって、
路アセンブリを含み、前記回路アセンブリは、
第1のディザレスデルタシグマ変調器と、第2のディザレスデルタシグマ変調器とを備え、前記第1のディザレスデルタシグマ変調器および前記第2のディザレスデルタシグマ変調器の各々は、それぞれの入力信号とそれぞれのフィードバック信号とを結合して、それぞれの加算信号を生成するように構成された結合回路と、前記それぞれの加算信号を量子化して、それぞれの巡回出力コードを生成するように構成された量子化回路と、前記それぞれの巡回出力コードを基準化して、それぞれの基準化した信号を生成するように構成された基準化回路と、前記それぞれの巡回出力コードにおける静的誤差を低減するために、前記それぞれの基準化した信号のゲインを定期的にキャンセルするように構成されたフィルタと、前記それぞれの加算信号と、前記それぞれの巡回出力コードとを結合して、それぞれの誤差信号を生成するように構成された加算回路と、前記それぞれの誤差信号と、前記それぞれの基準化した信号とを結合して前記それぞれのフィードバック信号を提供するように構成された加算回路とを含み、前記第2の変調器への前記入力信号は、前記第1の変調器によって生成された前記誤差信号であり、
前記回路アセンブリは、結合器を備え、前記結合器は、前記第1の変調器からの前記巡回出力コードと、前記第2の変調器からの前記巡回出力コードと、前記第2の変調器からの遅延した巡回出力コードを、分周回路によって提供された位相同期ループフィードバック信号に結合するように構成され、前記分周回路は、前記巡回コードシーケンスによって合成クロック信号を分周して、前記巡回コードシーケンスを提供するように構成される、位相同期ループ回路。
【請求項57】
周波数シンセサイザであって、
路アセンブリを含み、前記回路アセンブリは、
第1のディザレスデルタシグマ変調器と、第2のディザレスデルタシグマ変調器とを備え、前記第1のディザレスデルタシグマ変調器および前記第2のディザレスデルタシグマ変調器の各々は、それぞれの入力信号とそれぞれのフィードバック信号とを結合して、それぞれの加算信号を生成するように構成された結合回路と、前記それぞれの加算信号を量子化して、それぞれの巡回出力コードを生成するように構成された量子化回路と、前記それぞれの巡回出力コードを基準化して、それぞれの基準化した信号を生成するように構成された基準化回路と、前記それぞれの巡回出力コードにおける静的誤差を低減するために、前記それぞれの基準化した信号のゲインを定期的にキャンセルするように構成されたフィルタと、前記それぞれの加算信号と、前記それぞれの巡回出力コードとを結合して、それぞれの誤差信号を生成するように構成された加算回路と、前記それぞれの誤差信号と、前記それぞれの基準化した信号とを結合して前記それぞれのフィードバック信号を提供するように構成された加算回路とを含み、前記第2の変調器への前記入力信号は、前記第1の変調器によって生成された前記誤差信号であり、
前記回路アセンブリは、結合器を備え、前記結合器は、前記第1の変調器からの前記巡回出力コードと、前記第2の変調器からの前記巡回出力コードと、前記第2の変調器からの遅延した巡回出力コードを、分周回路によって提供された位相同期ループフィードバック信号に結合するように構成され、前記分周回路は、前記巡回コードシーケンスによって合成クロック信号を分周して、前記巡回コードシーケンスを提供するように構成される、周波数シンセサイザ。
【請求項58】
無線装置であって、
路アセンブリを含み、前記回路アセンブリは、
第1のディザレスデルタシグマ変調器と、第2のディザレスデルタシグマ変調器とを備え、前記第1のディザレスデルタシグマ変調器および前記第2のディザレスデルタシグマ変調器の各々は、それぞれの入力信号とそれぞれのフィードバック信号とを結合して、それぞれの加算信号を生成するように構成された結合回路と、前記それぞれの加算信号を量子化して、それぞれの巡回出力コードを生成するように構成された量子化回路と、前記それぞれの巡回出力コードを基準化して、それぞれの基準化した信号を生成するように構成された基準化回路と、前記それぞれの巡回出力コードにおける静的誤差を低減するために、前記それぞれの基準化した信号のゲインを定期的にキャンセルするように構成されたフィルタと、前記それぞれの加算信号と、前記それぞれの巡回出力コードとを結合して、それぞれの誤差信号を生成するように構成された加算回路と、前記それぞれの誤差信号と、前記それぞれの基準化した信号とを結合して前記それぞれのフィードバック信号を提供するように構成された加算回路とを含み、前記第2の変調器への前記入力信号は、前記第1の変調器によって生成された前記誤差信号であり、
前記回路アセンブリは、結合器を備え、前記結合器は、前記第1の変調器からの前記巡回出力コードと、前記第2の変調器からの前記巡回出力コードと、前記第2の変調器からの遅延した巡回出力コードを、分周回路によって提供された位相同期ループフィードバック信号に結合するように構成され、前記分周回路は、前記巡回コードシーケンスによって合成クロック信号を分周して、前記巡回コードシーケンスを提供するように構成される、無線装置。
【請求項59】
前記第1の変調器は、一次ディザレス・シードレス誤差フィードバック変調器を含む、請求項52に記載の回路アセンブリ。
【請求項60】
巡回コードシーケンスを生成する方法であって、
第1の変調器および第2の変調器のために、それぞれの入力信号とそれぞれのフィードバック信号とを結合して、それぞれの加算信号を生成するステップと、前記それぞれの加算信号を量子化して、それぞれの巡回出力コードを生成するステップと、前記それぞれの巡回出力コードを基準化して、それぞれの基準化した信号を生成するステップと、前記それぞれの加算信号と、前記それぞれの巡回出力コードとを結合して、それぞれの誤差信号を生成するステップと、前記それぞれの誤差信号と、前記それぞれの基準化した信号とを結合して前記それぞれのフィードバック信号を提供するステップとを含み、前記第2の変調器への前記入力信号は、前記第1の変調器によって生成された前記誤差信号であり、
前記それぞれの巡回出力コードにおける静的誤差を低減するために、前記それぞれの基準化した信号のゲインを定期的にキャンセルするステップと、
前記第1の変調器からの前記巡回出力コードと、前記第2の変調器からの前記巡回出力コードと、前記第2の変調器からの遅延した巡回出力コードを、分周回路によって提供された位相同期ループフィードバック信号に結合するステップさらに含み、前記分周回路は、前記巡回コードシーケンスによって合成クロック信号を分周して、前記巡回コードシーケンスを提供するように構成される、方法。
【請求項61】
前記第2の変調器からの前記巡回出力コードを遅延させて、前記第2の変調器からの前記遅延した巡回出力コードを提供するステップをさらに備える、請求項60に記載の方法。
【請求項62】
前記それぞれの基準化した信号は、前記それぞれの巡回出力コードによる前記それぞれのフィードバック信号におけるトーンの挙動を崩すように構成される、請求項60に記載の方法。
【請求項63】
前記第1の変調器は、一次ディザレス・シードレス誤差フィードバック変調器を含む、請求項60に記載の方法。
【請求項64】
周波数シンセサイザであって、
位相同期ループ回路を備え、前記位相同期ループ回路は、電圧制御型発振器と、分周回路と、位相周波数検出器とを含み、前記電圧制御型発振器は、合成クロック信号を生成するように構成され、前記分周回路は、前記合成クロック信号を巡回コードシーケンスによって分周して位相同期ループフィードバック信号を提供するように構成され、前記位相周波数検出器は、前記位相同期ループフィードバック信号と基準信号とを比較して、前記合成クロック信号を調整するために補正信号を生成するように構成され、
第1の変調器と、第2の変調器と、結合器とを含む多段ノイズシェーピング変調器をさらに備え、前記結合器は、前記位相同期ループフィードバック信号を、前記第1の変調器からの巡回出力コードと、前記第2の変調器からの巡回出力コードと、前記第2の変調器からの遅延した巡回出力コードと結合して、前記巡回コードシーケンスを提供するように構成され、
前記第1の変調器および前記第2の変調器の各々は、それぞれの入力信号とそれぞれのフィードバック信号とを結合して、それぞれの加算信号を生成するように構成された結合回路と、前記それぞれの加算信号を量子化して、それぞれの巡回出力コードを生成するように構成された量子化回路と、前記それぞれの巡回出力コードを基準化して、それぞれの基準化した信号を生成するように構成された基準化回路と、前記それぞれの巡回出力コードにおける静的誤差を低減するために、前記それぞれの基準化した信号のゲインを定期的にキャンセルするように構成されたフィルタと、前記それぞれの加算信号と、前記それぞれの巡回出力コードとを結合して、それぞれの誤差信号を生成するように構成された加算回路と、前記それぞれの誤差信号と、前記それぞれの基準化した信号とを結合して前記それぞれのフィードバック信号を提供するように構成された加算回路とを含み、前記第2の変調器への前記入力信号は、前記第1の変調器によって生成された前記誤差信号である、周波数シンセサイザ。
【請求項65】
前記結合器は、前記第2の変調器からの前記巡回出力コードを遅延させて、前記第2の変調器からの前記遅延した巡回出力コードを生成するように構成された遅延回路を含む、請求項64に記載の周波数シンセサイザ。
【請求項66】
前記それぞれの基準化した信号は、前記それぞれの巡回出力コードによる前記それぞれのフィードバック信号におけるトーンの挙動を崩すように構成される、請求項64に記載の周波数シンセサイザ。
【請求項67】
無線装置であって、
周波数シンセサイザを備え、前記周波数シンセサイザは、
位相同期ループ回路を備え、前記位相同期ループ回路は、電圧制御型発振器と、分周回路と、位相周波数検出器とを含み、前記電圧制御型発振器は、合成クロック信号を生成するように構成され、前記分周回路は、前記合成クロック信号を巡回コードシーケンスによって分周して位相同期ループフィードバック信号を提供するように構成され、前記位相周波数検出器は、前記位相同期ループフィードバック信号と基準信号とを比較して、前記合成クロック信号を調整するために補正信号を生成するように構成され、前記周波数シンセサイザは、
第1の変調器と、第2の変調器と、結合器とを含む多段ノイズシェーピング変調器をさらに備え、前記結合器は、前記位相同期ループフィードバック信号を、前記第1の変調器からの巡回出力コードと、前記第2の変調器からの巡回出力コードと、前記第2の変調器からの遅延した巡回出力コードと結合して、前記巡回コードシーケンスを提供するように構成され、
前記第1の変調器および前記第2の変調器の各々は、それぞれの入力信号とそれぞれのフィードバック信号とを結合して、それぞれの加算信号を生成するように構成された結合回路と、前記それぞれの加算信号を量子化して、それぞれの巡回出力コードを生成するように構成された量子化回路と、前記それぞれの巡回出力コードを基準化して、それぞれの基準化した信号を生成するように構成された基準化回路と、前記それぞれの巡回出力コードにおける静的誤差を低減するために、前記それぞれの基準化した信号のゲインを定期的にキャンセルするように構成されたフィルタと、前記それぞれの加算信号と、前記それぞれの巡回出力コードとを結合して、それぞれの誤差信号を生成するように構成された加算回路と、前記それぞれの誤差信号と、前記それぞれの基準化した信号とを結合して前記それぞれのフィードバック信号を提供するように構成された加算回路とを含み、前記第2の変調器への前記入力信号は、前記第1の変調器によって生成された前記誤差信号である、無線装置。
【請求項68】
前記第1の変調器は、一次ディザレス・シードレス誤差フィードバック変調器を含む、請求項64に記載の周波数シンセサイザ。
【発明の詳細な説明】
【技術分野】
【0001】
優先権出願の参照による援用
本願とともに提出した出願データシートに記載された、外国優先権または国内優先権を主張した任意または全ての出願は、米国特許法施行規則第1.57条に基づき、参照によって本願に援用される。
【背景技術】
【0002】
背景
フラクショナルN型周波数シンセサイザは、任意の現代のマルチバンドマルチ規格無線トランシーバシステムの不可欠な部分である。これらのシンセサイザは、デジタルΔΣノイズシェーピング変調器を使用することによって、分数分周比を生成する。しかしながら、ΔΣ変調器は、分周比巡回列を生成する有限状態機器を含む。これによって、分数スプリアストーンが導入される。一般的には、ディザ処理および/またはシード処理を用いて、存在しているΔΣの分数スプールを軽減する。しかしながら、高性能の装置において、ディザ処理技術およびシード処理技術は、バンド内の雑音を著しく増加し、大きな周波数誤差を導入するため、有用にならない。
【発明の概要】
【課題を解決するための手段】
【0003】
概要
実施形態は、変調器にディザ処理またはシード処理を使用することなく、ΔΣに基づくフラクショナルN型周波数シンセサイザに存在する分数スプリアストーンを減少または除去する。特定の実施形態において、周波数シンセサイザのフラクショナルN型分周器は、ディザレス・シードレス変調器により駆動される。一実施形態において、ディザレス・シードレス変調器は、ディザレス誤差フィードバック変調器(DS−EFM)を含み、ディザレス誤差フィードバック変調器の例示として、3次ディザレス誤差フィードバック変調器(DS−EFM3)が提供される。別の実施形態において、ディザレス・シードレス変調器は、ディザレス・シードレスMASHアーキテクチャ変調器(DS−MASH)を含み、ディザレス・シードレスMASHアーキテクチャ変調器の例示として、3つの1次ディザレス・シードレスMASH変調器(DS−MASH111)が提供される。他の実施形態において、これらの変調器は、任意の次数を有することができ、1次変調器または3次変調器に限定されない。さらなる実施形態は、経時的にほぼゼロの静的誤差を実現するための修正を含む。
【0004】
一実施形態において、位相同期ループ(phase-locked loop, PPL)回路が開示されている。PLL回路は、基準信号とPLLフィードバック信号との間の位相差を表す第1の信号を生成するように構成された位相周波数検出器(PFD)と、PDFと通信しており、第1の信号に基づき、制御電圧を生成するように構成された調整回路と、調整回路と通信しており、制御電圧に基づき、出力信号を生成するように構成された電圧制御型発振器(VCO)と、VCOおよびPFDと通信しており、出力信号に基づき、PLLフィードバック信号を生成するように構成されたPLLフィードバック回路とを備える。
【0005】
一実施形態において、PLLフィードバック回路は、出力信号を受信し、PLLフィードバック信号の更新信号を生成するように構成された分周回路と、分周回路と通信しており、基準信号周波数の非整数倍である出力周波数を有する出力信号を出力できるディザレスΔΣ変調器とを含む。ディザレスΔΣ変調器は、分周回路からの出力を受信し、分周回路にフィードバックされる巡回コードシーケンスを生成する。ディザレスΔΣ変調器は、分周回路からの出力および変調器フィードバック信号を受信し、第1の加算信号を提供するように構成される第1の加算回路と、第1の加算信号を受信し、巡回コードシーケンスを生成するように構成された量子化回路と、変調器フィードバック信号を生成する第1の変調器フィードバックループと、第2の加算回路と、第1のフィルタとを含む。第2の加算回路は、第1の加算信号および巡回コードシーケンスを受信し、第2の加算信号を提供するように構成される。第1のフィルタは、第2の加算信号をフィルタリングし、変調器フィードバック信号を提供するように構成される。
【0006】
ディザレスΔΣ変調器は、巡回コードシーケンスの基準化したコードシーケンスを第1のフィードバックループに導入する第2の変調器フィードバックループをさらに含む。第2の変調器フィードバックループは、巡回コードシーケンスを受信し、基準化したコードシーケンスを提供するように構成されたゲイン素子を含む。第2の加算回路は、分数スプリアストーンを崩すため、少量誤差を変調器フィードバック信号に導入するために、基準化したコードシーケンスを受信するようにさらに構成されている。
【0007】
ディザレスΔΣ変調器は、第2のフィードバックループに存在する基準化したコードシーケンスからのゲインを周期的にキャンセルする第3の変調器フィードバックループを含む。第3の変調器フィードバックループは、基準化したコードシーケンスを受信し、フィルタしたゲイン信号を提供するように構成されたフィルタを含む。第2の加算回路は、ゼロディザレスΔΣ変調器がほぼゼロの静的誤差を提供するように、フィルタしたゲイン信号を受信し、変調器フィードバック信号の誤差を平均化するように構成されている。一実施形態において、第1のフィルタおよび第2のフィルタの一方または両方は、遅延素子を含む。
【0008】
別の実施形態において、ディザレスΔΣ変調器は、分周回路からの出力および変調器フィードバック信号を結合することによって、第1の加算信号を提供するように構成された第1の加算回路と、第1の加算信号に基づき、巡回コードシーケンスを生成するように構成された量子化回路と、第1の加算信号および巡回出力コードを結合することによって、第2の加算信号を提供するように構成された第2の加算回路と第2の加算信号をフィルタリングすることによって、変調器フィードバック信号を提供するように構成された第1のフィルタとを含む第1の変調器フィードバックループと、巡回コードシーケンスを受信し、受信した巡回コードシーケンスに基づき、基準化したコードシーケンスを提供するように構成されたゲイン素子を含む第2の変調器フィードバックループとを備える。第2の加算回路は、基準化したコードシーケンスを受信し、受信した巡回コードシーケンスおよび第2の加算信号を結合するようにさらに構成される。ディザレスΔΣ変調器はさらに、第2のフィードバックループに存在する基準化したコードシーケンスからのゲインを定期的にキャンセルする第3の変調器フィードバックループを含む。第3のフィードバックループは、基準化したコードシーケンスをフィルタリングし、基準化したコードシーケンスに基づき、フィルタしたゲイン信号を提供するように構成されたフィルタを含む。第2の加算回路は、ディザレスΔΣ変調器がほぼゼロの静的誤差を提供するように、変調器フィードバック信号の誤差を平均化するために、フィルタしたゲイン信号を受信するようにさらに構成される。
【0009】
さらなる実施形態において、位相同期ループ(PPL)回路は、基準信号とPLLフィードバック信号との間の位相差を表す第1の信号を生成するように構成された位相周波数検出器(PFD)と、PFDと通信しており、第1の信号に基づき、制御電圧を生成するように構成された調整回路と、調整回路と通信しており、制御電圧に基づき、出力信号を生成するように構成された電圧制御型発振器(VCO)と、出力信号を受信し、PLLフィードバック信号の更新信号を生成するように構成された分周回路とを備える。PLL回路は、分周回路と通信するディザレスΔΣ変調器をさらに備える。ディザレスΔΣ変調器は、分周回路からの出力および変調器フィードバック信号を結合することによって第1の加算信号を提供するように構成された第1の加算回路と、第1の加算信号を量子化することによって巡回コードシーケンスを生成するように構成された量子化回路と、第1の加算信号および巡回コードシーケンスを結合することによって第2の加算信号を提供するように構成された第2の加算回路と、第2の加算信号をフィルタリングすることによって、変調器フィードバック信号を提供するように構成された第1のフィルタと、巡回コードシーケンスを受信することによって、基準化したコードシーケンスを提供するように構成されたゲイン素子とをさらに備える。第2の加算回路は、基準化したコードシーケンスを受信し、基準化したコードシーケンスを第1の加算信号および巡回コードシーケンスに結合することによって、第2の加算信号を提供するようにさらに構成される。ディザレスΔΣ変調器は、基準化したコードシーケンスをフィルタリングし、基準化したコードシーケンスに基づき、フィルタしたゲイン信号を提供するように構成されたフィルタをさらに備える。第2の加算回路は、フィルタしたゲイン信号を基準化したコードシーケンス、第1の加算信号および巡回コードシーケンスに結合することによって、第2の加算信号を提供するようにさらに構成される。ディザレスΔΣ変調器は、変調器フィードバック信号を生成し、第2の加算回路と第1のフィルタとを含む第1の変調器フィードバックループと、巡回コードシーケンスの基準化したコードシーケンスを第1のフィードバックループに導入し、ゲイン素子を含む第2の変調器フィードバックループと、第2のフィードバックループに存在する基準化したコードシーケンスからのゲインを定期的にキャンセルし、基準化したコードシーケンスを受信し、基準化したコードシーケンスに基づき、フィルタしたゲイン信号を提供するように構成されたフィルタを含む第3の変調器フィードバックループとをさらに備える。第2の加算回路は、ディザレスΔΣ変調器がほぼゼロの静的誤差を提供するように、変調器フィードバック信号の誤差を平均化するためにフィルタしたゲイン信号を受信するように構成される。
【0010】
さらに他の実施形態において、無線装置は、無線周波数(RF)信号の受信を促進するように構成されたアンテナと、アンテナと通信しており、RF信号を処理するように構成された受信器と、受信器と通信する周波数シンセサイザ受信器とを備える。周波数シンセサイザ回路は、位相同期ループ(PLL)回路を含む。位相同期ループ回路は、分周回路と、ディザレスΔΣ変調器とを有する。ディザレスΔΣ変調器は、分周回路からの出力および変調器フィードバック信号を結合することによって、第1の加算信号を提供するように構成された第1の加算回路と、第1の加算信号を量子化することによって、巡回コードシーケンスを生成するように構成された量子化回路と、第1の加算信号および巡回コードシーケンスを結合することによって、第2の加算信号を提供するように構成された第2の加算回路と、第2の加算信号をフィルタリングすることによって、変調器フィードバック信号を提供するように構成された第1のフィルタと、巡回コードシーケンスを受信することによって、基準化したコードシーケンスを提供するように構成されたゲイン素子とを含む。第2の加算回路は、基準化したコードシーケンスを受信するようにさらに構成される。
【0011】
特定の実施形態は、巡回出力コードを生成するように構成されたディザレスΔΣ変調器に関する。ディザレスΔΣ変調器は、第1のフィードバックループと第2のフィードバックループとを含むフィードバックフィルタリングネットワークを備え、第2のフィードバックループは、加算回路と、巡回出力コードによるトーンの挙動を崩すために、小さな誤差信号を第1のフィードバックループに導入するように構成されたゲイン回路とを含む。一実施形態において、フィードバックフィルタリングネットワークは、第2のフィードバックループにおける小さな誤差信号を定期的にキャンセルすることによって、静的誤差を低減するように構成されたフィルタを備える第3のフィードバックループをさらに含む。
【0012】
多くの実施形態によれば、本開示は、位相同期ループ(PPL)回路に関する。位相同期ループは、基準信号とPLLフィードバック信号との間の位相差を表す第1の信号を生成するように構成され、調整回路を備え、調整回路は、PFDと通信しており、第1の信号に基づき、制御電圧を生成するように構成され、電圧制御型発振器(VCO)を備え、電圧制御型発振器は、調整回路と通信しており、制御電圧に基づき、出力信号を生成するように構成され、分周回路を備え、分周回路は、出力信号を受信し、PLLフィードバック信号の更新信号を生成するように構成され、ディザレスΔΣ変調器を備え、ディザレスΔΣ変調器は、分周回路と通信しており、フィードバックフィルタリングネットワークを備え、フィードバックフィルタリングネットワークは、第1のフィードバックループと第2のフィードバックループとを含み、第2のフィードバックループは、巡回出力コードによるトーンの挙動を崩すために、小さな誤差信号を第1のフィードバックループに導入するように構成されたゲイン回路を含む。一実施形態において、第1のフィードバックループは、分周回路からの出力および変調器フィードバック信号に基づき、第1の加算信号を提供するように構成された第1の加算回路と、第1の加算信号を量子化することによって、巡回出力コードを生成するように構成された量子化回路と、第1の加算信号および巡回出力コードを結合することによって、第2の加算信号を提供するように構成された第2の加算回路と、第2の加算信号をフィルタリングすることによって、変調器フィードバック信号を提供するように構成された第1のフィルタとを含む。別の実施形態において、第2のフィードバックループは、巡回出力コードを受信し、基準化した出力コードを提供するように構成されたゲイン素子を含み、第2の加算回路は、基準化した出力コードを第1の加算信号および巡回出力コードに結合することによって、第2の加算信号を提供するようにさらに構成される。さらなる実施形態において、ディザレスΔΣ変調器は、第2のフィードバックループに存在する基準化した出力コードからのゲインを定期的にキャンセルする第3のフィードバックループをさらに含み、第3のフィードバックループは、基準化した出力コードを受信し、基準化した出力コードに基づき、フィルタしたゲイン信号を提供するように構成された第2のフィルタを含み、第2の加算回路は、ディザレスΔΣ変調器がほぼゼロの静的誤差を提供するように、変調器フィードバック信号の誤差を平均化するために、フィルタしたゲイン信号を受信するようにさらに構成される。さらなる実施形態において、第2のフィルタは、遅延素子を含む。
【0013】
さまざまな実施形態によれば、無線装置は、アンテナを備え、アンテナは、無線周波数(RF)信号の受信を促進するように構成され、受信器を備え、受信器は、アンテナと通信しており、RF信号を処理するように構成され、周波数シンセサイザを備え、周波数シンセサイザ回路は、受信器と通信しており、位相同期ループ(PLL)回路を含み、位相同期ループ回路は、分周回路と、分周回路と通信しており、フィードバックフィルタリングネットワークを含むディザレスΔΣ変調器とを有し、フィードバックフィルタリングネットワークは、第1のフィードバックループと第2のフィードバックループとを含み、第2のフィードバックループは、巡回出力コードによるトーンの挙動を崩すために、小さな誤差信号を第1のフィードバックループに導入するように構成されたゲイン回路を含む。一実施形態において、第1のフィードバックループは、分周回路からの出力および変調器フィードバック信号に基づき、第1の加算信号を提供するように構成された第1の加算回路と、第1の加算信号を量子化することによって、巡回出力コードを生成するように構成された量子化回路と、第1の加算信号および巡回出力コードを結合することによって、第2の加算信号を提供するように構成された第2の加算回路と、第2の加算信号をフィルタリングすることによって、変調器フィードバック信号を提供するように構成された第1のフィルタとを含む。別の実施形態において、第2のフィードバックループは、巡回出力コードを受信し、基準化した出力コードを提供するように構成されたゲイン素子を含み、第2の加算回路は、基準化した出力コードを第1の加算信号および巡回出力コードと結合することによって、第2の加算信号を提供するようにさらに構成される。さらなる実施形態において、ディザレスΔΣ変調器は、第2のフィードバックループに存在する基準化した出力コードからのゲインを定期的にキャンセルする第3のフィードバックループをさらに含み、第3のフィードバックループは、基準化した出力コードを受信し、基準化した出力コードに基づき、フィルタしたゲイン信号を提供するように構成された第2のフィルタを含み、第2の加算回路は、ディザレスΔΣ変調器がほぼゼロの静的誤差を提供するように、変調器フィードバック信号の誤差を平均化するために、フィルタしたゲイン信号を受信するようにさらに構成される。さらなる実施形態において、第2のフィルタは、遅延素子を含む。
【0014】
他の実施形態は、無線装置の周波数シンセサイザに設けられた位相同期ループ(PLL)回路を動作させる方法に関する。この方法は、基準信号とPLLフィードバック信号との間の位相差を表す第1の信号を生成するステップと、第1の信号に基づき、制御電圧を生成するステップと、制御電圧に基づき、出力信号を生成するステップと、出力信号と巡回出力コードの更新信号を提供する変調器フィードバックループを含むディザレスΔΣ変調器によって提供された巡回出力コードとに基づき、PLLフィードバック信号の更新信号を生成するステップとを備え、巡回出力コードによるトーンの挙動を崩すために、小さな誤差信号を変調器フィードバックループに導入するステップとを備える。一実施形態において、この方法は、出力信号および変調器フィードバック信号に基づき、分割された信号を結合することによって、第1の加算信号を提供するステップをさらに含む。別の実施形態において、方法は、第1の加算信号を量子化することによって、巡回出力コードを生成するステップをさらに含む。さらなる実施形態において、方法は、巡回出力コードを基準化するステップをさらに含む。さらに別の実施形態において、方法は、第1の加算信号と巡回出力コードと基準化した巡回出力コードとを結合することによって、第2の加算信号を提供するステップをさらに含み、基準化した巡回出力コードは、小さな誤差信号を形成する。一実施形態において、方法は、第2の加算信号をフィルタリングすることによって、変調器フィードバック信号を提供するステップをさらに含む。別の実施形態において、方法は、基準化した巡回出力コードをフィルタリングすることによって、フィルタしたゲイン信号を提供するステップと、第1の加算信号と、巡回出力コードと、基準化した巡回出力コードと、フィルタしたゲイン信号とを結合することによって、第2の加算信号を提供するステップとをさらに含む。別の実施形態において、フィルタしたゲイン信号は、巡回出力コードからのゲインを周期的にキャンセルすることによって、静的誤差を低減する。
【0015】
別の実施形態において、PLLフィードバック回路は、出力信号を受信し、PLLフィードバック信号の更新信号を生成するように構成された分圧器回路と、基準信号周波数の非整数倍である出力周波数を有する出力信号を出力できる多段ノイズシェーピング(MASH)変調器とを含む。MASH変調器は、分周回路からの出力を受信し、分周回路にフィードバックされる巡回コードシーケンスを生成する。MASH変調器は、第1のディザレスΔΣ変調器と、第2のディザレスΔΣ変調器と、結合回路とを含む。
【0016】
第1のディザレスΔΣ変調器は、分周回路からの出力および第1の変調器フィードバック信号を受信し、第1の加算信号を提供するように構成された第1の加算回路と、第1の合計を受信し、第1のコードシーケンスを生成するように構成された第1の量子化回路と、第1の変調器フィードバック信号を生成し、第2の加算回路および第1のフィルタを含む第1の変調器フィードバックループとを備える。第2の加算回路は、第1の加算信号と第1のコードシーケンスを受信し、第1の誤差信号を提供するように構成されている。第1のフィルタは、第1の誤差信号をフィルタリングし、第1の変調器フィードバック信号を提供するようにさらに構成されている。
【0017】
第1のディザレスΔΣ変調器は、第1のコードシーケンスの基準化したシーケンスを第1の変調器フィードバックループに導入する第2の変調器フィードバックループをさらに含む。第2の変調器フィードバックループは、第1のコードシーケンスを受信し、第1の基準化したコードシーケンスを提供するように構成された第1のゲイン素子を含む。第2の加算回路は、分数スプリアストーンを崩すために、第1の基準化したコードシーケンスを受信することによって、第1の少量誤差を第1の変調器フィードバック信号に導入するように構成されている。
【0018】
第1のディザレスΔΣ変調器は、第2の変調器フィードバックループに存在する第1のスケールされたコードシーケンスからのゲインを定期的にキャンセルする第3の変調器フィードバックループをさらに含む。第3の変調器フィードバックループは、第1の基準化したコードシーケンスを受信し、第1のフィルタしたゲイン信号を提供するように構成された第2のフィルタを含む。第2の加算回路は、第1のディザレスΔΣ変調器がほぼゼロの静的誤差を提供するように、変調器フィードバック信号の誤差を平均化するために、第1のフィルタしたゲイン信号を受信するようにさらに構成されている。
【0019】
第2のディザレスΔΣ変調器は、第1の誤差信号および第2の変調器フィードバック信号を受信し、第3の加算信号を提供するように構成された第3の加算回路と、第3の加算信号を受信し、第2のコードシーケンスを生成するように構成された第2の量子化回路と、第2の変調器フィードバック信号を生成し、第4の加算回路および第3のフィルタを備える第4の変調器フィードバックループとを含む。第4の加算回路は、第3の加算信号および第2のコードシーケンスを受信し、第2の誤差信号を提供するように構成され、第3のフィルタは、第2の誤差信号をフィルタリングし、第2の変調器フィードバック信号を提供するように構成されている。
【0020】
第2のディザレスΔΣ変調器は、第2のフィードバックループに第2のコードシーケンスの基準化したコードシーケンスを導入する第5の変調器フィードバックループをさらに含む。第5の変調器フィードバックループは、第2のコードシーケンスを受信し、第2の基準化したコードシーケンス提供するように構成された第2のゲイン素子を含む。第4の加算回路は、分数スプリアストーンを崩すために、第2の基準化したコードシーケンスを受信することによって、第2の変調器フィードバック信号に第2の少量誤差を導入するようにさらに構成されている。
【0021】
第2のディザレスΔΣ変調器は、第5の変調器フィードバックループに存在する第2の基準化したコードシーケンスからのゲインを定期的にキャンセルする第6の変調器フィードバックループをさらに含む。第6の変調器フィードバックループは、第2の基準化したコードシーケンスを受信し、第2のフィルタしたゲイン信号を提供するように構成された第4のフィルタを含む。第4の加算回路は、ディザレスΔΣ変調器がほぼゼロの静的誤差を提供するように、第2のフィルタしたゲイン信号を受信することによって、第2の変調器フィードバック信号の誤差を平均化するようにさらに構成されている。
【0022】
結合回路は、第2のコードシーケンスを受信し、フィルタした第2のコードシーケンスを提供するように構成された第5のフィルタと、フィルタした第2のコードシーケンスと第2のコードシーケンスと第1のコードシーケンスとを結合することによって、巡回コードシーケンスを提供するように構成された第5の加算回路とを含む。一実施形態において、第5の加算回路は、フィルタした第2のコードシーケンスと、第2のコードシーケンスと、第1のコードシーケンスと、整数のコードシーケンスとを結合することによって、巡回コードシーケンスを提供するように構成される。一実施形態において、第1、第2、第3、第4および第5のフィルタのうち1つ以上は、遅延素子を含む。
【0023】
一実施形態において、多段ノイズシェーピング(MASH)変調器は、第1のディザレスΔΣ変調器からの誤差信号が第2のディザレスΔΣ変調器に入力される入力信号を含むように構成された少なくとも2つのディザレスΔΣ変調器と、複数のディザレスΔΣ変調器の各々からの少なくとも出力を結合するように構成された加算回路とを備える。各ディザレスΔΣ変調器は、変調器フィードバック信号を結合することによって、第1の加算信号を提供するように構成された第1の加算回路と、第1の加算信号に基づき、巡回コードシーケンスを生成するように構成された量子化回路と、第1の加算信号および巡回コードシーケンスを結合することによって、誤差信号を提供するように構成された第2の加算回路と、誤差信号をフィルタリングすることによって、変調器フィードバック信号を提供するように構成された第1のフィルタと、巡回コードシーケンスを受信し、受信した巡回コードシーケンスに基づき、基準化したコードシーケンスを提供するように構成されたゲイン素子と含む。第2の加算回路はさらに、巡回コードシーケンスによるトーンの挙動を崩すために、基準化したコードシーケンスを受信し、受信した巡回コードシーケンスを誤差信号に結合することによって、変調器フィードバック信号を提供するように構成される。各ディザレスΔΣ変調器は、さらに、第2のフィードバックループに存在する基準化したコードシーケンスからのゲインを定期的にキャンセルする第3の変調器フィードバックループを含む。第3の変調器フィードバックループは、基準化したコードシーケンスをフィルタリングし、基準化したコードシーケンスに基づき、フィルタしたゲイン信号を提供するように構成されたフィルタを含む。第2の加算回路は、ほぼゼロの静的誤差を提供するために、フィルタしたゲイン信号を受信して、変調器フィードバック信号の誤差を平均化するように構成される。
【0024】
別の実施形態において、位相同期ループ(PPL)回路は、基準信号とPLLフィードバック信号との間の位相差を表す第1の信号を生成するように構成された位相周波数検出器(PFD)と、PDFと通信しており、第1の信号に基づき、制御電圧を生成するように構成された調整回路と、調整回路と通信しており、制御電圧に基づき、出力信号を生成するように構成された電圧制御型発振器(VCO)と、出力信号を受信し、PLLフィードバック信号の更新信号を生成するように構成された分周回路と、分周回路と通信しており、第1のディザレスΔΣ変調器からの誤差信号が第2のディザレスΔΣ変調器に入力される入力信号を含むように構成された複数のディザレスΔΣ変調器および加算回路を含むMASH変調器とを備える。各ディザレスΔΣ変調器は、入力信号および変調器フィードバック信号を結合することによって、第1の加算信号を提供するように構成された第1の加算回路と、第1の加算信号を量子化することによって、巡回コードシーケンスを生成するように構成された量子化回路と、第1の加算信号および巡回コードシーケンスを結合することによって、誤差信号を提供するように構成された第2の加算回路と、誤差信号をフィルタリングすることによって、変調器フィードバック信号を提供するように構成された第1のフィルタと、巡回コードシーケンスを受信することによって、基準化したコードシーケンスを提供するように構成されたゲイン素子とを含む。第2の加算回路はさらに、基準化したコードシーケンスを受信し、第1の加算信号と基準化したコードシーケンスを結合することによって、誤差信号を提供するように構成される。各ディザレスΔΣ変調器はさらに、基準化したコードシーケンスをフィルタリングし、基準化したコードシーケンスに基づき、フィルタしたゲイン信号を提供するように構成されたフィルタを含む。第2の加算回路はさらに、フィルタしたゲイン信号を基準化したコードシーケンスと第1の加算信号と巡回コードシーケンスとに結合することによって、誤差信号を提供するように構成される。
【0025】
さらに別の実施形態において、無線装置は、無線周波数(RF)信号の受信を促進するように構成されたアンテナと、アンテナと通信しており、RF信号を処理するように構成された受信器と、受信器と通信するディザレスΔΣ変調器とを備える。ディザレスΔΣ変調器回路は、分周回路とMASH変調器とを有する位相同期ループ(PLL)回路を含む。MASH変調器は、複数のディザレスΔΣ変調器を含む。各ディザレスΔΣ変調器は、入力および変調器フィードバック信号を結合することによって、第1の加算信号を提供するように構成された第1の加算回路と、第1の加算信号を量子化することによって、巡回コードシーケンスを生成するように構成された量子化回路と、第1の加算信号と巡回コードシーケンスを結合することによって、誤差信号を提供するように構成された第2の加算回路と、誤差信号をフィルタリングすることによって、変調器フィードバック信号を提供するように構成された第1のフィルタと、巡回コードシーケンスを受信することによって、基準化したコードシーケンスを提供するように構成されたゲイン素子とを含む。第2の加算回路はさらに、基準化したコードシーケンスを受信するように構成される。
【0026】
特定の実施形態は、巡回コードシーケンスを生成するように構成された多段ノイズシェーピング(MASH)変調器に関する。MASH変調器は、第1のディザレスΔΣ変調器と第2のディザレスΔΣ変調器とを含み、第1のディザレスΔΣ変調器と第2のディザレスΔΣ変調器とは、第1のディザレスΔΣ変調器から誤差信号が第2のディザレスデルタ変調器に入力される入力を含むように構成される。ディザレスΔΣ変調器の各々は、第1のフィードバックループと第2のフィードバックループとを含む。第2のフィードバックループは、加算回路と、第1のフィードバックループに小さな誤差信号を導入することによって、巡回コードシーケンスによるトーンの挙動を崩すように構成されたゲイン回路とを含む。一実施形態において、ディザレスΔΣ変調器の各々はさらに、第2のフィードバックループの小さな誤差信号を定期的にキャンセルすることによって、静的誤差を低減するように構成された第3のフィードバックループを含む。別の実施形態において、MASH変調器はさらに、第2のΔΣ変調器の出力を遅延させ、少なくとも第1のΔΣ変調器からの出力と、第2のΔΣ変調器からの出力と、第2のΔΣ変調器からの遅延出力とを結合することによって、巡回コードシーケンスを提供するように構成された結合回路を含む。
【0027】
多くの実施形態によれば、本開示は、位相同期ループ(PPL)回路に関する。PPL回路は、基準信号とPLLフィードバック信号との間の位相差を表す第1の信号を生成するように構成された位相周波数検出器(PFD)と、PDFと通信しており、第1の信号に基づき、制御電圧を生成するように構成された調整回路と、調整回路と通信しており、制御電圧に基づき、出力信号を生成するように構成された電圧制御型発振器(VCO)と、出力信号を受信し、PLLフィードバック信号の更新信号を生成するように構成された分周回路と、分周回路と通信しており、巡回コードシーケンスを生成するように構成された多段ノイズシェーピング(MASH)変調器とを備える。MASH変調器は、第1のディザレスΔΣ変調器と第2のディザレスΔΣ変調器とを含み、第1のディザレスΔΣ変調器と第2のディザレスΔΣ変調器とは、第1のディザレスΔΣ変調器からの誤差信号が第2のディザレスΔΣ変調器に入力される入力を含むように構成される。ディザレスΔΣ変調器の各々は、巡回出力コードを提供し、第1のフィードバックループと、第1のフィードバックの巡回出力コードの基準化したコートを導入することによって、巡回出力コードによるトーンの挙動を崩すように構成されたゲイン回路を有する第2のフィードバックループとを含む。一実施形態において、ディザレスΔΣ変調器の各々は、第3のフィードバックループをさらに含む。第3のフィードバックループは、第2のフィードバックループの巡回出力コードの基準化したコードを定期的にキャンセルすることによって、静的誤差を低減するように構成されたフィルタを含む。別の実施形態において、PLL回路は、第2のデルタシグマ変調器の出力を遅延させ、少なくとも第1のデルタシグマ変調器からの出力と、第2のデルタシグマ変調器からの出力と、第2のデルタシグマ変調器からの遅延出力とを結合することによって、巡回コードシーケンスを提供するように構成された結合回路を含む。さらなる実施形態において、各ディザレスΔΣ変調器は、入力および変調器フィードバック信号を結合することによって第1の加算信号を提供する構成された第1の加算回路と、第1の加算信号を量子化することによって巡回出力コードを生成するように構成された量子化回路とを含む。さらに別の実施形態において、各ディザレスΔΣ変調器は、第1の加算信号と巡回出力コードを結合することによって、誤差信号を提供するように構成された第2の加算回路と、巡回出力コードをフィルタリングすることによって、変調器フィードバック信号を提供するように構成された第1のフィルタとを含む。一実施形態において、各ディザレスΔΣ変調器は、巡回出力コードを基準化するように構成された第2のフィルタを備え、第2の加算回路は、第1加算信号と、巡回出力コードと、基準化した巡回出力コードとを結合することによって、誤差信号を提供するように構成されている。
【0028】
さまざまな実施形態によれば、無線装置は、無線周波数(RF)信号の受信を促進するように構成されたアンテナと、アンテナと通信しており、RF信号を処理するように構成された受信器と、受信器と通信する周波数シンセサイザ回路とを備える。周波数シンセサイザ回路は、分周回路と、分周回路と通信しており、巡回コードシーケンスを生成するように構成された多段ノイズシェーピング(MASH)変調器を有する位相同期ループ(PLL)回路を含む。MASH変調器は、第1のディザレスΔΣ変調器と第2のディザレスΔΣ変調器とを含み、第1のディザレスΔΣ変調器と第2のディザレスΔΣ変調器とは、第1のディザレスΔΣ変調器から誤差信号が第2のディザレスデルタ変調器に入力される入力を含むように構成される。ディザレスΔΣ変調器の各々は、第1のフィードバックループと第2のフィードバックループとを含む。第2のフィードバックループは、巡回出力コードの基準化したコードを第1のフィードバックループに導入することによって、巡回出力コードによるトーンの挙動を崩すように構成されたゲイン回路とを含む。一実施形態において、ディザレスΔΣ変調器の各々はさらに、第2のフィードバックループの巡回出力コードの基準化したコードを定期的にキャンセルすることによって、静的誤差を低減するように構成された第3のフィードバックループを含む。別の実施形態において、無線装置は、第2のΔΣ変調器の出力を遅延させ、少なくとも第1のΔΣ変調器からの出力と、第2のΔΣ変調器からの出力と、第2のΔΣ変調器からの遅延出力とを結合することによって、巡回コードシーケンスを提供するように構成された結合回路を含む。さらなる実施形態において、各ディザレスΔΣ変調器は、入力と変調器フィードバック信号を結合することによって、第1の加算信号を提供するように構成された第1の加算回路と、第1の加算信号を量子化することによって、巡回出力コードを生成するように構成された量子化回路とを含む。さらに別の実施形態において、各ディザレスΔΣ変調器はさらに、第1の加算信号と巡回出力コードを結合することによって、誤差信号を提供するように構成された第2の加算回路と、誤差信号をフィルタリングすることによって、変調器フィードバック信号を提供するように構成された第1のフィルタとを含む。別の実施形態において、各ディザレスΔΣ変調器はさらに、巡回出力コードを基準化するように構成された第2のフィルタを含み、第2の加算回路はさらに、第1の加算信号と、巡回出力コードと、基準化した巡回出力とを結合することによって、誤差信号を提供するように構成されている。
【0029】
他の実施形態は、無線装置の周波数シンセサイザに設けられた位相同期ループ(PLL)回路を動作させる方法に関する。この方法は、基準信号とPLLフィードバック信号との間の位相差を表す第1の信号を生成するステップと、第1の信号に基づき、制御電圧を生成するステップと、制御電圧に基づき、出力信号を生成するステップと、出力信号と多段ノイズシェーピング(MASH)変調器によって提供された巡回出力コードとに基づき、PLLフィードバック信号の更新信号を生成するステップとを備え、MASH変調器は、複数のディザレスΔΣ変調器を含み、複数のディザレスΔΣ変調器は、第1のディザレスΔΣ変調器からの誤差信号が第2のディザレスΔΣ変調器に入力される入力信号を含むように構成され、ディザレスΔΣ変調器の各々は、巡回出力コードを提供し、第1のフィードバックループと第2のフィードバックループとを含み、第2のフィードバックループは、加算回路と、巡回出力コードによるトーンの挙動を崩すために、巡回出力コードの基準化したコードを第1のフィードバックループに導入するように構成されたゲイン回路とを含み、ディザレスΔΣ変調器の各々から出力された少なくとも巡回コードを結合することによって、巡回出力コードを生成するステップを備える。一実施形態において、ディザレスΔΣ変調器の各々は、第2のフィードバックループの巡回出力コードの基準化したコードを定期的にキャンセルすることによって、静的誤差を低減するように構成されたフィルタを備える第3のフィードバックループをさらに含む。別の実施形態において、方法は、第2のΔΣ変調器からの出力を遅延させるステップをさらに含む。さらなる実施形態において、方法は、少なくとも第1のΔΣ変調器からの出力と、第2のΔΣ変調器からの出力と、第2のΔΣ変調器からの遅延出力とを結合することによって、巡回コードシーケンスを提供するステップをさらに含む。さらに別の実施形態において、各ディザレスΔΣ変調器は、入力信号と変調器フィードバック信号とを結合することによって、第1の加算信号を提供し、第1の加算信号を量子化することによって、巡回出力コードを生成し、巡回出力コードを基準化し、第1の加算信号と巡回出力コードと基準化した巡回出力コードとを結合することによって、誤差信号を提供し、誤差信号をフィルタリングすることによって、変調器フィードバック信号を提供する。
【図面の簡単な説明】
【0030】
図1】特定の実施形態に従って、ΔΣ変調器を備えた位相同期ループ(PLL)を概略に示す図である。
図2】特定の実施形態に従って、図1のPLLを実装することができる無線装置を示す図である。
図3】いくつかの実施形態に従って、図1のPLLを実装することができる、無線周波数(RF)受信信号の処理を促進する周波数シンセサイザを示す図である。
図4】特定の実施形態に従って、フラクショナルN型PLLとして動作することができる例示的なPLL周波数シンセサイザを示す図である。
図5】特定の実施形態に従って、図4の周波数シンセサイザに実装できるディザ素子を含む例示的な3次誤差フィードバック変調器(EFM3)を示す図である。
図6】特定の実施形態に従って、ディザ処理を有する3次誤差フィードバック変調器(EFM3)およびディザ処理を有しない3次誤差フィードバック変調器(EFM3)の出力コードシーケンスの高速フーリエ変換(FFT)プロットを示す図である。
図7】特定の実施形態に従って、ディザレス・シードレス誤差フィードバックに基づくフラクショナルN型周波数シンセサイザの実施形態を示す図である。
図8】特定の実施形態に従って、図7の周波数シンセサイザに実装できる例示的3次ディザレス・シードレス誤差フィードバック変調器(DS−EFM3)を示す図である。
図9】特定の実施形態に従って、図5の3次誤差フィードバック変調器(EFM3)の出力コードシーケンスおよび図8の3次ディザレス・シードレス誤差フィードバック変調器(DS−EFM3)の出力コードシーケンスのFFTプロットを示す図である。
図10】特定の実施形態に従って、図5のディザ処理を有するEFM3含むPLL周波数シンセサイザおよび図8のDS−EFM3を含むPLL周波数シンセサイザの例示的な合成出力周波数を示すプロットである。
図11】特定の実施形態に従って、例示的な1次誤差フィードバック変調器(EFM1)を示す図である。
図12】特定の実施形態に従って、例示的な1次ディザレス・シードレス誤差フィードバック変調器(DS−EFM1)を示す図である。
図13】特定の実施形態に従って、例示的な3次ディザレス・シードレスMASHアーキテクチャ変調器(DS−MASH111)を示す図である。
図14】特定の実施形態に従って、図13のDS−MASH111変調器のノイズ模擬出力性能を示す図である。
図15】特定の実施形態に従って、50%デューティ比で実現されたほぼゼロの静的誤差を有する例示的な3次ディザレス・シードレス誤差フィードバック変調器を示す図である。
図16】特定の実施形態に従って、50%デューティ比で実現されたほぼゼロの静的誤差を有する例示的な3次ディザレス・シードレスMASHアーキテクチャ変調器(DS−MASH111)を示す図である。
【発明を実施するための形態】
【0031】
詳細な説明
いくつかの実施形態において、無線装置のような無線周波数(RF)装置は、位相同期ループ(phase-locked loop, PLL)を備える周波数シンセサイザを含むことができる。図1は、基準信号を受信し、所望の出力周波数を有する出力信号を生成するように構成することができるPLL 100を概略に示している。このようなPLLは、本明細書に記載された1つ以上の所望特徴を有するΔΣ変調器を含むことができる。
【0032】
いくつかの実施形態において、本開示の1つ以上の特徴を有するPLLは、無線装置のような無線周波数(RF)装置に実装されることができる。このような無線装置は、たとえば、携帯電話、スマートフォン、電話機能を有するまたは有しない携帯式無線装置、無線タブレットを含むことができる。無線装置に関連して本開示の1つ以上の特徴を説明するが、これらの特徴は、たとえば基地局を含む他のRFシステムに実装されることができることが理解されるであろう。
【0033】
図2は、本明細書に記載された1つの特徴または有利な特徴を有する無線装置110の一例を概略に示している。図示の無線装置110は、RF信号の送信(TX)および/または受信(RX)を促進するように構成されたアンテナ140を含む。TX動作およびRX動作は、デュプレクサ138を用いて同時に行うことができる。このように、二重機能および共通アンテナを有する構成を説明しているが、他の構成も可能である。
【0034】
図示のように、受信信号は、デュプレクサ138および低雑音増幅器(LNA)130を介して、アンテナ140から受信回路120にルーティングされる。送信の場合、図示のように、送信する予定の信号は、送信回路126によって生成され、電力増幅器(PA)136およびデュプレクサ118を介して、アンテナ140にルーティングされる。受信回路120および送信回路126は、同様の構成要素(たとえば、トランシーバ)の一部であってもよく、一部でなくてもよい。いくつかの実施形態において、無線装置110は、受信回路と送信回路の両方を含んでもよく、1つのみの回路(たとえば受信回路または送信回路)を含んでもよい。
【0035】
図示の無線装置110は、位相同期ループ(PLL)100を有する周波数シンセサイザ回路122をさらに含む。このような回路(122)は、無線装置110に関連するRX機能およびTX機能のいずれか一方または両方に利点を提供するように、本明細書に記載された1つ以上の特徴を含むことができる。
【0036】
図示のように、受信回路120、送信回路126および周波数シンセサイザ回路122は、ベースバンドサブシステム114と通信している。ベースバンドサブシステム114は、たとえば、無線装置110に関連する複数の操作を制御するように構成されたプロセッサ116と、データおよび実行可能な命令などを記憶するように構成されたメモリ118とを含むことができる。また、図示において、ベースバンドサブシステム114は、ユーザインターフェース112と通信しており、インターフェースを介して、無線装置110のさまざまな機能をユーザに与えることができる。
【0037】
図2に示すように、周波数シンセサイザ122に関連する1つ以上の特徴のうち少なくとも一部は、RFモジュール102に実装することができる。このようなモジュールは、複数の構成素子を収容するように構成された実装基板を含むことができる。モジュール102は、実装基板上に設けられた1つ以上の半導体ダイを含むことができる。1つ以上のダイは、周波数シンセサイザ122に関連するさまざまな機能を提供する回路の一部またはすべてを含むことができる。
【0038】
図3は、1つ以上の周波数シンセサイザを無線装置の受信チェーンに実装することができる構成150の一例を示している。受信チェーンに関連して本開示の1つ以上の特徴を説明するが、これらの特徴は、無線装置の他の部分に実装されることができることが理解されるであろう。
【0039】
アンテナ140で受信した信号は、所望の受信バンドを通過させるように構成された予備選択フィルタ152を通過させることができる。予備選択フィルタ152は、受信バンドをさらに分離するために、画像フィルタ156と連携して動作することができる。チャンネルの選択が受信チェーンのより下流側にしか行わないため、これらのフィルタの両方は、実質的に受信バンドの全体を通過させることができる。
【0040】
低雑音増幅器(LNA)130を実装して、入力信号をブーストすることができる。このようなLNAは、できるだけ信号対雑音比(SNR)を低減しながら、ゲインを提供するように構成されることができる。自動ゲイン制御(AGC)回路154を設けることによって、無線装置は、広範囲の予期入力パワーレベルを処理することができる。たとえば、低パワーの入力信号は、高パワーの入力信号よりも、より大きなブーストを獲得することができる。
【0041】
第1のミキサ158aは、RFチャネルをより低い周波数にダウンコンバートし、所望のチャンネルを特定の中間周波数(IF)に設定することができる。この特定のIFは、第1の周波数シンセサイザ122aから第1のミキサ158aに提供されることができる。
【0042】
この段階では、すべての受信バンドおよびフィルタバンドは、IFにダウンミックスされる。IFフィルタ160は、受信バンドから所望のチャネルを分離するように構成されることができる。AGC回路162を設けることによって、無線装置は、分離された所望のチャネルに関連する広範囲の予期入力パワーレベルを処理できる。
【0043】
第2のミキサ158bは、上記の分離されたチャネル信号をベースバンド信号にダウンコンバートするように構成されることができる。所望のベースバンド周波数を生成して、第2のミキサ158bに提供するように構成された第2の周波数シンセサイザ122bは、このようなダウンコンバートを促進することができる。
【0044】
AGC回路164を設けることによって、無線装置は、第2のミキサ158bからの出力に関連した広範囲の予期入力パワーレベルを処理することができる。ベースバンドフィルタ166は、選択されたベースバンド周波数信号がアナログ−デジタル変換器(ADC)168によってサンプリングされる前に、この信号をフィルタリングするように構成されることができる。ADCから生成されたデジタル信号は、ベースバンドサブシステムに伝送される(図3には示されていない)。
【0045】
図3の信号処理構成例において、第1の周波数シンセサイザ122aは、受信信号をIF信号にダウンコンバートする処理を容易にするクロック信号を生成する。同様に、第2の周波数シンセサイザ122bは、IF信号をベースバンド信号にダウンコンバートする処理を容易にするクロック信号を生成する。
【0046】
図1および2を参照して説明したように、周波数シンセサイザは、PLLを含むことができる。いくつかの実施形態において、PLLは、特定の周波数で出力を生成するように設計された負帰還制御システムとして実装されることができる。このような出力は、周波数シンセサイザの出力として利用される。
【0047】
図4は、周波数シンセサイザ122の一部であり得るPLL回路400の構成例を示している。図示のように、水晶発振器170は、1/R分周器174にクロック信号を出力する。1/R分周器174は、このクロック信号をRで分周する(または水晶発振器170からのクロック信号の周波数をRで乗算する)ことによって基準クロック信号を形成し、位相周波数検出器(PFD)172に提供する。いくつかの実施形態において、PFD 172は、基準クロック信号の立上りエッジと(パス196の)フィードバック信号の立上りエッジを比較することによって、フィードバック信号が基準クロック信号に対して先頭しているかまたは遅延しているかを決定するように構成されることができる。
【0048】
この比較に基づき、PFD 172は、位相誤差情報信号をチャージポンプ176に出力することができる。この位相誤差情報信号は、基準クロック信号に比べてフィードバック信号が遅すぎることを示すUP信号または基準クロック信号に比べてフィードバック信号が速すぎることを示すDOWN(DN)信号のいずれかであってもよい。位相誤差情報信号に応じて、チャージポンプ176は、基準信号とフィードバック信号との間の位相差に関連する電流を出力することができる。
【0049】
上記チャージポンプからの電流は、キャパシタC1〜C3と抵抗R2およびR3とを備えるループフィルタ180に提供されることができる。ループフィルタ180は、チャージポンプからの電流を電圧制御型発振器(VCO)184の駆動に適した電圧に変換するように構成されることができる。また、ループフィルタ180は、PLL 400のループ変動(たとえば、バンド幅、定着時間など)を制御するように構成されることができる。
【0050】
いくつかの実施形態において、VCO 184は、ループフィルタ180からの駆動電圧に関連する周波数を有する信号を出力するように構成されることができる。VCO 184からの出力は、バッファ182によってバッファされる。
【0051】
バッファされたVCOの出力は、(1/N)分周回路192に供給される。分周回路192は、バッファされたVCO出力周波数を基準周波数に戻して分周するように構成されることができる。分周回路192からのフィードバック信号は、パス196を介してPFD 172に帰還することによって、PLLループを完成する。
【0052】
上記のフィードバックメカニズムによって、PLL 400の出力周波数を基準信号周波数の倍数である周波数に固定することができる。その倍数が整数(N)である場合、PLL 400は、整数N型PLLであると考えられる。分周回路188によって示されるように、その倍数が分数(1/M)である場合、PLL 400は、分数N型PLLであると考えられる。
【0053】
また、図4は、フィードバックループと通信するΔΣ変調器(DSM)500を示している。本明細書に記載されたように、分周回路192を備える追加のフィードバックループとしてDSMを構成することによって、PLL 400は、ΔΣに基づくフラクショナルN型周波数シンセサイザとして動作することができる。
【0054】
いくつかの実施形態において、DSM 500は、どの整数値を用いてVCO出力信号の周波数を分周するように分周回路192を指示する信号を生成するように構成されることができる。一例として、PLLは、40MHzの基準信号周波数を有しており、所望としては、2.41GHz周波数を有する信号を出力すると仮定する。このような構成は、60.25の分周比を必要とする。PLLがこの分周比を達成できる方法の1つは、3つの基準サイクルを60で除算し、1つの基準サイクルを61で除算することによって達成する。このパターンを反復することができる。各反復によって得られた平均分周値Navgは、予想通りに60.25となる。
【0055】
上記例の場合、DSM 500は、60または61を用いて分周するように分周回路192を指示することができる。このようなディザ処理を2つの整数分周比の間に行うによって、整数除算しかできない分周回路であっても、分周回路192を実現することができる。したがって、このようなフラクショナルN型PLL周波数シンセサイザ400の出力周波数は、複数の整数分周値を平均化した結果になる。
【0056】
フラクショナルN型PLL周波数シンセサイザは、チャネルの間隔よりも大きい基準信号を合成するために使用される。これは、チャネルの間隔が規格ごとに異なるマルチバンドマルチ規格機械において重要である。式1は、基準周波数(fref)と分周器188の出力端で合成されたVCO周波数(fvco)との関係を示している。
【0057】
【数1】
【0058】
式中、fvcoは、合成されたVCO周波数であり、frefは、基準周波数であり、Nおよびχ/Mはそれぞれ、分周値の整数部分および分数部分である。
【0059】
いくつかのフラクショナルN型PLL周波数シンセサイザ400の実施形態は、高次多段ノイズシェーピング構造(MASH)および図5に示された3次誤差フィードバック変調器(EFM3)500のような単一ループΔΣ変調器を使用して分周値列を生成し、生成した分周値列を平均化することによって、上述した必要な分周比を生成する。EFM3 500は、分周比の巡回列を生成する有限状態機械を含む。これによって、巡回出力コードによる分数スプリアストーンが導入される。
【0060】
図5に示された実施形態において、第1の加算回路502は、入力信号およびディザ素子504からのディザ処理信号を受信する。第2の加算回路514は、ディザ処理した入力信号およびフィードバック信号を受信する。量子化器506は、加算された信号を受信し、量子化した出力信号を出力する。3次フィードバックループ508は、第3の加算回路510と3次フィルタ512とを含む。第3の加算回路510は、加算信号と出力信号を受信し、誤差信号を生成する。フィルタ512は、この誤差信号を受信し、フィードバック信号を出力する。
【0061】
一般に、ディザ処理およびまたはシード処理は、存在しているΔΣ分数スプールを軽減するために使用される。ディザ処理は、コードシーケンスをランダム化することによって、トーンの挙動を崩すことができるが、バンドに大きなノイズを追加してしまう。シード処理または初期条件の設定は、限られた一部のチャンネルに有用であり得る。シード処理技術によるランダム化は、入力に依存しており、殆どの周波数チャネルに存在しているすべての分数スプールを除去することができない。また、別の問題として、シード処理は、不要な静的周波数誤差を生成する。したがって、高性能の設備において、ディザ処理技術およびシード処理技術は、バンド内の雑音を著しく増加し、大きな周波数誤差を導入するため、有用にならない。
【0062】
図6は、ディザ処理を有する典型的な3次誤差フィードバック変調器(EFM3)およびディザ処理を有しない典型的な3次誤差フィードバック変調器(EFM3)の出力コードシーケンスの高速フーリエ変換(FFT)600を示している。曲線610は、ディザ処理を行っていない周波数シンセサイザの変調出力を示し、曲線620は、ディザ処理を行った周波数シンセサイザの変調出力を示している。図6に示すように、(ディザ処理を行った)曲線620は、(ディザ処理を行っていない)曲線610に比べてより少ないスプリアス周波数を有するが、(ディザ処理を行った)曲線620のインバンドノイズは、(ディザ処理を行っていない)曲線610に比べて著しく高くなる。
【0063】
ΔΣに基づくフラクショナルN型周波数シンセサイザ
図7は、周波数シンセサイザ122の一部であり得るディザレス・シードレスEFMに基づくフラクショナルN型周波数シンセサイザ700の実施形態を示している。図4を参照して上述したように、フラクショナルN型周波数シンセサイザ700は、水晶発振器170と、1/R分周器174と、位相検出器172と、チャージポンプ176と、ループフィルタ180と、VCO184と、バッファ182と、分周器188および192とを備える。また、周波数シンセサイザ700は、ディザレス・シードレス誤差フィードバック変調器(DS−EFM)800を備える。図示の実施形態において、DS−EFM 800は、3次ディザレス・シードレス誤差フィードバック変調器(DS−EFM3)800である。DS−EFM3 800は、フラクショナルN型スプリアストーンを除去するために、ディザ処理を使用しない。
【0064】
図8は、フィードバックフィルタリングネットワークに加算される出力シーケンスを基準化したものを含む追加のフィードバックループを備える3次単一ループEFMを含むDS−ESM3 800の実施形態を示している。
【0065】
図8に示された実施形態において、第1の加算回路802は、入力信号およびフィードバック信号を受信し、これらを加算することによって、加算信号を生成する。量子化器806は、この加算信号を受信し、量子化した出力信号を出力する。3次フィードバックループ808は、第2の加算回路810と、追加のフィードバックループを含む3次フィルタ812とを備える。追加のフィードバックループは、ゲイン素子820と第3の加算回路822とを含む。
【0066】
第2の加算回路810は、加算した信号および量子化した出力信号を受信し、誤差信号を生成する。ゲイン素子820は、量子化した出力信号を受信し、量子化した出力信号を基準化することによって、出力信号/出力シーケンスの基準化ものを生成する。フィルタ812は、誤差信号および出力信号/出力シーケンスの基準化ものを受信する。出力シーケンスの基準化ものは、第3の加算回路822でフィルタ812のフィードバックネットワークに追加される。追加のフィードバックは、出力信号/出力シーケンスの基準化もの基づき、分数スプリアストーンを崩すように、フィードバック信号に少量の誤差を追加する。
【0067】
追加のフィードバックを有しないDS−EFM3 800の実施形態は、ディザ処理またはシード処理を使用しない場合、分数スプリアストーンに遭遇する。たとえば、図5に示されたEFM3 500の信号変換関数および雑音変換関数は、方程式(2)により示される。
【0068】
【数2】
【0069】
方程式11および12から容易に分かったのは、システムに導入された追加の誤差は、変調器のノイズシェーピング特性を影響しないほど小さいが、伝統の高次変調器500のトーン挙動を継続的に崩すのに十分大きいことである。
【0070】
図9は、図5に示された実施形態のディザ処理を含むEFM3 500の出力コードシーケンスおよび図8に示された実施形態のDS−EFM3 800の出力コードシーケンスのFFTプロットを示す図である。曲線910は、DS−EFM3 800のFFTを示し、曲線920は、ディザ処理したEFM3 500のFFTを示している。方程式2および12を参照すると、ディザEFM3 500の信号変換関数およびノイズ変換関数とDS−EFM3 800の信号変換関数およびノイズ変換関数とは、ほぼ同様である。図9に示すように、DS−EFM3 800の出力信号は、バンド外にスプリアストーンを有しておらず、ディザ処理したEFM3 500の出力信号と同様に、バンド内ノイズレベルに影響を与えない。
【0071】
図10は、図5のディザ処理を有するEFM3含むPLL周波数シンセサイザの例示的な合成出力周波数(曲線1102)および図8のDS−EFM3を含むPLL周波数シンセサイザの例示的な合成出力周波数(曲線1104)を示すプロット1000である。DS−EFM3の曲線1004は、100KHz未満のオフセット周波数において優れたインバンドノイズ性能を示している。
【0072】
ディザレス・シードレスEFMの実施形態は、他の高次単一ループ変調器に実装されることができ、3次変調器に限定されるものではない。
【0073】
図11は、例示的な1次の誤差フィードバック変調器(EFM1)1100を示している。図示の実施形態において、第1の加算回路1102は、入力信号とフィードバック信号を受信し、加算信号を出力する。量子化器または量子化回路1104は、加算信号を受信し、量子化した出力信号を増幅器1106に出力する。第2の加算回路1108は、加算信号および増幅器1106からの増幅した出力信号を受信し、誤差信号を生成する。一実施形態において、第2の加算回路1108は、加算信号から増幅した出力信号を減算することによって、誤差信号を生成する。1次フィルタ1110は、誤差信号を受信し、誤差信号をフィルタリングし、フィードバック信号を出力する。
【0074】
ディザレス・シードレスMASHアーキテクチャ誤差フィードバック変調器
図12は、フィードバックフィルタリングループに追加される出力シーケンスを基準化したものを含む追加のフィードバックループを備える図11のEFM1 1100を含む例示的なディザレス・シードレス1次誤差フィードバック変調器(DS−EFM1)1200を示している。追加のフィードバックループは、ゲイン素子1220を備える。ゲイン素子1220は、図11に1104として示された量子化回路からの出力シーケンスを受信し、出力シーケンスの基準化ものを出力する。ゲイン素子1220からの出力は、加算回路1222でフィードバックフィルタリングループに追加される。
【0075】
図13は、3段のDS−EFM11200a、1200bおよび1200cおよび加算回路1302を備える多段ノイズシェーピング(MASH)アーキテクチャを有する変調器1300の実施形態を示している。この新しいアーキテクチャは、DS−MASH111と呼ばれている。各段1200a、1200b、1200cは、図12のDS−EFM1 1200と同様に動作する。3段のDS−EFM11200a、1200bおよび1200cは、直列に接続される。よって、第1段のDS−EFM11200aは、入力信号およびフィードバック信号を受信し、第1段加算信号を出力する。第1段の量子化器または量子化回路は、第1段加算信号を受信し、第1段量子化出力信号を第1段の増幅器に出力する。第1段の第2の加算回路は、第1段加算信号および第1段の増幅器からの第1段増幅出力信号を受信し、第1段誤差信号を生成する。第1段のゲイン素子は、第1段の量子化回路からの第1段出力シーケンスを受信し、第1段出力シーケンスの第1段基準化ものを出力する。第1段のゲイン素子1220の出力は、第1段誤差信号に結合され、第1段のフィルタに入力される。第1段のフィルタからのフィルタした出力信号は、DS−MASH111変調器1300の第1段用のフィードバック信号を含む。
【0076】
第2段1200bは、第1段1200aからの誤差信号および第2段からのフィードバック信号を受信し、第1段1200aと同様に動作する。同様に、第3段1200cは、第2段1200bからの誤差信号および第3段からのフィードバック信号を受信し、第1段1200aと同様に動作する。
【0077】
加算回路1302は、第1の加算回路1304と、第2の加算回路1306と、第3の加算回路1308と、第1のフィルタ1310と、第2のフィルタ1312とを備える。第2のフィルタ1312は、第3段の量子化出力をフィルタリングする。第3の加算回路1308は、第3段の量子化出力信号と、第3段の量子化出力信号のフィルタリングした信号と、第2段の量子化出力信号とを合成することによって、第1の合成信号を生成する。第1のフィルタ1310は、第1の合成信号をフィルタリングする。第2の加算回路1306は、第1の合成信号と、第1の合成信号のフィルタリングした信号と、第1段の量子化出力信号とを合成することによって、第2の合成信号を生成する。第1の加算回路1304は、第2の合成信号およびDS−MASH111変調器1300を備えたPLLフィードバックループに設けられた分周回路からの出力を合成する。
【0078】
図12の1次DS−EFM1 1200を始め、DS−MASH111 1300の信号変換関数およびノイズ変換関数の数学的導出は、以下の通りである。
【0079】
【数3】
【0080】
図14は、DS−MASH111 1300の実施形態の出力コードシーケンスのFFTを示すプロット1400である。図9および14を参照すると、DS−MASH111 1300の模擬ノイズ出力性能は、DS−EFM3 800の模擬ノイズ性能(曲線910)とほぼ同様である。
【0081】
ゼロ静的周波数誤差
方程式11および方程式22を参照すると、ディザレス・シードレス誤差フィードバック変調器(DS−EFM)構造とディザレス・シードレスMASH変調器(DS−MASH)構造とは、非常に小さな静的誤差を提供する。この誤差は、無意味であり得る。しかしながら、ほぼゼロの静的周波数誤差を提供するために、DS−EFMおよびDS−MASHの実施形態を修正することができる。1つおきのクロックサイクルのゲインgをキャンセルするように変更することができる。
【0082】
図15は、ほぼゼロの静的誤差を有する3次ディザレス・シードレス誤差フィードバック変調器(DS−EFM3)1500の実施形態を示している。このゼロ静的誤差DS−EFM3 1500は、図8のDS−EFM3 800および追加のフィードバックループ1502を備える。フィードバックループ1502は、ゲイン素子820からの基準化した出力を受信し、フィルタしたゲイン信号を3次フィードバックループ812の加算回路822に出力するフィルタ1504を含む。
【0083】
図16は、ほぼゼロの静的誤差を有するディザレス・シードレスMASH変調器(DS−MASH111)アーキテクチャ1600の実施形態を示している。DS−MASH111は、直列接続された3つの1次DS−EFM1モジュレータ1604a、1604bおよび1604cを備え、3つの1次DS−EFM1モジュレータ1604a、1604bおよび1604cは各々、静的誤差を低減するように構成されたフィルタ1606a、1606bおよび1606cを各々含む追加のフィードバックループを含む。ゼロ静的誤差DS−MASH111 1600は、加算回路1602をさらに備える。加算回路1602は、図13の加算回路1302と同様であり、加算回路1302を参照して上述したように動作する。DS−EFM1変調器1604a、1604bおよび1604cが1次変調器であり、DS−EFM3変調器1500が3次変調器であることを考慮すれば、DS−EFM1変調器1604a、1604bおよび1604cは、上述した図15のDS−EFM3変調器1500と同様に動作する。
【0084】
図15および16を参照して、ゲインgをフィルタリングすることは、誤差をほぼゼロに平均化し、信号変換関数を近似1次に強制的にするため、絶対値がほぼゼロの静的誤差を提供する。DS−EFM3 1500のゼロ静的誤差およびDS−MASH111 1600変調器のゼロ静的誤差の両方に対する周期的なゲインキャンセルの効果は、以下のように数学的に示される。すなわち、上述したように、方程式11および方程式22のδ= 0に設定すると、信号変換関数およびノイズ変換関数は、以下のようになる。
【0085】
【数4】
【0086】
方程式26は、信号変換関数が時間に対して1次であることを示している。これによって、ほぼゼロの静的周波数誤差を提供する。
【0087】
ゼロ周波数誤差を備えるまたは備えないディザレス・シードレスEFMおよびディザレス・シードレスMASHの実施形態は、他の高次ループ変調器に実装されることができ、1次または3次変調器に限定されるものではない。
【0088】
本開示に説明されたさまざまな特徴のいずれかは、単独で本明細書に記載の利点をもたらすものではない。当業者には明らかであるように、本明細書に記載のさまざまな機能を組合わせて、変更してまたは省略してもよいことが理解されるであろう。本明細書に具体的に記載されたもの以外の組合せおよびサブ組合せは、当業者には明白であり、本開示の一部を形成することを意図している。本明細書は、さまざまなフローチャート、ステップおよび/または段階に関連して、さまざまな方法を記載している。理解すべきことは、多くの場合、特定のステップおよび/または段階を組合わせることによって、フローチャートに示された複数のステップおよび/または段階は、単一のステップおよび/または段階で実行することができることである。また、特定のステップおよび/または段階を別々に実行される追加のサブステップおよび/または段階に分割することができる。いくつかの例において、ステップおよび/または段階の順序を変更することができ、特定のステップおよび/または段階を完全に省略してもよい。また、本明細書に記載した方法は、開放型の方法であると理解すべきであり、本明細書に図示されたまたは記載されたものに別のステップおよび/または段階を追加することができる。
【0089】
本明細書に記載のシステムおよび方法のいくつかの局面は、たとえば、コンピュータソフトウェア、ハードウェア、ファームウェア、またはコンピュータソフトウェア、ハードウェアおよびファームウェアの任意の組合わせを用いて、有利に実現されることができる。コンピュータソフトウェアは、コンピュータ可読媒体(たとえば、非一時的なコンピュータ可読媒体)に記憶されたコンピュータ実行可能コードを含むことができ、コンピュータ実行可能コードは、実行されると、本明細書に記載の機能を行う。いくつかの実施形態において、コンピュータ実行可能コードは、1つ以上の汎用コンピュータプロセッサによって実行される。当業者なら、本開示に照らして、汎用コンピュータ上で実行されるソフトウエアを用いて実装できる任意の特徴または機能は、ハードウェア、ソフトウェアまたはファームウェアの異なる組合わせを用いて実装できることを理解できるであろう。たとえば、集積回路の組合わせを使用して、このようなモジュールをハードウェアに完全に実装することができる。代替的にまたは追加的に、汎用コンピュータの代わりに、本明細書に記載の特定の機能を実行するように設計された専用コンピュータを用いて、このような特徴または機能を完全にまたは部分的に実現することができる。
【0090】
本明細書に記載のいずれかのコンピューティング装置の代わりに、複数の分散コンピューティング装置を使用することができる。このような分散コンピューティング装置を使用する実施形態において、1つのコンピューティング装置の機能が(たとえば、ネットワークを介して)分散され、よって、いくつかの機能が分散型コンピューティング装置の各々に実行される。
【0091】
いくつかの実施形態は、方程式、アルゴリズムおよび/またはフローチャートを参照して説明された。これらの方法は、1つ以上のコンピュータ上で実行可能なコンピュータプログラム命令を使用して実現されることができる。これらの方法は、コンピュータプログラム製品として別々に実現されてもよく、装置またはシステムの構成要素として実装されてもよい。この点で、各方程式、アルゴリズム、ブロックまたはフローチャートのステップ、およびこれらの組合わせは、コンピュータ可読プログラムコードロジックに具体化された1つ以上のコンピュータプログラム命令を含むハードウェア、ファームウェアおよび/またはソフトウェアによって実現され得る。理解されるように、このようなコンピュータプログラム命令を汎用コンピュータまたは専用コンピュータ、または他のプログラム可能な処理装置を含むがこれに限定されない1つ以上のコンピュータに搭載することによりある機械を形成することによって、これらのコンピュータまたは他のプログラム可能な処理装置上で実行されるコンピュータプログラム命令は、方程式、アルゴリズムおよび/またはフローチャートに指定された機能を実現する。また、理解すべきことは、各方程式、アルゴリズムおよび/またはフローチャートに示されたブロック、およびこれらの組合わせは、専用ハードウェアに基づくコンピュータシステムにより実現されてもよく、専用ハードウェアおよびコンピュータ可読プログラムコードロジック手段の組合わせによって実現されてもよい。
【0092】
また、コンピュータ可読プログラムコードロジックとして具現化されたコンピュータプログラム命令を、特定の方法で機能するように1つ以上のコンピュータまたは他のプログラム可能な処理装置を指示することができるコンピュータ可読メモリ(たとえば、非一時的なコンピュータ可読媒体)に記憶することができ、よって、コンピュータ可読メモリに記憶された命令は、フローチャートのブロックに指定された機能を実現することができる。また、一連の操作ステップを1つ以上のコンピュータまたは他のプログラム可能なコンピューティング装置上で実行させるように、コンピュータプログラム命令を1つ以上のコンピュータまたは他のプログラム可能なコンピューティング装置上に搭載することによって、コンピュータ実装プロセスを生成することができ、これによって、コンピュータまたは他のプログラム可能なコンピューティング装置上で実行される命令は、方程式、アルゴリズムおよび/またはフローチャートのブロックに指定された機能を実現するためのステップを提供することができる。
【0093】
本明細書に記載された方法およびタスクの一部または全部は、コンピュータシステムによって完全自動化で実行されることができる。いくつかの場合において、コンピュータシステムは、ネットワークを介して通信および相互動作する複数の別個のコンピュータまたはコンピューティング装置(たとえば、物理的なサーバ、ワークステーションまたはストレージアレイ)を含み、説明した機能を実行することができる。各々のコンピューティング装置は、一般的には、メモリまたは他の非一時的なコンピュータ可読記憶媒体または装置に記憶されたプログラム命令またはプログラムモジュールを実行するプロセッサ(または複数のプロセッサ)を含む。本明細書に開示されるさまざまな機能は、プログラム命令で実現されることができる。代替的には、開示された機能の一部またはすべては、コンピュータシステムのアプリケーション専用回路(たとえば、ASICまたはFPGA)で実現されることができる。コンピュータシステムが複数のコンピューティング装置を含む場合、必要ではないが、これらのピューティング装置を同一の場所に配置することができる。固体メモリチップおよび/または磁気ディスクのような物理的な記憶装置を別の状態に形質転換することによって、開示された方法およびタスクの結果を永続的に記憶することができる。
【0094】
文脈上明らかに別段の意味を有する場合を除き、明細書および特許請求の範囲に亘って、「備える」および「含む」などの用語は、排他的または網羅的な意味ではなく、包括的な意味、すなわち、「〜を含むがこれらに限定されない」という意味で解釈されるべきである。「結合される」という用語は、一般的に本明細書に使用される場合、2つ以上の要素が直接に接続されるまたは1つ以上の中間要素を介して接続されることを指す。また、「本明細書に」、「本明細書の上方」、「本明細書の下方」および類似意味を有する用語は、本願に使用される場合、本願の特定の部分ではなく本願の全体を指す。文脈上可能な限り、上記の詳細な説明に単数または複数で使用された単語は、各々複数または単数の意味を含むことができる。「または」という用語は、2つ以上の項目のリストを指す場合、リスト内のいずれかの項目、リスト内のすべての項目、およびリスト内の項目の任意組合わせを含むように解釈される。「例示的」という用語は、本明細書に排他的に使用される場合、「例示、事例または図示として機能する」ことを意味する。本明細書に「例示的」として記載された任意の実現例は、必ずしも他の実現例よりも好ましいまたは有利であると解釈されるべきではない。
【0095】
本開示は、本明細書に示された実現例に限定されるものではない。本開示に記載の実現例に対するさまざまな修正は、当業者には容易に明らかであり、本明細書に定義された一般的な原理は、本開示の精神または範囲から逸脱することなく他の実現例に適用することができる。本明細書に記載された本発明の教示は、他の方法およびシステムに適用されることができ、上記の方法およびシステムに限定されない。上述のさまざまな実施形態の要素および作用を組合わせることによって、さらなる実施形態を提供することができる。したがって、本明細書に記載の新規な方法およびシステムは、他のさまざまな形で実現されることができ、本明細書に記載の方法およびシステムに対するさまざまな省略、置換および変更は、本開示の精神から逸脱することなく行うことができる。添付の特許請求の範囲およびそれらの均等物は、本開示の範囲および精神内に含まれるこのような形態または修正を網羅することを意図している。
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