特許 6332601 半導体集積回路装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6332601

(24)【登録日】2018年5月11日

(45)【発行日】2018年5月30日

(54)【発明の名称】半導体集積回路装置

(51)【国際特許分類】

   H01L 21/822 20060101AFI20180521BHJP

   H01L 27/04 20060101ALI20180521BHJP

【ＦＩ】

   H01L27/04 H

【請求項の数】5

【全頁数】13

(21)【出願番号】特願2014-18027(P2014-18027)

(22)【出願日】2014年1月31日

(65)【公開番号】特開2015-146361(P2015-146361A)

(43)【公開日】2015年8月13日

【審査請求日】2016年10月20日

(73)【特許権者】

【識別番号】000010098

【氏名又は名称】アルプス電気株式会社

(74)【代理人】

【識別番号】100108006

【弁理士】

【氏名又は名称】松下 昌弘

(74)【代理人】

【識別番号】100085453

【弁理士】

【氏名又は名称】野▲崎▼ 照夫

(72)【発明者】

【氏名】斉藤 潤一

(72)【発明者】

【氏名】澤田石 智之

【審査官】 綿引 隆

(56)【参考文献】

【文献】 特開２０００−０５８７５６（ＪＰ，Ａ）

【文献】 特開２００８−１９３２８２（ＪＰ，Ａ）

【文献】 特開平０７−２９７６９９（ＪＰ，Ａ）

【文献】 特開平０８−１６７８３８（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／８２２

Ｈ０１Ｌ ２７／０４

(57)【特許請求の範囲】

【請求項1】

信号を出力するための出力端子と、
前記出力端子と第１電源ラインとの間の電流経路に設けられ、入力信号に応じてオン又はオフする第１スイッチング回路と、
前記出力端子と前記第１スイッチング回路との間の電流経路に設けられ、ソースが前記出力端子に接続され、ドレインが前記第１スイッチング回路に接続されたＮ型ＤＭＯＳトランジスタと、
前記Ｎ型ＤＭＯＳトランジスタのソースがドレインより高電位の場合は、当該ソースと当該ドレインとの電圧差が小さくなるように前記Ｎ型ＤＭＯＳトランジスタのゲートの電圧を制御し、当該ソースが当該ドレインより低電位の場合は、前記Ｎ型ＤＭＯＳトランジスタがオフ状態となるように当該ゲートの電圧を制御する制御回路とを有し、
前記制御回路は、
前記Ｎ型ＤＭＯＳトランジスタのゲートとソースの間に接続された抵抗と、
前記Ｎ型ＤＭＯＳトランジスタのソースがドレインより高電位の場合、当該ソースと当該ドレインとの電圧差を増幅して前記Ｎ型ＤＭＯＳトランジスタのゲートに出力し、当該ソースが当該ドレインより低電位の場合は、当該ゲートに接続された出力ノードにおける出力インピーダンスを高インピーダンス状態にする増幅回路とを含む
ことを特徴とする半導体集積回路装置。

【請求項2】

前記Ｎ型ＤＭＯＳトランジスタと並列に接続され、前記第１電源ラインの電位を基準とする前記出力端子の電圧が、前記制御回路によって制御可能な前記Ｎ型ＤＭＯＳトランジスタのゲート電圧の最高値より低い正の第１電圧に比べて高くなるとオンする第２スイッチング回路を有する
ことを特徴とする請求項１に記載の半導体集積回路装置。

【請求項3】

信号を出力するための出力端子と、
前記出力端子と第１電源ラインとの間の電流経路に設けられ、入力信号に応じてオン又はオフする第１スイッチング回路と、
前記出力端子と前記第１スイッチング回路との間の電流経路に設けられ、ソースが前記出力端子に接続され、ドレインが前記第１スイッチング回路に接続されたＮ型ＤＭＯＳトランジスタと、
前記Ｎ型ＤＭＯＳトランジスタのソースがドレインより高電位の場合は、当該ソースと当該ドレインとの電圧差が小さくなるように前記Ｎ型ＤＭＯＳトランジスタのゲートの電圧を制御し、当該ソースが当該ドレインより低電位の場合は、前記Ｎ型ＤＭＯＳトランジスタがオフ状態となるように当該ゲートの電圧を制御する制御回路と、
前記Ｎ型ＤＭＯＳトランジスタと並列に接続され、前記第１電源ラインの電位を基準とする前記出力端子の電圧が、前記制御回路によって制御可能な前記Ｎ型ＤＭＯＳトランジスタのゲート電圧の最高値より低い正の第１電圧に比べて高くなるとオンする第２スイッチング回路とを有する
ことを特徴とする半導体集積回路装置。

【請求項4】

前記Ｎ型ＤＭＯＳトランジスタは、ゲートの電位がソースの電位に比べてしきい電圧より高くなるとオンし、
前記制御回路は、前記ゲート電圧の最高値として、前記第１電圧に比べて前記しきい電圧より高い電圧を前記Ｎ型ＤＭＯＳトランジスタのゲートに出力可能である
ことを特徴とする請求項２又は３に記載の半導体集積回路装置。

【請求項5】

前記第２スイッチング回路は、ソースが前記出力端子に接続され、ドレインが前記第１スイッチング回路に接続され、ゲートが前記第１電源ラインに接続された第１のＰ型ＭＯＳトランジスタを含む
ことを特徴とする請求項４に記載の半導体集積回路装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、信号の出力端子を備えた半導体集積回路装置に係り、特に、グランドより低い電圧が出力端子に印加された場合でも内部回路を保護できる半導体集積回路装置に関するものである。

【背景技術】

【0002】

センシング機能を有するＩＣは、一般に外部から電源を供給するための電源端子（＋端子，−端子）と、センシング信号を出力するための出力端子を備える。コントーラから離れた場所にセンサモジュールが設置される場合、通常それらの端子はケーブルを介してコントローラに接続される。そのため、ケーブル配線のミスなどによってＩＣの信号の出力端子に電源線が誤って接続される可能性があり、その場合ＩＣの内部に過大な電流が流れることがある。

【0003】

図５は、一般的なオープンドレイン型の信号出力回路を示す図である。図５に示す信号出力回路は、Ｎ型のＭＯＳトランジスタ５１で構成される。ＭＯＳトランジスタ５１のソースはグランド端子Ｔ１に接続され、ドレインは出力端子Ｔ２に接続され、ゲートには信号ＩＮ＿Ｂが入力される。この出力端子は、外部の電源電圧５３にプルアップ抵抗５２を介して接続される。ＭＯＳトランジスタ５１がオフの場合、出力端子Ｔ２の電圧ＶＯＵＴはハイレベルとなり、ＭＯＳトランジスタ５１がオンの場合、出力端子Ｔ２の電圧ＶＯＵＴはローレベルとなる。通常、出力端子Ｔ２がプルアップ抵抗５２を介して電源電圧５３に接続されるため、出力端子Ｔ２の電圧ＶＯＵＴがグランド電位ＶＳＳより低くなることはない。しかしながら、ケーブルの誤接続等があると、電圧ＶＯＵＴがグランド電位ＶＳＳよりも低くなる場合がある。

【0004】

図６は、図５に示す信号出力回路において出力端子Ｔ２の電圧ＶＯＵＴがグランド電位ＶＳＳより低くなる場合を示す図である。図６の例では、出力端子Ｔ２に接続されるべき信号線がグランド端子Ｔ２に接続され、グランド端子Ｔ２に接続されるべき低電圧側の電源線が出力端子Ｔ２に接続されている。この場合、一点鎖線で示すように、ＭＯＳトランジスタ５１の寄生ダイオードを通じてグランド端子Ｔ１から出力端子Ｔ２に電流が流れてしまう。

【0005】

図７は、Ｎ型のＭＯＳトランジスタの寄生ダイオードを説明するための図である。図７ＡはＭＯＳトランジスタの構造を示し、図７Ｂは寄生ダイオードに流れる電流を示す。ソースＳとバルクＢの電位がドレインＤの電位より高くなると、Ｎ型のＭＯＳトランジスタのバルク（Ｐウェル）とドレインの間に存在する寄生ダイオードが導通するため、図中の一点鎖線で示すように電流が流れる。寄生ダイオードに電流が流れると、回路が不安定になるという問題や、寄生ダイオードにおいて電力損失が発生するという問題が生じる。

【0006】

ＭＯＳトランジスタの寄生ダイオードに電流が流れることを防止するため、例えば電流経路に寄生ダイオードと逆方向のダイオードを別途挿入する方法も考えられるが、そうすると、通常の動作状態においてダイオードに電圧降下や電力損失が生じるという別の問題が発生する。そこで下記の特許文献では、信号出力用のＮ型ＭＯＳトランジスタと直列に逆電流防止用のＮ型ＭＯＳトランジスタを設ける方法が提案されている。

【先行技術文献】

【特許文献】

【0007】

【特許文献1】特開２０００−５８７５６号公報

【発明の概要】

【発明が解決しようとする課題】

【0008】

図８は、上記特許文献１に記載される従来の保護回路を示す図である。この保護回路では、信号出力用のＮ型のＤＭＯＳ（double-diffused metal-oxide-semiconductor）トランジスタＭＩと直列に、Ｎ型のＤＭＯＳトランジスタＭＰが設けられている。

【0009】

出力電圧ＶＯＵＴがグランド電位ＶＳＳより高い場合、コンパレータ６３の出力信号はハイレベルになる。ハイレベルの信号ＩＮ＿ＢがＤＭＯＳトランジスタＭＩのゲートに入力されると、ＤＭＯＳトランジスタＭＩはオンする。また、信号ＩＮ＿Ｂがハイレベルになると、ＡＮＤ回路６４の出力がハイレベルになり、電流源６１から抵抗６２に電流が流れて、ＤＭＯＳトランジスタＭＰのゲートがハイレベルになり、ＤＭＯＳトランジスタＭＰもオンする。これにより、ＤＭＯＳトランジスタＭＩ，ＭＰが共にオン状態となり、出力電圧ＶＯＵＴはローレベルになる。また、ＤＭＯＳトランジスタＭＰのチャンネルが導通することにより、ＤＭＯＳトランジスタＭＰの寄生ダイオードに電流が流れないため、寄生ダイオードの電力損失は生じない。

【0010】

他方、誤接続などによって出力電圧ＶＯＵＴがグランド電位ＶＳＳより低くなると、コンパレータ６３の出力がローレベルになり、ＡＮＤ回路６４の出力は常にローレベルとなり、電流源６１から抵抗６２に電流が流れなくなる。そのため、ＤＭＯＳトランジスタＭＰはオフ状態に保持される。グランド電位ＶＳＳから出力端子へ流れる電流に対して、ＤＭＯＳトランジスタＭＩの寄生トランジスタは順方向であるが、ＤＭＯＳトランジスタＭＰの寄生トランジスタは逆方向であるため、グランド端子から出力端子へ逆電流は流れない。

【0011】

このように、図８に示す保護回路によれば、誤接続等による逆電流を防止することができる。しかしながら、この保護回路では、出力電圧ＶＯＵＴをハイレベルにするためにＤＭＯＳトランジスタＭＩのゲートの信号ＩＮ＿Ｂをローレベルにすると、ＡＮＤ回路６４の出力がローレベルになるため、電流源６１から抵抗６２に電流が流れなくなり、ＤＭＯＳトランジスタＭＰもオフ状態になる。そのため、出力電圧ＶＯＵＴをハイレベルからローレベルに変化させるには、ＤＭＯＳトランジスタＭＩだけでなくＤＭＯＳトランジスタＭＰもオフ状態からオン状態に変化させる必要がある。従って、出力信号の遅延が大きいという問題がある。

【0012】

本発明はかかる事情に鑑みてなされたものであり、その目的は、信号線の誤接続等による逆流電流を防止できるとともに、通常の動作状態において信号の遅延を小さくできる半導体集積回路装置を提供することにある。

【課題を解決するための手段】

【0013】

本発明に係る半導体集積回路装置は、信号を出力するための出力端子と、前記出力端子と第１電源ラインとの間の電流経路に設けられ、入力信号に応じてオン又はオフする第１スイッチング回路と、前記出力端子と前記第１スイッチング回路との間の電流経路に設けられ、ソースが前記出力端子に接続され、ドレインが前記第１スイッチング回路に接続されたＮ型ＤＭＯＳトランジスタと、前記Ｎ型ＤＭＯＳトランジスタのソースがドレインより高電位の場合は、当該ソースと当該ドレインとの電圧差が小さくなるように前記Ｎ型ＤＭＯＳトランジスタのゲートの電圧を制御し、当該ソースが当該ドレインより低電位の場合は、前記Ｎ型ＤＭＯＳトランジスタがオフ状態となるように当該ゲートの電圧を制御する制御回路とを有する。

【0014】

上記の構成によれば、誤接続等によって前記出力端子の電圧が前記第１電源ラインの電圧より低くなると、前記Ｎ型ＤＭＯＳトランジスタのソースがドレインより低電位となるため、前記Ｎ型ＤＭＯＳトランジスタがオフ状態となるように前記Ｎ型ＤＭＯＳトランジスタのゲート電圧が前記制御回路によって制御される。前記Ｎ型ＤＭＯＳトランジスタがオフするため、前記第１電源ラインから前記出力端子へ逆電流が流れない。

【0015】

また、上記の構成によれば、前記出力端子の電圧が前記第１電源ラインの電圧より高くなると、前記Ｎ型ＤＭＯＳトランジスタのソースがドレインより高電位となるため、前記Ｎ型ＤＭＯＳトランジスタの前記ソースと前記ドレインとの電圧差が小さくなるように前記Ｎ型ＤＭＯＳトランジスタのゲート電圧が前記制御回路によって制御される。そのため、前記第１スイッチング回路がオン状態になって前記出力端子から前記第１電源ラインへ電流が流れるとき、前記Ｎ型ＤＭＯＳトランジスタのバルクと前記ドレインとの間に存在する寄生ダイオードにはほとんど電流が流れない。

【0016】

好適に、前記制御回路は、前記Ｎ型ＤＭＯＳトランジスタのゲートとソースの間に接続された抵抗と、前記Ｎ型ＤＭＯＳトランジスタのソースがドレインより高電位の場合、当該ソースと当該ドレインとの電圧差を増幅して前記Ｎ型ＤＭＯＳトランジスタのゲートに出力し、当該ソースが当該ドレインより低電位の場合は、当該ゲートに接続された出力ノードにおける出力インピーダンスを高インピーダンス状態にする増幅回路とを含んでよい。

【0017】

好適に、上記半導体集積回路装置は、前記Ｎ型ＤＭＯＳトランジスタと並列に接続され、前記第１電源ラインの電位を基準とする前記出力端子の電圧が、前記制御回路によって制御可能な前記Ｎ型ＤＭＯＳトランジスタのゲート電圧の最高値より低い正の第１電圧に比べて高くなるとオンする第２スイッチング回路を有してよい。
上記の構成によれば、前記出力端子の電圧が前記ゲート電圧の最高値に近い電圧となって、前記Ｎ型ＤＭＯＳトランジスタがオフ状態となった場合でも、前記第２スイッチング回路がオンするため、前記Ｎ型ＤＭＯＳトランジスタの前記寄生ダイオードには電流が流れない。

【0018】

好適に、前記Ｎ型ＤＭＯＳトランジスタは、ゲートの電位がソースの電位に比べてしきい電圧より高くなるとオンしてよい。この場合、前記制御回路は、前記ゲート電圧の最高値として、前記第１電圧に比べて前記しきい電圧より高い電圧を前記Ｎ型ＤＭＯＳトランジスタのゲートに出力可能であってよい。
上記の構成によれば、前記出力端子の電圧が前記第１電圧まで低下して、前記第２スイッチング回路がオフ状態になった場合でも、前記制御回路において、前記Ｎ型ＤＭＯＳトランジスタの前記ゲートの電位を前記ソースの電位に比べて前記しきい値より高くすることが可能となる。これにより、前記Ｎ型ＤＭＯＳトランジスタの前記ソースと前記ドレインとの電圧差が小さくなるように前記Ｎ型ＤＭＯＳトランジスタのゲート電圧が制御されるため、前記Ｎ型ＤＭＯＳトランジスタの前記寄生ダイオードには電流が流れない。

【0019】

好適に、前記第２スイッチング回路は、ソースが前記出力端子に接続され、ドレインが前記第１スイッチング回路に接続され、ゲートが前記第１電源ラインに接続された第１のＰ型ＭＯＳトランジスタを含んでよい。

【発明の効果】

【0020】

本発明によれば、信号線の誤接続等による逆流電流を防止できるとともに、通常の動作状態において信号の遅延を小さくできる。

【図面の簡単な説明】

【0021】

【図1】第１の実施形態に係る半導体集積回路装置の構成の一例を示す図である。

【図2】Ｎ型ＤＭＯＳトランジスタの構造の一例を示す図である。図２ＡはＮ型ＤＭＯＳトランジスタの断面構造を示し、図２Ｂはその等価回路を示す。

【図3】第２の実施形態に係る半導体集積回路装置の構成の一例を示す図である。

【図4】第３の実施形態に係る半導体集積回路装置の構成の一例を示す図である。

【図5】一般的なオープンドレイン型の信号出力回路を示す図である

【図6】図５に示す信号出力回路において、出力端子の電圧がグランド電位より低くなる場合を示す図である。

【図7】Ｎ型のＭＯＳトランジスタの寄生ダイオードを説明するための図である。図７ＡはＭＯＳトランジスタ５１の構造を示し、図７Ｂは寄生ダイオードに流れる電流を示す。

【図8】従来の保護回路を示す図である。

【発明を実施するための形態】

【0022】

＜第１の実施形態＞
以下、本発明の第１の実施形態に係る半導体集積回路装置について図面を参照しながら説明する。
図１は、第１の実施形態に係る半導体集積回路装置の構成の一例を示す図である。図１に示す半導体集積回路装置は、グランド端子Ｔ１と、出力端子Ｔ２と、第１スイッチング回路１１と、Ｎ型ＤＭＯＳトランジスタＱｄ１と、制御回路２０を有する。

【0023】

出力端子Ｔ２は、外部に信号を出力するための端子であり、不図示の信号ラインを介して信号出力先の装置に接続される。信号ラインは、信号出力先の装置において例えばプルアップ抵抗を介して電源ライン（ＶＤＤ）に接続される。
グランド端子Ｔ１は、不図示の電源ラインを介して信号出力先の装置のグランド（ＶＳＳ）に接続される。

【0024】

第１スイッチング回路１１は、入力信号ＩＮ＿Ｂに応じた出力電圧ＶＯＵＴを発生させる回路であり、出力端子Ｔ２とグランドとの間の電流経路に設けられ、入力信号ＩＮ＿Ｂに応じてオン又はオフする。なお、ここで「グランド」は、グランド端子Ｔ１につながる低電圧側の電源ラインを示す。

【0025】

第１スイッチング回路１１は、例えば図１において示すように、Ｎ型ＭＯＳトランジスタＱｎ１によって構成される。Ｎ型ＭＯＳトランジスタＱｎ１は、ソースがグランドに接続され、ドレインがＮ型ＤＭＯＳトランジスタＱｄ１を介して出力端子Ｔ２に接続され、ゲートに入力信号ＩＮ＿Ｂが入力される。Ｎ型ＭＯＳトランジスタＱｎ１は、入力信号ＩＮ＿Ｂがハイレベルのときオンし、入力信号ＩＮ＿Ｂがローレベルのときオフする。

【0026】

Ｎ型ＤＭＯＳトランジスタＱｄ１は、第１スイッチング回路１１と出力端子Ｔ２との間の電流経路に設けられており、ソースが出力端子Ｔ２に接続され、ドレインが第１スイッチング回路１１に接続される。Ｎ型ＤＭＯＳトランジスタＱｄ１は、ゲートの電位がソースの電位に比べてしきい電圧Ｖｔｈより高くなるとオンし、しきい電圧Ｖｔｈより低くなるとオフする。

【0027】

図２は、Ｎ型ＤＭＯＳトランジスタＱｄ１の構造の一例を示す図である。図２ＡはＮ型ＤＭＯＳトランジスタＱｄ１の断面構造を示し、図２Ｂはその等価回路を示す。Ｐ型基板の表面にＮ型拡散領域（Ｎウェル）が形成され、その内側にＰ型拡散領域（Ｐウェル）が形成される。Ｐウェルの内側には、ソースとなるＮ型拡散領域（Ｎ＋）が形成され、その更に内側には、ソースとＰウェルを導通させるためのＰ型拡散領域（Ｐ＋）が形成される。Ｐ型基板の表面におけるＰウェルとＮウェルとの境界部分には、絶縁膜を介してゲート電極が形成される。Ｐ型基板の表面におけるＮウェルの領域には、ドレインとＮウェルを導通させるためのＮ型拡散領域（Ｎ＋）が形成される。

【0028】

ＰウェルとＮウェルとの境界には、寄生ダイオードＤ１が形成される。寄生ダイオードＤ１のアノードはＰウェルを介してソースにつながり、寄生ダイオードＤ１のカソードはＮウェルを介してドレインにつながる。

【0029】

また、ＮウェルとＰ型基板との間には、寄生ダイオードＤ２が形成される。寄生ダイオードＤ２のアノードはＰ型基板につながり、寄生ダイオードＤ２のカソードはＮウェルを介してドレインにつながる。図１の例において、Ｐ型基板はグランドに接続されるため、寄生ダイオードＤ２のアノードはグランドに接続される。

【0030】

図１に戻る。
制御回路２０は、Ｎ型ＤＭＯＳトランジスタＱｄ１のソースとドレインとの電圧差に応じてＮ型ＤＭＯＳトランジスタＱｄ１のゲートの電圧を制御する。すなわち、制御回路２０は、Ｎ型ＤＭＯＳトランジスタＱｄ１のソースがドレインに比べて高電位の場合、ソースとドレインとの電圧差が小さくなるようにＮ型ＤＭＯＳトランジスタＱｄ１のゲートの電圧を制御する。また、制御回路２０は、Ｎ型ＤＭＯＳトランジスタＱｄ１のソースがドレインより低電位なると、Ｎ型ＤＭＯＳトランジスタＱｄ１がオフ状態となるようにＮ型ＤＭＯＳトランジスタＱｄ１のゲートの電圧を制御する。

【0031】

ここで、上述した構成を有する半導体集積回路装置の動作を説明する。
まず、出力電圧ＶＯＵＴがグランド電位ＶＳＳより高い正常状態の動作について述べる。出力端子Ｔ２は、図示しないプルアップ抵抗によって所定の電源電圧にプルアップされているものとする。ローレベルの入力信号ＩＮ＿ＢがＮ型ＭＯＳトランジスタＱｎ１のゲートに入力されると、Ｎ型ＭＯＳトランジスタＱｎ１がオフするため、出力端子Ｔ２からグランドへの電流経路が遮断され、出力端子Ｔ２の出力電圧ＶＯＵＴはほぼ電源電圧となる。ここで、仮にＮ型ＤＭＯＳトランジスタＱｄ１がオフ状態にあるとすると、Ｎ型ＤＭＯＳトランジスタＱｄ１のドレインの電圧は、Ｎ型ＤＭＯＳトランジスタＱｄ１のオフ状態の高抵抗とＮ型ＭＯＳトランジスタＱｎ１のオフ状態の高抵抗とで出力端子Ｔ２の電圧（電源電圧）を分圧した電圧になる。従って、Ｎ型ＤＭＯＳトランジスタＱｄ１のドレインの電圧は、出力端子Ｔ２の電圧より低くなる。すなわち、Ｎ型ＤＭＯＳトランジスタＱｄ１のソースがドレインに比べて高電位になる。制御回路２０は、Ｎ型ＤＭＯＳトランジスタＱｄ１のソースがドレインに比べて高電位になると、ソースとドレインとの電圧差が小さくなるようにＮ型ＤＭＯＳトランジスタＱｄ１のゲート電圧を制御する。
以上により、Ｎ型ＭＯＳトランジスタＱｎ１がオフ状態の場合、Ｎ型ＤＭＯＳトランジスタＱｄ１はソースとドレインとの電圧差が小さくなるように制御される。

【0032】

入力信号ＩＮ＿Ｂがローベルからハイレベルに変化すると、Ｎ型ＭＯＳトランジスタＱｎ１がオンする。このとき、Ｎ型ＤＭＯＳトランジスタＱｄ１は既にオン状態になっているため、出力端子Ｔ２からＮ型ＤＭＯＳトランジスタＱｄ１及びＮ型ＭＯＳトランジスタＱｎ１を介してグランドに電流が流れる。出力端子Ｔ２からグランドへ電流が流れると、不図示のプルアップ抵抗において電圧降下が生じ、出力端子Ｔ２の出力電圧ＶＯＵＴはグランド電位ＶＳＳ付近まで低下する。このとき、Ｎ型ＤＭＯＳトランジスタＱｄ１のソースとドレインとの電圧差が小さくなるようにＮ型ＤＭＯＳトランジスタＱｄ１のゲート電圧が制御回路２０によって制御されるため、Ｎ型ＤＭＯＳトランジスタＱｄ１の寄生ダイオードＤ１にはほとんど電流が流れない。
以上により、Ｎ型ＭＯＳトランジスタＱｎ１がオンする場合も、Ｎ型ＤＭＯＳトランジスタＱｄ１はソースとドレインとの電圧差が小さくなるように制御され、寄生ダイオードＤ１にはほとんど電流が流れない。

【0033】

次に、出力電圧ＶＯＵＴがグランド電位ＶＳＳより低い異常状態の動作について述べる。Ｎ型ＤＭＯＳトランジスタＱｄ１のドレインとグランドとの間には、ドレインがグランドより低電位になると導通する寄生ダイオード（Ｎ型ＤＭＯＳトランジスタＱｄ１の寄生ダイオードＤ２や、Ｎ型ＭＯＳトランジスタＱｎ１のバルクとドレインの間の寄生ダイオード）が存在する。そのため、Ｎ型ＤＭＯＳトランジスタＱｄ１のドレインの電圧は、グランド電位ＶＳＳに比べてダイオードの順方向電圧より低くならない。出力電圧ＶＯＵＴが、グランド電位ＶＳＳに比べてダイオードの順方向電圧より低いものとすると、Ｎ型ＤＭＯＳトランジスタＱｄ１のソースはドレインに比べて低電位になる。

【0034】

制御回路２０は、Ｎ型ＤＭＯＳトランジスタＱｄ１のソースがドレインに比べて低電位の場合、Ｎ型ＤＭＯＳトランジスタＱｄ１がオフ状態となるようにＮ型ＤＭＯＳトランジスタＱｄ１のゲート電圧を制御する。またこの場合、Ｎ型ＤＭＯＳトランジスタＱｄ１の寄生ダイオードＤ１には逆方向に電圧が加わるため、オフ状態となる。従って、グランドから出力端子Ｔ２への電流経路はＮ型ＭＯＳトランジスタＱｎ１において遮断され、逆電流は流れない。

【0035】

以上説明したように、本実施形態に係る半導体集積回路装置によれば、誤接続等によって出力電圧ＶＯＵＴがグランド電位ＶＳＳより低い異常な状態となった場合、Ｎ型ＤＭＯＳトランジスタＱｄ１のソースがドレインより低電位になり、Ｎ型ＤＭＯＳトランジスタＱｄ１が制御回路２０によってオフ状態となるように制御される。これにより、Ｎ型ＤＭＯＳトランジスタＱｄ１のチャンネルに電流が流れなくなるとともに、寄生ダイオードＤ１には逆方向に電圧が加わって電流が流れなくなるため、グランドから出力端子Ｔ２への電流経路を通じて逆流電流が流れることを確実に防止できる。

【0036】

また、本実施形態に係る半導体集積回路装置によれば、出力電圧ＶＯＵＴがグランド電位ＶＳＳより高い通常の状態では、Ｎ型ＤＭＯＳトランジスタＱｄ１のソースがドレインより高電位になり、Ｎ型ＤＭＯＳトランジスタＱｄ１のソースとドレインとの電圧差が小さくなるようにＮ型ＤＭＯＳトランジスタＱｄ１のゲート電圧が制御回路２０によって制御される。そのため、Ｎ型ＭＯＳトランジスタＱｎ１がオン状態となって出力端子Ｔ２からグランドに電流が流れるとき、Ｎ型ＤＭＯＳトランジスタＱｄ１の寄生ダイオードＤ１にはほとんど電流が流れない。従って、寄生ダイオードＤ１における不要な電力損失を抑えることができ、発熱による回路特性の劣化等を防止できる。

【0037】

更に、本実施形態に係る半導体集積回路装置によれば、通常状態においてＮ型ＤＭＯＳトランジスタＱｄ１のソースとドレインとの電圧差が小さくなるようにＮ型ＤＭＯＳトランジスタＱｄ１のゲート電圧が制御されるため、Ｎ型ＭＯＳトランジスタＱｎ１がオフからオンへ切り替わったとき、Ｎ型ＤＭＯＳトランジスタＱｄ１は既に低インピーダンスの状態となっており、出力端子Ｔ２とグランドの間の電流経路が素早く導通状態となる。従って、信号出力用のスイッチング素子がオフのときに逆流電流防止用のスイッチング素子もオフする従来の回路に比べて、出力信号の遅延を小さくすることができる。

【0038】

＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。
図３は、第２の実施形態に係る半導体集積回路装置の構成の一例を示す図である。本実施形態に係る半導体集積回路装置は、図１に示す半導体集積回路装置における制御回路２０の構成を具体化したものであり、その他の構成は図１に示す半導体集積回路装置と同じである。

【0039】

図３に示す半導体集積回路装置において、制御回路２０は、Ｎ型ＤＭＯＳトランジスタＱｄ１のゲートとソースの間に接続された抵抗Ｒ１と増幅回路２１を有する。

【0040】

増幅回路２１は、Ｎ型ＤＭＯＳトランジスタＱｄ１のドレインとソースとの電圧差を増幅してＮ型ＤＭＯＳトランジスタＱｄ１のゲートに出力する。増幅回路２１は、例えばＰ型のＭＯＳトランジスタを出力段に備えたオープンドレイン形式のオペアンプであり、反転入力端子がＮ型ＤＭＯＳトランジスタＱｄ１のドレインの電圧に接続され、非反転入力端子がＮ型ＤＭＯＳトランジスタＱｄ１のソースに接続される。

【0041】

Ｎ型ＤＭＯＳトランジスタＱｄ１のソースがドレインより高電位の場合、増幅回路２１は、ソースとドレインとの電圧差が大きいほど高い電圧をＮ型ＤＭＯＳトランジスタＱｄ１のゲートに出力する。すなわち、増幅回路２１は、出力段のＰ型ＭＯＳトランジスタによって電源電圧ＶＤＤからＮ型ＤＭＯＳトランジスタＱｄ１のゲートに電流を流し込み、ゲートの電圧を上昇させる。これにより、Ｎ型ＤＭＯＳトランジスタＱｄ１のチャンネルのインピーダンスが低下して、ソースとドレインとの電圧差が小さくなる。

【0042】

他方、Ｎ型ＤＭＯＳトランジスタＱｄ１のソースがドレインより低電位の場合、増幅回路２１は、Ｎ型ＤＭＯＳトランジスタＱｄ１のゲートに接続された出力ノードの出力インピーダンスを高インピーダンス状態にする。すなわち、増幅回路２１は、出力段のＰ型ＭＯＳトランジスタをオフ状態とし、Ｎ型ＤＭＯＳトランジスタＱｄ１のゲートを電源電圧ＶＤＤから切り離す。この場合、Ｎ型ＤＭＯＳトランジスタＱｄ１のゲートとソースとの間の容量に蓄積された電荷は抵抗Ｒ１によって放電されて、ゲート−ソース間の電圧はほぼゼロになる。そのため、Ｎ型ＤＭＯＳトランジスタＱｄ１はオフ状態となる。

【0043】

上記の構成によれば、誤接続等によって出力電圧ＶＯＵＴがグランド電位ＶＳＳより低い異常な状態となった場合、Ｎ型ＤＭＯＳトランジスタＱｄ１のソースがドレインより低電位になり、増幅回路２１の出力インピーダンスが高インピーダンス状態となる。そのため、Ｎ型ＤＭＯＳトランジスタＱｄ１のゲートとソースの間の電圧は抵抗Ｒ１によってほぼゼロになり、Ｎ型ＤＭＯＳトランジスタＱｄ１はオフ状態となる。従って、既に説明した図１の半導体集積回路装置と同様の動作により、グランドから出力端子Ｔ２へ逆流電流が流れることを防止できる。

【0044】

また、出力電圧ＶＯＵＴがグランド電位ＶＳＳより高い正常状態では、Ｎ型ＤＭＯＳトランジスタＱｄ１のソースがドレインより高電位になり、増幅回路２１からＮ型ＤＭＯＳトランジスタＱｄ１のゲートに出力される電圧は、Ｎ型ＤＭＯＳトランジスタＱｄ１のソースとドレインとの電圧差が大きいほど高くなる。これにより、Ｎ型ＤＭＯＳトランジスタＱｄ１のソースとドレインとの電圧差が小さくなるため、既に説明した図１の半導体集積回路装置と同様の動作により、寄生ダイオードＤ１に電流が流れることによる不要な電力損失を抑えることができる。また、従来の回路に比べて出力信号の遅延を小さくすることができる。

【0045】

＜第３の実施形態＞
次に、本発明の第３の実施形態について説明する。
図４は、第３の実施形態に係る半導体集積回路装置の構成の一例を示す図である。図４に示す半導体集積回路装置は、図３に示す半導体集積回路装置に第２スイッチング回路１２を追加したものであり、他の構成は図２に示す半導体集積回路装置と同じである。

【0046】

図２に示す半導体集積回路装置において、増幅回路２１の出力電圧の上限は電源電圧ＶＤＤによって制限される。すなわち、増幅回路２１は、電源電圧ＶＤＤを超える電圧は出力できない。もし出力端子Ｔ２が電源電圧ＶＤＤと同じ電圧にプルアップされているとすると、Ｎ型ＭＯＳトランジスタＱｎ１がオフのとき、出力電圧ＶＯＵＴはほぼ電源電圧ＶＤＤと等しくなる。この場合、制御回路２０（増幅回路２１）の出力電圧が最高値（ＶｏＭＡＸ）に達しても、Ｎ型ＤＭＯＳトランジスタＱｄ１のゲート−ソース間の電圧（ＶｏＭＡＸ−ＶＤＤ）はゼロ付近であり、Ｎ型ＤＭＯＳトランジスタＱｄ１はオフ状態となる。Ｎ型ＤＭＯＳトランジスタＱｄ１０がオフの状態でＮ型ＭＯＳトランジスタＱｎ１がオンすると、Ｎ型ＤＭＯＳトランジスタＱｄ１の寄生ダイオードＤ１に電流が流れてしまう。そこで、本実施形態に係る半導体集積回路装置では、出力電圧ＶＯＵＴが制御回路２０（増幅回路２１）の出力電圧の最高値（ＶｏＭＡＸ）に近い場合において寄生ダイオードＤ１に電流が流れることを防ぐため、第２スイッチング回路１２が設けられている。

【0047】

第２スイッチング回路１２は、Ｎ型ＤＭＯＳトランジスタＱｄ１と並列に接続される。第２スイッチング回路１２は、グランド電位ＶＳＳを基準とする出力端子Ｔ２の出力電圧ＶＯＵＴが正の第１電圧Ｖ１より高くなるとオンし、第１電圧Ｖ１より低くなるとオフする。第１電圧Ｖ１は、制御回路２０（増幅回路２１）の出力電圧の最高値ＶｏＭＡＸより低い電圧である。

【0048】

例えば第２スイッチング回路１２は、図１において示すように、第１のＰ型ＭＯＳトランジスタＱｐ１によって構成される。第１のＰ型ＭＯＳトランジスタＱｐ１は、ソースが出力端子Ｔ２に接続され、ドレインが第１スイッチング回路１１に接続され、ゲートがグランドに接続される。第１のＰ型ＭＯＳトランジスタＱｐ１のバルクは、適切な電位（例えば電源電圧ＶＤＤ）に接続される。出力電圧ＶＯＵＴは、第１のＰ型ＭＯＳトランジスタＱｐ１のゲート−ソース間の電圧と等しくなる。第１のＰ型ＭＯＳトランジスタＱｐ１は、この出力電圧ＶＯＵＴが第１電圧Ｖ１より高くなるとオンし、第１電圧Ｖ１より低くなるとオフする。第１電圧Ｖ１は、第１のＰ型ＭＯＳトランジスタＱｐ１におけるゲート−ソース間のしきい電圧に相当する。

【0049】

ここで、上述した構成を有する半導体集積回路装置の動作を説明する。
まず、出力電圧ＶＯＵＴがグランド電位ＶＳＳより高い正常状態の動作について述べる。出力端子Ｔ２は、図示しないプルアップ抵抗によって電源電圧ＶＤＤにプルアップされているものとする。Ｎ型ＭＯＳトランジスタＱｎ１がオフのとき、出力端子Ｔ２からグランドへの電流経路が遮断されるため、出力電圧ＶＯＵＴはほぼ電源電圧ＶＤＤと等しくなる。増幅回路２１は、電源電圧ＶＤＤを超える電圧を出力できないため、Ｎ型ＤＭＯＳトランジスタＱｄ１のゲートとソースの間の電圧はゼロに近い電圧となり、Ｎ型ＤＭＯＳトランジスタＱｄ１はオフ状態となる。一方、第２スイッチング回路１２の第１のＰ型ＭＯＳトランジスタＱｐ１は、出力電圧ＶＯＵＴが第１電圧Ｖ１より高い電圧であるためオン状態となる。

【0050】

Ｎ型ＭＯＳトランジスタＱｎ１がオフからオンに変化すると、出力端子Ｔ２から第１のＰ型ＭＯＳトランジスタＱｐ１及びＮ型ＭＯＳトランジスタＱｎ１を通ってグランドに電流が流れるため、出力電圧ＶＯＵＴは不図示のプルアップ抵抗の電圧降下により低下する。このとき、第１のＰ型ＭＯＳトランジスタＱｐ１がオン状態のため、寄生ダイオードＤ１には電流が流れない。

【0051】

出力電圧ＶＯＵＴが第１電圧Ｖ１まで低下すると、第１のＰ型ＭＯＳトランジスタＱｐ１がオンからオフへ変化する。ここで、制御回路２０（増幅回路２１）の出力電圧の最高値ＶｏＭＡＸが、第１電圧Ｖ１に比べてしきい電圧Ｖｔｈより高いものとすると（ＶｏＭＡＸ＞Ｖ１＋Ｖｔｈ）、出力電圧ＶＯＵＴが第１電圧Ｖ１まで低下しても、制御回路２０（増幅回路２１）が最大値ＶｏＭＡＸを出力した場合に、Ｎ型ＤＭＯＳトランジスタＱｄ１のゲート−ソース間の電圧（ＶｏＭＡＸ−Ｖ１）はしきい電圧Ｖｔｈより高くなる（ＶｏＭＡＸ−Ｖ１＞Ｖｔｈ）。すなわち、出力電圧ＶＯＵＴが第１電圧Ｖ１まで低下して第１のＰ型ＭＯＳトランジスタＱｐ１がオフ状態になっても、制御回路２０（増幅回路２１）によるゲート電圧の制御によってＮ型ＤＭＯＳトランジスタＱｄ１のソースとドレインとの電位差が小さくなるため、寄生ダイオードＤ１には電流が流れない。

【0052】

次に、出力電圧ＶＯＵＴがグランド電位ＶＳＳより低い異常状態の動作について述べる。この場合、第１のＰ型ＭＯＳトランジスタＱｐ１のゲート−ソース間電圧はしきい電圧（第１電圧Ｖ１）より低くなるため、第１のＰ型ＭＯＳトランジスタＱｐ１はオフする。第１のＰ型ＭＯＳトランジスタＱｐ１のバルクには電源電圧ＶＤＤが印加されるため、第１のＰ型ＭＯＳトランジスタＱｐ１の寄生ダイオードには逆方向の電圧が加わり、電流が流れない。つまり、第１のＰ型ＭＯＳトランジスタＱｐ１において逆流電流は流れない。Ｎ型ＤＭＯＳトランジスタＱｄ１においても、図１に示す半導体集積回路装置について既に説明したように逆流電流は流れない。従って、グランドと出力端子Ｔ２との間の電流経路が全て遮断されるため、グランドから出力端子Ｔ２へ逆流電流は流れない。

【0053】

以上説明したように、本実施形態に係る半導体集積回路装置によれば、出力電圧ＶＯＵＴが制御回路２０の出力電圧の最高値ＶｏＭＡＸに近い場合であっても、Ｎ型ＤＭＯＳトランジスタＱｄ１と並列に設けられた第２スイッチング回路１２（第１のＰ型ＭＯＳトランジスタＱｐ１）がオン状態になることによって、寄生ダイオードＤ１に電流が流れることを確実に防止できる。また、制御回路２０の出力電圧の最高値ＶｏＭＡＸが第１電圧Ｖ１に比べてしきい電圧Ｖｔｈより高いため、出力電圧ＶＯＵＴが第１電圧Ｖ１まで低下した場合でも、制御回路２０（増幅回路２１）によるゲート電圧の制御によってＮ型ＤＭＯＳトランジスタＱｄ１のソースとドレインとの電位差が小さくなるため、寄生ダイオードＤ１に電流が流れることを防止できる。

【0054】

ここまで本発明の幾つかの実施形態について説明したが、本発明は上述した実施形態にのみ限定されるものではなく、種々のバリエーションを含んでいる。

【0055】

例えば、図１，図３に示す半導体集積回路装置では、第１スイッチング回路１１としてＮ型ＭＯＳトランジスタ（Ｑｎ１）を用いているが、本発明はこれに限定されるものではなく、他の種類のスイッチング素子を用いてもよい。また、図４に示す半導体集積回路装置では、第２スイッチング回路１２としてＰ型ＭＯＳトランジスタ（Ｑｐ１）を用いているが、出力電圧ＶＯＵＴが所定の第１電圧Ｖ１より高くなるとオン状態となり、第１電圧Ｖ１より低くなるとオフ状態となるスイッチング素子であって、グランドから出力端子Ｔ２への逆流電流が流れないものであれば、他の種類のスイッチング素子を用いてもよい。

【0056】

出力端子Ｔ２とグランドとの電流経路に設けられたトランジスタ（Ｑｄ１，Ｑｎ１，Ｑｐ１）は、それぞれ単一のトランジスタで構成してもよいし、電流容量やレイアウトの都合に応じて、複数の同一種類のトランジスタを並列に設けてもよい。

【符号の説明】

【0057】

１１…第１スイッチング回路、１２…第２スイッチング回路、２０…制御回路、２１…増幅回路、Ｑｄ１…Ｎ型ＤＭＯＳトランジスタ、Ｑｎ１…Ｎ型ＭＯＳトランジスタ、Ｑｐ１…第１のＰ型ＭＯＳトランジスタ、Ｄ１，Ｄ２…寄生ダイオード、Ｔ１…グランド端子、Ｔ２…出力端子、ＶＳＳ…グランド電位、ＶＤＤ…電源電圧、ＶＯＵＴ…出力電圧。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】