特許 6333357 薄膜トランジスタ及びその製造方法、アレイ基板、ディスプレイ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6333357

(24)【登録日】2018年5月11日

(45)【発行日】2018年5月30日

(54)【発明の名称】薄膜トランジスタ及びその製造方法、アレイ基板、ディスプレイ

(51)【国際特許分類】

   H01L 29/786 20060101AFI20180521BHJP

   H01L 21/336 20060101ALI20180521BHJP

   H01L 21/28 20060101ALI20180521BHJP

   H01L 21/288 20060101ALI20180521BHJP

   H01L 29/417 20060101ALI20180521BHJP

   G09F 9/30 20060101ALI20180521BHJP

【ＦＩ】

   H01L29/78 616U

   H01L29/78 616K

   H01L29/78 616T

   H01L29/78 616V

   H01L29/78 618B

   H01L21/28 301R

   H01L21/288 E

   H01L29/50 M

   G09F9/30 338

【請求項の数】4

【全頁数】11

(21)【出願番号】特願2016-503516(P2016-503516)

(86)(22)【出願日】2013年6月20日

(65)【公表番号】特表2016-520995(P2016-520995A)

(43)【公表日】2016年7月14日

(86)【国際出願番号】CN2013077590

(87)【国際公開番号】WO2014146363

(87)【国際公開日】20140925

【審査請求日】2016年5月20日

(31)【優先権主張番号】201310090696.7

(32)【優先日】2013年3月20日

(33)【優先権主張国】CN

【前置審査】

(73)【特許権者】

【識別番号】510280589

【氏名又は名称】京東方科技集團股▲ふん▼有限公司

【氏名又は名称原語表記】ＢＯＥ ＴＥＣＨＮＯＬＯＧＹ ＧＲＯＵＰ ＣＯ．，ＬＴＤ．

(74)【代理人】

【識別番号】100108453

【弁理士】

【氏名又は名称】村山 靖彦

(74)【代理人】

【識別番号】100110364

【弁理士】

【氏名又は名称】実広 信哉

(72)【発明者】

【氏名】▲陳▼ ▲海▼晶

(72)【発明者】

【氏名】王 ▲東▼方

(72)【発明者】

【氏名】姜 春生

【審査官】 竹口 泰裕

(56)【参考文献】

【文献】 特開２０１２−２２７５２３（ＪＰ，Ａ）

【文献】 特開２０１３−０４８２１９（ＪＰ，Ａ）

【文献】 特開２０１２−１９９５４２（ＪＰ，Ａ）

【文献】 特開２００９−２９３０８２（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ２１／３３６、２９／７８６

(57)【特許請求の範囲】

【請求項1】

薄膜トランジスタの製造方法であって、
前記薄膜トランジスタは、ソース電極と、ドレイン電極と、半導体層と、ゲート電極と、ゲート絶縁層と、前記半導体層の上面に設けられ、互いに間隔をあけるソース導電層及びドレイン導電層とを備え、前記ソース導電層はソース電極に接続され、前記ドレイン導電層がドレイン電極に接続され、且つ前記ソース導電層とドレイン導電層との間の最小距離は、前記ソース電極とドレイン電極との間の最小距離より小さく、
第１のパターニング工程によって半導体層を有するパターンを形成するステップと、
第２のパターニング工程によって、前記半導体層上に位置するゲート絶縁層及び前記ゲート絶縁層上に位置するゲート電極を有するパターンを形成するステップと、
前記ソース導電層及びドレイン導電層のパターンを形成するステップと、
前記半導体層、ソース導電層、ドレイン導電層、ゲート電極及びゲート絶縁層を被覆する保護層を形成し、第３のパターニング工程によって前記保護層にビアホールを形成するステップと、
第４のパターニング工程によってソース電極及びドレイン電極を有するパターンを形成し、前記ソース電極及びドレイン電極が保護層におけるビアホールを介してソース導電層及びドレイン導電層にそれぞれ接続されるステップと、を備え、
前記半導体層の上面の、前記ゲート絶縁層に被覆されない部分は、ゲート絶縁層によって独立するソース電極領域及びドレイン電極領域に分割され、前記ソース導電層及びドレイン導電層は、前記ソース電極領域及びドレイン電極領域をそれぞれ被覆し、
前記半導体層の上面におけるソース電極領域及びドレイン電極領域に、ソース導電層及びドレイン導電層をそれぞれ形成するステップは、無電解めっき工程によって行われ、金属層が、無電解めっき工程によって前記ゲート電極上に同時に形成されることを特徴とする薄膜トランジスタの製造方法。

【請求項2】

前記半導体層は、金属酸化物半導体層、アモルファスシリコン半導体層、多結晶シリコン半導体層及び有機半導体層の中のいずれか１つであることを特徴とする請求項１に記載の薄膜トランジスタの製造方法。

【請求項3】

前記ソース導電層及びドレイン導電層は、モリブデン、銅、アルミニウム、タングステンの中の少なくとも１つかならなることを特徴とする請求項１又は２に記載の薄膜トランジスタの製造方法。

【請求項4】

前記ソース導電層及び前記ドレイン導電層の中の少なくとも１つは、少なくとも２つの重なりあうサブ・ソース導電層からなることを特徴とする請求項１〜３のいずれか１項に記載の薄膜トランジスタの製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、薄膜トランジスタ及びその製造方法、アレイ基板、ディスプレイに関する。

【背景技術】

【0002】

薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）は、薄膜型の半導体デバイスであり、表示技術（例えば、液晶ディスプレイ技術、有機発光ダイオード表示技術）、集積回路技術等の分野で広く応用されている。

【0003】

図１は、トップゲート型薄膜トランジスタの構造を示す。半導体層（活性層）１はベース９上に設けられ、半導体層１の中部の上方にゲート絶縁層２１及びゲート電極２が順に設けられる。半導体層１、ゲート電極２及びゲート絶縁層２１は全体的に保護層５に覆われる。ゲート絶縁層２１の両側の半導体層１は、保護層５におけるビアホールを介してソース電極３及びドレイン電極４にそれぞれ接続される。薄膜トランジスタがオンされるとき、半導体層１の、ソース電極３とドレイン電極４との間に位置する部分は、電流を伝送し、つまり、「導電チャンネル」を形成する。

【発明の概要】

【課題を解決するための手段】

【0004】

本発明は、オン電流が高く且つ性能が安定な薄膜トランジスタを提供する。

【0005】

本発明の一方面は、ソース電極と、ドレイン電極と、半導体層と、ゲート電極と、ゲート絶縁層と、前記半導体層の表面に設けられ、互いに間隔をあけるソース導電層及びドレイン導電層と、を備え、前記ソース導電層がソース電極に接続され、前記ドレイン導電層がドレイン電極に接続され、且つ前記ソース導電層とドレイン導電層との間の最小距離は、前記ソース電極とドレイン電極との間の最小距離より小さい薄膜トランジスタを提供する。

【0006】

１つの例示では、前記ソース導電層、ドレイン導電層及びゲート絶縁層は、いずれも前記半導体層上に形成され、前記ゲート電極は前記ゲート絶縁層上に形成され、前記薄膜トランジスタは、前記半導体層、ソース導電層、ドレイン導電層、ゲート電極及びゲート絶縁層を被覆する保護層をさらに備え、前記ソース電極及びドレイン電極は、保護層におけるビアホールを介してソース導電層及びドレイン導電層にそれぞれ接続される。

【0007】

１つの例示では、前記半導体層の上面の、前記ゲート絶縁層に被覆されない部分は、ゲート絶縁層によって、独立するソース電極領域及びドレイン電極領域に分割され、前記ソース導電層及びドレイン導電層は、前記ソース電極領域及びドレイン電極領域をそれぞれ被覆する。

【0008】

１つの例示では、前記半導体層は、金属酸化物の半導体層であり、前記ソース導電層及びドレイン導電層は、無電解めっき工程によって形成される。

【0009】

１つの例示では、前記半導体層は、金属酸化物の半導体層、アモルファスシリコン半導体層、多結晶シリコン半導体層、有機半導体層の中のいずれか１つで位置する。

【0010】

１つの例示では、前記ソース導電層及びドレイン導電層は、モリブデン、銅、アルミニウム、タングステンの中の少なくとも１つの金属からなる。

【0011】

１つの例示では、前記ソース導電層は、少なくとも２つの互いに重なり合うサブ・ソース導電層からなり、及び／又は前記ドレイン導電層は、少なくとも２つの重なり合うサブ・ドレイン導電層からなる。

【0012】

本発明の他の方面は、薄膜トランジスタの製造方法であって、前記薄膜トランジスタは、ソース電極、ドレイン電極、半導体層、ゲート電極、及びゲート絶縁層を備え、前記薄膜トランジスタは、前記半導体層の表面に設けられ、互いに間隔をあけるソース導電層及びドレイン導電層をさらに備え、前記ソース導電層がソース電極に接続され、前記ドレイン導電層がドレイン電極に接続され、且つ前記ソース導電層とドレイン導電層との間の最小距離は、前記ソース電極とドレイン電極との間の最小距離より小さく、前記方法は、前記ソース導電層及びドレイン導電層を有するパターンを形成するステップを備える薄膜トランジスタの製造方法を提供する。

【0013】

１つの例示では、前記薄膜トランジスタの製造方法は、パターニング工程によって半導体層を有するパターンを形成するステップと、パターニング工程によって前記半導体層上に位置するゲート絶縁層及び前記ゲート絶縁層上に位置するゲート電極を有するパターンを形成するステップと、前記半導体層、ソース導電層、ドレイン導電層、ゲート電極及びゲート絶縁層を被覆する保護層を形成し、パターニング工程によって前記保護層にビアホールを形成するステップと、パターニング工程によってソース電極及びドレイン電極を有するパターンを形成し、前記ソース電極及びドレイン電極が保護層におけるビアホールを介してソース導電層及びドレイン導電層にそれぞれ接続されるステップと、を備え、前記ソース導電層及びドレイン導電層を形成するステップは、半導体層を形成するステップと、保護層を形成するステップとの間で行われる。

【0014】

１つの例示では、前記半導体層の上面の、前記ゲート絶縁層に被覆されない部分は、ゲート絶縁層によって独立するソース電極領域及びドレイン電極領域に分割され、前記ソース導電層及びドレイン導電層は、前記ソース電極領域及びドレイン電極領域をそれぞれ被覆する。

【0015】

１つの例示では、前記半導体層は金属酸化物の半導体層であり、前記ソース導電層及びドレイン導電層を形成するステップは、ゲート絶縁層を形成するステップと保護層を形成するステップとの間で行われ、且つ前記ソース導電層及びドレイン導電層を有するパターンを形成するステップは、無電解めっき工程によって前記半導体層の上面のソース電極領域及びドレイン電極領域において、ソース導電層及びドレイン導電層をそれぞれ形成するステップを備える。

【0016】

１つの例示では、前記半導体層は、金属酸化物の半導体層、アモルファスシリコン半導体層、多結晶シリコン半導体層、有機半導体層の中のいずれか１つである。

【0017】

１つの例示では、前記ソース導電層及びドレイン導電層を有するパターンを形成するステップは、パターニング工程によって前記ソース導電層及びドレイン導電層を有するパターンを形成するステップを備える。

【0018】

１つの例示では、前記ソース導電層及びドレイン導電層は、モリブデン、銅、アルミニウム、タングステンの中の少なくとも１つの金属からなる。

【0019】

１つの例示では、前記ソース導電層は、少なくとも２つの重なり合うサブ・ソース導電層からなり、及び／又は前記ドレイン導電層は、少なくとも２つの重なり合うサブ・ドレイン導電層からなる。

【0020】

本発明のさらに他の方面は、上述したいずれか１つの薄膜トランジスタを備えるアレイ基板を提供する。

【0021】

本発明のさらに他の方面は、上述したアレイ基板を備えるディスプレイを提供する。

【0022】

以下、本発明の実施例の技術案をさらに明確にするように、本発明実施例の図面を参照しながら、本発明の実施例の技術案を明確で完全に説明する。下記の実施例は、当然ながら、本発明の実施例の一部であり、全ての実施例ではない。

【図面の簡単な説明】

【0023】

【図1】従来の薄膜トランジスタの、ソース電極及びドレイン電極を通る面に沿う断面構造を示す概略図である。

【図2】本発明の実施例２に係る薄膜トランジスタの、ソース電極及びドレイン電極を通る面に沿う断面構造を示す概略図である。

【図3】本発明の実施例２に係る薄膜トランジスタを製造する場合に、導電層を形成する前の上面視構造を示す概略図である。

【図4】図３に示す薄膜トランジスタのＡＡ’面に沿う断面構造を示す概略図である。

【図5】本発明の実施例２に係る薄膜トランジスタを製造する場合、導電層を形成した後の上面視構造を示す概略図である。

【図6】図５に示す薄膜トランジスタのＢＢ’面に沿う断面構造を示す概略図である。

【図7】本発明の実施例２に係る他の薄膜トランジスタの断面構造を示す概略図である。

【発明を実施するための形態】

【0024】

以下、本発明の実施例の目的、技術案及び利点をさらに明確にするように、本発明の実施例の図面を参照しながら、本発明の実施例の技術案を明確で完全に説明する。下記の実施例は、当然ながら、本発明の実施例の一部であり、全ての実施例ではない。本発明の実施例に基づき、当業者が創造的労働をしない前提で得られる全ての他の実施例は、いずれも本発明の保護範囲に入る。

【0025】

ここで使われる技術用語または科学技術用語は、特別に定義されていない場合、当業者が理解できる一般的な意味を有する。本願明細書及び特許請求の範囲に記載の「第１」、「第２」及び類似する用語は、順序、数量または重要性を示すものではなく、異なる組成部分を区分するものにすぎない。同じように、「１つ」、「１」または「該」などの類似する用語は数量を限定するものではなく、少なくとも１つがあることを示すものである。「備える」または「含む」等の用語は、「備える」または「含む」の前に記載された素子または部材が、「備える」または「含む」の後に挙げられる素子または部材及びそれらと同等のものをカバーすることを指し、他の素子または部材を排除しない。「接続」または「つながる」等の類似する用語は、物理的または机械的な接続に限定されるのではなく、直接的または間接的な接続にもかかわらず、電気的な接続も含む。「上」、「下」、「左」、「右」等は、相対的な位置関係を指すだけであり、説明された対象の絶対的な位置が変化した後、該相対的な位置関係も対応に変化する可能性がある。

【0026】

発明者は、図１に示す薄膜トランジスタを検討して少なくとも以下の問題があることを発見した。即ち、ゲート電極２とソース電極３及びドレイン電極４との間の保護層５を降伏させないように、ソース電極３とドレイン電極４との間に（即ち、２つのビアホールの間に）大きい距離を有する必要がある。ソース電極３とドレイン電極４との間は、半導体層１によって導電されるが、半導体層１の導電能力に制限があるため、導電のための半導体領域の長さｄが大きいほど、薄膜トランジスタのオン電流が低くなり、導電能力が悪くなるため、ソース電極３とドレイン電極４との間の距離（言い換えると、ソース電極３及びドレイン電極４が半導体層１に接触する部分との間の最小距離）をできるだけ小さくする必要がある。また、ビアホールは形成されるときに変形しやすい。例えば、そもそも角孔であるビアホールは、露光される場合、円形になる（小さいビアホールの場合、さらに明らかである）。然し、ビアホールの形状が導電のための半導体領域の長さｄに対して多少影響するので、この長さｄが不安定になり、薄膜トランジスタの性能の安定性が影響される。

【0027】

実施例１
本実施例は、ソース電極、ドレイン電極、半導体層、ゲート電極、及びゲート絶縁層を備える薄膜トランジスタを提供する。

【0028】

この薄膜トランジスタは、半導体層の表面に設けられ、互いに間隔をあけるソース導電層及びドレイン導電層をさらに備え、前記ソース導電層はソース電極に接続され、前記ドレイン導電層はドレイン電極に接続され、且つ前記ソース導電層とドレイン導電層との間の最小距離は、前記ソース電極とドレイン電極との間の最小距離より小さい。

【0029】

本実施例に係る薄膜トランジスタには、ソース導電層及びドレイン導電層が設けられ、ソース電極及びドレイン電極の電流は、ソース導電層及びドレイン導電層にそれぞれ伝導することができる。従って、導電のための半導体領域の長さは、ソース電極とドレイン電極との間の距離（或いは、ビアホールの間の距離）ではなく、２つの導電層の間の最小距離によって決まられる。このように、２つの導電層の位置及び形状が決まれば、ソース電極及びドレイン電極の位置及びビアホールの形状に問わず、導電のための半導体領域の長さは変化しなくなる。従って、この薄膜トランジスタは、降伏問題を避けるとともに、大きく且つ安定なオン電流を確保できる。

【0030】

実施例２
本実施例は、図２〜図７に示すように、ソース電極３、ドレイン電極４、半導体層１、ゲート電極２、ゲート絶縁層２１、ソース導電層３１及びドレイン導電層４１を備える薄膜トランジスタを提供する。ソース導電層３１及びドレイン導電層４１は、半導体層１の表面に設けられ、即ち、導電層３１,４１は、ともに半導体層１の表面に接触し、導電層３１,４１が互いに間隔をあけ、即ち、導電層３１,４１が互いに接触しない。ソース導電層３１とドレイン導電層３２との間の最小距離Ｄは、ソース電極３とドレイン電極２との間の最小距離Ｄより小さい。

【0031】

図１に示す薄膜トランジスタの通常構造では、ゲート絶縁層２１は、ゲート電極２と半導体層１とを分離し、ソース電極３及びドレイン電極４は、ゲート絶縁層２１の両側の半導体層１にそれぞれ接続される。本実施例では、上述した通常の薄膜トランジスタと異なるように、ソース電極３及びドレイン電極４は、それぞれソース導電層３１及びドレイン導電層４１によって、ゲート絶縁層２１の両側の半導体層１に接続されるので、この場合、ソース導電層３１及びドレイン導電層４１は、ゲート電極２に接触しないはずである。

【0032】

薄膜トランジスタは、ゲート電極２及びゲート絶縁層２１の位置によって、トップゲート型（ゲート電極２が半導体層１の上方に設けられ、半導体層１より、ベース９からさらに離れる）及びボトムゲート型（ゲート電極２が半導体層１とベース９との間に設けられる）に分ける。

【0033】

本実施例に係る薄膜トランジスタは、トップゲート型薄膜トランジスタであることが好ましい。図２に示すように、その半導体層１は、ベース９上に設けられ、ゲート絶縁層２１は、半導体層１の中部の上に設けられ、ゲート電極２は、ゲート絶縁層２１上に設けられ、ソース導電層３１及びドレイン導電層４１は、ゲート絶縁層２１の両側の半導体層１の表面にそれぞれ設けられる。また、半導体層１、ゲート電極２、ゲート絶縁層２１、ソース導電層３１及びドレイン導電層４１等は、いずれも保護層５に被覆され、ソース電極３及びドレイン電極４は、保護層５におけるビアホールを介してソース導電層３１及びドレイン導電層４１にそれぞれ接続される。

【0034】

トップゲート型薄膜トランジスタは、そのソース電極３、ドレイン電極４、ゲート電極２が同様に半導体層１的トップ側に設けられるため、それらの間の降伏がさらに容易に発生する。本実施例によれば、このような問題が減少又は避けられる。

【0035】

図３に示すように、半導体層１の上表面の、ゲート絶縁層２１に被覆されない部分は、ゲート絶縁層２１によって独立するソース電極領域（ゲート絶縁層２１の左側の領域）及びドレイン電極領域（ゲート絶縁層２１の右側の領域）に分けられることがさらに好ましい。図５に示すように、ソース導電層３１及びドレイン導電層４１は、ソース電極領域及びドレイン電極領域をそれぞれ被覆する。

【0036】

つまり、ソース導電層３１及びドレイン導電層４１は、半導体層１の露出する表面をそれぞれ全部被覆し、且つゲート絶縁層２１の両側にそれぞれ隣接する。これによって、導電のための半導体領域の長さｄが最小に低減され、このようなソース導電層３１及びドレイン導電層４１は、無電解めっき工程の容易に製造される。

【0037】

ソース導電層３１及びドレイン導電層４１は、例えば、モリブデン、銅、アルミニウム、タングステンの中の少なくとも１つで構成され、例えば、これらの中のいずれか１つ又は複数からなる合金で構成されることが好ましい。

【0038】

上記金属／合金材料は、半導体領域でよく使われる導電金属であり、半導体デバイスの性能に不良の影響を与えることがない。なお、他の種類の導電材料を採用してもよい。

【0039】

ソース導電層３１は、例えば、少なくとも２つの重なり合うサブ・ソース導電層からなり、或いは、ドレイン導電層４１は、少なくとも２つの重なり合うサブ・ドレイン導電層からなることが好ましい。

【0040】

つまり、ソース導電層３１及びドレイン導電層４１の中の少なくとも１つは、複数の重なり合う層からなり、各層の材料が同じであってもよいし、異なってもよい。このような多層の構造によって、ソース導電層３１及びドレイン導電層４１の性能がさらによく調整することができる。例えば、それらと半導体層との結合を密接させるとともに、導電性能が良好になる。

【0041】

半導体層１は、例えば、金属酸化物の半導体層であり、即ち、薄膜トランジスタは金属酸化物の薄膜トランジスタであることが好ましい。

【0042】

金属酸化物の薄膜トランジスタは、キャリヤーの移動度が高く、製造工程が簡単で、成膜の均一性がよく、コストが低い等のメリットを有するので好ましい。なお、アモルファスシリコン半導体（ａ−Ｓｉ）、多結晶シリコン半導体（Ｐ−Ｓｉ）、有機半導体等の他の材料を半導体層１としてもよい。

【0043】

半導体層１が金属酸化物の半導体層である場合、ソース導電層３１及びドレイン導電層４１は、無電解めっき工程によって製造されることが好ましい。

【0044】

なお、本実施例に係る薄膜トランジスタは、トップゲート型構造に限らず、他の薄膜トランジスタであってもよい。

【0045】

例えば、図７に示すように、他の実施例に係る薄膜トランジスタでは、ゲート電極２及びゲート絶縁層２１が、半導体層１とベース９との間に設けられ（即ち、この薄膜トランジスタがボトムゲート型構造である）。また、薄膜トランジスタは、具体的な要求により、他の構造を有してもよい。例えば、ベース９上に緩衝層をさらに設けてもよい。半導体層１は、性能を改善するための様々なドーピング領域等をさらに有してもよい。薄膜トランジスタの具体的な形態が様々であるため、ここで贅言しないが、ソース電極３及びドレイン電極４がそれぞれソース導電層３１及びドレイン導電層４１によって半導体層１に接続されれば、本発明の保護範囲に入る。

【0046】

上述した実施例に係る薄膜トランジスタの製造は、以下のステップＳ０１〜Ｓ０６を備えてもよい。

【0047】

Ｓ０１、例えば、パターニング工程によってベース９上に半導体層１を有するパターンを形成する。
パターニング工程は、例えば、フォトエッチング工程であり、一般的に、堆積層形成、フォトレジストの塗布、露光・現像、エッチング、フォトレジストの剥離等のステップを備える。

【0048】

Ｓ０２、上述したステップを完成した基板上にゲート絶縁層の薄膜を堆積する。

【0049】

Ｓ０３、上述したステップを完成した基板上に、ゲート金属薄膜を堆積し、パターニング工程によってゲート絶縁層２１及びゲート電極２を有するパターンを形成し、図３及び図４に示す構造を得る。

【0050】

Ｓ０４、ソース導電層３１及びドレイン導電層４１を形成し、図５及び図６に示す構造を得る。

【0051】

例えば、図２に示すトップゲート型薄膜トランジスタは、半導体層１が金属酸化物の半導体層である場合、ソース導電層３１及びドレイン導電層４１が無電解めっき工程によって形成されてもよい。

【0052】

無電解めっき工程は、簡単で、コストが低く、その技術的特徴によって、金属又は金属酸化物のみに成膜できる。トップゲート型薄膜トランジスタは、ベース９が一般的にガラス材料であり、ゲート絶縁層２１が一般的に窒化ケイ素等の材料であるため、ソース導電層３１及びドレイン導電層４１は、ゲート絶縁層２１の両側の半導体層１の表面に直接に形成されるが、ゲート絶縁層２１及びベース９上には導電層を形成しない。このように、図５及び図６に示すような導電のための半導体領域の最も短い長さｄを有する薄膜トランジスタが直接形成できる。

【0053】

なお、ゲート電極２は一般的に金属材料であるため、その上に金属層２２を形成してもよいが、この層の存在がゲート電極２の性能に対して影響しない。

【0054】

以下、無電解めっき工程によってモリブデン導電層を形成することを例として説明する。室温から１００℃までの温度で、無電解めっきモリブデン液を図３及び図４に示す構造を有するベース９上に塗布し、完全に反応された後、図５及び図６に示す構造が得られ、そして、洗浄して乾燥し、後続のステップに入る。

【0055】

例えば、無電解めっきモリブデン液の成分は、０.１〜０.３ｍｏｌ／Ｌの硫酸モリブデン、０.０５〜０.１５ｍｏｌ／Ｌの硫化ナトリウム（安定剤）、０.１〜１ｍｏｌ／Ｌの酢酸ナトリウム（緩衝剤）、０.１〜１ｍｏｌ／Ｌの酒石酸（錯化剤）、残りの水を備える。なお、以上は無電解めっきモリブデン液の１つの具体的な例であり、その成分が異なってもよい。例えば、さらに促進剤、ｐＨ値調整剤等の他の物質を備えてもよい。また、既存成分の濃度及び物質の選択が異なってもよい。
無電解めっきによって導電層を形成する技術は，既知であるため、ここで、詳しく説明しない。

【0056】

なお、無電解めっき工程によってソース導電層３１及びドレイン導電層４１を形成するステップは、ゲート絶縁層２１を形成した後であって、下記の保護層５を形成するステップ前で行えばよい。つまり、Ｓ０３及びＳ０４を交換してもよい。即ち、導電層３１、４１を先に形成し、そして、ゲート電極２を形成する。これによって、ゲート電極２上に金属層２２を形成することがない。

【0057】

例えば、パターニング工程によって、ソース導電層３１及びドレイン導電層４１を有するパターンを形成してもよい。
パターニング工程は、相対的に複雑であるが、広い範囲で応用でき、様々な材料の導電層３１,４１（例えば、非金属材料の導電層を形成する）の形成に用いられ、いずれの形式の導電層３１,４１も形成することができる。例えば、図７に示す半導体層１の表面の一部のみを被覆する導電層３１,４１を形成する。無電解めっき工程は、このような構造を形成しがたい。

【0058】

なお、パターニング工程によってソース導電層３１及びドレイン導電層４１を形成すると、このステップは、半導体層１を形成するステップの後であって、下記の保護層５を形成するステップの前で行えばよい。即ち、ゲート電極２を形成してゲート絶縁層２１を形成するステップと交換してもよい。

【0059】

Ｓ０６、パターニング工程によってソース電極３及びドレイン電極４を有するパターンを形成し、ソース電極３及びドレイン電極４は、保護層５におけるビアホールを介してソース導電層３１及びドレイン導電層４１にそれぞれ接続される。

【0060】

なお、薄膜トランジスタの構造によって、具体的な製造方法も様々である。ここで、一つ一つ説明しないが、ソース導電層３１及びドレイン導電層４１を形成するステップを有する場合、本発明の保護範囲に入る。

【0061】

実施例３
本実施例は、上述した薄膜トランジスタを備えるアレイ基板を提供する。
例えば、該アレイ基板は、ベース及びベース上に形成されるゲート電極線及びデータラインを備え、ゲート電極線及びデータラインが互いに交差して複数の画素ユニットを画定し、画素ユニット毎に、少なくとも１つの薄膜トランジスタを備え、且つ少なくとも１つの薄膜トランジスタが上述した薄膜トランジスタである。

【0062】

該アレイ基板は、蓄積容量、画素電極、有機発光ダイオード、画素画定層（ＰＤＬ）等の他の既知構造を有してもよい。ここで詳しく説明しない。
本実施例に係るアレイ基板は、上述した薄膜トランジスタを備えるため、性能が安定であり、高品質の表示に用いられる。

【0063】

実施例４
本実施例は、上述したアレイ基板を備えるディスプレイを提供する。
例えば、該ディスプレイは、液晶ディスプレイ又は有機発光ダイオードディスプレイである。

【0064】

例えば、該ディスプレイが液晶ディスプレイである場合、このアレイ基板が対向基板と対向して液晶セルを形成し、液晶セルに液晶材料が充填されている。この対向基板は、例えば、カラーフィルタ基板である。
例えば、ディスプレイは、電源ユニット、フレーム、駆動ユニット、カラーフィルタ、液晶層等の他の既知構造を有してもよい。ここで詳しく説明しない。
本実施例に係るディスプレイは、上述したアレイ基板を備えるため、表示の品質が高くて安定である。

【0065】

以上は、本発明の例示的な実施例であり、本発明の保護範囲を限定するものではない。本発明の保護範囲は特許請求の範囲に基づく。

【符号の説明】

【0066】

１ 半導体層
２ ゲート電極
２１ ゲート絶縁層
２２ 金属層
３ ソース電極
３１ ソース導電層
４ ドレイン電極
４１ ドレイン導電層
５ 保護層
９ ベース
ｄ 導電のための半導体領域の長さ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】