特許 6334851 半導体装置、表示デバイスモジュール、及び、表示デバイスモジュールの製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6334851

(24)【登録日】2018年5月11日

(45)【発行日】2018年5月30日

(54)【発明の名称】半導体装置、表示デバイスモジュール、及び、表示デバイスモジュールの製造方法

(51)【国際特許分類】

   H01L 21/60 20060101AFI20180521BHJP

【ＦＩ】

   H01L21/92 602P

   H01L21/60 311S

【請求項の数】10

【全頁数】16

(21)【出願番号】特願2013-121233(P2013-121233)

(22)【出願日】2013年6月7日

(65)【公開番号】特開2014-239164(P2014-239164A)

(43)【公開日】2014年12月18日

【審査請求日】2016年4月26日

(73)【特許権者】

【識別番号】308017571

【氏名又は名称】シナプティクス・ジャパン合同会社

(74)【代理人】

【識別番号】100205350

【弁理士】

【氏名又は名称】狩野 芳正

(74)【代理人】

【識別番号】100102864

【弁理士】

【氏名又は名称】工藤 実

(74)【代理人】

【識別番号】100117617

【弁理士】

【氏名又は名称】中尾 圭策

(72)【発明者】

【氏名】中村 寿雄

(72)【発明者】

【氏名】中込 祐一

(72)【発明者】

【氏名】鈴木 進也

【審査官】 堀江 義隆

(56)【参考文献】

【文献】 特開２００９−１１７７６１（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００２／０１４１１７１（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／６０

Ｈ０１Ｌ ２１／３２０５

Ｈ０１Ｌ ２１／７６８

Ｈ０１Ｌ ２３／５２２

Ｈ０１Ｌ ２１／８２

(57)【特許請求の範囲】

【請求項1】

互いに平行な一対の長辺と、前記一対の長辺に垂直な一対の短辺とを有する半導体チップと、
前記半導体チップの、前記一対の長辺のうちの一方に沿って設けられた第１バンプ配置領域に配置された複数の第１バンプと、
前記半導体チップの、前記一対の長辺のうちの他方に沿って設けられた第２バンプ配置領域に配置された複数の第２バンプと、
前記半導体チップの、前記第１バンプ配置領域と前記第２バンプ配置領域の間の領域に、前記一対の長辺に平行に延伸するように設けられた複数の第１電源線と、
前記半導体チップの、前記第１バンプ配置領域と前記第２バンプ配置領域の間の領域に、前記複数の第１電源線に対して前記一対の短辺に平行な方向に前記複数の第１電源線から離れて配置された、前記一対の長辺に平行に延伸するように設けられた複数の第２電源線と、
前記半導体チップに集積化された複数の第３バンプと、
前記半導体チップに集積化された複数の第４バンプ
とを具備し、
前記複数の第３バンプのそれぞれは、前記複数の第１電源線を短絡するように設けられ、
前記複数の第４バンプのそれぞれは、前記複数の第２電源線を短絡するように設けられ、
前記複数の第４バンプは、前記複数の第３バンプに対して、少なくとも前記一対の短辺に平行な方向にずれて配置された
半導体装置。

【請求項2】

請求項１に記載の半導体装置であって、
前記複数の第４バンプは、前記複数の第３バンプに対して、前記一対の長辺に平行な方向にずれて配置された
半導体装置。

【請求項3】

請求項１又は２に記載の半導体装置であって、
更に、
前記第１バンプ配置領域と前記第２バンプ配置領域の間の領域に、前記一対の長辺に平行に延伸するように設けられた複数の第３電源線と、
前記半導体チップに集積化された複数の第５バンプ
とを具備し、
前記複数の第１電源線は、電源電圧が供給される電源線であり、
前記複数の第３電源線は、接地電位を有している電源線であり、
前記複数の第５バンプのそれぞれは、前記複数の第３電源線を短絡するように設けられている
半導体装置。

【請求項4】

請求項３に記載の半導体装置であって、
前記複数の第１電源線と前記複数の第３電源線とは、前記一対の短辺の方向に交互に並んで配置された
半導体装置。

【請求項5】

請求項４に記載の半導体装置であって、
前記複数の第３バンプのそれぞれは、前記複数の第３電源線の上方において前記複数の第３電源線を交差するように設けられ、
前記複数の第５バンプのそれぞれは、前記複数の第１電源線の上方において前記複数の第１電源線を交差するように設けられた
半導体装置。

【請求項6】

表示パネルと、
前記表示パネルのガラス基板に接合された半導体装置
とを具備し、
前記半導体装置は、
互いに平行な一対の長辺と、前記一対の長辺に垂直な一対の短辺とを有する半導体チップと、
前記半導体チップの、前記一対の長辺のうちの一方に沿って設けられた第１バンプ配置領域に配置された複数の第１バンプと、
前記半導体チップの、前記一対の長辺のうちの他方に沿って設けられた第２バンプ配置領域に配置された複数の第２バンプと、
前記半導体チップの、前記第１バンプ配置領域と前記第２バンプ配置領域の間の領域に、前記一対の長辺に平行に延伸するように設けられた複数の第１電源線と、
前記半導体チップの、前記第１バンプ配置領域と前記第２バンプ配置領域の間の領域に、前記複数の第１電源線に対して前記一対の短辺に平行な方向に前記複数の第１電源線から離れて配置された、前記一対の長辺に平行に延伸するように設けられた複数の第２電源線と、
前記半導体チップに集積化された複数の第３バンプと、
前記半導体チップに集積化された複数の第４バンプ
とを備え、
前記半導体チップが、前記複数の第１バンプ、前記複数の第２バンプ、前記複数の第３バンプ、及び、前記複数の第４バンプが、前記ガラス基板に対向するように前記ガラス基板に接合され、
前記第１バンプは、前記ガラス基板の上に形成された第１配線に接合され、
前記第２バンプは、前記ガラス基板の上に形成された第２配線に接合され、
前記複数の第３バンプのそれぞれは、前記複数の第１電源線を短絡するように設けられ、
前記複数の第４バンプのそれぞれは、前記複数の第２電源線を短絡するように設けられ、
前記複数の第４バンプは、前記複数の第３バンプに対して、少なくとも前記一対の短辺に平行な方向にずれて配置された
表示デバイスモジュール。

【請求項7】

請求項６に記載の表示デバイスモジュールであって、
前記複数の第４バンプは、前記複数の第３バンプに対して、前記一対の長辺に平行な方向にずれて配置された
表示デバイスモジュール。

【請求項8】

請求項６又は７に記載の表示デバイスモジュールであって、
前記半導体チップと前記ガラス基板とが、主として、導電性粒子と前記導電性粒子が分散された接着剤とで構成される異方性導電材料を用いて接合されている
表示デバイスモジュール。

【請求項9】

表示パネルのガラス基板に半導体装置を接合する工程を具備し、
前記半導体装置は、
互いに平行な一対の長辺と、前記一対の長辺に垂直な一対の短辺とを有する半導体チップと、
前記半導体チップの、前記一対の長辺のうちの一方に沿って設けられた第１バンプ配置領域に配置された複数の第１バンプと、
前記半導体チップの、前記一対の長辺のうちの他方に沿って設けられた第２バンプ配置領域に配置された複数の第２バンプと、
前記半導体チップの、前記第１バンプ配置領域と前記第２バンプ配置領域の間の領域に、前記一対の長辺に平行に延伸するように設けられた複数の第１電源線と、
前記半導体チップの、前記第１バンプ配置領域と前記第２バンプ配置領域の間の領域に、前記複数の第１電源線に対して前記一対の短辺に平行な方向に前記複数の第１電源線から離れて配置された、前記一対の長辺に平行に延伸するように設けられた複数の第２電源線と、
前記半導体チップに集積化された複数の第３バンプと、
前記半導体チップに集積化された複数の第４バンプ
とを具備し、
前記複数の第３バンプのそれぞれは、前記複数の第１電源線を短絡するように設けられ、
前記複数の第４バンプのそれぞれは、前記複数の第２電源線を短絡するように設けられ、
前記複数の第４バンプは、前記複数の第３バンプに対して、少なくとも前記一対の短辺に平行な方向にずれて配置され、
前記半導体装置は、前記複数の第１バンプ、前記複数の第２バンプ、前記複数の第３バンプ、及び、前記複数の第４バンプが、前記ガラス基板に対向するように前記ガラス基板に接合され、
前記接合する工程において、前記第１バンプは、前記ガラス基板の上に形成された第１配線に接合され、前記第２バンプは、前記ガラス基板の上に形成された第２配線に接合される
表示デバイスモジュールの製造方法。

【請求項10】

請求項９に記載の表示デバイスモジュールの製造方法であって、
前記複数の第４バンプは、前記複数の第３バンプに対して、前記一対の長辺に平行な方向にずれて配置された
表示デバイスモジュールの製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置、表示デバイスモジュール、及び、表示デバイスモジュールの製造方法に関し、特に、フリップチップ実装に用いられるバンプを備えた半導体装置に関する。

【背景技術】

【0002】

ＣＯＧ（circuit on glass）実装その他のフリップチップ実装は、電子機器を小型化するために広く用いられる実装技術である。フリップチップ実装とは、半導体チップにバンプを設け、そのバンプによって半導体チップに集積化された回路と、配線基板に設けられた配線とを電気的に接続する技術である。フリップチップ実装に関しては、例えば、下記の特許文献に開示されている。

【0003】

特許文献１（特開２００７−１０３８４８号公報）は、パッドをバンプ電極の大きさに比べて小さくすることで半導体チップのサイズを縮小する技術を開示している。

【0004】

また、特許文献２（特開２０１１−２９３９６号公報）は、バンプ電極に２本の信号配線を接続する機能を持たせた構造の半導体装置を開示している。

【0005】

更に、特許文献３（国際公開ＷＯ２０１０／１４６８８４号）は、一方の長辺に沿って配置された入力バンプ群と他方の長辺に沿って配置された出力バンプ群の間に、ダミーバンプ群を設けた構成の半導体装置を開示している。ここで、ダミーバンプとは、電気的接続の機能を持たないバンプのことである。特許文献３は、ＡＣＦ（anisotropic conductive film：異方性導電性フィルム）樹脂の短辺側への流れをダミーバンプによって阻害することで、チップのコーナー部近傍におけるＡＣＦ樹脂の充分な流れを確保し、ＡＣＦ樹脂の流量不足に起因する接続不良の発生を抑制することを開示している。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】特開２００７−１０３８４８号公報

【特許文献2】特開２０１１−２９３９６号公報

【特許文献3】国際公開ＷＯ２０１０／１４６８８４号

【発明の概要】

【発明が解決しようとする課題】

【0007】

発明者等は、バンプを備えた半導体装置について検討を進めた結果、バンプを電源線（本明細書では、電源電圧を分配する配線、及び、接地電位に保たれる配線をいう。）の実効的な抵抗の低減に用いることができることを見出した。したがって、本発明の一つの目的は、電源線の低抵抗化を実現するための技術を提供することにある。

【0008】

本発明のその他の目的と新規な特徴は、本明細書の記述および添付図面から理解されるであろう。

【課題を解決するための手段】

【0009】

本発明の一の観点では、半導体装置が、互いに平行な一対の長辺と、一対の長辺に垂直な一対の短辺とを有する半導体チップと、半導体チップの、一対の長辺のうちの一方に沿って設けられた第１パッド配置領域に配置された複数の第１バンプと、半導体チップの、一対の長辺のうちの他方に沿って設けられた第２パッド配置領域に配置された複数の第２バンプと、半導体チップの、第１パッド配置領域と第２パッド配置領域の間の領域に、一対の長辺に平行に延伸するように設けられた複数の第１電源線と、半導体チップの第１電源線の上方の位置に集積化された複数の第３バンプとを具備する。複数の第３バンプのそれぞれは、複数の第１電源線を短絡するように設けられている。

【0010】

上記の半導体装置は、表示パネルのガラス基板へのフリップチップ実装（又は、ＣＯＧ実装）に好適である。

【発明の効果】

【0011】

本発明によれば、バンプを備えた半導体装置において、電源線の実効的な抵抗を低減することができる。

【図面の簡単な説明】

【0012】

【図1】本発明の一実施形態の半導体装置の構造を示す平面図である。

【図2】本実施形態におけるＶＤＤ電源線、ＧＮＤ電源線及びバンプの配置を示す平面図である。

【図3】本実施形態の半導体装置の、図２のＡ−Ａ断面における構造を示す断面図である。

【図4】本実施形態の半導体装置の、図２のＢ−Ｂ断面における構造を示す断面図である。

【図5】本実施形態のデバイスモジュールの構造を示す平面図である。

【図6】本実施形態のデバイスモジュールの構造を部分的に示す断面図である。

【図7】本実施形態における表示デバイスモジュールの製造方法を示す図である。

【図8】半導体チップの中央部にバンプが設けられない場合について、ＣＯＧ実装において半導体チップの裏面に圧力が印加されたときの半導体チップの変形を示す概念図である。

【図9】本実施形態の半導体チップについて、ＣＯＧ実装において半導体チップの裏面に圧力が印加されたときの半導体チップの変形を示す概念図である。

【図10】本実施形態の半導体装置の変形例を示す平面図である。

【図11】本実施形態の半導体装置の他の変形例を示す平面図である。

【発明を実施するための形態】

【0013】

図１は、本発明の一実施形態の半導体装置の構造を示す平面図である。本実施形態の半導体装置は、ＬＣＤ（liquid crystal display）パネルを駆動するドライバＩＣ（integrated circuit）として構成されており、半導体チップ１０を備えている。半導体チップ１０は、長方形、又は、略長方形に形成されており、一対の長辺１０ａ、１０ｂと、一対の短辺１０ｃ、１０ｄを有している。長辺１０ａ、１０ｂは互いに平行であり、短辺１０ｃ、１０ｄは互いに平行である。また、長辺１０ａ、１０ｂは、短辺１０ｃ、１０ｄと直交している。以下の説明においては、Ｘ軸が長辺１０ａ、１０ａに平行に規定され、Ｙ軸が短辺１０ｃ、１０ｄに平行に規定されたＸＹ直交座標系が用いられる場合がある。なお、図１では、半導体チップ１０が長方形であるように図示されているが、半導体チップ１０が略長方形であり、その角部において面取りされていてもよい。

【0014】

半導体チップ１０には、複数のバンプ１１、１２が設けられている。バンプ１１は、長辺１０ａに沿って設けられた入力側バンプ配置領域１３に配置されており、外部装置（例えば、ＣＰＵ（central processing unit））から信号を受け取る入力端子として用いられる。本実施形態では、バンプ１１は、外部から外部電源電圧ＶＤＤ_ＩＮが供給される電源バンプ１１ａと、接地端子（接地電位ＧＮＤに維持される端子）として用いられる接地バンプ１１ｂとを含んでいる。一方、バンプ１２は、長辺１０ｂに沿って設けられた出力側バンプ配置領域１４に配置されており、ＬＣＤパネル（図示されない）に信号を出力する出力端子として用いられる。バンプ１１、１２は、例えば、ＵＢＭ（underbump metallization）層と、その上に形成された導体層との積層体が用いられる。該ＵＢＭ層としては、一般的な材料、例えば、チタン−タングステン（Ｔｉ−Ｗ）膜と、その上に形成された金（Ａｕ）膜との積層体を使用しても良い。また、該導体層としては、低い抵抗率の材料、例えば、電解金メッキによって形成された金膜を用いても良い。バンプ１１、１２は、同一の高さを有しており、また、同一の形成工程で同時に形成される。

【0015】

ＬＣＤパネルには、多数のソース線及びゲート線が設けられることから、ＬＣＤパネルを駆動するドライバＩＣは、多数の出力端子、即ち、多数のバンプ１２が設けられる。このため、一般的なドライバＩＣでは、半導体チップ１０の長辺１０ａ、１０ｂの長さが、短辺１０ｃ、１０ｄの長さと比較して相当に大きいことに留意されたい。

【0016】

半導体チップ１０には、更に、入力側バンプ配置領域１３と出力側バンプ配置領域１４の間の領域に、様々な回路が集積化されている。詳細には、本実施形態では、液晶駆動回路１５と、ロジック回路１６と、ソース駆動回路１７と、ゲート駆動回路１８と、周辺回路１９とが半導体チップ１０に集積化されている。液晶駆動回路１５は、ＬＣＤパネルを駆動するために用いられる様々なアナログ信号を生成する回路である。ロジック回路１６は、ＬＣＤパネルを駆動するために行われる様々な論理演算を行う回路である。ソース駆動回路１７は、ＬＣＤパネルのソース線（データ線、信号線とも呼ばれる）を駆動する回路であり、ゲート駆動回路１８は、ＬＣＤパネルのゲート線（アドレス線、走査線とも呼ばれる）を駆動する回路である。ＬＣＤパネルにゲート線を駆動するＧＩＰ（gate in panel）回路が集積化される構成が採用される場合、ゲート駆動回路１８は、制御信号をＧＩＰ回路に供給してもよい。周辺回路１９は、液晶駆動回路１５、ロジック回路１６、ソース駆動回路１７及びゲート駆動回路１８が動作するために必要な様々な電圧及び信号を生成する回路である。本実施形態では、周辺回路１９は、電源バンプ１１ａに供給される外部電源電圧ＶＤＤＩＮから電源電圧ＶＤＤを生成する電源回路２０を備えている。

【0017】

半導体チップ１０の中央部（即ち、入力側バンプ配置領域１３と出力側バンプ配置領域１４の間の領域）には、更に、電源配線群２１が設けられている。電源配線群２１は、複数のＶＤＤ電源線２２と、複数のＧＮＤ電源線２３とを備えている。ＶＤＤ電源線２２は、電源回路２０から電源電圧ＶＤＤの供給を受ける電源線である。また、ＧＮＤ電源線２３は、接地バンプ１１ｂに電気的に接続されており、接地電位ＧＮＤに維持される電源線である。

【0018】

本実施形態では、複数のＶＤＤ電源線２２と複数のＧＮＤ電源線２３とが、いずれも、半導体チップ１０の長辺１０ａ、１０ｂに沿った方向（即ち、Ｘ軸方向）に延伸するように設けられている。本実施形態の半導体チップ１０では、長辺１０ａ、１０ｂの長さが、短辺１０ｃ、１０ｄの長さに比べて相当に大きいことから、長辺１０ａ、１０ｂに沿った方向に複数のＶＤＤ電源線２２と複数のＧＮＤ電源線２３とを設けることが、半導体チップ１０に集積化された各回路に電源電圧ＶＤＤ及び回路接地（circuit ground）を効率よく供給するために有効である。

【0019】

詳細には、ＶＤＤ電源線２２は、液晶駆動回路１５、ロジック回路１６、ソース駆動回路１７、ゲート駆動回路１８及び周辺回路１９に電源回路２０によって生成された電源電圧ＶＤＤを供給するために用いられる。図１の構成では、半導体チップ１０に２本のＶＤＤ電源線２２が設けられている。同様に、ＧＮＤ電源線２３は、液晶駆動回路１５、ロジック回路１６、ソース駆動回路１７、ゲート駆動回路１８及び周辺回路１９に回路接地を提供するために用いられる。図１の構成では、半導体チップ１０に２本のＧＮＤ電源線２３が設けられている。本実施形態では、ＶＤＤ電源線２２とＧＮＤ電源線２３とがＹ軸方向において交互に並んで配置されている。

【0020】

加えて、半導体チップ１０の中央部に、複数のバンプ２４、２５が設けられている。複数のバンプ２４、２５は、入力側バンプ配置領域１３と出力側バンプ配置領域１４の間の領域に配置されており、入力側バンプ配置領域１３に配置されるバンプ１１、及び、出力側バンプ配置領域１４に配置されるバンプ１２と同一の高さを有している。また、バンプ２４、２５は、バンプ１１、１２と同一の形成工程で同時に形成される。

【0021】

図２は、ＶＤＤ電源線２２、ＧＮＤ電源線２３及びバンプ２４、２５の配置を示す平面図である。図２に示されているように、複数のＶＤＤ電源線２２は、複数のバンプ２４によって互いに短絡されている。即ち、複数のバンプ２４は、複数のＶＤＤ電源線２２を短絡するためのシャントとして用いられる。図３は、図２のＡ−Ａ断面における本実施形態の半導体装置の構造、特に、バンプ２４の構造を示す断面図である。

【0022】

図３に示されているように、ＶＤＤ電源線２２及びＧＮＤ電源線２３は、いずれも、層間絶縁膜３１の上に形成されている。層間絶縁膜３１は、例えば、酸化シリコンによって形成される。本実施形態では、ＶＤＤ電源線２２及びＧＮＤ電源線２３は、最上層に位置する配線層に設けられている。

【0023】

ＶＤＤ電源線２２及びＧＮＤ電源線２３は、表面保護層（パッシベーション層）３２によって被覆されている。表面保護層３２は、例えば、窒化シリコンによって形成される。表面保護層３２には、ＶＤＤ電源線２２それぞれの上側表面に到達する開口３２ａが形成されている。

【0024】

複数のバンプ２４のそれぞれは、ＶＤＤ電源線２２及びＧＮＤ電源線２３の上方に位置するように形成されている。ここで、「上方」とは、半導体チップ１０の半導体基板（典型的にはシリコン基板）から離れる方向を意味している。詳細には、本実施形態では、複数のバンプ２４のそれぞれは、表面保護層３２の上に形成されており、各バンプ２４は、表面保護層３２の上側表面に形成されたＵＢＭ（underbump metallization）層３３と、ＵＢＭ層３３の上側表面に、低い抵抗率を有する材料、例えば金（Ａｕ）によって形成された導体層３４とを備えている。ＵＢＭ層３３としては、一般的な材料、例えば、チタン−タングステン（Ｔｉ−Ｗ）膜と、その上に形成された金（Ａｕ）膜との積層体を使用しても良い。また、導体層３４は、例えば、電解金メッキによって形成しても良い。

【0025】

各バンプ２４は、開口３２ａの内部においてＶＤＤ電源線２２に接合されている。詳細には、ＵＢＭ層３３は、開口３２ａの側面及び底面を被覆するように形成され、導体層３４は、開口３２ａを埋め込むように形成されている。このような構造のバンプ２４により、複数のＶＤＤ電源線２２が短絡されている。

【0026】

図２を再度に参照して、複数のＧＮＤ電源線２３は、複数のバンプ２５によって互いに短絡されている。即ち、複数のバンプ２５は、複数のＧＮＤ電源線２３を短絡するためのシャントとして用いられる。図４は、図２のＢ−Ｂ断面における本実施形態の半導体装置の構造、特に、バンプ２５の構造を示す断面図である。

【0027】

図４に示されているように、複数のバンプ２５のそれぞれは、表面保護層３２の上に形成されている。本実施形態では、各バンプ２５は、表面保護層３２の上側表面に形成されたＵＢＭ（underbump metallization）層３５と、ＵＢＭ層３５の上側表面に、例えば金（Ａｕ）によって形成された導体層３６とを備えている。導体層３６は、例えば、電解金メッキによって形成しても良い。ＵＢＭ層３５としては、一般的な材料、例えば、チタン−タングステン（Ｔｉ−Ｗ）膜と、その上に形成された金（Ａｕ）膜との積層体を使用しても良い。

【0028】

表面保護層３２には、ＧＮＤ電源線２３それぞれの上側表面に到達する開口３２ｂが形成されており、各バンプ２５は、開口３２ｂの内部においてＧＮＤ電源線２３に接合されている。詳細には、ＵＢＭ層３５は、開口３２ｂの側面及び底面を被覆するように形成され、導体層３６は、開口３２ｂを埋め込むように形成されている。このような構造のバンプ２５により、複数のＧＮＤ電源線２３が短絡されている。

【0029】

本実施形態では、複数のＶＤＤ電源線２２を接続するバンプ２４が、ＧＮＤ電源線２３の上方においてＧＮＤ電源線２３と交差するように配置される。同様に、本実施形態では、複数のＧＮＤ電源線２３を接続するバンプ２５が、ＶＤＤ電源線２２の上方においてＶＤＤ電源線２２と交差するように配置される。これは、本実施形態では、ＶＤＤ電源線２２とＧＮＤ電源線２３とが交互に配置されていることと関係している。ＶＤＤ電源線２２とＧＮＤ電源線２３とが交互に配置されるレイアウトは、ＶＤＤ電源線２２とＧＮＤ電源線２３の間のキャパシタンスを増大させ、ＶＤＤ電源線２２における電源電圧ＶＤＤの安定化に寄与する。ＶＤＤ電源線２２とＧＮＤ電源線２３とが交互に配置されているレイアウトにおいて複数のＶＤＤ電源線２２を接続するために、バンプ２４は、ＧＮＤ電源線２３の上方においてＧＮＤ電源線２３と交差するように配置される。同様に、ＶＤＤ電源線２２とＧＮＤ電源線２３とが交互に配置されているレイアウトにおいて複数のＧＮＤ電源線２３を接続するために、バンプ２５は、ＶＤＤ電源線２２の上方においてＶＤＤ電源線２２と交差するように配置される。

【0030】

本実施形態の半導体装置の利点の一つは、バンプ２４、２５を使用することにより、電源配線群２１の実効的な抵抗を低減できることである。より具体的には、本実施形態の半導体装置は、バンプ２４を用いて複数のＶＤＤ電源線２２を短絡することでＶＤＤ電源線２２の全体としての抵抗を低減し、ノイズ耐性を高くすることができる。即ち、半導体チップ１０の内部に集積化される金属配線（ここでは、表面保護層３２よりも下層に集積化される金属配線を意味する）とは異なり、バンプ２４は、抵抗率が低い材料（例えば、金）で形成でき、また、その厚さも厚くすることができる。即ち、バンプ２４は、その抵抗を低くすることができる。そのため、バンプ２４を用いてＶＤＤ電源線２２を短絡することにより、半導体チップ１０の内部に集積化される金属配線を用いてＶＤＤ電源線２２で短絡する場合と比べ、ＶＤＤ電源線２２の全体としての抵抗を一層低減することができる。

【0031】

ここで、複数のＶＤＤ電源線２２を短絡するためのシャントとして用いられる場合には、複数の箇所でＶＤＤ電源線２２が短絡されること、即ち、バンプ２４が複数であることが重要であることに留意されたい。一ヶ所のみでＶＤＤ電源線２２を短絡すると、ＶＤＤ電源線２２における電圧降下により、位置によって電源電圧ＶＤＤが異なる事態が生じ得る。

【0032】

同様に、バンプ２５を用いることによって、ＧＮＤ電源線２３の全体としての抵抗を低減され、ノイズ耐性を高くすることができる。ここで、バンプ２４と同様に、複数のＧＮＤ電源線２３を短絡するためのシャントとして用いられる場合には、複数の箇所でＧＮＤ電源線２３が短絡されること、即ち、バンプ２５が複数であることが重要であることに留意されたい。

【0033】

上述された構成の本実施形態の半導体チップ１０は、ＣＯＧ実装によって表示デバイスモジュールに実装されることが好適である。ここで、後に詳細に議論するように、半導体チップ１０の中央部にバンプ２４、２５が設けられることは、半導体チップ１０の厚さが薄く、且つ、短辺１０ｃ、１０ｄの長さが長い場合において、ＣＯＧ実装の工程における半導体チップ１０の変形を抑制するために有効である。以下では、半導体チップ１０がＬＣＤパネルにＣＯＧ実装によって実装された表示デバイスモジュール、及び、ＣＯＧ実装の工程について詳細に説明する。

【0034】

図５は、本実施形態の表示デバイスモジュール４０の構造を示す平面図である。図５に図示されているように、表示デバイスモジュール４０は、ＬＣＤパネル４１と、ＦＰＣ（flexible printed circuit board）４２とを備えている。ＬＣＤパネル４１には、ＬＣＤパネル４１を駆動するドライバＩＣとして機能する半導体チップ１０がＣＯＧ実装によって搭載される。半導体チップ１０によってＬＣＤパネル４１が駆動されることにより、ＬＣＤパネル４１の表示部４１ａに所望の画像が表示される。

【0035】

図６は、表示デバイスモジュール４０の構造を部分的に示す断面図である。図６に図示されているようにＬＣＤパネル４１は、ガラス基板４３、４４を備えている。ガラス基板４３、４４は、スペーサ４５により微小な間隔で互いに対向するように保持されている。ガラス基板４３の表面には、配線４６、４７が形成されている。ここで、配線４６は、半導体チップ１０のバンプ１１（出力端子として機能するバンプ）に電気的に接続されるべき配線であり、配線４７は、バンプ１２（入力端子として機能するバンプ）に電気的に接続されるべき配線である。

【0036】

半導体チップ１０は、異方性導電材料を用いたＣＯＧ実装によって、ガラス基板４３に搭載される。異方性導電材料は、主として、導電性粒子と、該導電性粒子が分散された接着剤（バインダ）とで構成されており、加熱されながら厚さ方向に圧力が加えられると、厚さ方向において導電性を有する一方で、面内方向においては絶縁性を有する状態になる。ここで、「主として」とは、他の材料が補助的に追加されていても良いことを意味している。
本実施形態では、異方性導電材料としてＡＣＦ（anisotropic conductive film）５１が用いられ、半導体チップ１０がＡＣＦ５１を用いてガラス基板４３に接合される。このとき、半導体チップ１０のバンプ１１は、ＡＣＦ５１に含まれる導電性粒子を介して配線４６に電気的に接続される。同様に、バンプ１２は、ＡＣＦ５１に含まれる導電性粒子を介して配線４７に電気的に接続される。

【0037】

ＦＰＣ４２も、ＡＣＦ５２によってガラス基板４３に接合される。このとき、ＦＰＣ４２の表面に形成された配線４８は、ＡＣＦ５２に含まれる導電性粒子を介して配線４７に電気的に接続される。これにより、これにより、配線４８は、ＡＣＦ５２、配線４７及びＡＣＦ５１を介して半導体チップ１０のバンプ１２に電気的に接続される。これは、配線４８から半導体チップ１０のバンプ１２に信号を供給することができることを意味している。

【0038】

図７は、本実施形態における表示デバイスモジュール４０の製造方法、より詳細には、半導体チップ１０をＬＣＤパネル４１のガラス基板４３に搭載するための一連の工程を示す図である。

【0039】

半導体チップ１０をＬＣＤパネル４１に搭載する手順では、まず、ＡＣＦ５１が、ガラス基板４３に貼り付けられる（工程１）。ＡＣＦ５１は、半導体チップ１０がガラス基板４３に接合されるべき位置に貼り付けられる。

【0040】

続いて、半導体チップ１０がガラス基板４３の所望の位置に位置合わせされた状態で、半導体チップ１０がＡＣＦ５１に仮に圧着される（工程２）。この段階では、半導体チップ１０がＡＣＦ５１に比較的に小さな圧力で押し付けられ、半導体チップ１０のバンプ１１、１２と、ガラス基板４３の上の配線４６、４７との間の電気的接続は達成されない。

【0041】

続いて、本圧着が行われる（工程３）、詳細には、加熱された状態で、比較的大きな圧力で半導体チップ１０がガラス基板４３に向けて押し付けられ、これにより、半導体チップ１０がガラス基板４３にＡＣＦ５１によって接合される。このとき、半導体チップ１０のバンプ１１は、ＡＣＦ５１に含まれる導電性粒子を介して配線４６に電気的に接続され、同様に、バンプ１２は、配線４７に電気的に接続される。

【0042】

留意すべきことは、半導体チップ１０の厚さが薄く、且つ、短辺１０ｃ、１０ｄの長さが長い場合、この本圧着（工程３）において、半導体チップ１０の変形が問題になり得ることである。半導体チップ１０が主としてシリコン基板で形成されている場合には、例えば、厚さが２００μｍ以下であり、短辺１０ｃ、１０ｄの長さが１ｍｍ以上である場合に半導体チップ１０の変形が問題になり得る。しかしながら、本実施形態では、半導体チップ１０の中央部にバンプ２４、２５が設けられていることによって本圧着の際の半導体チップ１０の変形を抑制することができる。

【0043】

例えば、図８に図示されているように、半導体チップの長辺１０ａ、１０ｂに沿って配置されたバンプ１１、１２しか設けられず、中央部にバンプが設けられない場合を考える。このような構造の半導体チップは、図８において、符号１００によって示されている。本圧着において半導体チップ１００の裏面（バンプ１１、１２が形成されていない面）に大きな圧力が印加されると、半導体チップ１００の中央部が押し込まれ、半導体チップ１００が変形しやすくなる。

【0044】

しかしながら、図９に図示されているように、本実施形態の半導体装置では、半導体チップ１０の中央部にバンプ２４、２５が設けられるため、本圧着において半導体チップ１０の裏面に圧力が印加されたときに、圧力が分散され、中央部における半導体チップ１０の変形を抑制することができる。詳細には、バンプ２４、２５は、半導体チップ１０の裏面に圧力が印加されたときにＬＣＤパネル４１のガラス基板４３に押しあてられ、半導体チップ１０の中央部を支持するポストとして機能する。このため、バンプ２４、２５は、裏面に印加された圧力を分散し、中央部における半導体チップ１０の変形の抑制に寄与する。

【0045】

以上に説明されているように、本実施形態の半導体装置では、複数のバンプ２４、２５が、半導体チップ１０の中央部（具体的には、入力側バンプ配置領域１３と出力側バンプ配置領域１４の間の領域）に配置されている。そして、電源配線群２１の複数のＶＤＤ電源線２２が複数のバンプ２４によって短絡され、ＧＮＤ電源線２３が複数のバンプ２５によって短絡されている。このような構造により、ＶＤＤ電源線２２及びＧＮＤ電源線２３の全体としての抵抗を低減し、耐ノイズ特性を向上することができる。

【0046】

また、本実施形態の半導体装置は、バンプ２４、２５が半導体チップ１０の中央部に設けられているため、ＣＯＧ実装の際に半導体チップ１０の変形を抑制することができる。

【0047】

以上には、本発明の実施形態が具体的に記述されているが、本発明は、上述の実施形態に限定されない。本発明が、様々な変更と共に実施され得ることは当業者には自明的であろう。

【0048】

例えば、本実施形態において、電源配線群２１及びバンプ２４、２５の配置は、様々に変更可能である。図１０、図１１は、本実施形態の半導体装置の変形例を示す平面図である。例えば図１０に図示されているように、複数の電源配線群２１が設けられ、複数の電源配線群２１のそれぞれに、複数のバンプ２４及び複数のバンプ２５が設けられても良い。図１０では、２つの電源配線群２１Ａ、２１Ｂが設けられる構成が図示されている。電源配線群２１Ａ、２１Ｂは、Ｙ軸方向（半導体チップ１０の短辺１０ｃ、１０ｄに平行な方向）に並んで配置されており、且つ、電源配線群２１Ａ、２１Ｂのそれぞれは、複数のＶＤＤ電源線２２及び複数のＧＮＤ電源線２３を含んでいる。電源配線群２１Ａ、２１Ｂのそれぞれにおいて、複数のバンプ２４によって複数のＶＤＤ電源線２２が短絡され、複数のバンプ２５によって複数のＧＮＤ電源線２３が短絡される。

【0049】

このとき、図１１に図示されているように、電源配線群２１Ａに設けられたバンプ２４、２５の位置が、電源配線群２１Ｂに設けられたバンプ２４、２５の位置と、Ｘ軸方向（半導体チップ１０の長辺１０ａ、１０ｂに平行な方向）にずれていてもよい。このようなバンプ２４、２５の配置は、半導体チップ１０の裏面に印加された圧力を分散し、半導体チップ１０の変形を一層に抑制するために好適である。

【0050】

また、上記の実施形態では、各バンプ２４が２本のＶＤＤ電源線２２を短絡するように設けられているが、各電源配線群２１（２１Ａ、２１Ｂ）が３以上のＶＤＤ電源線２２を含み、各バンプ２４が、当該３以上のＶＤＤ電源線２２を短絡するように設けられても良い。同様に、各電源配線群２１（２１Ａ、２１Ｂ）が３以上のＧＮＤ電源線２３を含み、各バンプ２５が、当該３以上のＧＮＤ電源線２３を短絡するように設けられても良い。

【0051】

また、上記の実施形態では、各バンプ２４とＶＤＤ電源線２２とが直接に接続されている構造が図示されているが、各バンプ２４とＶＤＤ電源線２２とが、他の配線層（パッドを含み得る）を介して電気的に接続されていても良い。同様に、各バンプ２５とＧＮＤ電源線２３とが、他の配線層（パッドを含み得る）を介して電気的に接続されていても良い。

【0052】

また、上記には、ＬＣＤパネルを駆動するドライバＩＣの実施形態が記述されているが、ＬＣＤパネル以外の様々な表示パネル（例えば、有機ＥＬ（electroluminescence）表示パネル等）を駆動するドライバＩＣに、本発明が適用されてもよい。更に、本発明の半導体装置は、ドライバＩＣ以外の様々なデバイスとして実施してもよい。

【符号の説明】

【0053】

１０ ：半導体チップ
１０ａ、１０ｂ：長辺
１０ｃ、１０ｄ：短辺
１１ ：バンプ
１１ａ ：電源バンプ
１１ｂ ：接地バンプ
１２ ：バンプ
１３ ：入力側バンプ配置領域
１４ ：出力側バンプ配置領域
１５ ：液晶駆動回路
１６ ：ロジック回路
１７ ：ソース駆動回路
１８ ：ゲート駆動回路
１９ ：周辺回路
２０ ：電源回路
２１ ：電源配線群
２１Ａ ：電源配線群
２１Ｂ ：電源配線群
２２ ：ＶＤＤ電源線
２３ ：ＧＮＤ電源線
２４、２５：バンプ
３１ ：層間絶縁膜
３２ ：表面保護層
３２ａ、３２ｂ：開口
３３ ：ＵＢＭ層
３４ ：導体層
３５ ：ＵＢＭ層
３６ ：導体層
４０ ：表示デバイスモジュール
４１ ：ＬＣＤパネル
４１ａ ：表示部
４２ ：ＦＰＣ
４３ ：ガラス基板
４５ ：スペーサ
４６、４７：配線
４８ ：配線
１００ ：半導体チップ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】