特許 6335895 漏れ低減書き込みライン荷電保護回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6335895

(24)【登録日】2018年5月11日

(45)【発行日】2018年5月30日

(54)【発明の名称】漏れ低減書き込みライン荷電保護回路

(51)【国際特許分類】

   H01L 27/11526 20170101AFI20180521BHJP

   H01L 27/11573 20170101ALI20180521BHJP

   H01L 21/336 20060101ALI20180521BHJP

   H01L 29/788 20060101ALI20180521BHJP

   H01L 29/792 20060101ALI20180521BHJP

   H01L 27/10 20060101ALI20180521BHJP

【ＦＩ】

   H01L27/11526

   H01L27/11573

   H01L29/78 371

   H01L27/10 481

【請求項の数】15

【全頁数】13

(21)【出願番号】特願2015-521689(P2015-521689)

(86)(22)【出願日】2013年7月8日

(65)【公表番号】特表2015-524612(P2015-524612A)

(43)【公表日】2015年8月24日

(86)【国際出願番号】US2013049574

(87)【国際公開番号】WO2014011548

(87)【国際公開日】20140116

【審査請求日】2016年6月6日

(31)【優先権主張番号】13/545,469

(32)【優先日】2012年7月10日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】507364997

【氏名又は名称】サイプレス セミコンダクター コーポレーション

(74)【代理人】

【識別番号】100079108

【弁理士】

【氏名又は名称】稲葉 良幸

(74)【代理人】

【識別番号】100109346

【弁理士】

【氏名又は名称】大貫 敏史

(74)【代理人】

【識別番号】100117189

【弁理士】

【氏名又は名称】江口 昭彦

(74)【代理人】

【識別番号】100134120

【弁理士】

【氏名又は名称】内藤 和彦

(72)【発明者】

【氏名】デイヴィス，ブラッドリー，マーク

(72)【発明者】

【氏名】ランドルフ，マーク，ダブリュー．

(72)【発明者】

【氏名】チャン，スン−ヨン

(72)【発明者】

【氏名】シライワ，ヒデヒコ

【審査官】 上田 智志

(56)【参考文献】

【文献】 特表２００７−５３６７３１（ＪＰ，Ａ）

【文献】 米国特許第０７３５２６１０（ＵＳ，Ｂ１）

【文献】 米国特許出願公開第２００８／０１５１５９０（ＵＳ，Ａ１）

【文献】 米国特許出願公開第２００６／００９１４３９（ＵＳ，Ａ１）

【文献】 特表２００６−５００７６０（ＪＰ，Ａ）

【文献】 特開平０５−３３５５０３（ＪＰ，Ａ）

【文献】 特開２００３−１７９０５６（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／３３６，

２７／１０，２７／１１５２６，２７／１１５７３，

２９／７８８，２９／７９２

(57)【特許請求の範囲】

【請求項1】

フラッシュ・メモリ・セルのためのワードライン構造を製造する方法であって、
コア領域に隣接してポリシリコン構造を形成することと、
前記ポリシリコン構造を、前記コア領域に隣接する第１の領域内、及びスパイン領域に隣接する第２の領域内で、ドープすることと、
前記第１及び第２の領域間に非ドープ領域を残すことであって、前記非ドープ領域は、前記第１の領域に接触する第１の端部と、前記第２の領域に接触する第２の端部とを有する、残すことと、
前記ポリシリコン構造の頂部に導電層を形成することであって、前記導電層は、前記第１の端部及び前記第２の端部のうちの少なくとも１つに接触しないように配置され、前記導電層は、前記非ドープ領域と重なる部分を有する、形成することと、
を含む、方法。

【請求項2】

導電層を形成することは、
前記非ドープ領域の一部の上にマスクを形成することと、
前記ポリシリコン構造の非マスク領域上に前記導電層を配置することと、
を含む、請求項１に記載の方法。

【請求項3】

前記マスクを、前記第１の領域の一部及び前記非ドープ領域の一部の上に延在するように形成することを更に含む、請求項２に記載の方法。

【請求項4】

前記マスクを、前記第２の領域の一部及び前記非ドープ領域の一部の上に延在するように形成することを更に含む、請求項２に記載の方法。

【請求項5】

前記スパイン領域の少なくとも一部を前記第２の領域から形成すること、及び、前記スパイン領域を基板に電気的に接続することを更に含む、請求項１に記載の方法。

【請求項6】

前記ポリシリコン構造を形成することは、
前記コア領域に隣接してポリシリコンを配置することと、
前記配置されたポリシリコンの一部の上にドープ・マスクを形成することと、
前記ポリシリコンの非マスク部分をドープすることと、
前記ドープ・マスクを除去することと、
を含む、請求項１に記載の方法。

【請求項7】

前記導電層をＣｏ−Ｓｉから形成することを更に含む、請求項１に記載の方法。

【請求項8】

フラッシュ・メモリを前記コア領域内に形成することを更に含む、請求項１に記載の方法。

【請求項9】

コア領域と、
スパイン領域と、
前記コア領域に隣接して形成されるポリシリコン構造であって、前記コア領域に隣接する第１のドープ領域と、前記スパイン領域に隣接する第２のドープ領域と、前記第１及び第２のドープ領域間に配置される非ドープ領域とを備え、前記非ドープ領域は、前記第１のドープ領域に接触する第１の端部及び前記第２のドープ領域に接触する第２の端部を有する、ポリシリコン構造と、
前記ポリシリコン構造の頂部に形成される導電層であって、前記第１の端部及び前記第２の端部のうちの少なくとも１つに接触しないように配置構成される、導電層と、
を備え、前記導電層は、前記非ドープ領域と重なる部分を有する、半導体デバイス。

【請求項10】

前記非ドープ領域の少なくとも一部の上に配置され、ポリシリコン構造の一部をマスキングすること、及び前記ポリシリコン構造の非マスク領域上に前記導電層を堆積させることによって、形成される、マスク領域を更に備える、請求項９に記載の半導体デバイス。

【請求項11】

前記マスク領域は、前記第１の領域の一部及び前記非ドープ領域の一部の上に延在する、請求項１０に記載の半導体デバイス。

【請求項12】

前記マスク領域は、前記第２の領域の一部及び前記非ドープ領域の一部の上に延在する、請求項１０に記載の半導体デバイス。

【請求項13】

前記第２の領域は前記スパイン領域の一部を形成し、前記スパイン領域は基板に電気的に接続される、請求項９に記載の半導体デバイス。

【請求項14】

前記導電層はＣｏ−Ｓｉを含む、請求項９に記載の半導体デバイス。

【請求項15】

前記コア領域はフラッシュ・メモリ・セルを備える、請求項９に記載の半導体デバイス。

【発明の詳細な説明】

【技術分野】

【0001】

[0001] 本発明は、一般に、メモリ・デバイス内で使用するために改良された書き込みライン荷電保護回路、及び、書き込みライン（charge）保護回路を製造するための方法に関する。

【背景技術】

【0002】

[0002] フラッシュ及び他のタイプの電子メモリ・デバイスは、個別にデータを記憶し、データにアクセスするメモリ・セルから構成される。典型的なメモリ・セルは、２つの可能な状態のうちの１つを有する、ビットと呼ばれる単一の２進情報を記憶する。セルは、一般に、８つのセルを備えるバイト、及び、１６又はそれ以上のこうしたセルを含み得、通常は８の倍数で構成されるワードなどの、複数のセル・ユニットに編成される。こうしたメモリ・デバイス・アーキテクチャ内へのデータの記憶は、時にはセルのプログラミングと呼ばれる、メモリ・セルの特定セットへの書き込みによって実行され、その後読み取り動作でデータを取り出すことができる。プログラミング及び読み取り動作に加えて、メモリ・デバイス内のセルのグループは消去可能であり、グループ内の各セルは既知の状態にプログラミングされる。

【0003】

[0003] 個別のメモリ・セルは、典型的には、データ・ビットを記憶するように適合された半導体構造を備える。例えば、多くの従来のメモリ・セルは、内部に２進情報が保持できる金属酸化物半導体（ＭＯＳ）デバイスを含む。消去、プログラミング、及び読み取りの動作は、一般に、セルＭＯＳデバイスのある端子への適切な電圧の印加によって実行される。消去又はプログラミング動作において、電荷が除去されるか又はメモリ・セルに記憶されるように、電圧が印加される。読み取り動作において、セル内で電流が流れるように適切な電圧が印加され、こうした電流の量は、セル内に記憶されたデータの値を示す。メモリ・デバイスは、内部に記憶されたデータを決定するために、結果として生じるセル電流を感知するための適切な回路を含み、次にこのデータが、内部でメモリ・デバイスが使用されるシステム内で他のデバイスにアクセスするためにデバイスのデータ・バス端子に提供される。

【0004】

[0004] フラッシュ・メモリは、再書き込みが可能であり、そのコンテンツを電力なしで保持可能な、不揮発性タイプのメモリである。従来のフラッシュ・メモリはセル構造で構築され、単一ビットの情報が各フラッシュ・メモリ・セルに記憶される。各フラッシュ・メモリ・セルは、基板内にソース、ドレーン、及びチャネルを有するトランジスタ構造、並びに、チャネルを覆う積層ゲート構造を含む。積層ゲートは、当業者であれば周知のように、例えば基板内に配設されたｐ型導電性の表面上に形成されるゲート誘電体層（時にはトンネル酸化物と呼ばれる）を含むことができる。積層ゲートは、トンネル酸化物を覆うポリシリコン浮遊ゲート、及び浮遊ゲートを覆う共重合体（interpoly）誘電体層も含む。共重合体誘電体層は、しばしば、窒化層を挟む２つの酸化層を有する、酸化窒化酸化（ＯＮＯ）層などの、多層絶縁体である。最後に、ドープ・ポリシリコン制御ゲートが共重合体誘電体層を覆う。

【0005】

[0005] フラッシュ・メモリ・セルは、読み取り、プログラミング、又は消去動作のためにアドレス復号回路を介してアクセスされる、バイト又はワードなどの、個別にアドレス指定可能なユニット又はグループに編成され、これによって、こうした動作が特定のバイト又はワード内のセル上で実行可能である。メモリ・デバイスは、こうしたバイト又はワードをアドレス指定するために適切な復号及びグループ選択回路、並びに、所望の動作を達成するために動作しているセルに電圧を提供するための回路を含む。フラッシュ・メモリ・セルは、単一ビット又は複数ビットのいずれであっても、様々な異なる構成で相互接続することができる。例えばセルは、ワードラインに個別に接続された行内のセルの制御ゲートと、導電性ビットラインによって互いに接続された特定列内のセルのドレーンとを備える、ＮＯＲ構成で構成可能であり、こうした配置構成では、アレイ内のすべてのフラッシュ・セルは、Ｖｓｓ又は接地などの共通ソース端子に結合されたそれらのソース端子を有する。動作時に、こうしたＮＯＲ構成内の個別のフラッシュ・セルは、プログラミング（書き込み）、読み取り、消去、又は他の機能のために、周辺復号器及び制御回路を使用して、それぞれのビットライン及びワードラインを介してアドレス指定される。

【0006】

[0006] 別のセル構成は、仮想接地アーキテクチャと呼ばれ、行内のコア・セルの制御ゲートが共通ワードラインと結合される。典型的な仮想接地アーキテクチャは、１つのセル・トランジスタのドレーンが、関連付けられたビットライン及び隣接するコア・セル・トランジスタのソースに結合された、フラッシュ・メモリ・コア・セル・ペアの行を備える。個々のフラッシュ・セルが、ワードライン及び関連付けられたセルの境界を画するビットラインのペアを介して選択される。セルは、制御ゲート（例えば共通ワードラインを介して）及びドレーンに結合されたビットラインに、電圧を印加することによって読み取ることができるが、ソースは別のビットラインを介して接地（Ｖｓｓ）に結合される。したがって仮想接地は、読み取られることになるセルのソースに関連付けられたビットラインを選択的に接地することによって形成される。コア・セルが２重ビット・タイプである場合、上記の接続を使用してセルの第１ビットを読み取ることができる一方で、他のビットは、ドレーンに接続されたビットラインを設置すること、及び、他のビットラインを介してソース端子に電圧を印加することによって、同様に読み取ることができる。

【0007】

[0007] フラッシュ・メモリ・デバイスの製造過程において、ある処理ステップは荷電プラズマの使用を含む。例えば、イオン注入、プラズマ・エッチング、プラズマ助長堆積プロセス、及び他の荷電処理動作は、半導体ウェハ及び内部のフラッシュ・メモリ・セルに損傷を与える可能性がある。こうしたプロセスにおけるプラズマは荷電粒子を含み、その一部が、アンテナ荷電を介してウェハ表面上に蓄積可能である。例えばバックエンド相互接続処理において、層間絶縁（ＩＬＤ）材料は、しばしば、プラズマ化学気相堆積法（ＰＥＣＶＤ）を使用して堆積され、プラズマ・ベース反応性イオン・エッチング（ＲＩＥ）を使用してエッチングされる。フラッシュ・メモリ・アレイにおいて、導電性制御ゲート構造は、一般に、内部に記憶されたデータの行に選択的にアクセスするためのワードラインとして動作する、セルの行に沿って配設されたドープ・ポリシリコンのラインとして形成される。ポリシリコン制御ゲート又はワードラインは、プラズマに関するプロセス・ステップを含む、プロセス関連荷電に関するアンテナとして動作する。保護されていない場合、ワードライン構造は電荷を蓄積し、ウェハ基板に対して電位差を獲得するため、積層ゲート又は電荷トラップ層を介して放電可能であり、これがセルの事前プログラミング又は損傷につながる。

【0008】

[0008] ドープ・ポリシリコン・ワードラインがＩＬＤ材料でカバーされた後であっても、処理関連荷電がセルを損傷させる可能性がある。例えば、バックエンド相互接続（例えば金属化）処理の間に、１つ又は複数のパターン化金属層がＩＬＤ層の上及び間に形成され、その一部がフラッシュ・アレイ内のワードラインに接続される。これらの金属ワードライン・ルーティング構造は、それら自体がバックエンド・プロセスに直接露出され、電荷収集アンテナとして動作することが可能であり、露出されたワードライン接続上に蓄積した電荷は、フラッシュ・メモリ・セルを介して放電可能であるため、再度、損傷及び／又は性能低下につながる。プロセス関連荷電の悪影響を抑制するための、フラッシュ・メモリ・デバイス製造に関するワードライン保護の装置及び方法が望まれる。こうしたワードライン保護構造の一例は、その全体が参照により本明細書に組み込まれた、米国特許第７１６０７７３号で完全に説明されている。

【0009】

[0009] フラッシュ・メモリは、典型的には、ワードラインのいずれかが電流漏れの被害を受けているかどうかを判別するためにテストされる。電流漏れの量を正確に決定することは、特定のメモリ・セル又はセクタが適切に機能しているかどうかを判別できるため、重要である。不正確な電流漏れ測定は、結果として、適切に機能しているメモリを不合格とするか、又は欠陥のあるメモリを合格とする可能性がある。ある状況下では、あるワードライン保護構造を備えた従来のメモリは、結果として電流漏れの不正確な測定を発生させることがわかっている。

【発明の概要】

【発明が解決しようとする課題】

【0010】

[0009] したがって、電流漏れの正確な測定が可能なメモリを提供する改良が求められている。

【課題を解決するための手段】

【0011】

[0010] 本発明の実施形態は、フラッシュ・メモリ・デバイス内にワードライン構造を製造する方法を含む。この方法によれば、メモリ・コア領域に隣接してポリシリコン構造が形成される。次にポリシリコン構造は、コア領域に隣接する第１の領域内、及びスパイン領域に隣接する第２の領域内で、ドープ可能である。第１と第２の領域間に非ドープ領域が残される。様々な実施形態に従い、非ドープ領域は、第１の領域に接触する第１の端部と、第２の領域に接触する第２の端部とを有する。本発明の態様に従い、第１の端部及び第２の端部のうちの少なくとも１つに接触しないような導電層が、ポリシリコン構造の頂部に形成可能である。様々な実施形態に従い、導電層は、非ドープ領域の一部の上にマスクを形成すること、ポリシリコン構造の非マスク領域上に導電層を配設すること、及びその後、マスクを除去することによって、形成可能である。

【0012】

[0011] 本発明の態様に従い、半導体デバイスが提供される。半導体デバイスは、コア領域、スパイン領域、ポリシリコン構造、及び導電層を含む。ポリシリコン構造はコア領域に隣接して形成可能である。加えて、ポリシリコン構造は、スパイン領域に隣接した第２のドープ領域と、第１及び第２のドープ領域間に配置される非ドープ領域とを含むことができる。非ドープ領域は、第１のドープ領域に接触する第１の端部と、第２のドープ領域に接触する第２の端部とを有することができる。導電層は、ポリシリコン構造の頂部に形成可能であり、第１の端部及び第２の端部のうちの少なくとも１つに接触しないように配置構成可能である。

【0013】

[0012] 本発明の他の特徴及び利点、並びに本発明の様々な実施形態の構造及び動作を、添付の図面を参照しながら以下で詳細に説明する。本発明は、本明細書で説明する特定の実施形態に限定されないことに留意されたい。こうした実施形態は、単なる例示の目的で本明細書に提示されている。当業者であれば、本明細書に含まれる教示に基づき、追加の実施形態が明らかとなろう。

【0014】

[0013] 次に、本発明の実施形態を、添付の概略図を参照しながら単なる例として説明するが、図内の対応する参照記号は対応する部分を示している。更に、本明細書に組み込まれ本明細書の一部を形成する添付の図面は、本発明を例示するものであり、説明と共に、本発明の原理を更に説明し、当業者が本発明を作成及び使用できるようにする働きをするものである。

【図面の簡単な説明】

【0015】

【図1】[0014]本発明の実施形態に従った半導体デバイスを示す図である。

【図2a】[0015]本発明の実施形態に従った半導体デバイスを示す図である。

【図2b】[0015]本発明の実施形態に従った半導体デバイスを示す図である。

【図3】[0016]本発明の実施形態に従った半導体デバイスを示す図である。

【図4a】[0017]本発明の実施形態に従った、その製造の様々な時点での半導体デバイスを示す図である。

【図4b】[0017]本発明の実施形態に従った、その製造の様々な時点での半導体デバイスを示す図である。

【図4c】[0017]本発明の実施形態に従った、その製造の様々な時点での半導体デバイスを示す図である。

【図4d】[0017]本発明の実施形態に従った、その製造の様々な時点での半導体デバイスを示す図である。

【図4e】[0017]本発明の実施形態に従った、その製造の様々な時点での半導体デバイスを示す図である。

【図4f】[0017]本発明の実施形態に従った、その製造の様々な時点での半導体デバイスを示す図である。

【図5】[0018]本発明の実施形態に従った、半導体デバイスの製造における様々なステップを示すフローチャートである。

【発明を実施するための形態】

【0016】

[0019] 本発明の特徴及び利点は、全体を通じて同じ参照番号が対応する要素を識別する図面に関して、以下に示される詳細な説明からより明らかになろう。図面では、同じ参照番号は一般に、同一、機能的に同様、及び／又は構造的に同様の、要素を示す。

【0017】

[0020] 本発明の以下の詳細な説明は、本発明と一致する例示の実施形態を示す添付の図面を指すものである。他の実施形態も可能であり、本発明の趣旨及び範囲内での実施形態に対する修正も実施可能である。したがって詳細な説明は、本発明を限定することを意図していない。むしろ本発明の範囲は、添付の特許請求の範囲によって定義される。

【0018】

[0021] 図１は、本発明の様々な実施形態に従った半導体ワードライン保護構造１００を示す。構造１００は、スパイン１１８で互いに接続された、いくつかのワードライン１１０ａ…１１０Ｎ（集合的にワードライン１１０と呼ぶ）を含む。スパイン１１８は、様々な実施形態に従い、相互接続１０８を介して基板に電気的に接続される。

【0019】

[0022] 各ワードラインは、様々な実施形態に従い、３つの領域を有するものと考えられ得る。例えば、ワードライン１１０ａはコア側（左側であるが図示せず）に隣接するドープ領域１１２ａ、非ドープ領域１１４ａ、及びスパイン１１８に隣接するドープ領域１１６ａを内部に含む。他のワードライン（すなわち１１０ｂ、１１０ｃ…、１１０Ｎ）は、同様のコア側ドープ領域（１１２ｂ、１１２ｃ…、１１２Ｎ）及びスパイン側ドープ領域（すなわち１１６ｂ、１１６ｃ…、１１６Ｎ）を有する。コア側ドープ領域（１１２ａ、１１２ｂ、１１２ｃ…、１１２Ｎ）は、本明細書では一般に、コア側ドープ領域１１２と呼ばれる。同様に、非ドープ領域（１１４ａ、１１４ｂ、１１４ｃ…、１１４Ｎ）及びスパイン側ドープ領域（１１６ａ、１１６ｂ、１１６ｃ…、１１６Ｎ）は、それぞれ一般に、非ドープ領域１１４及びスパイン側ドープ領域と呼ばれる。

【0020】

[0023] ドープ領域１１２及び１１６は導電層（例えばＣｏ−Ｓｉ）でカバーされることが可能であるが、非ドープ領域１１４は、様々な実施形態に従い、導電層によって完全にカバーされないか、又は少なくとも部分的にカバーされないことが可能である。非ドープ領域１１４は、好ましくはわずかに導電性であるが、ドープ領域１１２及び１１６よりもはるかに高い抵抗性を有する。ワードライン構造１００は、様々な実施形態に従い、コア隣接領域１０２、非ドープ領域１０４、及びスパイン隣接領域１０６を有する。

【0021】

[0024] 図２ａ及び図２ｂは、本発明の態様に従った例示のワードライン保護回路２００を示す。簡単にするために、回路２００は４本のワードライン２１１、２１２、２１３、及び２１４のみと共に示されているが、実際にはこうした構造は、より多くのワードラインを有することができる。各ワードラインは、ドープ・コア領域２０２、非ドープ領域２０４、及びドープ・スパイン領域２０６に配置された部分を有する。スパインは、接続２０８を介して基板に電気的に接続される。加えて各ワードラインは、それぞれのマスク領域２２１、２２２、２２３、及び２２４を有する。各ワードラインの非ドープ領域は、わずかに導電性であるが、好ましくは相対的に導電性のドープ領域２０２及び２０６よりもかなり高い抵抗性を有する。

【0022】

[0025] ワードライン保護回路２００の漏れは、２段階でテストすることができる。第１段階は図２ａに示され、第２段階は図２ｂに示されている。図２ａに示されるように、第１段階の間、ワードライン２１１、２１２、２１３、及び２１４のそれぞれが、コア領域２０２で高電圧電源（例えば１０Ｖ）に接続される。基板（並びに接続２０８）は、低電圧の、図に示されるような接地に接続可能である。初期又は第１段階の電流漏れは、電源から接地への電流フローを測定することによって、この地点で測定可能である。

【0023】

[0026] 図２ｂは、漏れテストの第２段階を示す。この漏れテストの第２段階の間は、ワードライン２１１、２１２、２１３、及び２１４の一部分のみが高電圧電源に接続される。例えば図２ｂは、ワードラインの半分（２１２及び２１４）が高電圧に向けられ、他の半分（２１１及び２１３）は接地に向けられるように示されているが、他の構成も可能である。最終又は第２段階の電流漏れは、電源からの電流フローを測定することによって、この地点で測定可能である。理想的には、ワードラインに欠陥がない場合、最終値は初期に測定された電流漏れ値の半分となるはずである（図２ｂに示されるように、ワードラインの半分が高電圧に、半分が接地に向けられると想定した場合）。しかしながら、測定された第２段階の電流が予想よりも高い場合、ワードラインからワードライン漏れによる欠陥が想定され得、これを修理すること、又は構造を適切にバックアップされた構造に取り換えることによって、修復可能である。しかしながら不正確な漏れ測定は、誤った欠陥を検出するか、又は欠陥が診断されないことにつながる可能性がある。この現象は、図３に関して更に説明する。

【0024】

[0027] 図３は、図２ａ及び図２に示されたワードライン２１１〜２１４と同様のワードライン３１０を含む、例示の半導体構造３００の側面図を示す。図に示されるように、ワードライン３１０は基板３２０上に配設され、好ましくはポリシリコンから形成され、ドープ・コア側領域３０２、非ドープ領域３０４、及びドープ・スパイン側領域３０６を含む。構造は、好ましくはＣｏ−Ｓｉから形成された、導電層３０８ａ及び３０８ｂも含む。マスク領域３１２は、製造プロセス中に、非ドープ領域３０４の一部の上に導電層が形成されるのを抑制するためのマスキングの結果として生じる。図３に示されるように、導電層３０８ａは、非ドープ領域３０４と重なる部分３１４ａを有する。同様に、導電層３０８ｂは、非ドープ領域３０４と重なる部分３１４ｂを有する。領域３０４は非ドープであるが、ある環境の下では、領域３０４の一部を弱Ｐ及び弱Ｎ領域と同様に挙動するように誘導することができる。例えば、隣接するワードラインが高に保持される場合、Ｐ型及びＮ型領域を領域３０４内に形成し、トランジスタと同様に挙動させることができる。図３は、Ｐ領域及びＮ領域が非ドープ領域３０４内に形成される、一状況を示す。しがしながら、Ｎと示された領域は、いくつかのインスタンスではＰ領域とすることも可能である。

【0025】

[0028] 発明者等は、隣接するワードラインが高に保持された場合（図２ａ及び図２ｂに関して説明したテストの間など）に発生する問題が構造３００で特定されたことを確認した。非ドープ領域３０４内に形成される（また領域３０４内でＰ領域及びＮ領域によって示される）トランジスタは測定される漏れを調節する効果を有し、それが不正確な電流漏れテスト結果につながる。この問題を除去するために、発明者等は、重複部分３１４ａ及び３１４ｂのうちの一方又は両方を除去するように、構造３００を修正可能であることを決定した。本発明に従った改良された構造を作成するためのプロセスを、図４ａ〜図４ｆを参照しながら以下で説明する。

【0026】

[0029] 図４ａは半導体セクション４００を示す。具体的に言えば、ポリシリコン層４１０が、より大きな半導体構造のコア側とスパイン側との間に形成された（構造全体は示されていない）。ポリシリコン層は、様々な実施形態に従い、物理気相堆積法（ＰＶＤ）、化学気相堆積法（ＣＶＤ）、電気化学堆積法（ＥＣＤ）、分子線エピタキシ（ＭＢＥ）、プラズマ助長化学気相堆積法（ＰＥＣＶＤ）などの、いくつかの周知のプロセスのうちのいずれかを介して、基板４２０上に配設することができる。基板４２０は、シリコン・ウェハ、ＳＯＩウェハ、エピタキシャル層などの、任意の適切な基板材料で形成可能である。

【0027】

[0030] 図４ｂは、ポリシリコン層４１０上に配置されたドープ・マスク４３０を示す。その後ポリシリコン層４１０をドープし、ドープ・マスク４３０を除去することが可能であり、その結果、図４ｃに示された構造が生じる。図４ｃは、構造のコア側上にドープ領域４０２及びスパイン側にドープ領域４０６を含む、ポリシリコン層４１０を示す。非ドープ領域４０４は、依然としてドープ領域４０２と４０６の間にあり、遷移４２２でコア側ドープ領域４０２に接し、遷移４２４でスパイン側ドープ領域４０６に接する。

【0028】

[0031] 図４ｄは、導電層マスク又はケイ化ブロック（ＳＢ）マスク４３５が追加された、半導体構造４００を示す。導電層又はケイ化ブロック（ＳＢ）マスク４３５は、張り出し部分４４０だけコア側ドープ領域４０２の一部の上に、及び、非ドープ領域４０４の一部の上に、延在する。加えて、様々な実施形態に従い、導電層マスクは非ドープ領域４０４全体を覆って延在することはない。例えば図４ｄに示されるように、マスク４３５は非ドープ領域４０４の一部４４５をマスキングせずに残している。しかしながら、いくつかの実施形態によれば、非ドープ領域４０４の全体をマスク４３５でマスキングすることが可能である。代替として、マスク４３５は、スパイン側ドープ領域４０６の一部の上に延在可能である。

【0029】

[0032] 非ドープ領域の少なくとも一部をマスキングした後、半導体構造は、非マスク部分から形成された窒化層４３７を除去するためにエッチング可能である。次に、マスク部分内の窒化層４３７、すなわち導電層が望ましくない部分のみを残して、マスクを除去することができる。図４ｅに示されるように、半導体構造４００の頂部に導電層４０８ａ及び４０８ｂが配置可能である。導電層４０８ａ、４０８ｂは、様々な実施形態に従い、物理気相堆積法（ＰＶＤ）、化学気相堆積法（ＣＶＤ）、電気化学堆積法（ＥＣＤ）、分子線エピタキシ（ＭＢＥ）、プラズマ助長化学気相堆積法（ＰＥＣＶＤ）などの、いくつかの周知のプロセスのうちのいずれかを介して、作成可能である。様々な実施形態に従い、マスク４３５のコア側張り出し４４０は、非ドープ領域４０４のいずれかの部分を覆う導電層４０８ａのいずれかの形成を防止するのに十分である。更にマスク４３５は、非ドープ領域４０４のいずれかの部分を覆ういずれかの導電層４０８ｂの形成を防止するように配置可能である（ただし、ここでは図示せず）。

【0030】

[0033] 導電層４０８ａ及び４０８ｂの形成後、残りの窒化層４３７を除去することができる。結果として生じる構造が図４ｆに示されている。図４ｆに示されるように、導電層４０８ｂは、張り出し部４４５だけ非ドープ領域４０４に張り出している。更に、導電層４０８ａと非ドープ領域４０４との間にギャップ４４０が存在するため、結果としてこの２つの間には接続が存在しない。導電層４０８ａ及び４０８ｂのうちの少なくとも１つと非ドープ領域４０４との直接の接触を防止することによって、構造４００は、図３に関して上記で論じた寄生トランジスタ（parasitic transistor）を形成しない。

【0031】

[0034] 図５は、本発明の様々な実施形態に従った、ワードライン保護回路を構築する方法を示す。図に示されるように、ステップ５０２で、半導体基板（例えばシリコン・ウェハ、ＳＯＩウェハ、エピタキシャル層など）上にポリシリコン層が配置される。実施形態に従い、ポリシリコン層はコア領域とスパイン側領域との間に配置可能である。ステップ５０４で、ポリシリコン層上にドープ・マスクが配置可能である。ドープ・マスクは、好ましくは、コア側上のポリシリコン層の一部を非マスクで、及び、スパイン側上のポリシリコン層の一部を非マスクで残し、２つの非マスク部分の間のポリシリコン層の一部をマスキングする。

【0032】

[0035] ポリシリコン層上にドープ・マスクを配置した後、ステップ５０６で、ドープ・マスクによってカバーされていない領域内で、ポリシリコン層をドープすることができる。次にステップ５０８で、ポリシリコン層をエッチングし、ドープ・マスクを除去することができる。結果として生じるポリシリコン層は、コア側ドープ領域、スパイン側ドープ領域、及び２つのドープ領域間に位置する非ドープ領域を備える。

【0033】

[0036] ステップ５１０で、導電層マスク又はＳＢマスクがポリシリコン構造上に堆積される。好ましくは、導電層マスクは、非ドープ領域の少なくとも一部の上に延在する。加えて、導電層マスクは、コア側ドープ領域の一部の上にも延在可能である。マスクは、非ドープ領域の上にも延在可能であり、様々な実施形態に従い、コア側ドープ領域及びスパイン側ドープ領域の両方との重複も可能である。導電層マスクの後、ステップ５１２で、以前に配置された窒化物の層を非マスク部分から除去することが可能であり、これによって、マスクされている部分の上にのみ窒化物が残される。次にステップ５１４で、非マスク部分に導電層を堆積させることができる。

【0034】

[0037] 課題を解決するための手段及び要約書の項ではなく、発明を実施するための形態の項が、特許請求の範囲を解釈するために使用されるものと意図されることを理解されよう。課題を解決するための手段及び要約書の項は、発明者等によって企図された本発明の例示の実施形態のすべてではなく、１つ又は複数を示すものであり得るため、本発明及び添付の特許請求の範囲を限定することは決して意図されていない。

【0035】

[0038] 以上、本発明について、指定された機能及びそれらの関係の実装を示す機能構築ブロックの助力を得て説明してきた。これらの機能構築ブロックの境界は、説明の便宜上、本明細書では任意に定義されてきた。指定された機能及びそれらの関係が適切に実行される限り、代替の境界が定義可能である。

【0036】

[0039] 特定の実施形態の前述の説明は、本発明の一般的な性質を完全に公開するものであるため、他者は、当分野の知識を適用することにより、過度の実験をせず、本発明の一般的な概念を逸脱することなく、様々な適用範囲に対してこうした特定の実施形態を容易に修正及び／又は適応することができる。したがって、こうした適応及び修正は、本明細書で提示された教示及び助言に基づき、開示された実施形態の意味及び等価の範囲内にあるものと意図される。本明細書における表現及び用語は、限定ではなく説明を目的としたものであることから、当業者であれば、本明細書の用語又は表現が教示及び助言に照らして解釈されるものであることを理解されよう。

【0037】

[0040] 本発明の幅及び範囲は、前述の例示的実施形態のいずれによっても限定されるべきではなく、以下の特許請求の範囲及びそれらの等価物に従ってのみ定義されるべきである。

【図1】

【図2a】

【図2b】

【図3】

【図4a】

【図4b】

【図4c】

【図4d】

【図4e】

【図4f】

【図5】