特許 6336506 リンギング抑制回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6336506

(24)【登録日】2018年5月11日

(45)【発行日】2018年6月6日

(54)【発明の名称】リンギング抑制回路

(51)【国際特許分類】

   H04L 25/02 20060101AFI20180528BHJP

   H03K 19/0175 20060101ALI20180528BHJP

【ＦＩ】

   H04L25/02 F

   H03K19/0175 290

【請求項の数】4

【全頁数】15

(21)【出願番号】特願2016-80325(P2016-80325)

(22)【出願日】2016年4月13日

(65)【公開番号】特開2017-63399(P2017-63399A)

(43)【公開日】2017年3月30日

【審査請求日】2017年8月4日

(31)【優先権主張番号】特願2015-186796(P2015-186796)

(32)【優先日】2015年9月24日

(33)【優先権主張国】JP

(73)【特許権者】

【識別番号】000004260

【氏名又は名称】株式会社デンソー

(73)【特許権者】

【識別番号】000004695

【氏名又は名称】株式会社ＳＯＫＥＮ

(74)【代理人】

【識別番号】110000567

【氏名又は名称】特許業務法人 サトー国際特許事務所

(72)【発明者】

【氏名】本田 卓矢

(72)【発明者】

【氏名】磯村 博文

(72)【発明者】

【氏名】岸上 友久

(72)【発明者】

【氏名】森 寛之

(72)【発明者】

【氏名】森 康裕

(72)【発明者】

【氏名】堀井 佑樹

【審査官】 阿部 弘

(56)【参考文献】

【文献】 特開２０１２−２４４２２０（ＪＰ，Ａ）

【文献】 特開平０５−０９１５６２（ＪＰ，Ａ）

【文献】 特開２０１１−２４４３４７（ＪＰ，Ａ）

【文献】 特開２００９−２５３４９８（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０４Ｌ ２５／０２

Ｈ０３Ｋ ５／０８

Ｈ０３Ｋ １９／０１７５

(57)【特許請求の範囲】

【請求項1】

一対の高電位側信号線，低電位側信号線によりハイ，ローの２値レベルに変化する差動信号を伝送する伝送線路に接続され、前記信号の伝送に伴い発生するリンギングを抑制するリンギング抑制回路において、
前記一対の信号線間に接続される線間スイッチング素子（Ｎ４，Ｐ４）と、
前記差動信号のレベルがハイからローに変化したことを検出すると、前記線間スイッチング素子をオンさせてその状態を固定し、一定時間を計時した後に前記オン状態を解除する制御部（９）とを備え、
前記制御部は、
初期状態でリセットされている第１フリップフロップ（ＦＦ２）と、
初期状態でリセットされており、セット状態になると前記第１フリップフロップをリセットするための信号を出力する第２フリップフロップ（ＦＦ１）と、
この第２フリップフロップの出力端子と前記第１フリップフロップのリセット端子との間に配置される遅延回路（６）と、
前記差動信号のレベルがローからハイから変化したことを検出すると、前記第１フリップフロップをセットする信号を出力する第１セット信号出力部（４，ＦＥＴ＿Ｎ７）と、
前記線間スイッチング素子がターンオンしたことを検出すると、前記第２フリップフロップをセットする信号を出力する第２セット信号出力部（３）と、
前記第１フリップフロップがセットされると、前記線間スイッチング素子の導通制御端子をオンレベルにすることを可能にするオン設定部（８）とを備えるリンギング抑制回路。

【請求項2】

前記第２セット信号出力部は、非電位基準側導通端子が抵抗素子（Ｒ３）を介して電源に接続され、電位基準側導通端子及び導通制御端子がそれぞれ前記線間スイッチング素子の電位基準側導通端子及び導通制御端子に接続される検出用スイッチング素子（Ｎ６，Ｐ６）を備え、
前記オン設定部は、電位基準側導通端子が前記線間スイッチング素子の電位基準側導通端子に接続される第１〜第４スイッチング素子（Ｎ０〜Ｎ３，Ｐ０〜Ｐ３）と、
電位基準側導通端子が電源に接続され、非基準側導通端子が抵抗素子（Ｒ１）を介して、前記第２スイッチング素子の非基準側導通端子及び前記第３スイッチング素子の導通制御端子に接続される第５スイッチング素子（Ｐ１，Ｎ１）と、
電位基準側導通端子が電源に接続され、非基準側導通端子が抵抗素子（Ｒ２）を介して、前記第３スイッチング素子の非基準側導通端子及び前記線間スイッチング素子の導通制御端子に接続される第６スイッチング素子（Ｐ２，Ｎ２）とを備え、
前記第１スイッチング素子の導通制御端子は、前記線間スイッチング素子の導通制御端子に接続され、
前記第２及び第４スイッチング素子の導通制御端子は、前記第１スイッチング素子の非基準側導通端子に接続されると共に、抵抗素子（Ｒ０）を介して前記線間スイッチング素子の非基準側導通端子に接続され、
前記第３スイッチング素子の導通制御端子は、前記第２スイッチング素子の非基準側導通端子に接続され、
前記第１フリップフロップがセットされると、前記第５スイッチング素子はオンして前記第６スイッチング素子はオフするように構成される請求項１記載のリンギング抑制回路。

【請求項3】

前記差動信号のレベルがローからハイから変化したことを検出すると、前記制御部による前記変化の検出を一定時間だけマスクする検出マスク部（５）を備える請求項１又は２記載のリンギング抑制回路。

【請求項4】

前記検出マスク部は、第１セット信号出力部が前記第１フリップフロップに出力するセット信号を遅延させる遅延回路を備える請求項３記載のリンギング抑制回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、差動信号を伝送する伝送線路に接続されるリンギング抑制回路に関する。

【背景技術】

【0002】

伝送線路を介してデジタル信号を伝送する場合、受信側においては、信号レベルが変化するタイミングで信号エネルギーの一部が反射することで、オーバーシュートやアンダーシュートのような波形の歪み，すなわちリンギングが生じる問題がある。そして、従来、波形歪みを抑制する技術については様々な提案がされている。例えば特許文献１では、図２２に示すように、伝送路の電圧レベルがロー，ハイ間で遷移する際に、通信に影響しない一定期間のみインピーダンスを整合させてリンギングを抑制する技術が開示されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特許第５４９８５２７号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

車載通信の一種であるＣＡＮ（Controller Area Network，登録商標）においては、ローレベル，ハイレベルの差動信号，つまりデータビットをそれぞれレセッシブ，ドミナントと称している。ここで、図２３に示すように、リンギング波形が（１）ドミナント→（２）レセッシブ→（３）ドミナント→（４）レセッシブと大きな振幅で変化した場合を想定する。

【0005】

すると、特許文献１の構成では、最初の（１）から（２）への変化に応じてリンギング抑制動作を開始し、一定時間が経過すれば次の（３）で抑制動作を停止する。そして、次の（４）への変化に応じてリンギング抑制動作を再開する。このため、（２）での最初の抑制動作の開始から、（４）以降の停止までの時間が長引くことになる。したがって、抑制動作の実行中に、次のビット；ドミナントが伝送されたとすると、電流が引き込まれて信号波形が歪んでしまう。

【0006】

本発明は上記事情に鑑みてなされたものであり、その目的は、差動信号のレベル変化に応じたリンギング抑制動作を常に一定時間とすることができるリンギング抑制回路を提供することにある。

【課題を解決するための手段】

【0007】

請求項１記載のリンギング抑制回路によれば、制御部は、差動信号のレベルがハイからローに変化したことを検出すると、線間スイッチング素子をオンさせてその状態を固定し、一定時間を計時した後に前記オン状態を解除する。このように構成すれば、一旦差動信号のレベル変化に応じて線間スイッチング素子をオンされるとその状態が固定されるので、以降に再度差動信号のレベル変化が生じても影響を受けることなく、線間スイッチング素子はオン状態を一定時間確実に維持する。これにより、リンギング抑制期間が不要に長引くことを防止して信号伝送を安定して行うことが可能になる。
そして、制御部は、初期状態でリセットされている第１フリップフロップと、初期状態でリセットされており、セット状態になると第１フリップフロップをリセットするための信号を出力する第２フリップフロップと、この第２フリップフロップの出力端子と前記第１フリップフロップのリセット端子との間に配置される遅延回路と、差動信号のレベルがローからハイから変化したことを検出すると、第１フリップフロップをセットする信号を出力する第１セット信号出力部と、線間スイッチング素子がターンオンしたことを検出すると、第２フリップフロップをセットする信号を出力する第２セット信号出力部と、第１フリップフロップがセットされると、線間スイッチング素子の導通制御端子をオンレベルにすることを可能にするオン設定部とを備える。

【図面の簡単な説明】

【0009】

【図1】第１実施形態であり、リンギング抑制回路の構成を示す図

【図2】動作状態の遷移図（その１）

【図3】動作状態の遷移図（その２）

【図4】動作状態の遷移図（その３）

【図5】動作状態の遷移図（その４）

【図6】動作タイミングチャート（その１）

【図7】動作タイミングチャート（その２）

【図8】動作タイミングチャート（その３）

【図9】特許文献１の構成による場合の図８の一部に相当する動作タイミングチャート

【図10】第２実施形態であり、リンギング抑制回路の構成を示す図

【図11】動作タイミングチャート（その１）

【図12】動作タイミングチャート（その２）

【図13】動作タイミングチャート（その３）

【図14】第３実施形態であり、リンギング抑制回路の構成を示す図

【図15】第４実施形態であり、リンギング抑制回路の構成を示す図

【図16】第５実施形態であり、リンギング抑制回路の構成を示す図

【図17】第６実施形態であり、リンギング抑制回路の構成を示す図

【図18】線間スイッチング素子のその他の構成を示す図（その１）

【図19】線間スイッチング素子のその他の構成を示す図（その２）

【図20】線間スイッチング素子のその他の構成を示す図（その３）

【図21】線間スイッチング素子のその他の構成を示す図（その４）

【図22】特許文献１の構成による場合の図１１の一部に相当する動作タイミングチャート

【図23】図１２の一部に相当する動作タイミングチャート

【発明を実施するための形態】

【0010】

（第１実施形態）
図１に示すように、伝送線路に相当する通信バス１は高電位側信号線１Ｈ，低電位側信号線１Ｌからなり、低電位側信号線１Ｌには、５つのＮチャネルＭＯＳＦＥＴ＿Ｎ０〜Ｎ４のソースが接続されている。線間スイッチング素子であるＦＥＴ＿Ｎ４のドレインは、高電位側信号線１Ｈに接続されている。ＦＥＴ＿Ｎ０のドレインは、抵抗素子Ｒ０を介して高電位側信号線１Ｈに接続されていると共に、ＦＥＴ＿Ｎ１及びＮ３のゲートに接続されている。ＦＥＴ＿Ｎ０〜Ｎ３は、第１〜第４スイッチング素子に相当する。尚、ＦＥＴのソースは電位基準側導通端子，ドレインは非基準側導通端子，ゲートは導通制御端子に相当する。

【0011】

電源ＶＣＣが供給されている電源線２には、ＰチャネルＭＯＳＦＥＴ＿Ｐ１及びＰ２のソースが接続されており、ＦＥＴ＿Ｐ１のドレインは、抵抗素子Ｒ１を介してＦＥＴ＿Ｎ１のドレイン及びＦＥＴ＿Ｎ２のゲートに接続されている。ＦＥＴ＿Ｐ１及びＰ２は、第５及び第６スイッチング素子に相当する。ＦＥＴ＿Ｐ２のドレインは、抵抗素子Ｒ２を介してＦＥＴ＿Ｎ０のゲート，ＦＥＴ＿Ｎ２及びＮ３のドレイン，並びにＦＥＴ＿Ｎ４のゲートに接続されている。

【0012】

電源線２と低電位側信号線１Ｌとの間には、抵抗素子Ｒ３及びＮチャネルＭＯＳＦＥＴ＿Ｎ６の直列回路が接続されており、ＦＥＴ＿Ｎ６のゲートはＦＥＴ＿Ｎ０のゲートに接続されている。また、電源線２とグランドとの間には、抵抗素子Ｒ４及びＲ５の直列回路が接続されており、それらの共通接続点はコンパレータＣＯＭＰ１の非反転入力端子に接続されている。コンパレータＣＯＭＰ１の反転入力端子は、ＦＥＴ＿Ｎ６のドレインに接続されている。ＦＥＴ＿Ｎ６は検出用スイッチング素子に相当する。

【0013】

コンパレータＣＯＭＰ１の出力端子は、第２フリップフロップに相当するＤフリップフロップＦＦ１のクロック端子Ｃに接続されている。抵抗素子Ｒ３〜Ｒ５，ＦＥＴ＿Ｎ６及びコンパレータＣＯＭＰ１は，第２セット信号出力部に相当するＯＮ確認回路３を構成している。

【0014】

高電位側信号線１Ｈ，低電位側信号線１Ｌとの間には、抵抗素子Ｒ６〜Ｒ８の直列回路が接続されており、抵抗素子Ｒ６及びＲ７の共通接続点はコンパレータＣＯＭＰ２の非反転入力端子に接続され、抵抗素子Ｒ７及びＲ８の共通接続点は同反転入力端子に接続されている。コンパレータＣＯＭＰ２の出力端子は、インバータゲートＩＮＶ０を介してＮチャネルＭＯＳＦＥＴ＿Ｎ７のゲートに接続されている。抵抗素子Ｒ６〜Ｒ７，コンパレータＣＯＭＰ２及びインバータゲートＩＮＶ０は、第１セット信号出力部に相当する比較回路４を構成している。また、ＦＥＴ＿Ｎ７も第１セット信号出力部に相当する。

【0015】

ＦＥＴ＿Ｎ７のソースはグランドに接続されており、ドレインはバッファＢＵＦ１を介して第１フリップフロップに相当するＤフリップフロップＦＦ２のクロック端子Ｃに接続されている。電源線２とグランドとの間には、抵抗素子Ｒ１０及びコンデンサＣ１の直列回路が接続されており、それらの共通接続点はＦＥＴ＿Ｎ７のドレインに接続されている。抵抗素子Ｒ１０及びコンデンサＣ１は、検出マスク部に相当する遅延回路５を構成している。ＤフリップフロップＦＦ２及びＦＦ１の入力端子Ｄは、それぞれ抵抗素子Ｒ９及びＲ１１を介して電源線２に接続されている。

【0016】

ＤフリップフロップＦＦ１の出力端子Ｑは、インバータゲートＩＮＶ２を介してＮチャネルＭＯＳＦＥＴ＿Ｎ８のゲートに接続されている。ＦＥＴ＿Ｎ８のソースはグランドに接続されており、ドレインはバッファＢＵＦ２を介してＮＯＲゲートＮＯＲ２の入力端子の一方に接続されている。電源線２とグランドとの間には、抵抗素子Ｒ１２及びコンデンサＣ２の直列回路が接続されており、それらの共通接続点はＦＥＴ＿Ｎ８のドレインに接続されている。抵抗素子Ｒ１２及びコンデンサＣ２は、遅延回路６を構成している。ＮＯＲゲートＮＯＲ２の入力端子の他方には、ハイアクティブのリセット信号ＲＳＴが与えられており、ＮＯＲゲートＮＯＲ２の出力端子はＤフリップフロップＦＦ２の負論理のリセット端子ＲＢに接続されている。

【0017】

ＤフリップフロップＦＦ２の出力端子Ｑは、ＦＥＴ＿Ｐ１のゲートに接続されていると共に、インバータゲートＩＮＶ１を介してＦＥＴ＿Ｐ２のゲートに接続されている。更に、ＤフリップフロップＦＦ２の出力端子Ｑは、インバータゲートＩＮＶ３を介してＮＯＲゲートＮＯＲ１の入力端子の一方に接続されている。ＮＯＲゲートＮＯＲ１の入力端子の他方には、リセット信号ＲＳＴが与えられており、ＮＯＲゲートＮＯＲ１の出力端子はＤフリップフロップＦＦ１の負論理のリセット端子ＲＢに接続されている。

【0018】

以上において、遅延回路５及び６，ＤフリップフロップＦＦ１及びＦＦ２並びにそれらの周辺回路はＯＮ状態保持回路７を構成している。また、ＦＥＴ＿Ｎ０〜Ｎ５，Ｐ１及びＰ２並びにインバータゲートＩＮＶ１，抵抗素子Ｒ０はオン設定部８を構成している。更に、以上の構成においてＦＥＴ＿Ｎ４を除いたものが制御部９を構成しており、ＦＥＴ＿Ｎ４及び制御部９によりリンギング抑制回路１０が構成されている。

【0019】

次に、本実施形態の作用について説明する。尚、以下では本実施形態を前述のＣＡＮに適用した場合を想定し、差動信号のローレベルを「レセッシブ」，ハイレベルを「ドミナント」と称す。

【0020】

＜初期状態；レセッシブ＞
図２に示すように、電源投入時の初期状態で、リセット信号ＲＳＴが一旦アクティブになることでＤフリップフロップＦＦ１及びＦＦ２は何れもリセットされている。これにより、ＦＥＴ＿Ｐ１がＯＮ，ＦＥＴ＿Ｐ２がＯＦＦとなり、ＦＥＴ＿Ｎ２がＯＮ，ＦＥＴ＿Ｎ０，Ｎ１，Ｎ３，Ｎ４及びＮ６がＯＦＦとなっている。そして、ＯＮ確認回路３の出力信号はローレベルになる。尚、図中に示す○はＯＮ状態の素子又は通電されている素子を示しており、×はＯＦＦ状態の素子又は通電されていない素子を示している。

【0021】

また、ＦＥＴ＿Ｎ７及びＮ８はＯＮになるので、ＤフリップフロップＦＦ２のリセットは解除されているが、インバータゲートＩＮＶ３の出力信号がハイレベルであるから、ＤフリップフロップＦＦ１はリセット状態が維持されている。この時、通信バス１が送信ノードによりドライブされていないレセッシブの状態であれば、比較回路４の出力信号はハイレベルになる。したがって、ＤフリップフロップＦＦ１及びＦＦ２は何れもトリガされず、リセット状態が維持されている。

【0022】

＜レセッシブ→ドミナント＞
次に、図３に示すように、通信バス１が送信ノードによりドライブされて差動信号がドミナントレベルになると、抵抗素子Ｒ６〜Ｒ８の直列回路に電流が流れて比較回路４の出力信号がローレベルになる。すると、ＦＥＴ＿Ｎ７がＯＦＦになるのでコンデンサＣ１の充電が開始される。その後、ＲＣ時定数に応じた時間が経過してコンデンサＣ１の端子電圧がハイレベルまで上昇すると、ＤフリップフロップＦＦ２がトリガされて出力端子Ｑがハイレベルになる。これにより、ＦＥＴ＿Ｐ１がＯＦＦ，ＦＥＴ＿Ｐ２がＯＮに転じて、ＦＥＴ＿Ｎ２がＯＦＦ，ＦＥＴ＿Ｎ１及びＮ３がＯＮになる。また、ＤフリップフロップＦＦ１のリセットが解除される。

【0023】

すなわち、遅延回路５は、通信バス１がドミナントレベルに変化した際に、ＤフリップフロップＦＦ１によるその変化の検知を、ＲＣ時定数に応じた時間だけマスクする作用を成している。上記の時間は、図６に示す「ドミナントマスク時間」に対応する。

【0024】

＜ドミナント→レセッシブ（抑制動作開始）＞
次に、図４に示すように、送信ノードが通信バス１のドライブを停止して差動信号がレセッシブレベルに戻ると、ＦＥＴ＿Ｎ１及びＮ３のゲートがローレベルになり、これらがターンＯＦＦする。この時、ＦＥＴ＿Ｐ２がＯＮしているのでＦＥＴ＿Ｎ１，Ｎ４及びＮ６のゲートが抵抗素子Ｒ２を介してハイレベルになり、これらがターンＯＮする。すなわち、ＦＥＴ＿Ｎ４がターンＯＮすることで通信バス１のインピーダンスが低下して、リンギング抑制動作が開始される。またこの時、ＯＮ確認回路３及び比較回路４の出力信号が何れもハイレベルになる。これにより、ＤフリップフロップＦＦ１がトリガされてＦＥＴ＿Ｎ８がターンＯＦＦしてコンデンサＣ２の充電が開始される。

【0025】

＜レセッシブ（抑制動作終了）＞
その後、ＲＣ時定数に応じた時間が経過してコンデンサＣ２の端子電圧がハイレベルまで上昇すると、ＮＯＲゲートＮＯＲ２を介してＤフリップフロップＦＦ２がリセットされる。すると、図５に示すように、出力端子Ｑがローレベルに転じてＦＥＴ＿Ｐ１がＯＮ，ＦＥＴ＿Ｐ２がＯＦＦとなり、図２に示す初期状態と同じ状態に戻り、ＦＥＴ＿Ｎ４がターンＯＦＦしてリンギング抑制動作が停止される。すなわち、リンギング抑制動作は、図４に示すように差動信号がドミナントからレセッシブに変化した時点から開始されると、その時点から遅延回路６のＲＣ時定数に応じて付与される遅延時間が経過した時点で終了する（図６参照）。

【0026】

図７に示すように、リンギング抑制動作の実行中にドミナントレベルのノイズが発生すると、そのノイズ発生期間がドミナントマスク期間よりも短かければ、通信バス１のレベル変化はＤフリップフロップＦＦ２により検出されない。したがって、リンギング抑制動作は図６に示すケースと同様に実行される。

【0027】

また、図８に示すように、ドミナントの状態でレセッシブレベルのノイズが発生した場合も同様であり、そのノイズ発生期間がドミナントマスク期間よりも短かければ、通信バス１のレベル変化はＤフリップフロップＦＦ２により検出されない。したがって、特許文献１の構成に対応する図９に示すように、余分なリンギング抑制動作が開始されることはない。

【0028】

以上のように本実施形態によれば、制御部９は、伝送線路１において伝送される差動信号がドミナントからレセッシブに変化したことを検出すると、ＦＥＴ＿Ｎ４をオンさせてその状態を固定し、遅延回路６により一定時間を計時した後にそのオン状態を解除する。このように構成すれば、一旦差動信号のレベル変化に応じてＦＥＴ＿Ｎ４をオンさせるとその状態が固定されるので、以降に再度差動信号のレベル変化が生じても影響を受けることなく、ＦＥＴ＿Ｎ４はオン状態を一定時間確実に維持する。これにより、リンギング抑制期間が不要に長引くことを防止して信号伝送を安定して行うことが可能になる。

【0029】

そして、制御部９を、ＤフリップフロップＦＦ２と、セット状態になるとＤフリップフロップＦＦ２をリセットするための信号を出力するＤフリップフロップＦＦ１と、ＤフリップフロップＦＦ１の出力端子ＱとＤフリップフロップＦＦ２のリセット端子ＲＢとの間に配置される遅延回路６と、差動信号がレセッシブからドミナントから変化したことを検出するとＤフリップフロップＦＦ２をセットする信号を出力する比較回路４及びＦＥＴ＿Ｎ７と、ＦＥＴ＿Ｎ４がターンＯＮしたことを検出するとＤフリップフロップＦＦ１をセットする信号を出力するＯＮ確認回路３と、ＤフリップフロップＦＦ２がセットされるとＦＥＴ＿Ｎ４のゲートをＯＮレベルにすることを可能にするオン設定部８とで構成した。

【0030】

これにより、ＤフリップフロップＦＦ２がセットされた後、差動信号がドミナントからレセッシブに変化するとＦＥＴ＿Ｎ４がターンＯＮしてリンギング抑制動作が開始される。この時、ＦＥＴ＿Ｎ４のＯＮ状態は、ＤフリップフロップＦＦ２がセットされることで固定される。そして、ＤフリップフロップＦＦ２がリセットされると、ＦＥＴ＿Ｎ４のＯＮ状態が解除されてリンギング抑制動作が停止する。したがって、差動信号がドミナントからレセッシブに変化した時点からＤフリップフロップＦＦ２がリセットされるまでの間がリンギング抑制期間となる。

【0031】

ＤフリップフロップＦＦ２は、比較回路４の出力信号により一旦セットされると、遅延時間５における遅延時間が経過した後にリセットされるので、リンギング抑制期間に差動信号のレベルが変化した場合でも抑制動作がその影響を受けることが無く、抑制期間を一定に維持できる。

【0032】

また、ＯＮ確認回路３は、ドレインが抵抗素子Ｒ３を介して電源線２に接続され、ソース及びゲートがそれぞれＦＥＴ＿Ｎ４のソース及びゲートに接続されるＦＥＴ＿Ｎ６を備える。オン設定部８は、ソースが低電位側信号線１Ｌに接続されるＦＥＴ＿Ｎ０〜Ｎ３と、ソースが電源線２に接続され、ドレインが抵抗素子Ｒ１を介してＦＥＴ＿Ｎ１のドレイン及びＦＥＴ＿Ｎ２のゲートに接続されるＦＥＴ＿Ｐ１と、ソースが電源線２に接続され、ドレインが抵抗素子Ｒ２を介してＦＥＴ＿Ｎ３のドレイン及びＦＥＴ＿Ｎ１のゲートに接続されるＦＥＴ＿Ｐ２とを備える。

【0033】

そして、ＦＥＴ＿Ｎ０のゲートをＦＥＴ＿Ｎ４のゲートに接続し、ＦＥＴ＿Ｎ１及びＮ３のゲートを、ＦＥＴ＿Ｎ０のドレインに接続すると共に抵抗素子Ｒ０を介して高電位側信号線１Ｈに接続し、ＦＥＴ＿Ｎ２のゲートをＦＥＴ＿Ｎ１のドレインに接続し、ＤフリップフロップＦＦ２がセットされると、ＦＥＴ＿Ｐ１はＯＮしてＦＥＴ＿Ｐ２はＯＦＦするように構成した。これにより、オン設定部８は、ＤフリップフロップＦＦ２がセットされるとＦＥＴ＿Ｎ４のゲートをＯＮレベルにすることを可能にし、ＤフリップフロップＦＦ２がリセットされるとＦＥＴ＿Ｎ４のゲートをＯＦＦレベルにできる。

【0034】

また、遅延回路５は、差動信号のレベルがレセッシブからドミナントに変化したことを検出すると、比較回路４がＦＥＴ＿Ｎ７を介して出力するＤフリップフロップＦＦ２のセット信号を遅延させることで、制御部８による前記変化の検出を一定時間だけマスクする。このように構成すれば、差動信号がドミナントレベルでありリンギング抑制動作が未開始の状態でレセッシブレベルのノイズが重畳されたとしても、制御部８は、その時点で抑制動作が開始することがなくなる。これにより、正常に伝送されたドミナントの信号波形がノイズの影響を受けて歪んでしまうことを防止できる。

【0035】

（第２実施形態）
以下、第１実施形態と同一部分には同一符号を付して説明を省略し、異なる部分について説明する。図１０に示すように、第２実施形態のリンギング抑制回路１１は、ＯＮ状態保持回路７よりＦＥＴ＿Ｎ７及び遅延回路５を削除した、ＯＮ状態保持回路１２を備えたものである。この場合、図１１に示すように、通常のリンギング抑制動作は第１実施形態と同様に行われる。また、図１２に示すように、レセッシブの状態でドミナントレベルのノイズが発生した場合も、第１実施形態と同様にリンギング抑制動作が行われる。

【0036】

但し、図１３に示すように、ドミナントの状態でレセッシブレベルのノイズが発生すると、そのレベル変化に応じてリンギング抑制動作が開始されるため、ドミナントの信号波形に歪が生じる。

【0037】

（第３，第４実施形態）
図１４に示すように、第３実施形態のリンギング抑制回路１３は、ＦＥＴ＿Ｎ０〜Ｎ４をＰチャネルＭＯＳＦＥＴ＿Ｐ０〜Ｐ４に置き換えた構成である。ＦＥＴ＿Ｐ０〜Ｐ４のソースは高電位側信号線１Ｈに接続され、線間スイッチング素子であるＦＥＴ＿Ｐ４のドレインは低電位側信号線１Ｌに接続されている。ＦＥＴ＿Ｐ０及びＰ４のゲートは、ＦＥＴ＿Ｐ２及びＰ３のドレインに接続されていると共に、比較回路３Ｐを構成するＰチャネルＭＯＳＦＥＴ＿Ｐ６のゲートに接続されている。

【0038】

ＦＥＴ＿Ｐ０のドレインは、抵抗素子Ｒ０を介して低電位側信号線１Ｌに接続されていると共に、ＦＥＴ＿Ｐ１及びＰ３のゲートに接続されている。第１実施形態のオン設定部８を構成していたＦＥＴ＿Ｐ１及びＰ２は、ＮチャネルＭＯＳＦＥＴ＿Ｎ１及びＮ２に置き換えられてオン設定部８Ｐを構成している。ＦＥＴ＿Ｎ１及びＮ２のソースはグランドに接続されている。ＦＥＴ＿Ｎ１のドレインは、抵抗素子Ｒ１を介してＦＥＴ＿Ｐ１のドレイン及びＦＥＴ＿Ｐ２のゲートに接続され、ＦＥＴ＿Ｎ２のドレインは、抵抗素子Ｒ２を介してＦＥＴ＿Ｐ４のゲートに接続されている。

【0039】

また、これに伴い比較回路３は上述のように比較回路３Ｐとなっており、信号線１Ｈ，グランド間にはＦＥＴ＿Ｐ６及び抵抗素子Ｒ３の直列回路が接続され、両者の共通接続点がコンパレータＣＯＭＰ１の反転入力端子に接続されている。抵抗素子Ｒ４及びＲ５の共通接続点は、コンパレータＣＯＭＰ１の非反転入力端子に接続されている。また、コンパレータＣＯＭＰ１の出力端子は、インバータゲートＩＮＶ４を介してＤフリップフロップＦＦ１のクロック端子Ｃに接続されている。以上のように構成される第３実施形態による場合も、第１実施形態と同様の効果が得られる。

【0040】

また、図１５に示す第４実施形態のリンギング抑制回路１４は、第２実施形態のリンギング抑制回路１１を、第３実施形態のようにＦＥＴ＿Ｎ０〜Ｎ４をＰチャネルＭＯＳＦＥＴ＿Ｐ０〜Ｐ４に置き換えた構成であり、ＯＮ状態保持回路７よりＦＥＴ＿Ｎ７及び遅延回路５を削除した、ＯＮ状態保持回路１２Ｐを備えたものである。この場合、比較回路４の出力端子と、ＤフリップフロップＦＦ２のクロック端子Ｃとの間にインバータゲートＩＮＶ４を挿入しているが、比較回路４のインバータゲートＩＮＶ０を削除すればインバータゲートＩＮＶ４も不要となる。尚、第３実施形態のインバータゲートＩＮＶ４は、インバータゲートＩＮＶ５となっている。以上のように構成される第４実施形態によれば、第２実施形態と同様の効果が得られる。

【0041】

（第５実施形態）
図１６に示す第５実施形態のリンギング抑制回路１５は、第１実施形態と第４実施形態との組み合わせであり、第１実施形態のオン設定部８をオン設定部８Ｎとして、オン設定部８Ｐを追加したものである。符号の重複を避けるため、第４実施形態におけるＦＥＴ＿Ｎ１，Ｎ２はＦＥＴ＿Ｎ１１，Ｎ１２に、抵抗素子Ｒ０〜Ｒ３はＲ２０〜Ｒ２２，Ｒ２４としている。

【0042】

コンパレータＣＯＭＰ１を中心に構成されているＯＮ確認回路３Ｎでは、抵抗素子Ｒ５とグランドとの間に抵抗素子Ｒ２３が挿入されている。抵抗素子Ｒ５及びＲ２３の共通接続点は、ＯＮ確認回路３Ｐを構成するコンパレータＣＯＭＰ３の非反転入力端子に接続されている。コンパレータＣＯＭＰ１の出力端子は、ＯＲゲートＯＲ１の入力端子の一方に接続されており、コンパレータＣＯＭＰ３の出力端子は、インバータゲートＩＮＶ４を介してＯＲゲートＯＲ１の入力端子の他方に接続されている。そして、ＯＲゲートＯＲ１の出力端子がＤフリップフロップＦＦ１のクロック端子Ｃに接続されている。以上のように構成される第５実施形態によれば、第１及び第４実施形態と同様の効果が得られる。

【0043】

（第６実施形態）
図１７に示す第６実施形態のリンギング抑制回路１６は、第２実施形態の構成に第５実施形態の構成を適用し、オン設定部８Ｎ及び８Ｐを備えたものである。以上のように構成される第６実施形態によれば、第２及び第５実施形態と同様の効果が得られる。

【0044】

（その他の実施形態）
線間スイッチング素子であるＦＥＴ＿Ｎ４又はＰ４を、図１８〜図２１に示す素子で構成しても良い。図１８は、信号線１ＨとＦＥＴ＿Ｎ４のドレインとの間に抵抗素子Ｒ１３を挿入し、ＦＥＴ＿Ｎ４のソースと信号線１Ｌとの間に抵抗素子Ｒ１４を挿入した構成であり、図１９は、図１８のＦＥＴ＿Ｎ４をＦＥＴ＿Ｐ４に置き換えたものである。
図２０は、ＦＥＴ＿Ｎ４及びＰ４を並列に接続した所謂アナログスイッチを用いた構成であり、図２１は、図１８と同様に、信号線１Ｈ，１Ｌと前記アナログスイッチとの間に抵抗素子Ｒ１３，Ｒ１４を挿入した構成である。

【0045】

本発明は上記した、又は図面に記載した実施形態にのみ限定されるものではなく、以下のような変形又は拡張が可能である。
特許文献１に開示されている各実施形態と組み合わせて実施しても良い。
遅延回路５及び６は、抵抗素子及びコンデンサで構成するものに限らず、例えば定電流源との組み合わせで構成しても良い。
抵抗素子Ｒ１，Ｒ２，Ｒ２１，Ｒ２２を、定電流源に置き換えても良い。

【符号の説明】

【0046】

１通信バス、１Ｈ 高電位側信号線、１Ｌ 低電位側信号線、２ 電源線、３ ＯＮ確認回路、４ 比較回路、５，６ 遅延回路、７ ＯＮ状態保持回路、８ オン設定部 ９ 制御部、１０ リンギング抑制回路、ＦＦ１，ＦＦ２ Ｄフリップフロップ、Ｎ０〜Ｎ６ ＮチャネルＭＯＳＦＥＴ。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】