特許 6338832 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6338832

(24)【登録日】2018年5月18日

(45)【発行日】2018年6月6日

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 21/338 20060101AFI20180528BHJP

   H01L 29/812 20060101ALI20180528BHJP

   H01L 21/28 20060101ALI20180528BHJP

   H01L 21/336 20060101ALI20180528BHJP

   H01L 29/78 20060101ALI20180528BHJP

   H01L 29/778 20060101ALI20180528BHJP

   H01L 21/337 20060101ALI20180528BHJP

   H01L 29/808 20060101ALI20180528BHJP

【ＦＩ】

   H01L29/80 L

   H01L21/28 301B

   H01L21/28 301R

   H01L29/78 301B

   H01L29/80 H

   H01L29/80 C

【請求項の数】4

【全頁数】16

(21)【出願番号】特願2013-158833(P2013-158833)

(22)【出願日】2013年7月31日

(65)【公開番号】特開2015-32600(P2015-32600A)

(43)【公開日】2015年2月16日

【審査請求日】2016年2月1日

【前置審査】

(73)【特許権者】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】100110928

【弁理士】

【氏名又は名称】速水 進治

(74)【代理人】

【識別番号】100127236

【弁理士】

【氏名又は名称】天城 聡

(72)【発明者】

【氏名】松本 明

(72)【発明者】

【氏名】三浦 喜直

(72)【発明者】

【氏名】中柴 康隆

【審査官】 恩田 和彦

(56)【参考文献】

【文献】 国際公開第２０１２／０４３３３４（ＷＯ，Ａ１）

【文献】 特開２０１２−０２３０７４（ＪＰ，Ａ）

【文献】 特開２０１２−２２７４３２（ＪＰ，Ａ）

【文献】 特開２００２−２９９３５１（ＪＰ，Ａ）

【文献】 国際公開第２０１３／００８３８２（ＷＯ，Ａ１）

【文献】 特開２００７−２４３０１８（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／３３８

Ｈ０１Ｌ ２１／２８

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２１／３３７

Ｈ０１Ｌ ２９／７７８

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２９／８０８

Ｈ０１Ｌ ２９／８１２

(57)【特許請求の範囲】

【請求項1】

第１の方向にこの順に並んで配置されている第１トランジスタユニット、第２トランジスタユニット、及び第３トランジスタユニットを備え、
前記第１トランジスタユニット、前記第２トランジスタユニット、及び前記第３トランジスタユニットは、いずれも、ゲート電極が第１の方向に延在している複数のトランジスタを有しており、
さらに、
前記第１トランジスタユニットと前記第２トランジスタユニットの間を前記第１の方向と交わる第２の方向に延在しており、前記第１トランジスタユニットの前記複数のトランジスタのソース電極、及び前記第２トランジスタユニットの前記複数のトランジスタのソース電極に接続している第１配線と、
前記第１トランジスタユニットを介して前記第１配線とは逆側に位置しており、前記第２の方向に延在しており、前記第１トランジスタユニットの前記複数のトランジスタのドレイン電極に接続している第２配線と、
前記第２トランジスタユニットと前記第３トランジスタユニットの間を前記第２の方向に延在しており、前記第２トランジスタユニットの前記複数のトランジスタのドレイン電極、及び前記第３トランジスタユニットの前記複数のトランジスタのドレイン電極に接続している第３配線と、
前記第３トランジスタユニットを介して前記第３配線とは逆側に位置しており、前記第２の方向に延在しており、前記第３トランジスタユニットの前記複数のトランジスタのソース電極に接続している第４配線と、
前記第１配線より上層に設けられ、前記第１配線より幅広であり、前記第２の方向に延在する第１上層導電パターンと、
前記第１配線を前記第１上層導電パターンに接続し、前記第２の方向に並ぶ複数の第１接続部材と、
前記第２配線より上層に設けられ、前記第２配線より幅広であり、前記第２の方向に延在する第２上層導電パターンと、
前記第２配線を前記第２上層導電パターンに接続し、前記第２の方向に並ぶ複数の第２続部材と、
前記第３配線より上層に設けられ、前記第３配線より幅広であり、前記第２の方向に延在する第３上層導体パターンと、
前記第３配線を前記第３上層導体パターンに接続し、前記第２の方向に並ぶ複数の第３接続部材と、
前記第４配線より上層に設けられ、前記第４配線より幅広であり、前記第２の方向に延在する第４上層導体パターンと、
前記第４配線を前記第４上層導体パターンに接続し、前記第２の方向に並ぶ複数の第４接続部材と、
前記第１上層導電パターンを第１外部端子に接続する第１ボンディング部材と、
前記第２上層導電パターンを第２外部端子に接続する第２ボンディング部材と、
前記第３上層導体パターンを前記第２外部端子に接続する第３ボンディング部材と、
前記第４上層導体パターンを前記第１外部端子に接続する第４ボンディング部材と、
を備え、
前記第１ボンディング部材は、平面視において、前記第１上層導電パターンと重なる領域において、前記第２の方向に延在しており、複数の箇所で前記第１上層導電パターンと接合しており、
前記第２ボンディング部材は、平面視において、前記第２上層導電パターンと重なる領域において、前記第２の方向に延在しており、複数の箇所で前記第２上層導電パターンと接合しており、
前記第３ボンディング部材は、平面視において、前記第３上層導体パターンと重なる領域において、前記第２の方向に延在しており、複数の箇所で前記第３上層導体パターンと接合しており、
前記第４ボンディング部材は、平面視において、前記第４上層導体パターンと重なる領域において、前記第２の方向に延在しており、複数の箇所で前記第４上層導体パターンと接合している半導体装置。

【請求項2】

第１の方向にこの順に並んで配置されている第１トランジスタユニット、第２トランジスタユニット、及び第３トランジスタユニットを備え、
前記第１トランジスタユニット、前記第２トランジスタユニット、及び前記第３トランジスタユニットは、いずれも、ゲート電極が第１の方向に延在している複数のトランジスタを有しており、
さらに、
前記第１トランジスタユニットと前記第２トランジスタユニットの間を前記第１の方向と交わる第２の方向に延在しており、前記第１トランジスタユニットの前記複数のトランジスタのソース電極、及び前記第２トランジスタユニットの前記複数のトランジスタのソース電極に接続している第１配線と、
前記第１トランジスタユニットを介して前記第１配線とは逆側に位置しており、前記第２の方向に延在しており、前記第１トランジスタユニットの前記複数のトランジスタのドレイン電極に接続している第２配線と、
前記第２トランジスタユニットと前記第３トランジスタユニットの間を前記第２の方向に延在しており、前記第２トランジスタユニットの前記複数のトランジスタのドレイン電極、及び前記第３トランジスタユニットの前記複数のトランジスタのドレイン電極に接続している第３配線と、
前記第３トランジスタユニットを介して前記第３配線とは逆側に位置しており、前記第２の方向に延在しており、前記第３トランジスタユニットの前記複数のトランジスタのソース電極に接続している第４配線と、
前記第１配線より上層に設けられ、前記第１配線、前記第２配線、前記第３配線、および前記第４配線より幅広であり、前記第１の方向に延在していて平面視で前記第１トランジスタユニット、前記第２トランジスタユニット、及び前記第３トランジスタユニットと重なる第１上層導電パターン及び第２上層導電パターンと、
前記第１配線を前記第１上層導電パターンに接続する第１接続部材と、
前記第２配線を前記第２上層導電パターンに接続する第２接続部材と、
前記第３配線を前記第２上層導電パターンに接続する第３接続部材と、
前記第４配線を前記第１上層導電パターンに接続する第４接続部材と、
平面視で前記第１上層導電パターンと重なり、前記第１上層導電パターンに接続し、前記第１上層導電パターンの外側で第１外部端子に接続する第１ボンディング部材と、
平面視で前記第２上層導電パターンと重なり、前記第２上層導電パターンに接続し、前記第２上層導電パターンの外側で第２外部端子に接続する第２ボンディング部材と、
を備える半導体装置。

【請求項3】

請求項１又は２に記載の半導体装置において、
前記複数のトランジスタは電力制御用のトランジスタである半導体装置。

【請求項4】

請求項１から３までのいずれか一項に記載の半導体装置において、
前記複数のトランジスタのチャネルは、化合物半導体層に形成される半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置に関し、例えばトランジスタ及び配線を有する半導体装置に適用可能な技術である。

【背景技術】

【0002】

半導体装置の一つに、電力制御用のトランジスタを有するものがある。このような半導体装置としては、例えば特許文献１に記載のものがある。特許文献１には、複数のトランジスタセルを互いに並列に配置することが記載されている。詳細には、各トランジスタセルには、複数のトランジスタが並列に設けられている。そして各トランジスタから、ドレイン配線及びソース配線が互いに逆の方向に引き出されている。そしてトランジスタセルの間には、ソース配線に接続する部材及びドレイン配線に接続する部材の双方が配置されている。

【0003】

一方、近年は、化合物半導体層をチャネルとして用いたトランジスタの開発も進められている。このトランジスタは、オン抵抗が低い、という特徴を有している。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２００１−７７２０６号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

トランジスタを有する半導体装置において、オン抵抗を低くすることが求められている。このオン抵抗には、トランジスタに起因する成分と、配線に起因する成分がある。本発明者は、この配線に起因した抵抗成分を低くすることを検討した。その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

【課題を解決するための手段】

【0006】

一実施の形態によれば、半導体装置は、第１トランジスタユニット、第２トランジスタユニット、及び第３トランジスタユニットを備えている。これらトランジスタユニットは、第１の方向にこの順に並んで配置されており、いずれも、ゲート電極が第１の方向に延在している複数のトランジスタを有している。第１トランジスタユニットと第２トランジスタユニットの間には第１配線が延在しており、第１トランジスタユニットを介して第１配線とは逆側には第２配線が延在しており、第２トランジスタユニットと第３トランジスタユニットの間には第３配線が延在おり、第３トランジスタユニットを介して第３配線とは逆側には第４配線が延在している。第１配線は、第１トランジスタユニットの複数のトランジスタのソース電極、及び第２トランジスタユニットの複数のトランジスタのソース電極に接続している。第２配線は、第１トランジスタユニットの複数のトランジスタのドレイン電極に接続している。第３配線は、第２トランジスタユニットの複数のトランジスタのドレイン電極、及び第３トランジスタユニットの複数のトランジスタのドレイン電極に接続している。第４配線は、第２の方向に延在しており、第３トランジスタユニットの複数のトランジスタのソース電極に接続している。

【発明の効果】

【0007】

前記一実施の形態によれば、トランジスタを有する半導体装置において、配線に起因した抵抗成分を小さくすることができる。

【図面の簡単な説明】

【0008】

【図1】第１の実施形態に係る半導体装置の構成を示す平面図である。

【図2】トランジスタユニットの構成を示す平面図である。

【図3】図２のＡ−Ａ´断面の第１例を示す図である。

【図4】図２のＡ−Ａ´断面の第２例を示す図である。

【図5】図２のＡ−Ａ´断面の第３例を示す図である。

【図6】図２のＡ−Ａ´断面の第４例を示す図である。

【図7】図２のＢ−Ｂ´断面図である。

【図8】第２の実施形態に係る半導体装置の構成を示す平面図である。

【図9】図８に示した半導体装置の断面図である。

【図10】図８の変形例を示す図である。

【図11】図８の変形例を示す図である。

【図12】半導体装置ＳＤを有する電子機器の構成を示す図である。

【図13】第３の実施形態に係る半導体装置の構成を示す図である。

【発明を実施するための形態】

【0009】

以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。

【0010】

（第１の実施形態）
図１は、第１の実施形態に係る半導体装置ＳＤの構成を示す平面図である。本図に示す半導体装置ＳＤは、複数のトランジスタユニットＴＲＵ（第１トランジスタユニット（ＴＲＵ１）、第２トランジスタユニット（ＴＲＵ２）、および第３トランジスタユニット（ＴＲＵ３））、複数のドレイン配線ＤＲＩ（第２配線及び第３配線）、及び複数のソース配線ＳＯＩ（第１配線及び第４配線）を備えている。

【0011】

複数のトランジスタユニットＴＲＵは、第１の方向（図中Ｙ方向）に並んで配置されており、いずれも複数のトランジスタＴＲ（後述）を有している。トランジスタＴＲは、例えば電力制御用のトランジスタであり、ゲート電極ＧＥ（図２を用いて後述）が第１の方向に延在している。

【0012】

ドレイン配線ＤＲＩとソース配線ＳＯＩは、トランジスタユニットＴＲＵの間に交互に位置しており、第１の方向に交わる方向（第２の方向：図中Ｘ方向）、例えば第１の方向に直交する方向に延在している。言いかえると、トランジスタユニットＴＲＵの間には一つおきにドレイン配線ＤＲＩが形成されており、かつ、トランジスタユニットＴＲＵの間のうちのコリの部分にはソース配線ＳＯＩが形成されている。さらに言い換えると、第１のトランジスタユニットＴＲＵ１と第２のトランジスタユニットＴＲＵ２の間を第１のソース配線ＳＯＩ１（第１配線）が延在しており、第２のトランジスタユニットＴＲＵ２と第３のトランジスタユニットＴＲＵ３の間を第１のドレイン配線ＤＲＩ（第３配線）が延在している。そして、第１のソース配線ＳＯＩ１を介して第１のトランジスタユニットＴＲＵ１とは逆側には第２のドレイン配線ＤＲＩ２（第２配線）が延在しており、第２のドレイン配線ＤＲＩ２を介して第３のトランジスタユニットＴＲＵ３とは逆側には第２のソース配線ＳＯＩ２（第４配線）が延在している。

【0013】

第１のソース配線ＳＯＩ１には、第１のトランジスタユニットＴＲＵ１が有するトランジスタＴＲのソース電極ＳＯＥおよび第２のトランジスタユニットＴＲＵ２が有するトランジスタＴＲのソース電極ＳＯＥのそれぞれが接続している。第１のドレイン配線ＤＲＩ１には、第１のトランジスタユニットＴＲＵ１が有するトランジスタＴＲのドレイン電極ＤＲＥが接続している。第２のドレイン配線ＤＲＩ２には、第２のトランジスタユニットＴＲＵ２が有するトランジスタＴＲのドレイン電極ＤＲＥおよび第３のトランジスタユニットＴＲＵ２が有するトランジスタＴＲのドレイン電極ＤＲＥのそれぞれが接続している。第２のソース配線ＳＯＩ２には、第３のトランジスタユニットＴＲＵ１が有するトランジスタＴＲのソース電極ＳＯＥが接続している。

【0014】

なお、本図に示す例では、半導体装置ＳＤはトランジスタユニットＴＲＵを３つのみ有しているが、さらに多くのトランジスタユニットＴＲＵを有していても良い。この場合、第１のドレイン配線ＤＲＩ１には、さらに第１のトランジスタユニットＴＲＵ１の隣に位置するトランジスタユニットＴＲＵ（図示省略）が有するトランジスタＴＲのドレイン電極が接続している。また、第２のソース配線ＳＯＩ２には、さらに第３のトランジスタユニットＴＲＵ３のとなりに位置するトランジスタユニットＴＲＵ（図示省略）が有するトランジスタＴＲのソース電極が接続している。

【0015】

図２は、トランジスタユニットＴＲＵの構成を示す平面図である。半導体装置ＳＤは基板ＳＵＢを用いて形成されている。基板ＳＵＢには、素子分離領域ＥＩが形成されている。素子分離領域ＥＩは、複数のトランジスタＴＲが形成される領域（以下、素子形成領域と記載）を他の領域から分離している。素子分離領域ＥＩは、例えばバリア層ＢＡＲ（図３を用いて後述）及びチャネル層ＣＮＬ（図３を用いて後述）に、高濃度のＢを導入して高抵抗化した領域である。素子分離領域ＥＩの下端は、バッファ層ＢＵＦの表層に位置している。

【0016】

素子形成領域は、トランジスタユニットＴＲＵそれぞれに設けられている。素子形成領域には、複数のトランジスタＴＲが形成されている。複数のトランジスタＴＲは、第２の方向（Ｘ方向）に並んでいる。複数のトランジスタＴＲは、それぞれゲート電極ＧＥを有している。これら複数のゲート電極ＧＥは、互いに平行に第１の方向（Ｙ方向）に延在している。具体的には、素子形成領域は長方形である。ゲート電極ＧＥは、素子形成領域の短辺に平行に延在している。ゲート電極ＧＥは、例えばＡｕ又はＡｌを含む金属により形成されている。

【0017】

ゲート電極ＧＥの両端は、素子分離領域ＥＩ上に位置している。そしてゲート電極ＧＥの一方の端部は、ゲート配線ＧＥＩを介してゲートプレートＧＥＰに接続している。ゲート配線ＧＥＩは、素子分離領域ＥＩ上に形成されており、第２方向（Ｘ方向）に延在している。すなわちゲート電極ＧＥは、櫛歯状になっている。

【0018】

そして、ゲート電極ＧＥの間には、ソース電極ＳＯＥ及びドレイン電極ＤＲＥが交互に設けられている。言い換えると、素子形成領域には、第２の方向（Ｘ方向）に沿って、ソース電極ＳＯＥ、ゲート電極ＧＥ、ドレイン電極ＤＲＥ、及びゲート電極ＧＥが、この順に繰り返し配置されている。そして複数のソース電極ＳＯＥは、ソース配線ＳＯＩを介して互いに並列に接続されており、複数のドレイン電極ＤＲＥは、ドレイン配線ＤＲＩを介して互いに接続している。

【0019】

ソース配線ＳＯＩはソース電極ＳＯＥと一体であるため、ソース電極ＳＯＥの一部ともいえる。同様に、ドレイン配線ＤＲＩはドレイン電極ＤＲＥと一体であるため、ドレイン電極ＤＲＥの一部ともいえる。すなわち本実施形態では、ソース電極ＳＯＥ及びドレイン電極ＤＲＥは、いずれも櫛歯形状を有している。なお、ソース電極ＳＯＥ及びドレイン電極ＤＲＥは、例えばＡｌである。

【0020】

なお、ソース配線ＳＯＩが延在する方向（図中Ｘ方向）において、互いに隣り合うトランジスタユニットＴＲＵが有するソース配線ＳＯＩは互い違いに配置されており、また、互いに隣り合うトランジスタユニットＴＲＵが有するドレイン配線ＤＲＩも互い違いに配置されている。

【0021】

図３は、図２のＡ−Ａ´断面の第１例を示す図である。基板ＳＵＢは、基板ＳＵＢ２上にバッファ層ＢＵＦ、チャネル層ＣＮＬ、及びバリア層ＢＡＲをこの順にエピタキシャル成長させた構成を有している。基板ＳＵＢ２は、例えばｐ^＋型のバルクのシリコン基板である。バッファ層ＢＵＦは、チャネル層ＣＮＬと基板ＳＵＢとのバッファである。バッファ層ＢＵＦは、化合物半導体層、例えばＡｌＮ／ＧａＮを繰り返し積層した窒化物半導体層である。チャネル層ＣＮＬは、バッファ層ＢＵＦ上にエピタキシャル成長した層である。チャネル層ＣＮＬは、例えばＧａＮであるが、ＡｌＧａＮなどの他の窒化物半導体層であってもよい。バリア層ＢＡＲは、チャネル層ＣＮＬとは格子定数が異なる材料により形成されている。バリア層ＢＡＲは、例えばＡｌＧａＮである。バリア層ＢＡＲが形成されることにより、チャネル層ＣＮＬには、キャリアとなる２次元電子ガスが生成する。

【0022】

そして、バリア層ＢＡＲ上にはドレイン電極ＤＲＥ及びソース電極ＳＯＥが形成されている。さらに、バリア層ＢＡＲのうちドレイン電極ＤＲＥとソース電極ＳＯＥの間の領域の上には、絶縁膜ＩＮＳ２及びゲート電極ＧＥが形成されている。本図に示す例において、絶縁膜ＩＮＳ２はゲート絶縁膜を兼ねている。本図に示す例において、絶縁膜ＩＮＳ２は、例えば、アモルファス状態のＡｌ_２Ｏ_３又はＳｉＯ_２である。本図に示す例では、ゲート電極ＧＥからドレイン電極ＤＲＥまでの距離は、ゲート−ドレイン間の耐圧を持たせるために、ゲート電極ＧＥからソース電極ＳＯＥまでの距離よりも長くなっている。

【0023】

図４は、図２のＡ−Ａ´断面の第２例を示す図である。本図に示す例において、トランジスタＴＲはＭＩＳ−ＨＪ−ＦＥＴ（Metal- Insulator-Semiconductor Hetero-Junction Field-Effect Transistor）である。具体的には、ゲート電極ＧＥの一部は絶縁膜ＩＮＳ２に埋め込まれており、絶縁膜ＩＮＳ１を介してバリア層ＢＡＲに接続している。絶縁膜ＩＮＳ１は、絶縁膜ＩＮＳ２上、および絶縁膜ＩＮＳ２とゲート電極ＧＥの間にも形成されている。本図に示す例において、絶縁膜ＩＮＳ１はゲート絶縁膜を兼ねている。本図に示す例において、絶縁膜ＩＮＳ２は、例えばＳｉＮ膜である。そして絶縁膜ＩＮＳ１は、例えば、アモルファス状態のＡｌ_２Ｏ_３又はＳｉＯ_２である。このような構造において、チャネル層ＣＮＬに形成された２次元電子ガスは、ゲート電極ＧＥの下に位置する部分で途切れる。このため、ゲート電極ＧＥに閾値よりも小さい電圧が印加されている状態では、チャネル層ＣＮＬには電流が流れる。そしてゲート電極ＧＥに電圧が印加されると、チャネル層ＣＮＬに電流が流れなくなる。

【0024】

図５は、図２のＡ−Ａ´断面の第３例を示す図である。本図に示す例において、トランジスタＴＲはＭＩＳ−ＦＥＴ（Metal-Insulator- Semiconductor Field-Effect Transistor）であり、ノーマリーオフ型のトランジスタである。具体的には、ゲート電極ＧＥの一部は、絶縁膜ＩＮＳ２、及びバリア層ＢＡＲを貫通して、チャネル層ＣＮＬに達している。絶縁膜ＩＮＳ２、バリア層ＢＡＲ、及びチャネル層ＣＮＬと、ゲート電極ＧＥとの間には、絶縁膜ＩＮＳ１が形成されている。絶縁膜ＩＮＳ１，ＩＮＳ２の構成は、図６に示した第２例と同様である。そして、絶縁膜ＩＮＳ１はゲート絶縁膜を兼ねている。チャネル層ＣＮＬに形成された２次元電子ガスは、ゲート電極ＧＥによって分断される。このため、ゲート電極ＧＥに電圧が印加されていない状態では、チャネル層ＣＮＬには電流が流れない。そしてゲート電極ＧＥに電圧が印加されると、チャネル層ＣＮＬに電流が流れる。

【0025】

図６は、図２のＡ−Ａ´断面の第４例を示す図である。本図に示す例において、トランジスタＴＲは、Ｊ−ＦＥＴ（Junction Field-Effect Transistor）であり、ノーマリーオフ型のトランジスタである。具体的には、バリア層ＢＡＲとゲート電極ＧＥの間には、第１導電型層ＳＥＭが形成されている。第１導電型層ＳＥＭは、例えばＡｌＧａＮである。

【0026】

図７は、図２のＢ−Ｂ´断面図である。絶縁膜ＩＮＳ２は、素子分離領域ＥＩの上にも形成されている。そしてゲート配線ＧＥＩは、絶縁膜ＩＮＳ２の上に位置している。絶縁膜ＩＮＳ２上及びゲート配線ＧＥＩ上には、層間絶縁膜ＩＮＳＬ１が形成されている。層間絶縁膜ＩＮＳＬ１は、例えばＳｉＮ膜により形成されている。層間絶縁膜ＩＮＳＬ１は、素子形成領域の上には形成されていない。そして、ソース配線ＳＯＩ及びドレイン配線ＤＲＩは、層間絶縁膜ＩＮＳＬ１上に形成されている。

【0027】

次に、半導体装置ＳＤの製造方法の一例を説明する。まず、基板ＳＵＢ２上に、エバッファ層ＢＵＦ、チャネル層ＣＮＬ、及びバリア層ＢＡＲをこの順にエピタキシャル成長させる。次いで、バリア層ＢＡＲ及びチャネル層ＣＮＬに、素子分離領域ＥＩを形成する。

【0028】

次いで、バリア層ＢＡＲ及び素子分離領域ＥＩ上に、絶縁膜ＩＮＳ２を、例えばＣＶＤ法を用いて形成する。次いで、絶縁膜ＩＮＳ２上にゲート電極ＧＥ、ゲート配線ＧＥＩ、及びゲートプレートＧＥＰとなる膜をスパッタリング法により形成する。次いで、この膜を選択的に除去する。これにより、ゲート電極ＧＥ、ゲート配線ＧＥＩ、及びゲートプレートＧＥＰが形成される。次いで、ゲート電極ＧＥ上および絶縁膜ＩＮＳ２上に、層間絶縁膜ＩＮＳＬ１をＣＶＤ法により形成する。

【0029】

次いで、層間絶縁膜ＩＮＳＬ１上にマスクパターンを形成し、マスクパターンをマスクとして層間絶縁膜ＩＮＳＬ１をエッチングする。これにより、層間絶縁膜ＩＮＳＬ１のうち素子形成領域に位置する部分が除去される。その後、マスクパターンを除去する。

【0030】

次いで、層間絶縁膜ＩＮＳＬ１上、及び素子形成領域内に位置するバリア層ＢＡＲ上に、ソース電極ＳＯＥ、ソース配線ＳＯＩ、ドレイン電極ＤＲＥ、及びドレイン配線ＤＲＩとなる金属膜を、例えばスパッタリング法により形成する。ついで、この金属膜を選択的に除去する。これにより、ソース電極ＳＯＥ、ソース配線ＳＯＩ、ドレイン電極ＤＲＥ、及びドレイン配線ＤＲＩが形成される。

【0031】

次に、本実施形態の効果について説明する。本実施形態によれば、第１のソース配線ＳＯＩは、第１のトランジスタユニットＴＲＵ１が有するソース電極ＳＯＥ及び第２のトランジスタユニットＴＲＵ２が有するソース電極ＳＯＥに接続している。また、第１のドレイン配線ＤＲＩは、第２のトランジスタユニットＴＲＵ２が有するドレイン電極ＤＲＥ及び第３のトランジスタユニットＴＲＵ３が有するドレイン電極ＤＲＥに接続している。このため、隣り合うトランジスタユニットＴＲＵの間には、ドレイン配線ＤＲＩ及びソース配線ＳＯＩのいずれか一方のみを設ければよい。従って、隣り合うトランジスタユニットＴＲＵの間にドレイン配線ＤＲＩ及びソース配線ＳＯＩの双方を配置した場合と比較して、隣り合うドレイン配線ＤＲＩとソース配線ＳＯＩの間隔を空けなくて良い分、配線の幅を広くすることができる。従って、半導体装置ＳＤが有する寄生抵抗のうち、配線に起因した抵抗成分を低くすることができる。

【0032】

特に本実施形態では、トランジスタＴＲのチャネルはチャネル層ＣＮＬに形成される。チャネル層ＣＮＬは化合物半導体層であり、シリコンと比較して低抵抗である。この場合、トランジスタＴＲの寄生抵抗を小さくしても、配線抵抗が大きいままでは、化合物半導体層を用いた意味が小さくなってしまう。本実施形態では、配線に起因した抵抗成分を低くすることができるため、トランジスタＴＲのチャネル層に化合物半導体層を用いることの効果が大きくなる。

【0033】

（第２の実施形態）
図８は、第２の実施形態に係る半導体装置ＳＤの構成を示す平面図であり、図９は図８に示した半導体装置ＳＤの断面図である。図８は第１の実施形態における図１に対応しており、図９は第１の実施形態における図７に対応している。本実施形態に係る半導体装置ＳＤは、複数のドレインパッド電極ＤＲＰ（第２上層導電パターン及び第３上層導体パターン）、複数のドレインコンタクトＤＲＣ（第２接続部材及び第３接続部材）、複数のソースパッド電極ＳＯＰ（第１上層導電パターン及び第４上層導体パターン）、及び複数のソースコンタクトＳＯＣ（第１接続部材及び第４接続部材）を備えている。

【0034】

ソースパッド電極ＳＯＰ及びドレインパッド電極ＤＲＰは、いずれもドレイン配線ＤＲＩ及びソース配線ＳＯＩよりも上層に設けられており、ドレイン配線ＤＲＩ及びソース配線ＳＯＩよりも幅広である。そしてソースパッド電極ＳＯＰ及びドレインパッド電極ＤＲＰは、第２の方向（図中Ｘ方向）に延在している。

【0035】

図８に示すように、ソースパッド電極ＳＯＰの少なくとも一部はソース配線ＳＯＩと重なっており、ドレインパッド電極ＤＲＰの少なくとも一部はドレイン配線ＤＲＩと重なっている。そして、ソースパッド電極ＳＯＰとソース配線ＳＯＩとが重なっている領域には、複数のソースコンタクトＳＯＣが位置している。また、ドレインパッド電極ＤＲＰとドレイン配線ＤＲＩとが重なっている領域には、複数のドレインコンタクトＤＲＣが位置している。ソースコンタクトＳＯＣはソース配線ＳＯＩをソースパッド電極ＳＯＰに接続しており、ドレインコンタクトＤＲＣはドレイン配線ＤＲＩをドレインパッド電極ＤＲＰに接続している。ソースパッド電極ＳＯＰは、ソース配線ＳＯＩの見かけ上の抵抗を低くするために設けられており、ドレインパッド電極ＤＲＰはドレイン配線ＤＲＩの見かけ上の抵抗を低くするために設けられている。

【0036】

図９に示すように、ソース配線ＳＯＩ、ドレイン配線ＤＲＩ、及び層間絶縁膜ＩＮＳＬ１の上には、層間絶縁膜ＩＮＳＬ２が形成されている。層間絶縁膜ＩＮＳＬ２は、例えば酸化シリコン膜である。そして、ソースパッド電極ＳＯＰ及びドレインパッド電極ＤＲＰは、層間絶縁膜ＩＮＳＬ２の上に形成されており、ソースコンタクトＳＯＣ及びドレインコンタクトＤＲＣは、層間絶縁膜ＩＮＳＬ２の中に埋め込まれている。ソースコンタクトＳＯＣはソースパッド電極ＳＯＰと一体に形成されていても良い。同様に、ドレインコンタクトＤＲＣはドレインパッド電極ＤＲＰと一体に形成されていても良い。ソースパッド電極ＳＯＰ及びドレインパッド電極ＤＲＰは、例えばＡｌなどの金属によって形成されている。

【0037】

また、図８に示すように、平面視において、第１のドレイン配線ＤＲＩ１に接続しているドレインパッド電極ＤＲＰ（第１のドレインパッド電極ＤＲＰ１）の一部は、第１のトランジスタユニットＴＲＵ１と重なっている。また、第１のソース配線ＳＯＩ１に接続しているソースパッド電極ＳＯＰ（第１のソースパッド電極ＳＯＰ１）の一部は、第１のトランジスタユニットＴＲＵ１及び第２のトランジスタユニットＴＲＵ２の少なくとも一方に重なっている。また、第２のドレイン配線ＤＲＩ２に接続している第２のドレインパッド電極ＤＲＰ２の一部は、第２のトランジスタユニットＴＲＵ２及び第３のトランジスタユニットＴＲＵ３の少なくとも一方に重なっている。さらに、第２のソース配線ＳＯＩ２に接続している第２のソースパッド電極ＳＯＰ２の一部は、第３のトランジスタユニットＴＲＵ１と重なっている。このようにすると、半導体装置ＳＤの平面形状を大きくしなくても、ドレインパッド電極ＤＲＰ及びソースパッド電極ＳＯＰの平面形状を大きくして、ソース電極ＳＯＥの見かけ上の抵抗およびドレイン電極ＤＲＥの見かけ上の抵抗をさらに小さくすることができる。

【0038】

本図に示す例では、第１のソースパッド電極ＳＯＰの一部は第１のトランジスタユニットＴＲＵ１に重なっており、第１のソースパッド電極ＳＯＰの他の一部は第２のトランジスタユニットＴＲＵ２に重なっている。そして、第１のソースパッド電極ＳＯＰ１のうち第１のトランジスタユニットＴＲＵ１に重なっている部分の幅と、第１のソースパッド電極ＳＯＰ１のうち第２のトランジスタユニットＴＲＵ２に重なっている部分の幅はほぼ等しい。また、第２のドレインパッド電極ＤＲＰ２の一部は第２のトランジスタユニットＴＲＵ２に重なっており、第２のドレインパッド電極ＤＲＰ２の他の一部は第３のトランジスタユニットＴＲＵ３の少なくとも一方に重なっている。そして、第２のドレインパッド電極ＤＲＰ２のうち第２のトランジスタユニットＴＲＵ２に重なっている部分の幅と、第２のドレインパッド電極ＤＲＰ２のうち第３のトランジスタユニットＴＲＵ３に重なっている部分の幅はほぼ等しい。

【0039】

ただし、図１０に示すように、第１のソースパッド電極ＳＯＰ１のうち第１のトランジスタユニットＴＲＵ１に重なっている部分の幅と、第１のソースパッド電極ＳＯＰ１のうち第２のトランジスタユニットＴＲＵ２に重なっている部分の幅は、互いに異なっていても良い。また、第２のドレインパッド電極ＤＲＰ２のうち第２のトランジスタユニットＴＲＵ２に重なっている部分の幅と、第２のドレインパッド電極ＤＲＰ２のうち第３のトランジスタユニットＴＲＵ３に重なっている部分の幅も、互いに異なっていても良い。

【0040】

さらに、図１１に示すように、第１のドレインパッド電極ＤＲＰ１は第２のトランジスタユニットＴＲＵ２のみに重なっていても良いし、第２のソースパッド電極ＳＯＰ２は第３のトランジスタユニットＴＲＵ３のみに重なっていても良い。

【0041】

また、図９に示すように、ソースパッド電極ＳＯＰ及びドレインパッド電極ＤＲＰと同層には、ゲートパッド極ＧＥＰが形成されている。ゲートパッド電極ＧＥＰ２は、層間絶縁膜ＩＮＳＬ２に埋め込まれたゲートコンタクトＧＥＣを介してゲートプレートＧＥＰに接続している。

【0042】

図１２は、本実施形態に係る半導体装置ＳＤを有する電子機器ＥＤの構成を示す図である。本図に示す例において、半導体装置ＳＤは、保持部材ＨＬＤの上に実装されている。保持部材ＨＬＤは、例えば半導体パッケージのリードフレームであり、ゲート端子ＧＥＴ、ソース端子ＳＯＴ、及びドレイン端子ＤＲＴを有している。ゲート端子ＧＥＴは、ボンディングワイヤＷＩＲ２を介してゲートパッド電極ＧＥＰ２に接続している。そして、ソース端子ＳＯＴは、ボンディングワイヤＷＩＲ１（第１ボンディング部材及び第４ボンディング部材）を介してソースパッド電極ＳＯＰに接続しており、ドレイン端子ＤＲＴは、ボンディングワイヤＷＩＲ３（第２ボンディング部材及び第３ボンディング部材）を介してドレインパッド電極ＤＲＰに接続している。このようにすると、ボンディングワイヤＷＩＲ１、ＷＩＲ３を接続するパッドをソースパッド電極ＳＯＰ及びドレインパッド電極ＤＲＰとは別に設ける必要がなくなるため、半導体装置ＳＤが大きくなることを抑制できる。また、ボンディングワイヤＷＩＲ１はソースパッド電極ＳＯＰに複数の点で接合しており、ボンディングワイヤＷＩＲ３はドレインパッド電極ＤＲＰに複数の点で接合している。このため、複数の箇所からソースパッド電極ＳＯＰやドレインパッド電極ＤＲＰに電圧を供給することができる。一般的に、ソースパッド電極ＳＯＰ及びドレインパッド電極ＤＲＰの抵抗は、ボンディングワイヤＷＩＲ１，ＷＩＲ３の抵抗よりも高い。このため、上記した構成とすることで、電流経路のうちソースパッド電極ＳＯＰ及びドレインパッド電極ＤＲＰが占める割合が小さくなり、その結果、電流経路における抵抗を小さくすることができる。

【0043】

なお、ソースパッド電極ＳＯＰ及びドレインパッド電極ＤＲＰは幅広であるため、ボンディングワイヤＷＩＲ１，ＷＩＲ３として、リボン状のボンディングワイヤ（ボンディングリボン）を用いることができる。この場合、ボンディングワイヤＷＩＲ１，ＷＩＲ３に起因した抵抗成分も小さくすることができる。また、ボンディングワイヤＷＩＲ１とソースパッド電極ＳＯＰの接触面積を広くすることもでき、かつ、ボンディングワイヤＷＩＲ３とドレインパッド電極ＤＲＰの接触面積も広くすることができるため、これらの間の接続抵抗も小さくできる。

【0044】

以上、本実施形態によっても、第１の実施形態と同様の効果が得られる。また、ソースパッド電極ＳＯＰ及びドレインパッド電極ＤＲＰが設けられているため、ソース電極ＳＯＥの見かけ上の抵抗及びドレイン電極ＤＲＥの見かけ上の抵抗を低くすることができる。

【0045】

（第３の実施形態）
図１３は、第３の実施形態に係る半導体装置ＳＤの構成を示す図である。本実施形態に係る半導体装置ＳＤは、以下の点を除いて、第２の実施形態に係る半導体装置ＳＤと同様の構成である。

【0046】

まず、ドレインパッド電極ＤＲＰ及びソースパッド電極ＳＯＰは、ソース配線ＳＯＩと交差する方向（すなわち第２の方向）に沿って延在している。そしてドレインパッド電極ＤＲＰと各ドレイン配線ＤＲＩの交点には、それぞれドレインコンタクトＤＲＣが設けられており、ソースパッド電極ＳＯＰと各ソース配線ＳＯＩの交点には、それぞれソースコンタクトＳＯＣが設けられている。言い換えると、複数のドレイン電極ＤＲＥは、互いに異なるドレインコンタクトＤＲＣを介して同一のドレインパッド電極ＤＲＰに接続しており、複数のソース電極ＳＯＥは、互いに異なるソースコンタクトＳＯＣを介して同一のソースパッド電極ＳＯＰに接続している。

【0047】

本実施形態によっても、第２の実施形態と同様の効果が得られる。

【0048】

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

【符号の説明】

【0049】

ＢＡＲ バリア層
ＢＵＦ バッファ層
ＣＮＬ チャネル層
ＤＲＣ ドレインコンタクト
ＤＲＥ ドレイン電極
ＤＲＩ ドレイン配線
ＤＲＰ ドレインパッド電極
ＤＲＴ ドレイン端子
ＥＤ 電子機器
ＥＩ 素子分離領域
ＧＥ ゲート電極
ＧＥＣ ゲートコンタクト
ＧＥＩ ゲート配線
ＧＥＰ ゲートプレート
ＧＥＰ２ ゲートパッド電極
ＧＥＴ ゲート端子
ＨＬＤ 保持部材
ＳＤ 半導体装置
ＳＥＭ 第１導電型層
ＳＯＣ ソースコンタクト
ＳＯＥ ソース電極
ＳＯＩ ソース配線
ＳＯＰ ソースパッド電極
ＳＯＴ ソース端子
ＳＵＢ 基板
ＴＲ トランジスタ
ＴＲＵ トランジスタユニット

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】