特許 6342132 アレイ基板、ディスプレイパネル及びアレイ基板の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6342132

(24)【登録日】2018年5月25日

(45)【発行日】2018年6月13日

(54)【発明の名称】アレイ基板、ディスプレイパネル及びアレイ基板の製造方法

(51)【国際特許分類】

   G02F 1/1368 20060101AFI20180604BHJP

【ＦＩ】

   G02F1/1368

【請求項の数】13

【全頁数】12

(21)【出願番号】特願2013-192746(P2013-192746)

(22)【出願日】2013年9月18日

(65)【公開番号】特開2014-63162(P2014-63162A)

(43)【公開日】2014年4月10日

【審査請求日】2016年9月9日

(31)【優先権主張番号】201210349520.4

(32)【優先日】2012年9月19日

(33)【優先権主張国】CN

(73)【特許権者】

【識別番号】507134301

【氏名又は名称】北京京東方光電科技有限公司

(74)【代理人】

【識別番号】100108453

【弁理士】

【氏名又は名称】村山 靖彦

(74)【代理人】

【識別番号】100089037

【弁理士】

【氏名又は名称】渡邊 隆

(74)【代理人】

【識別番号】100110364

【弁理士】

【氏名又は名称】実広 信哉

(72)【発明者】

【氏名】▲デン▼ ▲檢▼

【審査官】 磯崎 忠昭

(56)【参考文献】

【文献】 特開２０１２−１０８３３２（ＪＰ，Ａ）

【文献】 特開２０１２−０８０１０２（ＪＰ，Ａ）

【文献】 中国特許出願公開第１０２５４４０２９（ＣＮ，Ａ）

【文献】 米国特許出願公開第２０１５／０２４３６９１（ＵＳ，Ａ１）

【文献】 米国特許出願公開第２００８／０２２４１４１（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０２Ｆ １／１３６８

Ｈ０１Ｌ ２９／７８６

(57)【特許請求の範囲】

【請求項1】

複数の画素ユニットを含み、それぞれの画素ユニットは、薄膜トランジスタ、透明導電層及び画素電極を含み、前記薄膜トランジスタは、ゲート電極、活性層、ソース電極及びドレイン電極を含むアレイ基板であって、
前記活性層はゲート電極の上方または下方に位置し、
前記透明導電層及び前記活性層は互いに重なり合い、かつ、同一の平面外形を有しており、並びに前記透明導電層は活性層と接触し、
前記ソース電極とドレイン電極は、活性層のチャネルを定義することを特徴とする、アレイ基板。

【請求項2】

前記透明導電層及び画素電極の材質は同じであることを特徴とする、請求項１に記載のアレイ基板。

【請求項3】

パッシベーション層さらに含み、前記パッシベーション層は、薄膜トランジスタ、透明導電層及び画素電極から構成される構造体上に位置し且つ基板を覆い、且つ、前記基板の信号導入領域にビアホールを有することを特徴とする、請求項１又は２に記載のアレイ基板。

【請求項4】

前記パッシベーション層上に形成され、且つスリット構造を有する共通電極をさらに含むことを特徴とする、請求項３に記載のアレイ基板。

【請求項5】

前記画素電極の下方に位置し、且つ前記画素電極と絶縁して隔離されている共通電極をさらに含み、
前記画素電極はスリット構造を有することを特徴とする、請求項３に記載のアレイ基板。

【請求項6】

基板、前記ゲート電極と接続するゲートライン、ゲート電極絶縁層、前記ソース電極と接続するデータ走査ラインをさらに含み、
前記ドレイン電極は前記画素電極と接続し、
前記ゲート電極とゲートラインは基板上に形成され、
前記ゲート電極絶縁層は、ゲート電極及びゲートライン上に形成され且つ基板を覆い、
前記画素電極及び透明導電層は、前記ゲート電極絶縁層上に形成され、且つ前記透明導電層は前記ゲート電極の上方に位置し、
前記活性層は、前記透明導電層上に形成され、且つ前記透明導電層と接触し、
前記ソース電極とドレイン電極は、前記活性層上に形成されることを特徴とする、請求項１〜４のいずれか１項に記載のアレイ基板。

【請求項7】

請求項１〜６のいずれか１項に記載のアレイ基板を含む表示装置。

【請求項8】

基板上に透明導電薄膜と活性層薄膜とを堆積し、一回のハーフトーンまたはグレートーンマスクパターニング工程によって、画素電極のパターン、透明導電層のパターン及び活性層のパターンを形成するステップを含み、前記透明導電層は活性層と接触することを特徴とするアレイ基板の製造方法。

【請求項9】

前記一回のハーフトーンまたはグレートーンマスクパターニング工程によって、画素電極のパターン、透明導電層のパターン及び活性層のパターンを形成するステップにおいて、
光全透過エリア、光半透過エリア及び光非透過エリアを有するマスクを用いて基板に対し露光を行い、異なるエリアに異なる厚さのフォトレジストを有するエッチングマスクを形成するステップを含むことを特徴とする、請求項８に記載の製造方法。

【請求項10】

画素電極のパターン、透明導電層のパターン及び活性層のパターンを形成するステップ以前に、
透明基板上にゲート電極及びゲートラインのパターン及びゲート電極絶縁層を形成するステップをさらに含む、請求項８又は請求項９に記載の製造方法。

【請求項11】

前記画素電極のパターン、透明導電層のパターン及び活性層のパターンを形成するステップ以後に、
前記活性層上に、互いに向かい合って設けられ、チャネルを定義するソース電極とドレイン電極のパターンを形成し、同時に基板上に前記ソース電極と接続するデータ走査ラインのパターンを形成し、
前記ソース電極、ドレイン電極及びデータ走査ライン上に、前記基板を覆うパッシベーション層を形成し、前記基板の信号導入領域において、ビアホールパターンを形成するステップをさらに含むことを特徴とする、請求項８または１０に記載の製造方法。

【請求項12】

前記ソース電極、ドレイン電極及びデータ走査ライン上に、前記基板を覆うパッシベーション層を形成し、前記基板の信号導入領域において、ビアホールパターンを形成するステップ以後に、さらに
前記パッシベーション層上に、スリット構造を有する共通電極のパターンを形成するステップを含むことを特徴とする、請求項１１に記載の製造方法。

【請求項13】

前記画素電極のパターンはスリット構造を有し、且つ、
前記画素電極のパターン、透明導電層のパターン及び活性層のパターンを形成するステップステップ以前に、
前記スリット構造を有する前記画素電極の下方に位置し、且つ前記画素電極と絶縁するように隔離されている共通電極のパターンを形成するステップをさらに含むことを特徴とする、請求項８に記載の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、アレイ基板、ディスプレイパネル、及びアレイ基板の製造方法に係る。

【背景技術】

【0002】

薄膜トランジスタ液晶ディスプレイ（ＴＦＴ−ＬＣＤ）は体積が小さい、消費電力が低い、製造コストが比較的低い、放射がないなどの特徴を有し、現在のフラットパネルディスプレイ市場において主導的な地位を占めている。

【0003】

現在、ＴＦＴ−ＬＣＤの表示モードには、主にＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ、ねじれネマチック）モード、ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ、垂直配向）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ、面内切り替え）モード及びＡＤ−ＳＤＳ（ＡＤｖａｎｃｅｄ Ｓｕｐｅｒ Ｄｉｍｅｎｓｉｏｎ Ｓｗｉｔｃｈ、アドバンスドスーパーディメンショナルスイッチング技術、またはＡＤＳと略称する）モードなどがある。

【0004】

ＡＤＳモードの液晶ディスプレイは主に、同じ平面内のスリット電極の辺縁に生じる電界、及びスリット電極層とプレート状電極層の間に生じる電界により多次元電界を形成し、液晶セル内のスリット電極間、電極真上にあるすべての配向の液晶分子に回転を生じさせ、これにより液晶の作動効率を向上させ、光透過効率を増大させる。アドバンスドスーパーディメンショナルスイッチング技術は、ＴＦＴ−ＬＣＤ製品の画像品質を向上することができ、解像度が高い、透過率が高い、消費電力が低い、視野角が広い、開口率が高い、コントラストが低い、プッシュムラ（ｐｕｓｈ Ｍｕｒａ）が少ないなどのメリットがある。

【0005】

ＡＤＳモードのＴＦＴ−ＬＣＤアレイ基板は通常、一組のゲートラインと、ゲートラインと垂直に交差する一組のデータ走査ラインを含み、互いに交差するゲートライン及びデータ走査ラインは一つの画素エリア（画素ユニット）を定義する。図１の画素エリアの薄膜トランジスタの位置における断面図に示すように、それぞれの画素エリアは、基板１０上に形成するゲート電極１１、ゲート電極絶縁層１２、活性層１３、ソース電極１５、ドレイン電極１６、画素電極１４（プレート状電極）、パッシベーション層１７及び共通電極１８（スリット電極）を含む。共通電極１８は、複数のスリット構造１８１及び電極ストライプ１８２を含む。ゲート電極１１、ゲート電極絶縁層１２、活性層１３、ソース電極１５、及びドレイン電極１６により薄膜トランジスタを構成する。

【0006】

前記アレイ基板の製作プロセスにおいて、ゲート電極及びゲートラインのパターンと、活性層のパターンと、ソース電極、ドレイン電極及びデータ走査ラインのパターンと、画素電極のパターンと、ビアホールのパターンとの形成は、それぞれ一回のマスクパターニング工程が必要であり、即ち、図１に示すＡＤＳモードのＴＦＴ−ＬＣＤアレイ基板は、１＋５回のマスクパターニング工程により形成される。

【発明の概要】

【発明が解決しようとする課題】

【0007】

特に、活性層及び画素電極の形成は、それぞれ一回のマスクパターニング工程により形成する必要があり、毎回のマスクパターニング工程はいずれも複数のステップを含み、これにより、アレイ基板の製造工程が煩雑になり、生産性が向上しにくくなる。

【課題を解決するための手段】

【0008】

本発明は一つの側面において、複数の画素ユニットを含み、それぞれの画素ユニットは、薄膜トランジスタ、透明導電層及び画素電極を含み、前記薄膜トランジスタは、ゲート電極、活性層、ソース電極及びドレイン電極を含み、前記活性層はゲート電極の上方または下方に位置し、前記透明導電層は活性層と接触し、前記ソース電極とドレイン電極が活性層のチャネルを定義するアレイ基板を提供する。

【0009】

本発明はもう一つの側面において、前記技術手段に記載のアレイ基板を含む表示装置を提供する。

【0010】

本発明はさらにもう一つの側面において、アレイ基板の製造方法を提供する。前記方法は、基板に透明導電薄膜と活性層薄膜とを堆積することと、一回のハーフトーンまたはグレートーンマスクパターニング工程によって、画素電極のパターン、透明導電層のパターン及び活性層のパターンを形成することと、前記透明導電層と活性層とを接触させることとを含む。

【0011】

本発明の技術案をさらに明確に説明するために、以下に実施例の図面について簡単に紹介する。

【図面の簡単な説明】

【0012】

【図1】図１は現在のアレイ基板の構造の断面模式図である（ＡＤＳモード）。

【図2a】図２ａは本発明に従う実施例のアレイ基板の構造模式図である（ＡＤＳモードを例とした場合）。

【図2b】図２ｂは本発明に従う実施例のアレイ基板の構造模式図である（ＡＤＳモードを例とした場合）。

【図3a】図３ａは基板のハーフトーンマスク工程模式図である。

【図3b】図３ｂは基板のハーフトーンマスク工程模式図である。

【図3c】図３ｃは基板のハーフトーンマスク工程模式図である。

【図3d】図３ｄは基板のハーフトーンマスク工程模式図である。

【図3e】図３ｅは基板のハーフトーンマスク工程模式図である。

【図4】図４は本発明に従う実施例のアレイ基板の構造模式図である（ＴＮモードを例とした場合）。

【発明を実施するための形態】

【0013】

本発明の実施例の目的、技術案及び利点をさらに明確にするため、以下に本発明の実施例の図面を参照し、本発明の実施例の技術案について明確に、且つ完全に記載する。なお、記載される実施例は本発明の一部の実施例であり、全部の実施例ではない。

【0014】

また、別途定義する場合を除き、ここで使用する技術用語または科学技術用語は、本発明が属する分野における一般的な技能を有する者が理解する通常の意味である。「一つ」または「一」などの類似用語は数量の制限を示していなく、少なくとも一つ存在するという意味である。「含む」または「備える」などの類似の表現は、その言葉の前に記載された素子または部材が、その言葉の後に記載の素子または部材、及びその均等物を含むことを意味し、その他の素子または部材を排除するわけではない。「接続」または「連結」などの類似の用語は、物理的または機械的な接続に限られず、電気的な接続を含み、直接でも間接でも構わない。「上」、「下」、「左」、「右」などは相対的な位置関係の表示のみに用いるものであり、記載される対象の絶対的位置が変わった場合、その相対的な位置関係も相応に変化する可能性がある。

【0015】

アレイ基板の製造工程が煩雑であり、生産性が向上しにくくなるという技術課題に対して、本発明はアレイ基板、ディスプレイパネル及びアレイ基板の製造方法を提供する。

【0016】

図４に示すように、本発明の一つの実施例のアレイ基板は、複数の画素ユニット（図は一つの画素ユニットの薄膜トランジスタにおける断面を例とする）を備え、それぞれの画素ユニットは薄膜トランジスタ、透明導電層２５及び画素電極２４を含む。透明導電層２５は例えば、透明導電金属層または透明導電酸化物層である。

【0017】

薄膜トランジスタはゲート電極１１、ゲート絶縁層１２、活性層２３、ソース電極１５及びドレイン電極１６を含む。活性層２３はゲート電極１１の上方または下方に位置し、互いはゲート電極絶縁層によって隔てられている。

【0018】

透明導電層２５と活性層２３は積層し且つ接触し、ただしソース電極１５及びドレイン電極１６と接触しない。前記ソース電極１５及びドレイン電極１６は活性層２３のチャネルを定義し、活性層２３のソース電極１５とドレイン電極１６との間の部分は、稼動時にキャリアのチャネルとなる。ここで、ドレイン電極１６は画素電極２４と接続される。なお、薄膜トランジスタにおいて、ソース電極とドレイン電極は互いに交換可能である。

【0019】

本発明の実施例のアレイ基板のタイプは限定されず、例えば、ボトムゲート型アレイ基板（この場合薄膜トランジスタ中において、活性層はゲート電極の上方に位置する）またはトップゲート型アレイ基板（この場合薄膜トランジスタ中において、活性層はゲート電極の下方に位置する）などである。アレイ基板のそれぞれの膜層の構造の位置は、複数種類のバリエーションを有することができ、表示装置の画素駆動回路が必要とされる部材（例えばゲート電極、活性層、ソース電極、ドレイン電極及び画素電極など）を製作でき、これにより表示装置の正常の稼動を確保できれば良い。透明導電層及び画素電極の材質は同じであることが好ましく、このようにすれば、画素電極と透明電極層は同じ層によって製作し、形成することができる。

【0020】

ボトムゲート型アレイ基板を例として、図４に示すように、透明基板１０、ゲート電極１１と接続するゲートライン（図示していない）、ゲート電極絶縁層１２、ソース電極１５と接続するデータ走査ライン（図示していない）を備えることができる。透明基板１０は例えばガラス基板、プラスチック基板、石英基板などとすることができる。

【0021】

ゲート電極１１とゲートラインは透明基板１０上に形成され、両者は一体形成可能である。ゲート電極絶縁層１２は、ゲート電極とゲートライン上に形成し、且つ基板１０を覆う。画素電極２４と透明導電層２５は、ゲート電極絶縁層１２上に形成し、且つ透明導電層２５はゲート電極１１の上方に位置する。活性層２３は透明導電層２５上に形成され、且つ透明導電層２５と接触し、活性層２３とゲート電極１１は向かい合い、ソース電極１５及びドレイン電極１６は活性層２３上に形成される。

【0022】

本実施例のアレイ基板において、活性層２３の下方の透明導電層２５は、画素電極２４と活性層２３を、一回のハーフトーンまたはグレートーンのマスクパターニング工程によって形成することができ、且つ透明導電層２５の存在は、アレイ基板の機能に対し影響を及ぼさない。従来技術に比較して、アレイ基板の製造時に、一回のマスクパターニング工程を省略でき、これにより生産工程を簡素化し、同時にこのパターニング工程の製品にもたらす欠陥を減少でき、大幅に生産性を向上させた。

【0023】

図４に示す実施例において、アレイ基板は、パッシベーション層１７をさらに含むことができ、パッシベーション層１７は、薄膜トランジスタ、透明導電層２５及び画素電極２４からなる構造体上に位置し、且つ基板全体を覆い、また、基板の信号導入領域において、パッシベーション層１７はビアホールを有する（図示していない）。該構造のアレイ基板は、ＴＮモードの表示装置に応用することができ、ＴＮモードの表示装置において、共通電極は対向基板（例えばカラーフィルター基板）上に位置し、対向基板とアレイ基板は互いに向かい合い、且つ封止剤によって液晶セル（ｃｅｌｌ）を形成している。

【0024】

図２ａ、ｂを参照すると、本実施例のアレイ基板がＡＤＳモードのアレイ基板である場合、当該アレイ基板は、ゲートライン１とデータライン２とを備え、ゲートライン１及びデータライン２が互いに交差されて画素ユニットを画成し、当該画素ユニットは、薄膜トランジスタ３を備え、ゲートライン１の一部を薄膜トランジスタ３のゲート電極とする。アレイ基板は、さらにパッシベーション層１７及び共通電極１８を含むことができる。パッシベーション層１７は、ソース電極１５、ドレイン電極１６及びデータ走査ライン上に形成され、且つ基板を覆う。このアレイ基板の信号導入領域において、パッシベーション層１７は、さらにビアホールを有することができ（図に示していない）、これによりゲートライン端子及びデータライン端子を露出する。共通電極１８は、パッシベーション層１７上に形成され、スリット構造を有し、即ち共通電極１８は、スリット１８１及び電極ストライプ１８２を有する。この際、画素電極２４は、プレート状電極（開口部を有しない）またはスリット電極として形成することができる。

【0025】

本発明のその他の実施例において、アレイ基板の構造は、スリット構造を有する画素電極を含み、さらに共通電極を含む。共通電極は画素電極の下方に位置し、且つ画素電極と絶縁して隔離されている。アレイ基板がＡＤＳモードである場合、それぞれの画素エリアの画素電極及び共通電極において、例えば、上方にある電極はスリット構造を有し、下方にある電極はプレート状構造を有する。共通電極は、ゲート電極絶縁層の上方に位置することができ、またはゲートラインと一回のパターニング工程で形成されればよく、共通電極は透明導電層によって形成される。

【0026】

本発明の実施例は、前記いずれかのアレイ基板を含む表示装置をさらに提供する。前記表示装置は、液晶パネル、電子ペーパー、ＯＬＥＤパネル、携帯電話、タブレット、テレビ、ディスプレイ、ノートパソコン、デジタルフォトフレーム、ナビゲーターなどの表示機能を有する製品または部品に用いることができる。

【0027】

該表示装置の一つの例は液晶表示装置であり、そのうち、アレイ基板と対向基板は互いに向かい合って液晶セルを形成し、液晶セル中には液晶材料が充填されている。該対向基板は例えば、カラーフィルター基板である。アレイ基板のそれぞれの画素ユニットの画素電極は、電界を印加して、液晶材料の回転の程度に対し制御を行うことにより、ディスプレイ操作を行う。

【0028】

該表示装置のもう一つの例は、例えば、有機エレクトロルミネッセンス表示装置（ＯＬＥＤ）であり、そのうち、アレイ基板上に有機発光材料積層体を形成し、それぞれの画素ユニットの画素電極は、陽極または陰極として、有機発光材料の発光を駆動して、ディスプレイ操作を行う。

【0029】

本発明の一つの実施例は、アレイ基板の製造方法を提供し、以下のステップを含む。基板上に透明導電薄膜及び活性層薄膜を堆積し、一回のハーフトーンまたはグレートーンマスクパターニング工程により、画素電極のパターン、透明導電層のパターン及び活性層のパターンを形成し、透明導電層は活性層と接触する。

【0030】

一回のハーフトーンまたはグレートーンマスクパターニング工程により、画素電極のパターン、透明導電層のパターン及び活性層のパターンを形成することは、以下の方式によって実現できる。

【0031】

一つの例において、光全透過エリア、光半透過エリア及び光非透過エリアを有するマスク板を用いて基板に塗布されたフォトレジストに対して露光を行う。光全透過エリアに対応する位置のフォトレジストは全部露光され、光半透過エリアに対応する位置のフォトレジストは一部露光され、光非透過エリアに対応する位置のフォトレジストは露光されていない。フォトレジストに対し現像する場合、ポジティブフォトレジストを採用すると、全部露光したフォトレジストは全部除去され、一部露光されたフォトレジストは一部除去され（厚さが薄くなる）、露光していないフォトレジストは保留される（厚さは基本的に変わらない）。ネガティブフォトレジストを用いると、全部露光されたフォトレストは保留され（厚さは基本的に変わらない）、一部露光されたフォトレジストは一部除去され（厚さが薄くなる）、露光されていないフォトレジストは全部除去される。

【0032】

フォトレジストが全部除去されたエリアに対応して、エッチング工程後に、ゲート電極絶縁層を露出し、フォトレジスト一部除去されたエリアに対応して、エッチング工程後に画素電極パターンを形成し、フォトレジストが保留されるエリアに対応して、エッチング工程後に、透明導電層のパターン及び活性層のパターンを形成する。

【0033】

マスクの光半透過エリアの光半透過効果は、例えば、二つまたは複数のスリットによって実現でき、ダブルスリット干渉によって一部露光を実現し、該光半透過効果は、光を一部透過する半透膜によるものであってもよい。光半透過膜の光透過率は３５％〜４５％であり、半透膜材質はクロム、マンガンの酸化物、窒化物、有機ガラス、透明熱硬化性高分子材料、またはメチルペンテン重合体とすることができる。

【0034】

本実施例は、画素電極のパターン、透明導電層のパターン及び活性層のパターンを形成するステップ以前に、さらに例えば、透明基板上に、ゲート電極及びゲートラインのパターン及びゲート電極絶縁層を形成するステップを含むことができる。

【0035】

本実施例は、画素電極のパターン、透明導電層のパターン及び活性層のパターンを形成してから、さらに例えば、活性層上に、向かい合うに設けられ、且つチャネルを定義するソース電極及びドレイン電極パターンを形成し、同時に基板上において例えば、ソース電極と接続するデータ走査ラインのパターンを形成し、ソース電極、ドレイン電極及びデータ走査ライン上に、基板を覆うパッシベーション層を形成し、且つ基板の信号導入領域にビアホールを形成し、これによりゲート電極端子及びデータライン端子を露出することができる。活性層のソース電極とトレイン電極の間の部分は、稼動時キャリアのチャネルとなる。

【0036】

ＡＤＳモードのアレイ基板を製造する実施例において、パッシベーション層とビアホールパターンを形成してから、パッシベーション層上にスリット構造を有する共通電極パターンを形成し、該共通電極はスリット電極であり、画素電極と絶縁層を介在して互いに重なる。

【0037】

図２ａに示すＡＤＳモードのＴＦＴ−ＬＣＤアレイ基板は、１＋４回のマスクパターニング工程によって形成することが必要であり、その製造方法の一つの例は以下のステップを含む。

【0038】

ステップ２０１：透明基板上にゲート金属薄膜を堆積し、第一回マスクパターニング工程によりゲート電極及びゲートラインのパターンを形成する。

【0039】

ゲート金属薄膜は例えば、アルミニウム、クロム、タングステン、チタン、モリブデンまたはモリブデン−ニッケルの単層薄膜を用いることができ、単層薄膜からなる複数層の複合薄膜を用いることもできる。金属薄膜に対して、堆積方式としては例えば、物理的気相成長（ＰＶＤ）法を採用することができる。

【0040】

ステップ２０２：ステップ２０１を完了した基板上において、ゲート電極絶縁層、第一透明導電薄膜及び活性層薄膜を形成し、一回のハーフトーンマスクパターニング工程（即ち第二回マスクパターニング工程）によって画素電極のパターン、透明導電層のパターン及び活性層のパターンを形成する。

【0041】

ゲート電極絶縁層は窒化ケイ素などであってもよいし、例えば化学気相成長法によって形成される。第一透明導電薄膜は、酸化インジウムースズ（ＩＴＯ）、酸化インジウム亜鉛（ＩＺＯ）などであってもよいし、物理気相成長法によって形成できる。活性層薄膜の材質は非結晶シリコン、水素化非結晶シリコンなどであってもよいし、例えば、化学気相成長法（ＣＶＤ）によって形成される。

【0042】

ステップ２０３：ステップ２０２を完了した基板上において、ソースドレイン電極金属薄膜を堆積し、第三回マスクパターニング工程によってソース電極、ドレイン電極及びデータ走査ラインのパターンを形成する。

【0043】

ソースドレイン電極金属薄膜は、アルミニウム、クロム、タングステン、チタン、モリブデンまたはモリブデン−ニッケル薄膜などの単層の薄膜を用いることができ、または前記単層薄膜からなる複数層の複合薄膜を用いることができる。金属薄膜について、堆積方式として例えば、物理気相成長法を採用することができる。

【0044】

ステップ２０４：ステップ２０３を完了した基板上においてパッシベーション層を堆積し、第４回のマスクパターニング工程によって信号導入領域のビアホールのパターンを形成する。信号導入領域のビアホールは、ゲートライン端子及びデータライン端子を露出する。パッシベーション層は例えば窒化ケイ素などである。

【0045】

ステップ２０５：ステップ２０４を完了した基板上において、第二透明導電薄膜を堆積し、第５回マスクパターニング工程によって、スリット構造を有する共通電極パターンを形成する。

【0046】

第二透明導電薄膜は、第一透明導電薄膜と同じ材質を用いることができ、例えば酸化インジウムースズ、酸化インジウム−亜鉛などであってもよいし、物理気相成長法によって形成できる。

【0047】

図３（ａ）〜図３（ｅ）に示すように、ステップ２０２の一つの例は以下のステップを備えることができる。

【0048】

ステップ２０２１：ステップ２０１を完了した基板上において、化学気相堆積法によって、ゲート電極絶縁層１２を堆積し、物理気相堆積法によって第一透明導電薄膜（即ち透明導電薄膜２４０）を堆積し、且つ、化学気相成長法によって、活性層薄膜２３０を堆積する。

【0049】

ステップ２０２２：ステップ２０２１を完了した基板上に、ポジティブフォトレジスト１００を一層塗布する。

【0050】

ステップ２０２３：光全透過エリア、光半透過エリア及び光非透過エリア構造を有するマスクを用いて基板に塗布されたフォトレジストに対し露光を行う。ここで、マスク板の光全透過エリアが対応するフォトレジストは全部露光し、光半透過エリアが対応するフォトレジスト部分は一部露光し、光非透過エリアが対応するフォトレジストは露光されない。

【0051】

ステップ２０２４：図３（ａ）に示すように、ステップ２０２３を完了した基板に塗布されたフォトレジストに対して現像を行い、完全に露光したエリアのフォトレジストは全部に溶解されて除去され、一部露光されたエリアのフォトレジストは一部溶解され除去され、これにより厚さは薄くなり、露光していないエリアのフォトレジスト１００は保留され、その厚さが基本的に変わらず、後のエッチング工程のエッチング保護マスクとなる。

【0052】

ステップ２０２５：図３（ｂ）に示すように、ステップ２０２４を完了した基板に対してエッチングを行い、完全露光エリアのエッチング後に、ゲート電極絶縁層１２を露出させる。

【0053】

ステップ２０２６：図３（ｃ）及び図３（ｄ）に示すように、ステップ２０２５を完了した基板に対し、アッシング工程によって一部露光エリアの残留の一部フォトレジストを除去し、該エリア中の活性層薄膜２３０を露出し、これにより露光していないエリアのフォトレジストは一部保留され（厚さが薄くなる）、一部露光エリア中の活性層薄膜に対しエッチングすることで除去し、画素電極２４を露出させる。

【0054】

ステップ２０２７：図３（ｅ）に示すように、ステップ２０２６を完了した基板の残留フォトレジストを剥離し、活性層２３を露出する。

【0055】

ステップ２０２において形成される画素電極パターンはスリット構造を有することができる。このような状況において、ステップＳ２０２以前には、形成されるべきスリット構造の画素電極の下方に位置し、且つ画素電極と絶縁して隔離されている共通電極のパターンを形成するステップをさらに含むことができる。共通電極と画素電極は互いに重なる。

【0056】

製造しようとするアレイ基板がＡＤＳモードである場合、製造時において、同じ画素エリアの共通電極及び画素電極において、上方の電極をスリット構造にし、下方の電極をプレート状構造にすれば良い。共通電極はゲート電極絶縁層の上方に位置でき、またはゲート電極と一回のパターニング工程において形成されでも良い。

【0057】

本発明の実施例のアレイ基板の製造方法は、ＴＮモード（ステップ２０１〜２０４によってＴＮモードのアレイ基板を製造できる）や、ＩＰＳモードなどの他の表示モードにも適用できる。

【0058】

図４に示すのはＴＮモードのアレイ基板であり、一回のハーフトーンマスクパターニング工程により、画素電極のパターン及び活性層のパターンを形成できる。

【0059】

本発明の実施例において、透明導電層は活性層と接触するため、アレイ基板の製造過程において、透明導電薄膜と活性層薄膜を堆積した後、一回のハーフトーンマスクパターニング工程のみによって画素電極のパターン及び活性層のパターンを形成でき、従来技術と比較して一回のマスクパターニング工程を省略でき、これにより大幅に生産工程を簡素化し、同時に、この一回のマスクパターニング工程が製品にもたらす欠陥を減少することができ、大幅に生産性を向上できる。

【0060】

以上、各実施例に対して記載しているが、当業者は、本発明の精神及び範囲を離脱しない前提で、本発明に対して各種修正及び変形を行うことができる。このように、本発明のこれらの修正及び変形は、本発明の特許請求の範囲及びその均等的な技術範囲内に属するものであれば、本発明はこれらの変更及び変形も含むことを意図する。

【符号の説明】

【0061】

１０ 透明基板
１１ ゲート電極
１２ ゲート電極絶縁層
１３ 活性層
１４ 画素電極
１５ ソース電極
１６ ドレイン電極
１７ パッシベーション層
１８ 共通電極
２３ 活性層
２４ 画素電極
２５ 透明導電金属層
１００ フォトレジスト
２３０ 活性層薄膜
２４０ 透明導電薄膜

【図1】

【図2a】

【図2b】

【図3a】

【図3b】

【図3c】

【図3d】

【図3e】

【図4】