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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6345405
(24)【登録日】2018年6月1日
(45)【発行日】2018年6月20日
(54)【発明の名称】抵抗体を利用した不揮発性メモリ装置及びその駆動方法
(51)【国際特許分類】
G11C 13/00 20060101AFI20180611BHJP
G11C 11/56 20060101ALI20180611BHJP
【ＦＩ】
G11C13/00 400B
G11C13/00 210
G11C11/56 450
【請求項の数】19
【全頁数】28
(21)【出願番号】特願2013-217142(P2013-217142)
(22)【出願日】2013年10月18日
(65)【公開番号】特開2014-89792(P2014-89792A)
(43)【公開日】2014年5月15日
【審査請求日】2016年10月18日
(31)【優先権主張番号】10-2012-0120534
(32)【優先日】2012年10月29日
(33)【優先権主張国】KR
(73)【特許権者】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
(74)【代理人】
【識別番号】100110364
【弁理士】
【氏名又は名称】実広 信哉
(72)【発明者】
【氏名】李 昇▲ヨン▼
(72)【発明者】
【氏名】李 永宅
【審査官】
堀田 和義
(56)【参考文献】
【文献】
特開２０１０−１５７３０６（ＪＰ，Ａ）
【文献】
米国特許出願公開第２０１２／００６３１９５（ＵＳ，Ａ１）
【文献】
特開２００６−７９８０３（ＪＰ，Ａ）
【文献】
特開２０１２−２３８３６９（ＪＰ，Ａ）
(58)【調査した分野】（Int.Cl.，ＤＢ名）
Ｇ１１Ｃ １３／００
Ｇ１１Ｃ １１／５６
(57)【特許請求の範囲】
【請求項1】
抵抗性メモリセルと、
第１センスノードと、
前記抵抗性メモリセルと前記第１センスノードとの間に接続され、前記抵抗性メモリセルに時間の経過に伴って増加する第１クランプバイアスを提供する第１クランプ部と、
前記第１センスノードに第１補償電流を提供する第１補償部と、
前記第１センスノードに接続され、前記第１センスノードのレベル変化をセンシングする第１センスアンプと
を含み、
前記抵抗性メモリセルに格納された第１データに対する応答として前記第１クランプバイアスが始まる時点から第１時間後に前記第１センスアンプの出力値は他の状態に遷移し、
前記抵抗性メモリセルに格納された前記第１データと異なる第２データに対する応答として前記第１クランプバイアスが始まる時点から前記第１時間と異なる第２時間後に、前記第１センスアンプの出力値は他の状態に遷移し、
イネーブル信号を生成するイネーブル信号生成部をさらに含み、
前記イネーブル信号生成部は、
レファレンス抵抗と、
第２センスノードと、
前記レファレンス抵抗と前記第２センスノードとの間に接続され、前記レファレンス抵抗に第２クランプバイアスを提供する第２クランプ部と、
前記第２センスノードに第２補償電流を提供する第２補償部と、
前記第２センスノードに接続され、前記第２センスノードのレベル変化をセンシングする第２センスアンプと
を含み、
前記第２クランプバイアスは、リード区間の間、時間の経過に伴って変更する不揮発性メモリ装置。
第１センスノードと、
前記抵抗性メモリセルと前記第１センスノードとの間に接続され、前記抵抗性メモリセルに時間の経過に伴って増加する第１クランプバイアスを提供する第１クランプ部と、
前記第１センスノードに第１補償電流を提供する第１補償部と、
前記第１センスノードに接続され、前記第１センスノードのレベル変化をセンシングする第１センスアンプと
を含み、
前記抵抗性メモリセルに格納された第１データに対する応答として前記第１クランプバイアスが始まる時点から第１時間後に前記第１センスアンプの出力値は他の状態に遷移し、
前記抵抗性メモリセルに格納された前記第１データと異なる第２データに対する応答として前記第１クランプバイアスが始まる時点から前記第１時間と異なる第２時間後に、前記第１センスアンプの出力値は他の状態に遷移し、
イネーブル信号を生成するイネーブル信号生成部をさらに含み、
前記イネーブル信号生成部は、
レファレンス抵抗と、
第２センスノードと、
前記レファレンス抵抗と前記第２センスノードとの間に接続され、前記レファレンス抵抗に第２クランプバイアスを提供する第２クランプ部と、
前記第２センスノードに第２補償電流を提供する第２補償部と、
前記第２センスノードに接続され、前記第２センスノードのレベル変化をセンシングする第２センスアンプと
を含み、
前記第２クランプバイアスは、リード区間の間、時間の経過に伴って変更する不揮発性メモリ装置。
【請求項2】
前記第１センスアンプは、リード区間の間に複数回アクティブになる前記イネーブル信号に応答して複数回動作する請求項１に記載の不揮発性メモリ装置。
【請求項3】
前記イネーブル信号生成部は、複数のレファレンス抵抗を含み、前記複数のレファレンス抵抗の抵抗値に対応して前記イネーブル信号のアクティブ時点が変わる請求項２に記載の不揮発性メモリ装置。
【請求項4】
前記リード区間は、ノーマルリード区間であり、
前記レファレンス抵抗は、前記抵抗性メモリセルを含む請求項３に記載の不揮発性メモリ装置。
前記レファレンス抵抗は、前記抵抗性メモリセルを含む請求項３に記載の不揮発性メモリ装置。
【請求項5】
前記リード区間は、ベリファイリード区間であり、
前記レファレンス抵抗は、ポリシリコンを含む請求項３に記載の不揮発性メモリ装置。
前記レファレンス抵抗は、ポリシリコンを含む請求項３に記載の不揮発性メモリ装置。
【請求項6】
前記第１補償電流と前記第２補償電流とは互いに同一である請求項１に記載の不揮発性メモリ装置。
【請求項7】
前記第１クランプバイアスと前記第２クランプバイアスとは互いに同一である請求項１に記載の不揮発性メモリ装置。
【請求項8】
前記第１補償部は、前記第１補償電流のサイズを調節して前記第１センスアンプのイネーブル時点を調節する請求項１に記載の不揮発性メモリ装置。
【請求項9】
前記第１クランプバイアスは、時間の経過によってｋ次関数（ただし、ｋは自然数）形態で増加する請求項１に記載の不揮発性メモリ装置。
【請求項10】
前記第１クランプバイアスは、時間の経過によって階段形態で増加する請求項１に記載の不揮発性メモリ装置。
【請求項11】
前記抵抗性メモリセルを含むメモリセルアレイは、クロスポイント構造である請求項１に記載の不揮発性メモリ装置。
【請求項12】
マルチビットデータを格納する抵抗性メモリセルと、
第１センスノードと、
前記抵抗性メモリセルと前記第１センスノードとの間に接続され、前記抵抗性メモリセルに第１クランプバイアスを提供する第１クランプ部と、
前記第１センスノードに第１補償電流を提供する第１補償部と、
前記第１センスノードに接続され、前記第１センスノードのレベル変化をセンシングする第１センスアンプと
を含み、
リード区間の間、前記第１補償電流は一定であり、前記第１クランプバイアスは時間の経過によって変更され、前記第１センスアンプは複数回イネーブルされ、前記第１センスノードのレベル変化をセンシングする不揮発性メモリ装置。
第１センスノードと、
前記抵抗性メモリセルと前記第１センスノードとの間に接続され、前記抵抗性メモリセルに第１クランプバイアスを提供する第１クランプ部と、
前記第１センスノードに第１補償電流を提供する第１補償部と、
前記第１センスノードに接続され、前記第１センスノードのレベル変化をセンシングする第１センスアンプと
を含み、
リード区間の間、前記第１補償電流は一定であり、前記第１クランプバイアスは時間の経過によって変更され、前記第１センスアンプは複数回イネーブルされ、前記第１センスノードのレベル変化をセンシングする不揮発性メモリ装置。
【請求項13】
前記第１センスアンプは、前記リード区間の間に複数回アクティブになるイネーブル信号に応答して複数回動作する請求項１２に記載の不揮発性メモリ装置。
【請求項14】
第１補償電流が入力され、セル電流が出力される第１センスノードと、
前記セル電流が流れる抵抗性メモリセルと、
前記第１センスノードの電圧レベルをセンシングする第１センスアンプと、
第２補償電流が入力され、レファレンス電流が出力される第２センスノードと、
前記レファレンス電流が流れるレファレンス抵抗と、
前記第２センスノードの電圧レベルをセンシングする第２センスアンプと
を含み、
前記第２センスノードの電圧レベルによって遷移する前記第２センスアンプの出力値に対する応答として前記第１センスアンプがイネーブルされ、前記第１センスノードの電圧レベルをセンシングする不揮発性メモリ装置。
前記セル電流が流れる抵抗性メモリセルと、
前記第１センスノードの電圧レベルをセンシングする第１センスアンプと、
第２補償電流が入力され、レファレンス電流が出力される第２センスノードと、
前記レファレンス電流が流れるレファレンス抵抗と、
前記第２センスノードの電圧レベルをセンシングする第２センスアンプと
を含み、
前記第２センスノードの電圧レベルによって遷移する前記第２センスアンプの出力値に対する応答として前記第１センスアンプがイネーブルされ、前記第１センスノードの電圧レベルをセンシングする不揮発性メモリ装置。
【請求項15】
前記第１センスノードと前記抵抗性メモリセルとの間に接続され、前記抵抗性メモリセルに第１クランプバイアスを提供する第１クランプ部をさらに含み、
前記第１クランプバイアスは時間の経過によって増加する請求項１４に記載の不揮発性メモリ装置。
前記第１クランプバイアスは時間の経過によって増加する請求項１４に記載の不揮発性メモリ装置。
【請求項16】
前記第２センスノードと前記レファレンス抵抗との間に接続され、前記レファレンス抵抗に第２クランプバイアスを提供する第２クランプ部をさらに含み、
前記第２クランプバイアスは時間の経過によって増加する請求項１４に記載の不揮発性メモリ装置。
前記第２クランプバイアスは時間の経過によって増加する請求項１４に記載の不揮発性メモリ装置。
【請求項17】
抵抗性メモリセルと第１センスノードとの間に接続され、前記抵抗性メモリセルに第１クランプバイアスを提供し、前記第１クランプバイアスは時間の経過によって増加する、第１クランプ部と、
レファレンス抵抗と第２センスノードとの間に接続され、前記レファレンス抵抗に第２クランプバイアスを提供し、前記第２クランプバイアスは時間の経過によって増加する、第２クランプ部と、
前記第２センスノードの電圧レベルをセンシングし、レファレンス出力信号を出力する第２センスアンプと、
前記レファレンス出力信号に基づいてイネーブル信号を出力する演算器と、
前記イネーブル信号に応答して前記第１センスノードの電圧レベルをセンシングする第１センスアンプと
を含む不揮発性メモリ装置。
レファレンス抵抗と第２センスノードとの間に接続され、前記レファレンス抵抗に第２クランプバイアスを提供し、前記第２クランプバイアスは時間の経過によって増加する、第２クランプ部と、
前記第２センスノードの電圧レベルをセンシングし、レファレンス出力信号を出力する第２センスアンプと、
前記レファレンス出力信号に基づいてイネーブル信号を出力する演算器と、
前記イネーブル信号に応答して前記第１センスノードの電圧レベルをセンシングする第１センスアンプと
を含む不揮発性メモリ装置。
【請求項18】
前記第１センスノードと前記第２センスノードとに各々同一な補償電流を提供する補償部をさらに含む請求項１７に記載の不揮発性メモリ装置。
【請求項19】
抵抗性メモリセルと、
第１ないし第ｎ（ただし、ｎは自然数）レファレンス出力信号を生成する第１ないし第ｎレファレンスブロックと、
前記第１ないし第ｎレファレンス出力信号に基づいてｎ回イネーブルされ、前記抵抗性メモリセルの抵抗値をリードするためのメインセンスアンプと
を含み、
前記第ｋ（ただし、１≦ｋ≦ｎ）レファレンスブロックは、
第ｋレファレンス抵抗と、
第ｋセンスノードと、
前記第ｋレファレンス抵抗と前記第ｋセンスノードとの間に接続され、前記第ｋレファレンス抵抗にクランプバイアスを提供し、前記クランプバイアスは時間の経過によって増加する、第ｋクランプ部と、
前記第ｋセンスノードに補償電流を提供する第ｋ補償部と、
前記第ｋセンスノードのレベル変化をセンシングし、第ｋレファレンス出力信号を提供する第ｋセンスアンプと
を含む不揮発性メモリ装置。
第１ないし第ｎ（ただし、ｎは自然数）レファレンス出力信号を生成する第１ないし第ｎレファレンスブロックと、
前記第１ないし第ｎレファレンス出力信号に基づいてｎ回イネーブルされ、前記抵抗性メモリセルの抵抗値をリードするためのメインセンスアンプと
を含み、
前記第ｋ（ただし、１≦ｋ≦ｎ）レファレンスブロックは、
第ｋレファレンス抵抗と、
第ｋセンスノードと、
前記第ｋレファレンス抵抗と前記第ｋセンスノードとの間に接続され、前記第ｋレファレンス抵抗にクランプバイアスを提供し、前記クランプバイアスは時間の経過によって増加する、第ｋクランプ部と、
前記第ｋセンスノードに補償電流を提供する第ｋ補償部と、
前記第ｋセンスノードのレベル変化をセンシングし、第ｋレファレンス出力信号を提供する第ｋセンスアンプと
を含む不揮発性メモリ装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、抵抗体を利用した不揮発性メモリ装置及びその駆動方法に関する。
【背景技術】
【0002】
抵抗体（ｒｅｓｉｓｔａｎｃｅ ｍａｔｅｒｉａｌ）を利用した不揮発性メモリ装置には、相変化メモリ装置（ＰＲＡＭ：Ｐｈａｓｅ ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、抵抗メモリ装置（ＲＲＡＭ（登録商標）：Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）、磁気メモリ装置（ＭＲＡＭ：Ｍａｇｎｅｔｉｃ ＲＡＭ）などがある。動的メモリ装置（ＤＲＡＭ：Ｄｙｎａｍｉｃ ＲＡＭ）やフラッシュメモリ装置は、電荷（ｃｈａｒｇｅ）を利用してデータを格納する。一方、抵抗体を利用した不揮発性メモリ装置は、カルコゲニド合金（ｃｈａｌｃｏｇｅｎｉｄｅ ａｌｌｏｙ）のような相変化物質の状態変化（ＰＲＡＭ）、可変抵抗体の抵抗変化（ＲＲＡＭ）、強磁性体の磁化状態によるＭＴＪ（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）薄膜の抵抗変化（ＭＲＡＭ）などによってデータを格納する。
【0003】
ここで、相変化メモリセルを例として説明すると、相変化物質は加列後に冷却されながら結晶状態または非晶質状態に変化するが、結晶状態の相変化物質は抵抗が低く、非晶質状態の相変化物質は抵抗が高い。したがって、結晶状態はセットデータまたは０データで定義し、非晶質状態はリセットデータまたは１データで定義する。
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明が解決しようとする課題は、リード信頼性が向上した不揮発性メモリ装置を提供するものである。
【0005】
本発明が解決しようとする別の課題は、リード信頼性が向上した不揮発性メモリ装置の駆動方法を提供するものである。
【0006】
本発明が解決しようとする課題は、以上で言及した課題に制限されず、言及されていないさらに別の課題は以下の記載から当業者に明確に理解できるであろう。
【課題を解決するための手段】
【0007】
上記の課題を解決するための本発明の不揮発性メモリ装置の一実施形態は、抵抗性メモリセルと、第１センスノードと、前記抵抗性メモリセルと前記第１センスノードとの間に接続され、前記抵抗性メモリセルに第１クランプバイアスを提供し、前記第１クランプバイアスは時間の経過によって変更される、第１クランプ部と、前記第１センスノードに補償電流を提供する第１補償部と、前記第１センスノードに接続され、前記第１センスノードのレベル変化をセンシングする第１センスアンプとを含み、前記抵抗性メモリセルに格納された第１データに対する応答として前記第１クランプバイアスが始まる時点から第１時間後に前記第１センスアンプの出力値は他の状態に遷移し、前記抵抗性メモリセルに格納された前記第１データと異なる第２データに対する応答として前記第１クランプバイアスが始まる時点から前記第１時間と異なる第２時間後に、前記第１センスアンプの出力値は他の状態に遷移する。
【0008】
前記第１センスアンプは、前記リード区間の間に複数回アクティブになるイネーブル信号に応答して複数回動作し得る。
【0009】
前記イネーブル信号を生成するイネーブル信号生成部をさらに含み、前記イネーブル信号生成部は、複数のレファレンス抵抗を含み、前記レファレンス抵抗の抵抗値に対応して前記イネーブル信号のアクティブ時点が変わる場合もある。
【0010】
前記リード区間は、ノーマルリード区間であり、前記レファレンス抵抗は、抵抗性メモリセルを含み得る。
【0011】
前記リード区間は、ベリファイ（ｖｅｒｉｆｙ）リード区間であり、前記レファレンス抵抗は、ポリシリコン（ｐｏｌｙｓｉｌｉｃｏｎ）を含み得る。
【0012】
前記イネーブル信号生成部は、複数のレファレンス出力信号を生成する複数のレファレンスブロックと、前記複数のレファレンス出力信号を提供され前記イネーブル信号を出力する演算器とを含み得る。
【0013】
前記イネーブル信号を生成するイネーブル信号生成部をさらに含み、前記イネーブル信号生成部は、レファレンス抵抗と、第２センスノードと、前記レファレンス抵抗と前記第２センスノードとの間に接続され、前記レファレンス抵抗に第２クランプバイアスを提供する第２クランプ部と、前記第２センスノードに第２補償電流を提供する第２補償部と、前記第２センスノードに接続され、前記第２センスノードのレベル変化をセンシングする第２センスアンプとを含み、前記リード区間の間、前記第２クランプバイアスは時間の経過によって変更され得る。
【0014】
前記第１補償電流と前記第２補償電流とは互いに同一であり得る。
【0015】
前記第１クランプバイアスと前記第２クランプバイアスとは互いに同一であり得る。
【0016】
前記第１補償部は、前記第１補償電流のサイズを調節し、前記第１センスアンプのイネーブル時点を調節し得る。
【0017】
前記第１クランプバイアスは、時間の経過によってｋ次関数（ただし、ｋは自然数）形態で増加し得る。
【0018】
前記第１クランプバイアスは、時間の経過によって階段形態で増加し得る。
【0019】
前記抵抗性メモリセルを含むメモリセルアレイは、クロスポイント構造であり得る。
【0020】
前記課題を解決するための本発明の不揮発性メモリ装置の別の一実施形態は、マルチビットデータを格納する抵抗性メモリセルと、第１センスノードと、前記抵抗性メモリセルと前記第１センスノードとの間に接続され、前記抵抗性メモリセルに第１クランプバイアスを提供する第１クランプ部と、前記第１センスノードに第１補償電流を提供する第１補償部と、前記第１センスノードに接続され、前記第１センスノードのレベル変化をセンシングする第１センスアンプとを含み、リード区間の間、前記第１補償電流は一定であり、前記第１クランプバイアスは時間の経過によって変更され、前記第１センスアンプは複数回イネーブルされ、前記第１センスノードのレベル変化をセンシングし得る。
【0021】
前記第１センスアンプは、前記リード区間の間に複数回アクティブになるイネーブル信号に応答して複数回動作し得る。
【0022】
前記イネーブル信号を生成するイネーブル信号生成部をさらに含み、前記イネーブル信号生成部は、複数のレファレンス抵抗を含み、前記レファレンス抵抗の抵抗値に対応し、前記イネーブル信号のアクティブ時点が変わり、前記イネーブル信号生成部は、複数のレファレンス出力信号を生成する複数のレファレンスブロックと、前記複数のレファレンス出力信号を提供され、前記イネーブル信号を出力する演算器とを含み得る。
【0023】
前記イネーブル信号を生成するイネーブル信号生成部をさらに含み、前記イネーブル信号生成部は、レファレンス抵抗と、第２センスノードと、前記レファレンス抵抗と前記第２センスノードとの間に接続され、前記レファレンス抵抗に第２クランプバイアスを提供する第２クランプ部と、前記第２センスノードに第２補償電流を提供する第２補償部と、前記第２センスノードに接続され、前記第２センスノードのレベル変化をセンシングする第２センスアンプとを含み、前記リード区間の間、前記第２クランプバイアスは時間の経過によって変更され得る。
【0024】
前記第１補償部は、前記第１補償電流のサイズを調節し、前記第１センスアンプのイネーブル時点を調節し得る。
【0025】
前記抵抗性メモリセルを含むメモリセルアレイは、クロスポイント構造であり得る。
【0026】
前記課題を解決するための本発明の不揮発性メモリ装置のさらに別の一実施形態は、第１保護電流が入力され、セル電流が出力される第１センスノードと、前記セル電流が流れる抵抗性メモリセルと、前記第１センスノードの電圧レベルをセンシングする第１センスアンプと、第２保護電流が入力され、レファレンス電流が出力される第２センスノードと、前記レファレンス電流が流れるレファレンス抵抗と、前記第２センスノードの電圧レベルをセンシングする第２センスアンプとを含み、前記第２センスノードの電圧レベルによって遷移する前記第２センスアンプの出力値に対する応答として前記第１センスアンプがイネーブルされ、前記第１センスノードの電圧レベルをセンシングし得る。
【0027】
前記第１センスノードと前記抵抗性メモリセルとの間に接続され、前記抵抗性メモリセルに第１クランプバイアスを提供する第１クランプ部をさらに含み、前記第１クランプバイアスは時間の経過によって増加し得る。
【0028】
前記第２センスノードと前記レファレンス抵抗との間に接続され、前記レファレンス抵抗に第２クランプバイアスを提供する第２クランプ部をさらに含み、前記第２クランプバイアスは時間の経過によって増加し得る。
【0029】
前記課題を解決するための本発明の不揮発性メモリ装置のさらに別の一実施形態は、抵抗性メモリセルと第１センスノードとの間に接続され、前記抵抗性メモリセルに第１クランプバイアスを提供し、前記第１クランプバイアスは時間の経過によって増加する、第１クランプ部と、レファレンス抵抗と第２センスノードとの間に接続され、前記レファレンス抵抗に第２クランプバイアスを提供し、前記第２クランプバイアスは時間の経過によって増加する、第２クランプ部と、前記第２センスノードの電圧レベルをセンシングし、レファレンス出力信号を出力する第２センスアンプと、前記レファレンス出力信号に基づいてイネーブル信号を出力する演算器と、前記イネーブル信号に応答して前記第１センスノードの電圧レベルをセンシングする第１センスアンプとを含み得る。
【0030】
前記第１センスノードと前記第２センスノードとに各々同一な補償電流を提供する補償部をさらに含み得る。
【0031】
前記課題を解決するための本発明の不揮発性メモリ装置のさらに別の一実施形態は、抵抗性メモリセルと、第１ないし第ｎ（ただし、ｎは自然数）レファレンス出力信号を生成する第１ないし第ｎレファレンスブロックと、前記第１ないし第ｎレファレンス出力信号に基づいてｎ回イネーブルされ、前記抵抗性メモリセルの抵抗値をリードするためのメインセンスアンプとを含み、前記第ｋ（ただし、１≦ｋ≦ｎ）レファレンスブロックは、第ｋレファレンス抵抗と、第ｋセンスノードと、前記第ｋレファレンス抵抗と前記第ｋセンスノードとの間に接続され、前記第ｋレファレンス抵抗にクランプバイアスを提供し、前記クランプバイアスは時間の経過によって増加する、第ｋクランプ部と、前記第ｋセンスノードに補償電流を提供する第ｋ補償部と、前記第ｋセンスノードのレベル変化をセンシングし、第ｋレファレンス出力信号を提供する第ｋセンスアンプとを含み得る。
【0032】
本発明のその他の具体的な内容は、発明の詳細な説明及び図面に含まれている。
【図面の簡単な説明】
【0033】
【図1A】本発明のいくつかの実施形態による不揮発性メモリ装置を説明するためのブロック図である。
【図2】本発明のいくつかの実施形態による不揮発性メモリ装置で使用される抵抗性メモリセルの抵抗分布を説明するための図である。
【図3】本発明のいくつかの実施形態による不揮発性メモリ装置で使用される抵抗性メモリセルの抵抗分布を説明するための図である。
【図4】本発明の一実施形態による不揮発性メモリ装置を説明するためのブロック図である。
【図8】本発明のいくつかの実施形態による不揮発性メモリ装置の駆動方法を説明するためのタイミング図である。
【図9】本発明のいくつかの実施形態による不揮発性メモリ装置の駆動方法を説明するためのタイミング図である。
【図10】本発明のいくつかの実施形態による不揮発性メモリ装置の駆動方法を説明するためのタイミング図である。
【図12】本発明のいくつかの実施形態による不揮発性メモリ装置の駆動方法を説明するためのタイミング図である。
【図14】本発明の別の実施形態による不揮発性メモリ装置を説明するための回路図である。
【図16】本発明のいくつかの実施形態による不揮発性メモリ装置で使用できる第１クランプバイアスの例である。
【図17】本発明のいくつかの実施形態による不揮発性メモリ装置で使用できる第１クランプバイアスの例である。
【図18】本発明のいくつかの実施形態による不揮発性メモリ装置で使用できる第１クランプバイアスの例である。
【図19】本発明のいくつかの実施形態によるメモリシステムを説明するための図である。
【図20】本発明のいくつかの実施形態によるメモリシステムを説明するための図である。
【図21】本発明のいくつかの実施形態によるメモリシステムを説明するための図である。
【図22】本発明のいくつかの実施形態によるメモリシステムを説明するための図である。
【図23】本発明のいくつかの実施形態によるメモリシステムを説明するための図である。
【図24】本発明の実施形態による不揮発性メモリ装置が使用されるメモリシステムの例示的ブロック図である。
【図25】本発明の実施形態による不揮発性メモリ装置が使用されるメモリシステムの別の例示的ブロック図である。
【図26】本発明の実施形態による不揮発性メモリ装置が使用されるメモリシステムのさらに別の例示的ブロック図である。
【図27】本発明の実施形態による不揮発性メモリ装置が使用されるメモリシステムのさらに別の例示的ブロック図である。
【図28】本発明の実施形態による不揮発性メモリ装置が使用されるメモリシステムのさらに別の例示的ブロック図である。
【図29】ＳＣＭが使用されたメモリシステムを図示する例示的ブロック図である。
【図30】ＳＣＭが使用されたメモリシステムを図示する別の例示的ブロック図である。
【図31】ＳＣＭが使用されたメモリシステムを図示する別の例示的ブロック図である。
【発明を実施するための形態】
【0034】
本発明の利点及び特徴、これらを達成する方法は、添付する図面と共に詳細に後述する実施形態において明確になるであろう。しかし、本発明は、以下で開示する実施形態に限定されるものではなく、互いに異なる多様な形態で実現されるものであり、本実施形態は、単に本発明の開示を完全にし、本発明が属する技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明は、添付の特許請求の範囲によってのみ定義される。明細書全体にかけて同一の参照符号は同一の構成要素を指し、「および／または」は、言及されたアイテムの各々および一つ以上のすべての組合せを含む。
【0035】
一つの素子（ｅｌｅｍｅｎｔｓ）が他の素子と「接続された（ｃｏｎｎｅｃｔｅｄ ｔｏ）」または「カップリングされた（ｃｏｕｐｌｅｄ ｔｏ）」と称されるものは、他の素子と直接連結またはカップリングされた場合または中間に他の素子を介在する場合をすべて含む。一方、一つの素子が他の素子と「直接接続された（ｄｉｒｅｃｔｌｙ ｃｏｎｎｅｃｔｅｄ ｔｏ）」または「直接カップリングされた（ｄｉｒｅｃｔｌｙ ｃｏｕｐｌｅｄ ｔｏ）」と称されるものは、中間に他の素子を介在しないことを示す。「および／または」は、言及されたアイテムの各々および一つ以上のすべての組合せを含む。
【0036】
第１、第２などが多様な素子、構成要素を叙述するために使用されるが、これら素子、構成要素がこれらの用語によって制限されないことはいうまでもない。これらの用語は、単に一つ構成要素を他の構成要素と区別するために使用するものである。したがって、以下で言及される第１素子、第１構成要素または第１セクションは、本発明の技術的思想内で第２素子、第２構成要、または第２セクションであり得ることは勿論である。
【0037】
本明細書で使用された用語は、実施形態を説明するためのものであり、本発明を制限しようとするものではない。本明細書で、単数型は、文脈で特に言及しない限り複数型も含む。明細書で使用される「含む（ｃｏｍｐｒｉｓｅｓ）」および／または「含む（ｃｏｍｐｒｉｓｉｎｇ）」は、言及された構成要素、段階、動作および／または素子は一つ以上の他の構成要素、段階、動作および／または素子の存在または追加を排除しない。
【0038】
他に定義されなければ、本明細書で使用されるすべての用語（技術および科学的用語を含む）は、本発明が属する技術分野で通常の知識を有する者が共通に理解できる意味として使用され得る。また一般に使用される辞典に定義されている用語は、明白に特別に定義されていない限り理想的にまたは過度に解釈しない。
【0039】
以下、本発明の実施形態は、相変化メモリ装置（ＰＲＡＭ，Ｐｈａｓｅ ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を参照して説明する。しかし、本発明が抵抗メモリ装置（ＲＲＡＭ，Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）、磁気メモリ装置（ＭＲＡＭ，Ｍａｇｎｅｔｉｃ ＲＡＭ）のように抵抗体を利用した不揮発性メモリ装置にすべて適用できることは、本発明が属する技術の当業者に自明である。
【0040】
図１Ａは、本発明のいくつかの実施形態による不揮発性メモリ装置を説明するためのブロック図である。図１Ａでは、説明の便宜上、１６個のメモリバンクで構成される不揮発性メモリ装置を例としているが、これに限定されるものではない。
【0041】
図１Ａを参照すると、本発明の実施形態による不揮発性メモリ装置は、メモリセルアレイと、複数のセンスアンプ及びライトドライバ（ＳＡ／ＷＤ）（２＿１〜２＿８）と、周辺回路領域または周辺部（ＰＥＲＩＰＨＥＲＹ）３とを含む。
【0042】
メモリセルアレイは、複数のメモリバンク（１＿１〜１＿１６）で構成されるが、これに限定されるものではない。各メモリバンク（１＿１〜１＿１６）は、各々複数のメモリブロック（ＢＬＫ０〜ＢＬＫ７）で構成され、各メモリブロック（ＢＬＫ０〜ＢＬＫ７）は、マトリックス形態で配列された複数の不揮発性メモリセルを含む。本発明の実施形態では、メモリブロック（ＢＬＫ０〜ＢＬＫ７）が８×８アレイに配置された場合を例としているが、これに限定されるものではない。
【0043】
図面には詳細に図示していないが、不揮発性メモリ装置は、メモリバンク（１＿１〜１＿１６）に対応してライト／リードしようとする抵抗性メモリセルの行及び列を各々指定する列選択回路及び行選択回路を含む。
【0044】
各々のセンスアンプ及びライトドライバ（２＿１〜２＿８）は、複数のメモリバンク（１＿１〜１＿１６）のうち２個のメモリバンクに対応して配置され、対応するメモリバンクでのリード及びライト動作を行う。本発明の実施形態では、各々のセンスアンプ及びライトドライバ（２＿１〜２＿８）が２個のメモリバンク（１＿１〜１＿１６）に対応する場合を例としているが、これに限定されるものではない。すなわち、各々のセンスアンプ及びライトドライバ（２＿１〜２＿８）は、１個または４個のメモリバンクなどに対応して配置されもよい。
【0045】
周辺回路領域３は、前記行選択回路、列選択回路、センスアンプ及びライトドライバ（２＿１〜２＿８）などを動作させるための複数のロジック回路ブロックと電圧生成部が配置される。
【0047】
図１Ｂを参照すると、メモリセルアレイはクロスポイント構造（ｃｒｏｓｓ ｐｏｉｎｔ ｓｔｒｕｃｔｕｒｅ）を有する。クロスポイント構造は、一つのラインと他のラインが互いに交差する領域に一つのメモリセルが形成されている構造である。例えば、ビットライン（ＢＬ１＿１〜ＢＬ４＿１）が第１方向に延長して形成され、ワードライン（ＷＬ１＿１〜ＷＬ３＿１）が前記ビットライン（ＢＬ１＿１〜ＢＬ４＿１）と互いに交差するように第２方向に延長して形成され、各ビットライン（ＢＬ１＿１〜ＢＬ４＿１）と各ワードライン（ＷＬ１＿１〜ＷＬ３＿１）とが交差する領域に抵抗性メモリセル（ＭＣ）が形成される。
【0048】
メモリセルアレイは、図１Ｃに図示するように、３次元積層構造を有する。３次元積層構造は、複数のメモリセル層（１１１＿１〜１１１＿８）が垂直に積層された形態を意味する。図面では８個のメモリセル層（１１１＿１〜１１１＿８）が積層されているものを例としているが、これに限定されるものではない。ここで、各メモリセル層（１１１＿１〜１１１＿８）は、複数のメモリセルグループ及び／または複数のリダンダンシーメモリセルグループを含み得る。メモリセルアレイが３次元積層構造である場合、各メモリセル層（１１１＿１〜１１１＿８）は、例えば、図１Ｂに図示するクロスポイント構造であり得るが、これに限定されるものではない。
【0050】
抵抗性メモリセルはマルチビットセルである。抵抗性メモリセルは、第１データないし第４データ（Ｓ、Ｒ１、Ｒ２、Ｒ３）のうち何れか一つを格納する。図２に図示する抵抗分布は、ライト動作以後の分布である。
【0051】
第１データないし第４データ（Ｓ、Ｒ１、Ｒ２、Ｒ３）各々は、第１ないし第４抵抗レベル（Ｌ１、Ｌ２、Ｌ３、Ｌ４）に対応する。第１抵抗レベルから第４抵抗レベル（Ｌ１、Ｌ２、Ｌ３、Ｌ４）の順に抵抗値が増加する。例えば、第１抵抗レベルＬ１はＲＬ１より小さく、第２抵抗レベルＬ２はＲＨ１より大きくＲＬ２より小さい。第３抵抗レベルＬ３はＲＨ２より大きくＲＬ３より小さく、第４抵抗レベルＬ４はＲＨ３より大きい。ここで、ＲＬ１、ＲＬ２、ＲＬ３、ＲＨ１、ＲＨ２、ＲＨ３は、ライト動作時にライトが正確に行われたかを確認するベリファイリード（ｖｅｒｉｆｙ ｒｅａｄ）動作時に用いられる基準値である。
【0052】
一方、図３に図示する抵抗分布は、ライト動作後所定時間が経過した後の分布である。すなわち、第１データないし第４データ（Ｓ、Ｒ１、Ｒ２、Ｒ３）各々は、第１ないし第４抵抗レベル（ＤＬ１、ＤＬ２、ＤＬ３、ＤＬ４）に各々対応する。図２に図示する第１ないし第４抵抗レベル（Ｌ１、Ｌ２、Ｌ３、Ｌ４）に比べ、図３に図示する第１ないし第４抵抗レベル（ＤＬ１、ＤＬ２、ＤＬ３、ＤＬ４）の幅が広くなっていることが分かる。
【0053】
ＲＮ１は、第１抵抗レベルＤＬ１と第２抵抗レベルＤＬ２との間に位置する抵抗値であり、ＲＮ２は、第２抵抗レベルＤＬ２と第３抵抗レベルＤＬ３との間に位置する抵抗値であり、ＲＮ３は、第３抵抗レベルＤＬ３と第４抵抗レベルＤＬ４との間に位置する抵抗値である。ここで、ＲＮ１ないしＲＮ３は、ノーマルリード（ｎｏｒｍａｌ ｒｅａｄ）の動作時に用いられる基準値である。例えば、ＲＮ１より小さい抵抗値を有する抵抗性メモリセルは、第１データＳを格納することが分かる。
【0055】
まず、図４及び図５を参照すると、本発明の一実施形態による不揮発性メモリ装置は、メモリセル１７０、第１センスノードＳＮ１、第１補償部１４０、第１クランプ部１６０、第１センスアンプ１８０及びイネーブル信号生成部またはイネーブル信号ＥＮ生成器１１０などを含む。
【0056】
図示するメモリセル１７０は、メモリセルアレイ内の複数の抵抗性メモリセルからリードするために選択された抵抗性メモリセルである。ここで、例えば、図５に図示するように、抵抗性メモリセル１７０がＰＲＡＭである実施形態において、抵抗性メモリセル１７０は、相変化物質を備える可変抵抗素子ＧＳＴと、可変抵抗素子ＧＳＴに流れる電流を制御するアクセス素子Ｄとを含む。ここで、アクセス素子Ｄは、可変抵抗素子ＧＳＴと直列接続されたダイオードまたはトランジスタを含む。また、相変化物質は、２個の元素を化合したＧａＳｂ、ＩｎＳｂ、ＩｎＳｅ、Ｓｂ２Ｔｅ３、ＧｅＴｅ、３個の元素を化合したＧｅＳｂＴｅ、ＧａＳｅＴｅ、ＩｎＳｂＴｅ、ＳｎＳｂ２Ｔｅ４、ＩｎＳｂＧｅ、及び４個の元素を化合したＡｇＩｎＳｂＴｅ、（ＧｅＳｎ）ＳｂＴｅ、ＧｅＳｂ（ＳｅＴｅ）、Ｔｅ８１Ｇｅ１５Ｓｂ２Ｓ２などの多様な種類の物質を使用できる。この中でゲルマニウム（Ｇｅ）、アンチモニー（Ｓｂ）、テルリウム（Ｔｅ）からなるＧｅＳｂＴｅを主に利用する。
【0057】
抵抗性メモリセルがＲＲＡＭである実施形態において、可変抵抗素子は、例えば、ＮｉＯまたはペロブスカイト（ｐｅｒｏｖｓｋｉｔｅ）を含む。ペロブスカイトは、マンガナイト（Ｐｒ０．７Ｃａ０．３ＭｎＯ３， Ｐｒ０．５Ｃａ０．５ＭｎＯ３、その他ＰＣＭＯ、ＬＣＭＯなど）、タイタネート（ｔｉｔｅｒｎａｔｅ）（ＳＴＯ：Ｃｒ）、ジルコネート（ＳＺＯ：Ｃｒ、Ｃａ２Ｎｂ２Ｏ７：Ｃｒ， Ｔａ２Ｏ５：Ｃｒ）などの組成物（ｃｏｍｐｏｓｉｔｉｏｎ）である。ここで、可変抵抗素子内にはフィラメントが形成され、フィラメントは、抵抗性メモリセルを貫いて流れるセル電流の電流経路（ｃｕｒｒｅｎｔ ｐａｔｈ）となる。
【0058】
第１補償部１４０は、第１センスノードＳＮ１に第１補償電流Ｉｂを提供する。具体的には、補償部１４０は、選択された抵抗性メモリセル１７０を貫いて流れるセル電流Ｉｃにより発生する第１センスノードＳＮ１のレベル減少を補償するため、第１センスノードＳＮ１に第１補償電流Ｉｂを提供する。このような第１補償部１４０は、図５で図示するように、電源電圧ＶＤＤと第１センスノードＳＮ１との間に接続されたＰＭＯＳトランジスタＭＰ１と、電源電圧ＶＤＤと接地電圧との間に接続されたＰＭＯＳトランジスタＭＰ２とソースＳ１とを含む。２個のＰＭＯＳトランジスタＭＰ１、ＭＰ２は、ゲートが互いに接続しており、電流ミラー（ｃｕｒｒｅｎｔ ｍｉｒｒｏｒ）形態である。
【0059】
本発明のいくつかの実施形態による不揮発性メモリ装置において、抵抗性メモリセル１７０にマルチビットが格納されていても、リード区間の間、第１補償電流Ｉｂは一定であり得る。例えば、抵抗性メモリセル１７０に第１データ（図３のＳを参照）が格納されるかを検知する際の第１補償電流Ｉｂと、第３データ（図３のＲ２を参照）が格納されたかを検知する際の第１補償電流Ｉｂとは互いに同一であり得る。
【0060】
第１クランプ部１６０は、抵抗性メモリセル１７０と第１センスノードＳＮ１との間に接続され、ビットラインのレベルのリードに適切な範囲内にクランプさせる。具体的には、相変化物質の臨界電圧（Ｖｔｈ）以下の所定レベルでクランプさせる。臨界電圧（Ｖｔｈ）以上のレベルになると、選択された抵抗性メモリセル１７０の相変化物質の相が変化するからである。第１クランプ部１６０は、図５に図示するように、抵抗性メモリセル１７０と第１センスノードＳＮ１との間に接続されたＮＭＯＳトランジスタＭＮ１と、ＯＰアンプＯＰ１とを含む。
【0061】
本発明のいくつかの実施形態による不揮発性メモリ装置において、クランプ部１６０は、抵抗性メモリセル１７０に第１クランプバイアスＶＣＭＰ（ｔ）を提供する。特に、第１クランプバイアスＶＣＭＰ（ｔ）は、リード区間の間、変更され得る。第１クランプバイアスＶＣＭＰ（ｔ）の形状は多様である。例えば、第１クランプバイアスＶＣＭＰ（ｔ）は、時間の経過によって増加する。または、第１クランプバイアスＶＣＭＰ（ｔ）は、時間の経過によって階段形態で増加し、または時間の経過によってｋ次関数（ただし、ｋは自然数）形態で増加する。
【0062】
第１センスアンプ１８０は、第１センスノードＳＮ１に接続され、第１センスノードＳＮ１のレベル変化をセンシングする。具体的には、センスアンプ１８０は、第１センスノードＳＮ１のレベルと基準レベルＶＲを比較して比較結果を出力する。センスアンプ１８０は、電流センスアンプまたは電圧センスアンプを含む場合もある。
【0063】
前述したように、リード区間の間、第１補償電流Ｉｂは一定であり、第１クランプバイアスＶＣＭＰ（ｔ）は時間の経過によって変更される。このような状態で、第１センスアンプ１８０は、リード区間の間複数回アクティブになるイネーブル信号ＥＮに応答して複数回イネーブルされる。
【0064】
本発明のいくつかの実施形態による不揮発性メモリ装置において、第１センスアンプ１８０は、抵抗性メモリセル１７０に格納されたデータによって第１センスアンプ１８０の出力値ＳＯＵＴが遷移する時点が変わる。
【0065】
例えば、抵抗性メモリセル１７０に第２データ（例えば、Ｒ１）が格納された場合、第１クランプバイアスＶＣＭＰ（ｔ）の提供開始時点から第１時間後に、第１センスアンプ１８０の出力値ＳＯＵＴは、例えば、Ｈ状態からＬ状態に遷移する。一方、抵抗性メモリセル１７０に第２データ（例えば、Ｒ１）と他の第３データ（例えば、Ｒ２）とが格納された場合、第１クランプバイアスＶＣＭＰ（ｔ）の提供開始時点から前記第１時間と異なる第２時間後に、第１センスアンプ１８０の出力値ＳＯＵＴは遷移する。このような具体的な動作については、図８ないし図１０を参照して詳細に後術する。
【0066】
イネーブル信号生成部１１０は、リード区間の間、複数回アクティブになるイネーブル信号ＥＮを生成して第１センスアンプ１８０を制御する。イネーブル信号生成部１１０については、図６、図７、図１１及び図１３を参照して詳細に後述する。図６は、図４のイネーブル信号生成部の例示的なブロック図である。図７は、図４のイネーブル信号生成部の例示的なタイミング図である。
【0067】
先に、図６を参照すると、イネーブル信号生成部１１０は、複数のレファレンスブロック（１１２＿１〜１１２＿ｎ）（ただし、ｎは自然数）、演算器１１４などを含む。
【0068】
複数のレファレンスブロック（１１２＿１〜１１２＿ｎ）は、複数のレファレンス出力信号（ＲＥＦ１〜ＲＥＦｎ）を生成する。複数のレファレンスブロック（１１２＿１〜１１２＿ｎ）は、複数のレファレンス抵抗（ＲＲ１〜ＲＲｎ）を各々含む。複数のレファレンス抵抗（ＲＲ１〜ＲＲｎ）は、互いに異なる抵抗値を有する。レファレンス抵抗（ＲＲ１〜ＲＲｎ）の抵抗値に対応してレファレンス出力信号（ＲＥＦ１〜ＲＥＦｎ）のアクティブ時点が変わる場合もある。例えば、レファレンス抵抗（例えば、ＲＲ１）が小さい場合、レファレンス出力信号（例えば、ＲＥＦ１）のアクティブ時点は速く、レファレンス抵抗（例えば、ＲＲ２）が大きい場合、レファレンス出力信号（例えば、ＲＥＦ２）のアクティブ時点は遅くなる。
【0069】
演算器１１４は、複数のレファレンス出力信号（ＲＥＦ１〜ＲＥＦｎ）を提供され、イネーブル信号ＥＮを生成する。演算器１１４は、例えば、ＯＲ演算子である。
【0070】
図７を参照すると、ｔ１時点で第１レファレンスブロック１１２＿１の第１レファレンス出力信号ＲＥＦ１はアクティブになる。ｔ２時点で、第２レファレンスブロック１１２＿２の第２レファレンス出力信号ＲＥＦ２はアクティブになる。また、ｔｎ時点で、第ｎレファレンスブロック１１２＿ｎの第ｎレファレンス出力信号ＲＥＦｎはアクティブになる。
【0071】
第１レファレンス出力信号ＲＥＦ１ないし第ｎレファレンス出力信号ＲＥＦｎがアクティブになる度に、イネーブル信号ＥＮは、低レベルロジックから高レベルロジックに遷移する。
【0072】
図８ないし図１０は、本発明のいくつかの実施形態による不揮発性メモリ装置の駆動方法を説明するためのタイミング図である。図８ないし図１０は、ノーマルリード（ｎｏｒｍａｌ ｒｅａｄ）動作に関する。図８ないし図１０を説明する際、図４ないし図７の不揮発性メモリ装置の構成要素を参照する。
【0073】
特に、図８は、抵抗性メモリセル１７０に第２データＲ１が格納されている場合のタイミング図である。
【0074】
図８を参照すると、ｔ０時点からリード動作が始まる。第１クランプバイアスＶＣＭＰ（ｔ）がイネーブルされる。図示するように、第１クランプバイアスＶＣＭＰ（ｔ）の最初値は、抵抗性メモリセル１７０のアクセス素子Ｄのしきい電圧ＶＴＨＤに関連する。第１補償電流Ｉｂは、時間の経過によって一定の状態を維持し、第１クランプバイアスＶＣＭＰ（ｔ）は、時間の経過によって、例えば、直鎖状的に増加する。第１クランプバイアスＶＣＭＰ（ｔ）の増加に伴い抵抗性メモリセル１７０を貫くセル電流Ｉｃが増加する。一方、例えば、時間ｔ０とｔ１との間に、第１補償電流Ｉｂがセル電流Ｉｃより大きいとき、第１センスアンプ１８０の出力値ＳＯＵＴは高レベルロジックを維持する。
【0075】
ｔ１時点になると、増加したセル電流Ｉｃは、第１補償電流Ｉｂ分だけ増加し、結局、第１補償電流Ｉｂより大きくなる。したがって、第１センスノードＳＮ１のレベルが変化し始める。この際、イネーブル信号ＥＮはアクティブ状態となる。イネーブル信号ＥＮに応答して第１センスアンプ１８０はイネーブルされ、第１センスノードＳＮ１のレベル変化をセンシングする。したがって、第１センスアンプ１８０の出力値ＳＯＵＴは、高レベルロジックから低レベルロジックに遷移する。第１センスアンプ１８０の出力端とエンコーダ（ｅｎｃｏｄｅｒ）が接続されている。エンコーダは、第１センスアンプ１８０の出力値ＳＯＵＴに対する応答として、低レベルロジックＬをデータ出力ＤＱとして出力する。
【0076】
ここで、抵抗性メモリセル１７０に第２データＲ１が格納されている場合、第１クランプバイアスＶＣＭＰ（ｔ）の提供開始時点ｔ０から第１時間Ａ後に、第１センスアンプ１８０出力値ＳＯＵＴは遷移する。
【0077】
ｔ２時点になると、再びイネーブル信号ＥＮはアクティブ状態となる。イネーブル信号ＥＮに応答して第１センスアンプ１８０はイネーブルされる。第１クランプバイアスＶＣＭＰ（ｔ）が増加するため、セル電流Ｉｃは増加し、依然として第１補償電流Ｉｂよりセル電流Ｉｃが大きい。したがって、第１センスアンプ１８０の出力値ＳＯＵＴは、低レベルロジック状態をそのまま維持する。また、エンコーダは、低レベルロジック値を出力する。
【0078】
ｔ３時点になると、再びイネーブル信号ＥＮはアクティブ状態となる。イネーブル信号ＥＮに応答して第１センスアンプ１８０はイネーブルされる。第１クランプバイアスＶＣＭＰ（ｔ）が増加するため、セル電流Ｉｃは増加し、依然として第１補償電流Ｉｂよりセル電流Ｉｃが大きい。第１クランプバイアスＶＣＭＰ（ｔ）は、抵抗性メモリセル１７０の相変化物質の相が変わらない範囲まで増加する。したがって、第１センスアンプ１８０の出力値ＳＯＵＴは、低レベルロジック状態をそのまま維持する。また、エンコーダは、低レベルロジック値を出力する。
【0079】
結果的には、抵抗性メモリセル１７０に第２データＲ１が格納されている場合、エンコーダはＬＬＬを出力する。
【0081】
図９を参照すると、ｔ０時点からリード動作が始まる。第１補償電流Ｉｂは一定の状態を維持し、第１クランプバイアスＶＣＭＰ（ｔ）は時間の経過によって増加する。第１クランプバイアスＶＣＭＰ（ｔ）の増加に伴ってセル電流Ｉｃが増加し始める。しかし、第１補償電流Ｉｂがセル電流Ｉｃより大きいため、第１センスアンプ１８０の出力値ＳＯＵＴは高レベルロジックを維持する。
【0082】
次いで、ｔ１時点になっても、第１補償電流Ｉｂがセル電流Ｉｃより大きい。したがって、第１センスアンプ１８０の出力値ＳＯＵＴは高レベルロジックを維持する。
【0083】
ｔ２時点になると、増加していたセル電流Ｉｃは、第１補償電流Ｉｂ分だけ増加し、結局、第１補償電流Ｉｂより大きくなる。したがって、第１センスノードＳＮ１のレベルが変化し始める。このとき、イネーブル信号ＥＮはアクティブ状態となる。イネーブル信号ＥＮに応答して第１センスアンプ１８０はイネーブルされ、第１センスノードＳＮ１のレベル変化をセンシングする。したがって、第１センスアンプ１８０の出力値ＳＯＵＴは、高レベルロジックから低レベルロジックに遷移する。エンコーダは、第１センスアンプ１８０の出力値ＳＯＵＴに基づきデータ出力ＤＱとして低レベルロジックＬ値を出力する。
【0084】
ここで、抵抗性メモリセル１７０に第３データＲ２が格納されている場合、第１クランプバイアスＶＣＭＰ（ｔ）の提供開始時点ｔ０から第２時間Ｂ後に、第１センスアンプ１８０の出力値ＳＯＵＴは遷移する。
【0085】
ｔ３時点になると、イネーブル信号ＥＮはアクティブ状態となる。イネーブル信号ＥＮに応答して第１センスアンプ１８０はイネーブルされる。第１クランプバイアスＶＣＭＰ（ｔ）が増加するため、セル電流Ｉｃは増加し、依然として第１補償電流Ｉｂよりセル電流Ｉｃが大きい。したがって、第１センスアンプ１８０の出力値ＳＯＵＴは、低レベルロジック状態をそのまま維持する。また、エンコーダは、低レベルロジック値を出力する。
【0086】
結果的には、抵抗性メモリセル１７０に第３データＲ２が格納されている場合、エンコーダはＨＬＬを出力する。
【0088】
図１０を参照すると、ｔ０時点からリード動作が始まる。第１補償電流Ｉｂは一定の状態を維持し、第１クランプバイアスＶＣＭＰ（ｔ）は時間の経過によって増加する。第１クランプバイアスＶＣＭＰ（ｔ）の増加に伴ってセル電流Ｉｃが増加し始める。
【0089】
次いで、ｔ１時点、ｔ２時点になっても、第１補償電流Ｉｂがセル電流Ｉｃより大きい。したがって、第１センスアンプ１８０の出力値ＳＯＵＴは高レベルロジックを維持する。
【0090】
次いで、ｔ３時点になると、増加したセル電流Ｉｃは、第１補償電流Ｉｂ分だけ増加し、結局、第１補償電流Ｉｂより大きくなる。したがって、第１センスノードＳＮ１のレベルが変化し始める。この際、イネーブル信号ＥＮはアクティブ状態となる。イネーブル信号ＥＮに応答して第１センスアンプ１８０はイネーブルされ、第１センスノードＳＮ１のレベル変化をセンシングする。したがって、第１センスアンプ１８０の出力値ＳＯＵＴは、高レベルロジックから低レベルロジックに遷移する。エンコーダは、第１センスアンプ１８０の出力値ＳＯＵＴに対する応答として、データ出力ＤＱとして低レベルロジックＬ値を出力する。
【0091】
ここで、抵抗性メモリセル１７０に第４データＲ３が格納されている場合、第１クランプバイアスＶＣＭＰ（ｔ）の提供開始時点ｔ０から第３時間Ｃ後に、第１センスアンプ１８０出力値ＳＯＵＴは遷移する。
【0092】
結果的には、抵抗性メモリセル１７０に第４データＲ３が格納されている場合、エンコーダはＨＨＬを出力する。
【0093】
ここで、図８ないし図１０を参照すると、本発明のいくつかの実施形態による不揮発性メモリ装置は、抵抗性メモリセル１７０に格納されているデータによって第１センスアンプ１８０の出力値ＳＯＵＴの遷移時点が変わる（図８のＡ、図９のＢ、図１０のＣを参照）場合もある。
【0094】
また、抵抗性メモリセル１７０に格納されているデータによって第１センスアンプ１８０の出力端と接続されたエンコーダは互いに異なるロジック値を出力する。すなわち、抵抗性メモリセルに格納されたデータによって、ＬＬＬ、ＨＬＬ、ＨＨＬ、ＨＨＨなどを出力する。
【0095】
図８ないし図１０で説明したように、ノーマルリードの動作中に第１センスノードＳＮ１のレベル変化する時点にイネーブル信号ＥＮはアクティブ状態となる。このようなイネーブル信号ＥＮを生成するため、イネーブル信号生成部１１０のレファレンス抵抗（ＲＲ１〜ＲＲｎ）として抵抗性メモリセルを使用する。特に、ノーマルリード動作時は、レファレンス抵抗（ＲＲ１〜ＲＲｎ）を抵抗性メモリセルとして利用できるが、これに限定されない。図２及び図３を参照して説明したように、ライト動作後の所定時間が経つと、抵抗性メモリセル１７０が劣化され、抵抗性メモリセル１７０の抵抗値が変更される場合もある。したがって、このような変更を考慮し、イネーブル信号ＥＮをアクティブにするため、レファレンス抵抗（ＲＲ１〜ＲＲｎ）として抵抗性メモリセルを利用する。本発明の一実施形態による抵抗性メモリセルを含むレファレンスブロックについて図１１を参照して説明する。
【0097】
図１１を参照すると、レファレンスブロック（例えば、１１２＿１）は、レファレンス抵抗（ＲＲ１〜ＲＲｎ）、第２センスノードＳＮ２、第２クランプ部２６０、第２補償部２４０、第２センスアンプ２８０などを含む。
【0098】
レファレンス抵抗（例えば、ＲＲ１）は、ここで説明された抵抗性メモリセル１７０と同一な構成である。すなわち、レファレンス抵抗ＲＲ１は、相変化物質を備える可変抵抗素子ＧＳＴと、可変抵抗素子ＧＳＴに流れる電流を制御するアクセス素子Ｄとを含む。
【0099】
第２補償部２４０は、第２センスノードＳＮ２に第２補償電流Ｉｂ２を提供する。第２補償部２４０は、電源電圧ＶＤＤと第２センスノードＳＮ２との間に接続されたＰＭＯＳトランジスタＭＰ３を含み、ＰＭＯＳトランジスタＭＰ３のゲートは第１補償部１４０のノードＮ２に接続される。すなわち、第１補償部１４０のＰＭＯＳトランジスタ（ＭＰ１、ＭＰ２）と、第２補償部２４０のＰＭＯＳトランジスタＭＰ３とは同一なノードに接続できる。したがって、第１補償電流Ｉｂと第２補償電流Ｉｂ２とは同一であるかまたは類似する。すなわち、マルチビットが格納された抵抗性メモリセル１７０に格納されたデータをリードする間、第１補償電流Ｉｂと第２補償電流Ｉｂ２は一定である。
【0100】
第２クランプ部２６０は、レファレンス抵抗ＲＲ１と第２センスノードＳＮ２との間に接続される。第２クランプ部２６０は、ＮＭＯＳトランジスタＭＮ２と、ＯＰアンプＯＰ２とを含む。ここで、第２クランプ部２６０は、レファレンス抵抗（ＲＲ１〜ＲＲｎ）に第２クランプバイアスＶＣＭＰ２（ｔ）を提供する。第２クランプバイアスＶＣＭＰ２（ｔ）は、リード区間の間、時間の経過によって変更される。第２クランプバイアスＶＣＭＰ２（ｔ）は、第１クランプバイアスＶＣＭＰ（ｔ）と同一である。例えば、第１クランプバイアスＶＣＭＰ（ｔ）のように、第２クランプバイアスＶＣＭＰ２（ｔ）は、時間の経過によって増加する。第２クランプバイアスＶＣＭＰ２（ｔ）は、時間の経過によって階段形態で増加するか、または時間の経過によってｋ次関数（ただし、ｋは自然数）形態で増加する。
【0101】
しかし、第１クランプバイアスＶＣＭＰ（ｔ）と第２クランプバイアスＶＣＭＰ２（ｔ）とが必ず同一である必要はない。第１クランプバイアスＶＣＭＰ（ｔ）と第２クランプバイアスＶＣＭＰ２（ｔ）とを別途に生成／制御してもよい。
【0102】
第２センスアンプ２８０は、第２センスノードＳＮ２に接続され、第２センスノードＳＮ２のレベル変化をセンシングする。具体的には、第２センスアンプ２８０は、第２センスノードＳＮ２のレベルと基準レベルＶＲとを比較し、レファレンス出力信号ＲＥＦ１を出力する。
【0104】
図１２では例示的に、抵抗性メモリセル１７０に第２データＲ１をライトした後、抵抗性メモリセル１７０の抵抗値がＲＨ１より大きいかを確認する図である。別途説明はしないが、本発明が属する技術の当業者は、ここで説明したように、抵抗性メモリセル１７０の抵抗値とＲＬ１、ＲＬ２、ＲＨ２、ＲＬ３、ＲＨ３を比較する方法を容易に類推できる。
【0105】
図１２を参照すると、ｔ１２時点で、増加していたセル電流Ｉｃは第１補償電流Ｉｂ分だけ増加し、結局、第１補償電流Ｉｂより大きくなる。したがって、第１センスノードＳＮ１のレベルが変化し始める。この際、イネーブル信号ＥＮはアクティブ状態となる。イネーブル信号ＥＮに応答して第１センスアンプ１８０はイネーブルされ、第１センスノードＳＮ１のレベル変化をセンシングする。したがって、第１センスアンプ１８０の出力値ＳＯＵＴは、高レベルロジックから低レベルロジックに遷移する。エンコーダは、第１センスアンプ１８０の出力値ＳＯＵＴに基づき、データ出力ＤＱとして低レベルロジックＬ値を出力する。
【0107】
図１３を参照すると、イネーブル信号生成部１１０のレファレンス抵抗（例えば、ＲＲ１）としてポリシリコン（ｐｏｌｙ ｓｉｌｉｃｏｎ）を使用する。図１２で説明したように、ベリファイリード動作において、第１センスノードＳＮ１のレベル変化する時点にイネーブル信号ＥＮをアクティブ状態にしなければならない。しかし、ベリファイリード動作は、ライト動作後に直ちに行われる。したがって、抵抗性メモリセル１７０の抵抗値が簡単に移動しない。したがって、レファレンス抵抗ＲＲ１として固定抵抗であるポリシリコンを使用してもよい。もちろん、レファレンス抵抗ＲＲ１として抵抗性メモリセルまたは他の物質を使用してもよい。
【0108】
図１４は、本発明の別の実施形態による不揮発性メモリ装置を説明するための回路図である。図１５は、図１４の不揮発性メモリ装置の駆動方法を説明するためのタイミング図である。説明の便宜上、図４及び図５を参照して説明した内容と違う点を中心に説明する。
【0109】
図１４を参照すると、本発明の別の実施形態による不揮発性メモリ装置において、第１補償部１４０は、第１補償電流Ｉｂのサイズを調節し、第１センスアンプ１８０のイネーブル時点を調節する。
【0110】
第１補償部１４０は、ＰＭＯＳトランジスタ（ＭＰ１、ＭＰ２）と、複数のスイッチ（ＳＷ１、ＳＷ２、ＳＷｍ）（ただし、ｍは２以上の自然数）と、複数のソース（Ｓ１、Ｓ２、Ｓｍ）とを含む。複数のスイッチ（ＳＷ１、ＳＷ２、ＳＷｍ）から少なくとも一つのスイッチ（ＳＷ１、ＳＷ２、ＳＷｍ）を活性化することによって、複数のソース（Ｓ１、Ｓ２、Ｓｍ）から少なくとも一つのソース（Ｓ１、Ｓ２、Ｓｍ）を選択できる。これによって、第１補償電流Ｉｂの電流量が調節される。
【0111】
ここで図１５を参照して抵抗性メモリセル１７０に第３データＲ２が格納された場合について説明する。
【0112】
仮に、ソースＳ１を選択した場合（ＣＡＳＥ Ｓ１）は、ｔ２時点でセル電流Ｉｃが第１補償電流Ｉｂより大きくなる。
【0113】
一方、ソースＳ２を選択した場合（ＣＡＳＥ Ｓ２）は、ｔ２ａ時点でセル電流Ｉｃが第１補償電流Ｉｂより大きくなる。すなわち、ソースＳ２を選択した場合は、ソースＳ１を選択する場合より第１センスアンプ１８０のイネーブル時点が速くなる。
【0114】
ソースＳ３を選択した場合（ＣＡＳＥ Ｓ３）は、ｔ２ｂ時点でセル電流Ｉｃが第１補償電流Ｉｂより大きくなる。すなわち、ソースＳ３を選択した場合には、ソースＳ１を選択する場合より第１センスアンプ１８０のイネーブル時点が遅くなる。
【0115】
このように、第１補償電流Ｉｂの電流量を調節することによって、第１センスアンプ１８０のイネーブル時点を調節できる。すなわち、センシング時点を調節できる。
【0117】
図１６のように、第１クランプバイアスＶＣＭＰ（ｔ）は、時間の経過によって階段形態で増加する。
【0118】
図１７のように、第１クランプバイアスＶＣＭＰ（ｔ）は、区間別に勾配が異なる場合もある。例えば、ｔ０からｔ１の間で第１クランプバイアスＶＣＭＰ（ｔ）の勾配はθ１であり、ｔ１からｔ２の間で第１クランプバイアスＶＣＭＰ（ｔ）の勾配はθ２であり、ｔ２からｔ３の間で第１クランプバイアスＶＣＭＰ（ｔ）の勾配はθ３である。θ１よりθ２が大きく、θ２よりθ３が大きい場合もあるが、これに限定されない。
【0119】
図１８のように、第１クランプバイアスＶＣＭＰ（ｔ）は、時間の経過によってｋ次関数（ただし、ｋは自然数）形態で増加する。図１８では例示的に第１クランプバイアスＶＣＭＰ（ｔ）が２次関数形態で増加することを図示するが、これに限定されない。
【0120】
図１９ないし図２３は、本発明のいくつかの実施形態によるメモリシステムを説明するための図である。ここで、図１９ないし図２３は、本発明の実施形態による不揮発性メモリ装置を使用するメモリシステムに関するものである。
【0121】
図１９は、本発明の実施形態による不揮発性メモリ装置が使用される携帯電話システム（ｃｅｌｌｕｌａｒ ｐｈｏｎｅ ｓｙｓｔｅｍ）の例示的図である。
【0122】
図１９を参照すると、携帯電話システムは、音を圧縮するかまたは圧縮された音を解凍する（ｃｏｍｐｒｅｓｓｉｏｎ ｏｒ ｄｅｃｏｍｐｒｅｓｓｉｏｎ）ＡＤＰＣＭコーデック回路１２０２、スピーカ（ｓｐｅａｋｅｒ）１２０３、マイクロホン（ｍｉｃｒｏｐｈｏｎｅ）１２０４、デジタルデータを時分割マルチプレックシングするＴＤＭＡ回路１２０６、無線信号のキャリア周波数（ｃａｒｒｉｅｒ ｆｒｅｑｕｅｎｃｙ）をセットするＰＬＬ回路１２１０、無線信号を伝達するか受信するためのＲＦ回路１２１１などを含む。
【0123】
また、携帯電話システムは様々な種類のメモリ装置を含むが、これに限定されるものではなく、例えば、不揮発性メモリ装置１２０７と、ＲＯＭ１２０８と、ＳＲＡＭ１２０９とを含む。不揮発性メモリ装置１２０７は、本発明の実施形態による不揮発性メモリ装置が使用され、例えば、ＩＤ番号を格納できる。ＲＯＭ１２０８は、プログラムを格納でき、ＳＲＡＭ１２０９は、システムコントロールマイクロコンピュータ１２１２のための作業領域として使用されるかまたはデータを一時的に格納する。ここで、システムコントロールマイクロコンピュータ１２１２は、プロセッサとして不揮発性メモリ装置１２０７のライト動作及びリード動作を制御する。
【0124】
図２０は、本発明の実施形態による不揮発性メモリ装置が使用されるメモリカードの例示的図である。メモリカードは、例えば、ＭＭＣカード、ＳＤカード、マルチユース（ｍｕｌｔｉｕｓｅ）カード、マイクロＳＤカード、メモリスティック、コンパックＳＤカード、ＩＤカード、ＰＣＭＣＩＡカード、ＳＳＤカード、チップカード（ｃｈｉｐｃａｒｄ）、スマートカード（ｓｍａｒｔｃａｒｄ）、ＵＳＢカードなどである。
【0125】
図２０を参照すると、メモリカードは、外部とのインターフェースを行うインターフェース部１２２１と、バッファメモリを有し、メモリカードの動作を制御するコントローラ１２２２と、本発明の実施形態による少なくとも一つの不揮発性メモリ装置１２０７とを含む。コントローラ１２２２は、プロセッサとして不揮発性メモリ装置１２０７のライト動作及びリード動作を制御する。具体的には、コントローラ１２２２は、データバス（ＤＡＴＡ）とアドレスバス（ＡＤＤＲＥＳＳ）を介して不揮発性メモリ装置１２０７及びインターフェース部１２２１とカップリングしている。
【0126】
図２１は、本発明の実施形態による不揮発性メモリ装置が使用されるデジタルスチルカメラ（ｄｉｇｉｔａｌ ｓｔｉｌｌ ｃａｍｅｒａ）の図である。
【0127】
図２１を参照すると、デジタルスチルカメラは、ボディー１３０１、スロット１３０２、レンズ３０３、ディスプレイ部１３０８、シャッターボタン１３１２、ストロボ（ｓｔｒｏｂｅ）１３１８などを含む。特に、スロット１３０８にはメモリカード１３３１が挿入され、メモリカード１３３１は、本発明の実施形態による不揮発性メモリ装置１２０７を少なくとも一つ含む。
【0128】
メモリカード１３３１が接触型（ｃｏｎｔａｃｔ ｔｙｐｅ）である場合、メモリカード１３３１がスロット１３０８に挿入される際、メモリカード１３３１と回路基板上の特定電気回路とが電気的に接触する。メモリカード１３３１が非接触型（ｎｏｎ−ｃｏｎｔａｃｔ ｔｙｐｅ）である場合、メモリカード１３３１は無線信号によりメモリカード１３３１と通信する。
【0130】
図２２を参照すると、メモリカード１３３１は、（ａ）ビデオカメラ、（ｂ）テレビ、（ｃ）オーディオ装置、（ｄ）ゲーム装置、（ｅ）電子音楽装置、（ｆ）携帯電話、（ｇ）コンピュータ、（ｈ）ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、（ｉ）ボイスレコーダー（ｖｏｉｃｅ ｒｅｃｏｒｄｅｒ）、（ｊ）ＰＣカードなどのような電子装置に使用される。
【0131】
図２３は、本発明の実施形態による不揮発性メモリ装置が使用されるイメージセンサ（ｉｍａｇｅ ｓｅｎｓｏｒ）システムの例示的図である。
【0132】
図２３を参照すると、イメージセンサシステムは、イメージセンサ１３３２、入出力装置１３３６、ＲＡＭ１３４８、ＣＰＵ１３４４、本発明の実施形態による不揮発性メモリＮＶＭ装置１３５４などを含む。各構成要素、すなわち、イメージセンサ１３３２、入出力装置１３３６、ＲＡＭ１３４８、ＣＰＵ１３４４、及び不揮発性メモリ（ＮＶＭ）装置１３５４は、バス１３５２を介して互いに通信する。イメージセンサ１３３２は、フォトゲート、フォトダイオードなどのようにフォトセンシング（ｐｈｏｔｏ ｓｅｎｓｉｎｇ）素子を含む。各々の構成要素は、プロセッサと共に一つのチップで構成され得、プロセッサと各々別個のチップで構成され得る。
【0133】
図２４は、本発明の実施形態による不揮発性メモリ装置が使用されるメモリシステムのブロック図である。
【0134】
図示するように、メモリシステムは、メモリコントローラ３０２０とカップリングされるメモリ３０１０を含む。メモリ３０１０は前述した実施形態のうち何れであってもよい。メモリコントローラ３０２０は、メモリ３０１０の動作制御のために入力信号を提供する。例えば、メモリコントローラ３０２０は、コマンド（ＣＭＤ）とアドレス信号を送る。メモリコントローラ３０２０は、メモリインターフェース、ホストインターフェース、ＥＣＣ回路、ＣＰＵ（ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）、バッファメモリなどを含む。メモリインターフェースは、データをバッファメモリからメモリ３０１０に伝送し、メモリ３０１０からデータをリードし、バッファメモリに伝送する。また、メモリインターフェースは、コマンドまたはアドレスを外部ホストからメモリ３０１０に伝送する。
【0135】
ホストインターフェースは、外部ホストとＵＳＢ （Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＳＣＳＩ（Ｓｍａｌｌ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ）、ＰＣＩ ｅｘｐｒｅｓｓ、ＡＴＡ、ＰＡＴＡ（Ｐａｒａｌｌｅｌ ＡＴＡ）、ＳＡＴＡ（Ｓｅｒｉａｌ ＡＴＡ）、ＳＡＳ（Ｓｅｒｉａｌ Ａｔｔａｃｈｅｄ ＳＣＳＩ）などを介して通信する。
【0136】
本発明の実施形態によるメモリシステムは、ＥＣＣ回路を有する。ＥＣＣ回路は、メモリ３０１０に伝送されるデータを利用してパリティビットを生成できる。生成されたパリティビットメモリ３０１０の特定領域にデータと共に格納される。ＥＣＣ回路は、メモリ３０１０からリードされるデータのエラーを感知する。仮に、感知したエラーの修正が可能であれば、ＥＣＣ回路はデータを修正できる。
【0137】
ＣＰＵは、ホストインターフェースまたはメモリインターフェースを介して外部ホストまたはメモリ３０１０を制御する。ＣＰＵは、メモリを駆動するファームウェアによってライト、リード、削除動作を制御する。
【0138】
バッファメモリは、外部ホストから提供されたライトデータまたはメモリ３０１０からリードしたデータを一時的に格納する。また、バッファメモリは、メモリ３０１０に格納されるメタデータまたはキャッシュデータを格納する。突然のパワーオフ時の動作中に、バッファメモリに格納されているメタデータまたはキャッシュデータは、メモリ３０１０に格納される。バッファデータは、ＤＲＡＭまたはＳＲＡＭである。
【0139】
図２５は、本発明の実施形態による不揮発性メモリ装置が使用されるメモリシステムの別の例示的ブロック図である。図２５のメモリシステムは、図２４のメモリシステムと実質的に同一である。違う点は、メモリ３０１０とメモリコントローラ３０２０がカード３１３０に埋め込まれている点である。例えば、カード３１３０はフラッシュメモリカードである。すなわち、カード３１３０は、デジタルカメラ、パーソナルコンピュータなどのように消費家電製品に使用されるスタンダード製品である。メモリコントローラ３０２０は、他の装置、例えば、外部装置から提供された制御信号に従いメモリ３０１０を制御する。
【0140】
図２６は、本発明の実施形態による不揮発性メモリ装置が使用されるメモリシステムのさらに別の例示的ブロック図である。図示するように、メモリ３０１０は、ホストシステム３２１０にカップリングされる。ホストシステム３２１０は、パーソナルコンピュータ、デジタルカメラなどのようなプロセシングシステムである。ホストシステム３２１０は、削除できる格納装置としてメモリ３０１０を使用する。前述したように、ホストシステム３２１０は、メモリ３０１０を制御するために入力信号を提供する。例えば、ホストシステム３２１０は、コマンド（ＣＭＤ）とアドレス信号を提供する。
【0141】
図２７は、本発明の実施形態による不揮発性メモリ装置が使用されるメモリシステムのさらに別の例示的ブロック図である。ホストシステム３２１０とカード３１３０がカップリングされる。ホストシステム３２１０が制御信号をカード３１３０に提供し、例えば、制御信号に従い、メモリコントローラ３０２０がメモリ３０１０を制御する。
【0142】
図２８は、本発明の実施形態による不揮発性メモリ装置が使用されるメモリシステムのさらに別の例示的ブロック図である。メモリ３０１０は、コンピューターシステム３４１０内のＣＰＵ３１２０に格納される。例えば、コンピューターシステム３４１０は、パーソナルコンピュータ、ＰＤＡなどである。メモリ３０１０は、バスなどを介してＣＰＵ３１２０と直接接続できる。
【0143】
本発明の実施形態による不揮発性メモリ装置は、ＳＣＭ（ｓｔｏｒａｇｅ ｃｌａｓｓ ｍｅｍｏｒｙ）として使用される。ＳＣＭは、不揮発性特性とアクセス特性を共に有する一般的メモリコンセプトを意味する。ＳＣＭは、データ格納領域及びプログラム動作領域として使用される。
【0144】
前述したＰＲＡＭ、ＲＲＡＭ、ＭＲＡＭなどの抵抗体を利用した不揮発性メモリ装置はＳＣＭとして使用される。このようなＳＣＭは、フラッシュメモリの代わりに、データ格納メモリとして使用され得、ＳＲＡＭの代わりにメインメモリとして使用され得る。一つのＳＣＭはフラッシュメモリとＳＲＡＭを代替できる。
【0145】
図２９は、ＳＣＭが使用されたメモリシステムを図示する例示的ブロック図である。メモリシステム４１００は、ＣＰＵ４１１０と、ＳＤＲＡＭ４１２０と、フラッシュメモリの代わりに使用されたＳＣＭ４１３０とを含む。
【0146】
メモリシステム４１００で、ＳＣＭ４１３０のデータアクセススピードは、フラッシュメモリのスピードより速い。例えば、ＰＣ環境で、ＣＰＵ４１１０が４ＧＨｚで動作する際、ＳＣＭの一種のＰＲＡＭのアクセス速度は、フラッシュのアクセス速度より約３２倍速い。したがって、メモリシステム４１００は、フラッシュメモリを装着したメモリシステムよりさらに速いスピードアクセス利得（ｈｉｇｈｅｒ−ｓｐｅｅｄ ａｃｃｅｓｓ ｇａｉｎ）が得られる。
【0147】
図３０は、ＳＣＭが使用されたメモリシステムを図示する別の例示的ブロック図である。メモリシステム４２００は、ＣＰＵ４２１０と、ＳＤＲＡＭの代わりに使用されたＳＣＭ４２２０と、フラッシュメモリ４２３０とを含む。
【0148】
メモリシステム４２００で、ＳＣＭ４２２０のパワー使用は、ＳＤＲＡＭのパワー使用より小さい。コンピューターシステムのメインメモリによって使用されたエネルギーは、全体システムで使用されるエネルギーの約４０％程度である。したがって、多くの人々はメインメモリで使用されるエネルギーを減らすために努力する。ＳＣＭは、動的エネルギー使用を平均して約５３％節減でき、電力リークによるエネルギー使用を平均して約７３％節減できる。その結果、メモリシステム４２００は、ＳＤＲＡＭを装着したメモリシステムよりエネルギーを節減できる。
【0149】
図３１は、ＳＣＭが使用されたメモリシステムを図示する別の例示的ブロック図である。メモリシステム４３００は、ＣＰＵ４３１０と、ＳＤＲＡＭ及びフラッシュメモリの代わりに使用されたＳＣＭ４３２０とを含む。例えば、ＳＣＭ４３２０は、ＳＤＲＡＭの代わりにメインメモリとして使用され、フラッシュメモリの代わりにデータ格納メモリとして使用される。したがって、このようなメモリシステム４３００は、データアクセススピード、ローパワー、スペースの活用、費用などの面において長所がある。
【0150】
以上、添付する図面を参照して本発明の実施形態について説明したが、本発明が属する技術分野で通常の知識を有する者は、本発明が、その技術的思想や必須の特徴を変更しない範囲で他の具体的な形態で実施され得ることを理解することができる。したがって、上記実施形態はすべての面で例示的なものであり、限定的なものではないと理解しなければならない。
【符号の説明】
【0151】
１１０ イネーブル信号生成部１４０ 第１補償部
１６０ 第１クランプ部
１７０ 抵抗性メモリセル
１８０ 第１センスアンプ