特許 6346341 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6346341

(24)【登録日】2018年6月1日

(45)【発行日】2018年6月20日

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 29/78 20060101AFI20180611BHJP

   H01L 29/12 20060101ALI20180611BHJP

   H01L 21/336 20060101ALI20180611BHJP

   H01L 21/283 20060101ALI20180611BHJP

   H01L 21/285 20060101ALI20180611BHJP

   H01L 21/28 20060101ALI20180611BHJP

【ＦＩ】

   H01L29/78 652K

   H01L29/78 652T

   H01L29/78 653A

   H01L29/78 658F

   H01L21/283 C

   H01L21/285 301

   H01L21/28 301A

【請求項の数】8

【全頁数】15

(21)【出願番号】特願2017-96578(P2017-96578)

(22)【出願日】2017年5月15日

(62)【分割の表示】特願2012-265615(P2012-265615)の分割

【原出願日】2012年12月4日

(65)【公開番号】特開2017-183740(P2017-183740A)

(43)【公開日】2017年10月5日

【審査請求日】2017年5月17日

【新規性喪失の例外の表示】特許法第３０条第２項適用 会見日：平成２４年１２月３日 会見場所：大阪大学 吹田キャンパス Ｕ１Ｍ棟 ３０３号室

(73)【特許権者】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110002310

【氏名又は名称】特許業務法人あい特許事務所

(72)【発明者】

【氏名】渡部 平司

(72)【発明者】

【氏名】細井 卓治

(72)【発明者】

【氏名】志村 考功

(72)【発明者】

【氏名】中村 亮太

(72)【発明者】

【氏名】中野 佑紀

(72)【発明者】

【氏名】箕谷 周平

(72)【発明者】

【氏名】中村 孝

(72)【発明者】

【氏名】浅原 浩和

【審査官】 杉山 芳弘

(56)【参考文献】

【文献】 特表２００２−５２４８６０（ＪＰ，Ａ）

【文献】 国際公開第２００３／０２６０１９（ＷＯ，Ａ１）

【文献】 国際公開第２０１１／０２７８３１（ＷＯ，Ａ１）

【文献】 特開平７−２６３６９２（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２９／１２

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２１／３３６

(57)【特許請求の範囲】

【請求項1】

ＳｉＣからなり、側面および底面を有するゲートトレンチが形成された半導体層と、
前記半導体層に積層された下地ＳｉＯ_２層、５％以上４０％以下の窒素組成を有し、前記下地ＳｉＯ_２層に積層されたアモルファスまたは微結晶であるＡｌＯＮ層、および、前記ＡｌＯＮ層に積層され、前記ＡｌＯＮ層との界面部にＡｌおよび／またはＮを含有し、外部からの電子注入を抑制する上側ＳｉＯ_２層を含む積層構造を有し、前記ゲートトレンチの側面および底面、ならびに、前記半導体層の表面に沿って形成され、前記半導体層の表面および前記ゲートトレンチの側面を接続する前記ゲートトレンチの開口端側エッジ部を被覆するゲート絶縁膜と、
前記ゲート絶縁膜を介して前記ゲートトレンチに埋め込まれたゲート電極と、を含み、
前記ゲート絶縁膜の前記ＡｌＯＮ層において前記ゲートトレンチの開口端側エッジ部を被覆する部分は、前記ゲートトレンチの内方に向かう凸湾曲状に形成されており、
前記ゲート絶縁膜の前記ＡｌＯＮ層において前記ゲートトレンチの側面および底面を接続する前記ゲートトレンチの底面側エッジ部を被覆する部分は、前記ゲートトレンチの外方に向かう凸湾曲状に形成されている、半導体装置。

【請求項2】

前記ＡｌＯＮ層は５０ｎｍ以上の厚さを有する、請求項１に記載の半導体装置。

【請求項3】

前記下地ＳｉＯ_２層は５ｎｍ以上の厚さを有する、請求項１または２に記載の半導体装置。

【請求項4】

前記ゲート絶縁膜は、５５ｎｍを超えて１５０ｎｍ以下の厚さを有する、請求項１〜３のいずれか一項に記載の半導体装置。

【請求項5】

前記ゲート電極は、金属製である、請求項１〜４のいずれか一項に記載の半導体装置。

【請求項6】

前記ゲート電極は、Ｍｏ、Ｗ、Ｃｕ、Ｎｉ、Ａｌ、Ｔｉ、Ａｇ、ＡｕまたはＰｔのうちの少なくとも１種を含む、請求項５に記載の半導体装置。

【請求項7】

前記ゲート電極は、ポリシリコン製である、請求項１〜４のいずれか一項に記載の半導体装置。

【請求項8】

前記半導体層において、前記ゲートトレンチの側面に沿うように前記半導体層の表面から深さ方向にこの順に形成された第１導電型のソース領域、第２導電型のボディ領域、および、第１導電型のドレイン領域をさらに含み、
前記ゲート電極は、前記ゲート絶縁膜を挟んで、前記ソース領域、前記ボディ領域および前記ドレイン領域と対向している、請求項１〜７のいずれか一項に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置に関する。

【背景技術】

【0002】

ＳｉＣ（炭化シリコン：シリコンカーバイト）は、Ｓｉ（シリコン）よりも絶縁破壊耐性および熱伝導率などに優れている。そのため、ＳｉＣは、たとえば、ハイブリッド自動車のインバータなどの用途に好適な半導体として注目されている。ＳｉＣを用いたＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）は、ハイブリッド自動車のインバータなどに好適な高耐圧デバイスとして期待されている。

【0003】

ＳｉＣを用いたＭＩＳＦＥＴの一例として、特許文献１は、ｎ型のＳｉＣ基板と、当該ＳｉＣ基板上に形成されたｎ型ドリフト層と、ドリフト層に形成されたｐ型ウェル領域と、ｐ型ウェル領域に形成されたｎ型ソース領域と、ドリフト層の表面に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極とを含むＳｉＣ半導体装置を開示している。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２００９−１６５３０号公報

【特許文献2】特表２００２−５２４８６０号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

特許文献１のようなＳｉＣ−ＭＩＳＦＥＴの課題の一つとして、低チャネル移動度がある。低チャネル移動度は、ＳｉＣのＭＩＳ界面に高密度に存在する欠陥（界面準位が多いこと）が原因である。すなわち、この欠陥が、正孔または電子を捕獲（トラップ）し、ＭＩＳ界面にチャネルを形成し難くする。
従来は、比較的薄いＳｉＯ_２膜をゲート絶縁膜として使用し、Ｓｉ−ＭＩＳＦＥＴに比べて高い電界でゲートを駆動することによって、捕獲された正孔または電子が欠陥から解放され易くしていた。しかしながら、このやり方は、ゲート絶縁膜の劣化を加速させ、デバイスの信頼性の低下を招くおそれがある。

【0006】

これに対し、ゲート絶縁膜としてＡｌ_２Ｏ_３膜やＨｆＯ_２等の高誘電率膜（Ｈｉｇｈｋ膜）を使用すれば、同じゲート容量を維持しながら、ＳｉＯ_２膜に比べて膜厚を大きくできるかもしれない。しかし、この場合には、ゲート絶縁膜中に電子が捕獲されてフラットバンド電圧Ｖ_ＦＢがシフトし、閾値電圧Ｖ_ｔｈがシフトするという問題が発生する。
そこで、本発明の目的は、ゲート絶縁膜中への電子トラップを低減し、閾値電圧Ｖ_ｔｈのシフトを抑制することができる半導体装置を提供することである。

【課題を解決するための手段】

【0007】

本発明の半導体装置は、ＳｉＣからなる半導体層と、前記半導体層に積層された下地ＳｉＯ_２層、５％以上４０％以下の窒素組成を有し、前記下地ＳｉＯ_２層に積層されたアモルファスまたは微結晶であるＡｌＯＮ層、および、前記ＡｌＯＮ層に積層され、前記ＡｌＯＮ層との界面部にＡｌおよび／またはＮを含有し、外部からの電子注入を抑制する上側ＳｉＯ_２層を含む積層構造を有するゲート絶縁膜と、前記ゲート絶縁膜の上に形成されたゲート電極と、を含む。

【0008】

この構成によれば、ゲート絶縁膜が５％以上４０％以下の窒素組成を有するＡｌＯＮ層を含むので、ゲート絶縁膜中への電子トラップを低減することができる。これによりフラットバンド電圧Ｖ_ＦＢのシフトを抑制することができるので、閾値電圧Ｖ_ｔｈのシフトを抑制することができる。また、ゲートリーク電流を低減することができる。また、ＳｉＯ_２の単層膜を用いる場合に比べて、同じゲート容量を維持しながら厚くすることができるので、高い電圧でゲートを駆動させてもゲート絶縁膜の劣化を抑制することができる。その結果、デバイスの信頼性の低下を抑制することができる。

【0009】

また、ＡｌＯＮ層はアモルファスまたは微結晶である。この構成により、ゲート絶縁膜中の結晶粒界を減らすことができるので、ゲートリーク電流を低減することができる。
また、ゲート絶縁膜は、半導体層に接する下地ＳｉＯ_２層と、この下地ＳｉＯ_２層に積層されたＡｌＯＮ層と、このＡｌＯＮ層に積層された上側ＳｉＯ_２層とを含む積層構造を有している。ゲート絶縁膜の半導体層に接する部分がＳｉＯ_２であれば、フラットバンド電圧Ｖ_ＦＢのシフト量を低減することができる。また、トランジスタの特性を従来と同じように制御することができので、トランジスタ特性の設計を簡単にすることができる。

【0010】

また、上側ＳｉＯ_２層により、ＡｌＯＮ層が上側から覆われるので、たとえばゲート電極形成時に、エッチングや洗浄に用いる薬剤からＡｌＯＮ層を保護することができる。その結果、ＡｌＯＮ層がダメージを受けることを抑制することができる。前記下地ＳｉＯ_２層は熱酸化膜であることが好ましい。
また、上側ＳｉＯ_２層は、ＡｌＯＮ層との界面部にＡｌおよび／またはＮを含有している。これにより、ゲート絶縁膜への電子注入を抑制することができる。その結果、電子トラップの低減効果およびゲートリーク電流の低減効果を高めることができる。

【0011】

前記半導体装置において、前記ＡｌＯＮ層は５０ｎｍ以上の厚さを有することが好ましい。
前記半導体装置において、前記下地ＳｉＯ_２層は５ｎｍ以上の厚さを有することが好ましい。この構成により、ゲートリーク電流の立ち上がり電界を高くすることができるので、ゲートの通常駆動時におけるリーク電流の発生を抑制することができる。

【0012】

前記半導体装置において、前記ゲート絶縁膜は、５５ｎｍを超えて１５０ｎｍ以下の厚さを有することが好ましい。
前記半導体装置において、前記ゲート電極は、金属製であることが好ましい。この場合、ＡｌＯＮ層がアモルファスまたは微結晶であるに加えて、ゲート電極が金属製である。したがって、たとえばポリシリコン電極（ポリシリコンゲート）に比べて低温で成膜することができるので、当該成膜時の温度環境を低めに抑えることができる。これにより、ＡｌＯＮ層が結晶化温度に達し難くなるので、ＡｌＯＮ層の結晶化を抑えることができる。その結果、結晶粒界の増加によるゲートリーク電流の増加を抑制することができる。また、ポリシリコンゲートに比べてゲート抵抗を低減することができるので、より高速なスイッチング動作を実現でき、スイッチング損失を低減することができる。

【0013】

前記半導体装置において、前記ゲート電極は、Ｍｏ、Ｗ、Ｃｕ、Ｎｉ、Ａｌ、Ｔｉ、Ａｇ、ＡｕまたはＰｔのうちの少なくとも１種を含んでいてもよい。前記半導体装置において、前記ゲート電極は、ポリシリコン製であってもよい。金属電極（金属ゲート）の場合、たとえばポリシリコン電極（ポリシリコンゲート）に比べて低温で成膜することができるので、当該成膜時の温度環境を低めに抑えることができる。これにより、ＡｌＯＮ層が結晶化温度に達し難くなるので、ＡｌＯＮ層の結晶化を抑えることができる。その結果、結晶粒界の増加によるゲートリーク電流の増加を抑制することができる。また、ポリシリコンゲートに比べてゲート抵抗を低減することができるので、より高速なスイッチング動作を実現でき、スイッチング損失を低減することができる。

【0014】

前記半導体装置において、前記半導体層には、ゲートトレンチが形成されていてもよい。前記ゲート絶縁膜は、前記半導体層の表面および前記ゲートトレンチの側面を接続する前記ゲートトレンチの開口端側エッジ部を覆うように、前記ゲートトレンチの内面に加えて、前記半導体層の表面に沿って形成されていてもよい。前記ゲート電極は、前記ゲート絶縁膜を介して前記ゲートトレンチに埋め込まれていてもよい。

【0015】

前記半導体装置は、前記半導体層において、前記ゲートトレンチの側面に沿うように前記半導体層の表面から深さ方向にこの順に形成された第１導電型のソース領域、第２導電型のボディ領域、および、第１導電型のドレイン領域をさらに含んでいてもよい。前記ゲート電極は、前記ゲート絶縁膜を挟んで、前記ソース領域、前記ボディ領域および前記ドレイン領域と対向していてもよい。

【0016】

前記半導体装置において、前記ゲート絶縁膜は、前記半導体層の表面の上に積層されており、前記ゲート電極は、前記ゲート絶縁膜の上に積層されていてもよい。

【図面の簡単な説明】

【0017】

【図1】図１は、本発明の第１の実施形態に係る半導体装置の断面図である。

【図2】図２は、本発明の第２の実施形態に係る半導体装置の断面図である。

【図3】図３は、ゲートリーク電流の下地ＳｉＯ_２膜の厚さへの依存性を証明するためのシミュレーションデータである。

【図4】図４は、前記ゲートリーク電流の依存性を証明するための実験例で用いた半導体装置の斜視図である。

【図5】図５は、図４の半導体装置における前記ゲートリーク電流の依存性を証明するためのＪ−Ｅ曲線である。

【図6】図６は、フラットバンド電圧Ｖ_ＦＢのシフトの下地ＳｉＯ_２膜の厚さへの依存性を証明するための、図４の半導体装置のＣ−Ｖ曲線である。

【図7】図７は、前記フラットバンド電圧Ｖ_ＦＢのシフト量の下地ＳｉＯ_２膜の厚さへの依存性を証明するためのグラフである。

【図8】図８は、ＣＶＤ１法に倣って作製したＡｌＯＮ膜（ＣＶＤ１膜）の深さ方向の組成を示すグラフである。

【図9】図９は、ＣＶＤ２法に倣って作製したＡｌＯＮ膜（ＣＶＤ２膜）の深さ方向の組成を示すグラフである。

【図10】図１０は、ＰＶＤ法に倣って作製したＡｌＯＮ膜（ＰＶＤ膜）の深さ方向の組成を示すグラフである。

【図11】図１１は、フラットバンド電圧Ｖ_ＦＢのシフトのＮ組成への依存性を証明するためのグラフである。

【図12】図１２は、ＡｌＯＮ膜によるフラットバンド電圧Ｖ_ＦＢの抑制効果を証明するためのグラフである。

【図13】図１３は、フラットバンド電圧Ｖ_ＦＢと窒素組成との関係を示すグラフである。

【発明を実施するための形態】

【0018】

以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の第１の実施形態に係る半導体装置の断面図である。
半導体装置１は、ｎ^＋型（たとえば、濃度が１×１０^１９〜５×１０^１９ｃｍ^−３）のＳｉＣ基板２と、ＳｉＣ基板２上に形成されたｎ−型（たとえば、濃度が１×１０^１５〜１×１０^１６ｃｍ^−３）のＳｉＣエピタキシャル層３とを含む。ＳｉＣ基板２およびＳｉＣエピタキシャル層３が、本発明の「半導体層」の一例である。ＳｉＣ基板２およびＳｉＣエピタキシャル層３は、半導体装置１のドレインとして機能する。ｎ型不純物としては、リン（Ｐ）、ヒ素（Ａｓ）などが含まれている。以下、ｎ型ＳｉＣには同様のｎ型不純物が含まれている。

【0019】

ＳｉＣエピタキシャル層３には、その表面からＳｉＣ基板２へ向かって掘り下がった、ゲートトレンチ４が形成されている。ゲートトレンチ４は、たとえば、格子状、ストライプ状に形成されている。これにより、ＳｉＣエピタキシャル層３には、ゲートトレンチ４により区画された単位セル５が複数形成されている。
ＳｉＣエピタキシャル層３においてゲートトレンチ４の周囲には、ｎ^＋型のソース領域６およびｐ型（たとえば、濃度が１×１０^１７〜５×１０^１７ｃｍ^−３）のボディ領域７が、ＳｉＣエピタキシャル層３の表面に近い側からこの順に形成されている。ボディ領域７には、ｐ型不純物として、たとえば、ボロン（Ｂ）、アルミニウム（Ａｌ）などが含まれている。以下、ｐ型ＳｉＣには同様のｐ型不純物が含まれている。

【0020】

ソース領域６は、ＳｉＣエピタキシャル層３の表面に露出するとともに、ゲートトレンチ４の側面の上部（一部）を形成するように、各単位セル５の表面部に形成されている。一方、ボディ領域７は、ソース領域６に対してＳｉＣ基板２側（ＳｉＣエピタキシャル層３の裏面側）にソース領域６に接するように、かつ、ゲートトレンチ４の側面の下部（一部）を形成するように形成されている。

【0021】

ＳｉＣエピタキシャル層３における、ボディ領域７に対してＳｉＣ基板２側の領域は、エピタキシャル成長後のままの状態が維持された、ｎ−型のドレイン領域８となっている。ドレイン領域８は、ボディ領域７に対してＳｉＣ基板２側にボディ領域７に接しており、ゲートトレンチ４の底面を形成している。
ゲートトレンチ４の内面には、その全域を覆うように、ゲート絶縁膜９が形成されている。ゲート絶縁膜９は、ゲートトレンチ４の内面側から順に積層された下地ＳｉＯ_２膜１０、ＡｌＯＮ膜１１および上側ＳｉＯ_２膜１２を含む。この実施形態では、ゲートトレンチ４の内面全域に接するように下地ＳｉＯ_２膜１０が形成され、その上に、下地ＳｉＯ_２膜１０と同じ形状のＡｌＯＮ膜１１および上側ＳｉＯ_２膜１２が、それぞれ直下の膜の全域を覆うように順に積層されている。なお、これらの膜の３層構造は、この実施形態のようにゲートトレンチ４の内面全域に亘って形成されていてもよいし、ゲートトレンチ４の内面におけるチャネル部分（ゲートトレンチ４の側面においてボディ領域７が露出する部分）に選択的に形成されていてもよい。この場合、ゲート絶縁膜９の他の部分は、ＳｉＯ_２からなる単層膜であってもよい。また、ゲート絶縁膜９は、ＡｌＯＮ膜１１の単層膜であってもよいし、上側ＳｉＯ_２膜１２が省略された２層構造の膜（下地ＳｉＯ_２膜１０／ＡｌＯＮ膜１１）であってもよい。また、ゲート絶縁膜９は、この実施形態では、ゲートトレンチ４の開口端側エッジ部を覆うように形成されていてもよい。ゲートトレンチ４の開口端側エッジ部は、ＳｉＣエピタキシャル層３の表面とゲートトレンチ４の側面との挟角を形成している。したがって、ソース領域６におけるＳｉＣエピタキシャル層３の表面およびゲートトレンチ４の側面の各近傍部分はゲート絶縁膜９に覆われることとなる。

【0022】

ゲート絶縁膜９の厚さは、たとえば、５５ｎｍ〜１５０ｎｍである。各膜の厚さの好ましい範囲は、下地ＳｉＯ_２膜１０が５ｎｍ以上（より好ましくは、５ｎｍ〜２０ｎｍ）であり、ＡｌＯＮ膜１１が５０ｎｍ以上（より好ましくは、５０ｎｍ〜１００ｎｍ）であり、上側ＳｉＯ_２膜１２が０ｎｍ以上（より好ましくは、０ｎｍ〜３０ｎｍ）である。
下地ＳｉＯ_２膜１０は、この実施形態では、たとえばＳｉＣエピタキシャル層３を熱酸化によって形成されている。ＳｉＣエピタキシャル層３（特に、チャネル部分）に接する膜を熱酸化膜とすることによって、ＣＶＤ膜等の堆積膜に比べて優れたトランジスタ特性を発現することができる。

【0023】

ＡｌＯＮ膜１１は、膜中に窒素（Ｎ）原子が分散した膜であって、たとえば窒素組成が５％〜４０％（好ましくは、１５％〜３５％）の膜である。当該窒素組成は、ＡｌＯＮ膜１１の深さ方向いずれの位置においても上記範囲に収まっている。すなわち、ＡｌＯＮ膜１１の窒素組成は深さ方向にほぼ一定であり、好ましくは、深さ方向の平均値に対して±５％〜±２０％以内に収まっている。なお、ＡｌＯＮ膜１１の他の原子（Ａｌ、Ｏ）についても、それらの組成が深さ方向にほぼ一定であることが好ましい。窒素組成が上記範囲であれば、半導体装置１のフラットバンド電圧Ｖ_ＦＢをより良好に抑制できると共に、ゲートリーク電流を低減することができる。また、ＡｌＯＮ膜１１は、アモルファスまたは微結晶であることが好ましい。ＡｌＯＮ膜１１がそのような構造であれば、ゲート絶縁膜９中の結晶粒界を減らすことができるので、ゲートリーク電流を低減することができる。

【0024】

上側ＳｉＯ_２膜１２は、主に酸化シリコンからなるが、ＡｌＯＮ膜１１との界面部（界面近傍）にＡｌおよび／またはＮを含有していてもよい。この構成により、ゲート絶縁膜９への電子注入を抑制することができる。
このようなゲート絶縁膜９は、たとえば、ＳｉＣエピタキシャル層３にゲートトレンチ４を形成した後、下地ＳｉＯ_２膜１０、ＡｌＯＮ膜１１および上側ＳｉＯ_２膜１２を順に積層することによって形成することができる。下地ＳｉＯ_２膜１０は、たとえば熱酸化法（たとえば、１１００℃〜１３００℃）によって形成することができる。また、ＡｌＯＮ膜１１は、たとえばＡＬＤ（Atomic Layer Deposition：原子層堆積）法、ＣＶＤ法、ＰＶＤ（Physical Vapor Deposition：物理気相成長）法等によって各原子を堆積させることによって形成することができる。また、上側ＳｉＯ_２膜１２は、たとえばＣＶＤ法によって形成することができる。

【0025】

なお、ＡｌＯＮ膜１１の形成後、たとえば７００℃〜１０００℃でＰＤＡ（Post Deposition Annealing：ポストデポジションアニーリング）を行ってもよい。これにより、フラットバンド電圧Ｖ_ＦＢのシフトをより良好に抑制することができる。
ゲートトレンチ４においてゲート絶縁膜９の内側には、ゲート電極１３が埋め込まれている。こうして、ゲートトレンチ４の内面を形成するソース領域６、ボディ領域７およびドレイン領域８に対して、ゲート絶縁膜９を挟んでゲート電極１３が対向するトレンチゲート型のＭＩＳ構造が構成されている。

【0026】

ゲート電極１３は、Ｍｏ、Ｗ、Ｃｕ、Ｎｉ、Ａｌ、Ｔｉ、Ａｇ、ＡｕおよびＰｔからなる群から選択される少なくとも１種を含有する金属からなることが好ましいが、ポリシリコン（たとえば不純物がドーピングされたポリシリコン）からなっていてもよい。
各単位セル５の中央部には、ＳｉＣエピタキシャル層３の表面からＳｉＣ基板２へ向かって掘り下がった、ソーストレンチ１４が形成されている。ソーストレンチ１４は、ＳｉＣエピタキシャル層３の表面からソース領域６およびボディ領域７を貫通してドレイン領域８に達している。この実施形態では、ソーストレンチ１４は、ゲートトレンチ４と同じ深さで形成されている。

【0027】

ＳｉＣエピタキシャル層３においてソーストレンチ１４の周囲には、ｐ型領域１５が形成されている。ｐ型領域１５は、ボディ領域７の下方領域において、ボディ領域７に連なるように（繋がるように）ソーストレンチ１４の内面に露出している。つまり、ｐ型領域１５は、当該下方領域においてドレイン領域８とソーストレンチ１４の内面との間に介在している。これにより、ソーストレンチ１４の底面および底側エッジ部にはｐ型領域１５が露出している。

【0028】

また、ｐ型領域１５にはソーストレンチ１４の底面において、ｐ^＋型のボディコンタクト領域１６が形成されている。この実施形態では、ボディコンタクト領域１６は、ソーストレンチ１４の側面から内側に間隔を隔てた中央部に配置されている。
ＳｉＣエピタキシャル層３上には、ゲート電極１３を覆うように層間絶縁膜１７が形成されている。層間絶縁膜１７には、ソーストレンチ１４よりも大径のコンタクトホール１８が形成されている。これにより、コンタクトホール１８内には、各単位セル５のソーストレンチ１４の全体（すなわち、ソーストレンチ１４の内面全域）およびソース領域６の一部が露出している。

【0029】

層間絶縁膜１７上には、ソース電極１９が形成されている。ソース電極１９は、各コンタクトホール１８を介して、すべての単位セル５のソーストレンチ１４に一括して入り込んでいる。ソース電極１９は、ソーストレンチ１４の底側から順にボディコンタクト領域１６、ｐ型領域１５、ボディ領域７およびソース領域６に接触している。すなわち、ソース電極１９は、すべての単位セル５に対して共通の配線となっている。ソース電極１９は、この実施形態では、ＳｉＣエピタキシャル層３との接触側から順にＴｉ／ＴｉＮ層と、Ａｌ層とが積層された構造を有している。

【0030】

ＳｉＣ基板２の裏面には、その全域を覆うようにドレイン電極２０が形成されている。ドレイン電極２０は、すべての単位セル５に対して共通の電極となっている。ドレイン電極２０としては、たとえば、ＳｉＣ基板２側から順にＴｉ、Ｎｉ、ＡｕおよびＡｇが積層された積層構造（Ｔｉ／Ｎｉ／Ａｕ／Ａｇ）を適用することができる。
この半導体装置１によれば、ゲート絶縁膜９が５％〜４０％の窒素組成を有するＡｌＯＮ膜１１を含むので、ゲート絶縁膜９中への電子トラップを低減することができる。これによりフラットバンド電圧Ｖ_ＦＢのシフトを抑制することができるので、閾値電圧Ｖ_ｔｈのシフトを抑制することができる。

【0031】

また、ＡｌＯＮ膜１１を適宜厚くすることによって、ゲート絶縁膜にＳｉＯ_２の単層膜を用いる場合に比べて、同じゲート容量を維持しながらゲート絶縁膜９を全体として厚くすることができる。そのため、高い電圧でゲートを駆動させてもゲート絶縁膜９の劣化を抑制することができる。その結果、デバイスの信頼性の低下を抑制することができる。
また、ＡｌＯＮ膜１１の下方に下地ＳｉＯ_２膜１０を介在させ、さらにその膜厚を５ｎｍ以上とすることによって、ゲートリーク電流の立ち上がり電界を高くすることができる。その結果、ゲートの通常駆動時におけるリーク電流の発生を抑制することができる。

【0032】

さらに、ＡｌＯＮ膜１１上に上側ＳｉＯ_２膜１２を積層し、ＡｌＯＮ膜１１を上側から覆うことによって、たとえばゲート電極１３の形成時に、エッチングや洗浄に用いる薬剤からＡｌＯＮ膜１１を保護することができる。その結果、ＡｌＯＮ膜１１がダメージを受けることを抑制することができる。
また、ゲート電極１３が金属ゲートであれば、ポリシリコンゲートに比べて低温で成膜することができる。そのため、当該成膜時の温度環境を低めに抑えることができる。たとえば、金属の成膜が２００℃程度で行われるのに対し、ポリシリコンの成膜では温度環境が１０００℃に達する。これにより、先に形成されたＡｌＯＮ膜１１が結晶化温度に達し難くなるので、ＡｌＯＮ膜１１の結晶化を抑えることができる。その結果、結晶粒界の増加によるゲートリーク電流の増加を抑制することができる。また、ポリシリコンゲートに比べてゲート抵抗を低減することができるので、より高速なスイッチング動作を実現でき、スイッチング損失を低減することができる。

【0033】

図２は、本発明の第２の実施形態に係る半導体装置の断面図である。図２において、前述の図１に示された各部と対応する部分には同一の参照符号を付して示す。
前述の第１の実施形態では、ＭＩＳ構造は、ゲートトレンチ４の内面を形成するソース領域６、ボディ領域７およびドレイン領域８に対して、ゲート絶縁膜９を挟んでゲート電極１３が対向するトレンチゲート型で構成されている。

【0034】

これに対し、この第２実施形態に係る半導体装置４１のＭＩＳ構造は、プレーナゲート型で構成されている。
プレーナゲート型のＭＩＳ構造は、ＳｉＣエピタキシャル層３の表面部に選択的に形成されたｐ型のボディ領域４２と、当該ボディ領域４２に選択的に形成されたｎ^＋型のソース領域４３と、ＳｉＣエピタキシャル層３の表面に形成されたゲート絶縁膜４４と、ゲート絶縁膜４４を挟んで、ＳｉＣエピタキシャル層３の表面に露出するボディ領域４２に対向するゲート電極４５と、ＳｉＣエピタキシャル層３の表面からソース領域４３を貫通し、最深部がボディ領域４２に達するｐ^＋型のボディコンタクト領域４６とを含む。

【0035】

この半導体装置４１のゲート絶縁膜４４も、第１実施形態のゲート絶縁膜９と同様に、ＳｉＣエピタキシャル層３の表面側から順に積層された下地ＳｉＯ_２膜４７、ＡｌＯＮ膜４８および上側ＳｉＯ_２膜４９を含んでおり、第１実施形態の半導体装置１と同様の作用効果を発現することができる。
以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。

【0036】

たとえば、半導体装置１，４１において、各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
また、前述の実施形態では、本発明の半導体装置の一例としてＳｉＣ層を有する半導体装置１を取り上げたが、前述の実施形態に記載の構造は、ＧａＮ、ダイヤモンドからなる層を有する半導体装置に適用することもできる。

【0037】

また、前述の実施形態では、トレンチゲート型およびプレーナゲート型のＭＩＳＦＥＴを本発明の一例として取り上げたが、本発明は、ＣＭＯＳＦＥＴ（Complementary Metal Oxide Semiconductor Field Effect Transistor）等のＭＩＳトランジスタ構造にも適用することができる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
＜検証例＞
以下の検証例を行うことによって、下記（１）〜（６）の効果を確かめた。
（１）ゲートリーク電流の下地ＳｉＯ_２膜の厚さへの依存性（シミュレーション）
まず、前述の実施形態における下地ＳｉＯ_２膜１０の厚さの変化に伴ってゲートリーク電流がどのように変化するかを、シミュレーション装置を用いて検証した。シミュレーション条件は、下地ＳｉＯ_２膜１０の厚さ＝１ｎｍ、２ｎｍ、３ｎｍ、４ｎｍ、５ｎｍおよび６ｎｍとした。結果を図３に示す。

【0038】

図３によれば、下地ＳｉＯ_２膜１０が厚いほどゲートリーク電流が低減できることが分かった。特に、下地ＳｉＯ_２膜１０の厚さが５ｎｍ以上であれば、ゲートリーク電流を効果的に低減できることが分かる。
（２）ゲートリーク電流の下地ＳｉＯ_２膜の厚さへの依存性（実験例）
次に、ゲートリーク電流の下地ＳｉＯ_２膜の厚さへの依存性を実証するため、具体的な実験を行った。まず、ｎ型の４Ｈ−ＳｉＣ基板の（０００１）面を熱酸化（ドライ酸化）することによって、下地ＳｉＯ_２膜を形成した。次に、ＣＶＤ法によってＡｌＯＮ膜を９０ｎｍ堆積した。その後、熱処理を施さないで、スパッタ法によってアルミニウム膜を堆積し、当該アルミニウム膜をフォトリソグラフィによってパターニングしてアルミニウムパッドを形成した。これにより、図４に示すＭＩＳ構造を作製した。なお、実験条件は、下地ＳｉＯ_２膜の厚さ＝なし（０ｎｍ）、６ｎｍ未満、６ｎｍおよび１３ｎｍとした。また、各実験例のＥＯＴ（Equivalent Oxide Thickness：酸化膜の等価換算膜厚）はそれぞれ、上記実験条件の記載順に、１４３．８ｎｍ、５７．６ｎｍ、５８．６ｎｍおよび６６．９ｎｍであった。

【0039】

次に、図４のＭＩＳ構造のＪ−Ｅ特性を求めた。結果を図５に示す。図５において、「Ｒｅｆ．」で示される曲線は、下地ＳｉＯ_２膜およびＡｌＯＮ膜からなるゲート絶縁膜に代えてＮＯｘ−ＳｉＯ_２膜（４８ｎｍ）を採用したＭＩＳ構造のＪ−Ｅ曲線である。
図５によれば、各実験例におけるゲートリーク電流の立ち上がり電界は、「なし」＝約２ＭＶ／ｃｍ、「＜６ｎｍ」＝約４ＭＶ／ｃｍ、「６ｎｍ」＝約６ＭＶ／ｃｍおよび「１３ｎｍ」＝約６ＭＶ／ｃｍであった。これらの実験例から、４Ｈ−ＳｉＣ基板に直接ＡｌＯＮ膜を形成した場合（「なし」）に比べて、下地ＳｉＯ_２膜を基板との間に介在させた方がゲートリーク電流の立ち上がり電界を高くできることがわかった。特に、下地ＳｉＯ_２膜が６ｎｍ以上であることが好ましいことがわかった。この実験例と前記シミュレーションの結果より、下地ＳｉＯ_２膜１０の厚さが５ｎｍ以上であれば、ゲートの通常駆動時におけるゲートリーク電流を効果的に低減できることが分かった。
（３）フラットバンド電圧Ｖ_ＦＢのシフトの下地ＳｉＯ_２膜の厚さへの依存性
次に、図４のＭＩＳ構造について、開始電圧を１０Ｖとし、＋１０Ｖ→−１０Ｖ→＋１０Ｖとスイープ（sweep）させたときのＣ−Ｖ特性を求めた。結果を図６に示す。

【0040】

図６によれば、ＡｌＯＮ膜と基板との間に下地ＳｉＯ_２膜が介在した構造を有するＭＩＳ構造（＜６ｎｍ、６ｎｍおよび１３ｎｍ）は、４Ｈ−ＳｉＣ基板に直接ＡｌＯＮ膜を形成した場合（「なし」）に比べて、フラットバンド電圧Ｖ_ＦＢのシフト量を低減できることが分かった。
（４）フラットバンド電圧Ｖ_ＦＢのシフト量の下地ＳｉＯ_２膜の厚さへの依存性
次に、上記（３）に倣って、開始電圧を変更した条件でもＣ−Ｖ特性を求めた。開始電圧の変更条件は、＋５Ｖから＋６０Ｖまで５Ｖ刻みとした。このときの蓄積電圧（Accumulation Voltage）とフラットバンド電圧（Flatband Voltage）との関係を図７に示す。

【0041】

図７によれば、蓄積電圧が同じであれば、下地ＳｉＯ_２膜１０が厚いほどフラットバンド電圧Ｖ_ＦＢのシフト量を低減できることが分かった。たとえば、蓄積電圧が４５Ｖの場合、各ＭＩＳ構造のシフト量は、「＜６ｎｍ」＝約９Ｖ、「６ｎｍ」＝約５Ｖ、「１３ｎｍ」＝約１Ｖであることが分かった。
（５）フラットバンド電圧Ｖ_ＦＢのシフトのＮ組成への依存性
次に、フラットバンド電圧Ｖ_ＦＢのシフトのＮ組成への依存性を実証するため、具体的な実験を行った。実験サンプルとして、上記（２）に記載の方法に倣って、図４に示すＭＩＳ構造を作製した。ただし、ＡｌＯＮ膜の成膜方法が異なる実験サンプルを３パターン作製した。採用した成膜方法は、ＣＶＤ１法、ＣＶＤ２法およびＰＶＤ法の３つである。得られたＣＶＤ１膜、ＣＶＤ２膜およびＰＶＤ膜の組成をそれぞれ図８〜図１０に示す。また、ＣＶＤ１膜およびＣＶＤ２膜については、成膜後にＰＤＡを行ったサンプル（ＣＶＤ１＋ＰＤＡ、ＣＶＤ２＋ＰＤＡ）も作製した。

【0042】

次に、上記（３）および（４）に記載の測定方法に倣って各サンプルのＣ−Ｖ特性を求めた。そして、得られたＣ−Ｖ特性に基づいて、蓄積電圧（Accumulation Voltage）とフラットバンド電圧（Flatband Voltage）との関係を調べた。結果を図１１に示す。
図１１によれば、ＣＶＤ２膜に比べてＮ組成（濃度）が高いＣＶＤ１膜の方が、フラットバンド電圧Ｖ_ＦＢのシフト量を低減できることが分かった。たとえば、蓄積電圧が５５Ｖの場合、ＣＶＤ２膜のサンプルのシフト量が約１５Ｖであるのに対し、ＣＶＤ１膜のサンプルのシフト量は約１０Ｖであった。また、成膜後のＰＤＡの有無に関して、ＰＤＡを行った方が行わない場合に比べて、シフト量を低減できることが分かった。
（６）ＡｌＯＮ膜によるフラットバンド電圧Ｖ_ＦＢの抑制効果
次に、上記（５）で得られたＰＤＡ膜を用いた場合のフラットバンド電圧Ｖ_ＦＢのシフト量が、Ａｌ_２Ｏ_３膜を用いた場合に比べてどの程度抑制されるかどうかを調べた。結果を図１２に示す。

【0043】

図１２によれば、Ｎ組成が０％のＡｌ_２Ｏ_３膜を用いた場合にはフラットバンド電圧Ｖ_ＦＢのシフト量が非常に大きくなることが分かった。この結果、ゲート絶縁膜にＡｌＯＮ膜を含めることによって、フラットバンド電圧Ｖ_ＦＢのシフトを抑制できることが分かった。したがって、ＡｌＯＮ膜を含むゲート絶縁膜を有するＭＩＳ構造では、閾値電圧Ｖ_ｔｈのシフトを抑制することができる。（７）フラットバンド電圧Ｖ_ＦＢと窒素組成との関係
次に、フラットバンド電圧Ｖ_ＦＢのシフトのＮ組成への依存性（蓄積電圧固定）を実証するため、実験サンプルとして、上記（２）に記載の方法に倣って、図４に示すＭＩＳ構造をＳｉ基板上に作製した。実験サンプルは、Ｎ組成が異なるものを８種類作製した。そして、各サンプルのフラットバンド電圧Ｖ_ＦＢのシフトが、蓄積電圧Ｖａｃｃが２５Ｖおよび３０Ｖのときにどのように変化するかを検証した。結果を図１３に示す。なお、得られた検証結果は、Ｓｉ基板上のデータであり、同様の検証をＳｉＣ基板上のＭＩＳ構造に行ったときの参考データである。図１３から、Ｎ組成１５％以上の場合にフラットバンド電圧Ｖ_ＦＢのシフトが少なくなるので、好ましい。また、Ｎ組成が大きいと誘電率が低下してしまうので、Ｎ組成が３５％以下であると好ましい。

【0044】

この明細書および図面から抽出される特徴の例を以下に示す。
項１：半導体層と、前記半導体層に接するゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを含むＭＩＳ構造を有し、前記ゲート絶縁膜は、窒素組成が５％〜４０％のＡｌＯＮ層を含む、半導体装置。
この構成によれば、ゲート絶縁膜が５％〜４０％の窒素組成を有するＡｌＯＮ層を含むので、ゲート絶縁膜中への電子トラップを低減することができる。これによりフラットバンド電圧Ｖ_ＦＢのシフトを抑制することができるので、閾値電圧Ｖ_ｔｈのシフトを抑制することができる。また、ゲートリーク電流を低減することができる。また、ＳｉＯ_２の単層膜を用いる場合に比べて、同じゲート容量を維持しながら厚くすることができるので、高い電圧でゲートを駆動させてもゲート絶縁膜の劣化を抑制することができる。その結果、デバイスの信頼性の低下を抑制することができる。

【0045】

項２：前記ＡｌＯＮ層は５０ｎｍ以上の厚さを有する、項１に記載の半導体装置。
項３：前記ＡｌＯＮ層はアモルファスまたは微結晶である、項１または２に記載の半導体装置。
この構成により、ゲート絶縁膜中の結晶粒界を減らすことができるので、ゲートリーク電流を低減することができる。

【0046】

項４：前記ゲート絶縁膜は、前記半導体層に接する下地ＳｉＯ_２層と、この下地ＳｉＯ_２層に積層された前記ＡｌＯＮ層とを含む積層構造を有する、項１〜３のいずれか一項に記載の半導体装置。
ゲート絶縁膜の半導体層に接する部分がＳｉＯ_２であれば、フラットバンド電圧Ｖ_ＦＢのシフト量を低減することができる。また、ＭＩＳ構造のトランジスタの特性を従来と同じように制御することができので、トランジスタ特性の設計を簡単にすることができる。なお、下地ＳｉＯ_２層は熱酸化膜であることが好ましい。

【0047】

項５：前記下地ＳｉＯ_２層は５ｎｍ以上の厚さを有する、項４に記載の半導体装置。
この構成により、ゲートリーク電流の立ち上がり電界を高くすることができるので、ゲートの通常駆動時におけるリーク電流の発生を抑制することができる。
項６：前記積層構造は、前記ＡｌＯＮ層に積層された上側ＳｉＯ_２層をさらに含む、項４または５に記載の半導体装置。

【0048】

この構成により、ＡｌＯＮ層が上側から覆われるので、たとえばゲート電極形成時に、エッチングや洗浄に用いる薬剤からＡｌＯＮ層を保護することができる。その結果、ＡｌＯＮ層がダメージを受けることを抑制することができる。
項７：前記上側ＳｉＯ_２層は、前記ＡｌＯＮ層との界面部にＡｌおよび／またはＮを含有している、項６に記載の半導体装置。

【0049】

この構成により、ゲート絶縁膜への電子注入を抑制することができる。
項８：前記半導体層はＳｉＣ、ＧａＮまたはダイヤモンドからなる、項１〜７のいずれか一項に記載の半導体装置。
項９：前記ゲート電極は、ポリシリコンもしくは、Ｍｏ、Ｗ、Ｃｕ、Ｎｉ、Ａｌ、Ｔｉ、Ａｇ、ＡｕおよびＰｔからなる群から選択される少なくとも１種を含有する金属からなる、項１〜８のいずれか一項に記載の半導体装置。

【0050】

金属電極（金属ゲート）の場合、たとえばポリシリコン電極（ポリシリコンゲート）に比べて低温で成膜することができるので、当該成膜時の温度環境を低めに抑えることができる。これにより、ＡｌＯＮ層が結晶化温度に達し難くなるので、ＡｌＯＮ層の結晶化を抑えることができる。その結果、結晶粒界の増加によるゲートリーク電流の増加を抑制することができる。また、ポリシリコンゲートに比べてゲート抵抗を低減することができるので、より高速なスイッチング動作を実現でき、スイッチング損失を低減することができる。

【0051】

項１０：前記ＭＩＳ構造は、トレンチゲート型の構造を含む、項１〜９のいずれか一項に記載の半導体装置。
項１１：前記ＭＩＳ構造は、プレーナゲート構造を含む、項１〜１０のいずれか一項に記載の半導体装置。

【符号の説明】

【0052】

１ 半導体装置
２ ＳｉＣ基板
３ ＳｉＣエピタキシャル層
４ ゲートトレンチ
９ ゲート絶縁膜
１０ 下地ＳｉＯ_２膜
１１ ＡｌＯＮ膜
１２ 上側ＳｉＯ_２膜
１３ ゲート電極
４１ 半導体装置
４４ ゲート絶縁膜
４５ ゲート電極
４７ 下地ＳｉＯ_２膜
４８ ＡｌＯＮ膜
４９ 上側ＳｉＯ_２膜

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】