特許 6346988 超電導回路の物理レイアウトシステムおよび方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6346988

(24)【登録日】2018年6月1日

(45)【発行日】2018年6月20日

(54)【発明の名称】超電導回路の物理レイアウトシステムおよび方法

(51)【国際特許分類】

   G06F 17/50 20060101AFI20180611BHJP

【ＦＩ】

   G06F17/50 658E

   G06F17/50 656B

【請求項の数】15

【全頁数】14

(21)【出願番号】特願2017-505526(P2017-505526)

(86)(22)【出願日】2014年8月1日

(65)【公表番号】特表2017-525051(P2017-525051A)

(43)【公表日】2017年8月31日

(86)【国際出願番号】US2014049431

(87)【国際公開番号】WO2016018430

(87)【国際公開日】20160204

【審査請求日】2017年2月10日

(31)【優先権主張番号】14/449,524

(32)【優先日】2014年8月1日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】503178185

【氏名又は名称】ノースロップ グラマン システムズ コーポレイション

【氏名又は名称原語表記】ＮＯＲＴＨＲＯＰ ＧＲＵＭＭＡＮ ＳＹＳＴＥＭＳ ＣＯＲＰＯＲＡＴＩＯＮ

(74)【代理人】

【識別番号】100105957

【弁理士】

【氏名又は名称】恩田 誠

(74)【代理人】

【識別番号】100068755

【弁理士】

【氏名又は名称】恩田 博宣

(74)【代理人】

【識別番号】100142907

【弁理士】

【氏名又は名称】本田 淳

(72)【発明者】

【氏名】ハー、アナ ワイ．

(72)【発明者】

【氏名】ハー、クエンティン ピー．

【審査官】 平野 崇

(56)【参考文献】

【文献】 Yoshio Kameda, at el.，A New Design Methodology for Single-Flux-Quantum(SFQ) Logic Circuits Using Passive-Transmission-Line(PTL) Wiring，IEEE TRANSACTIONS ON APPLIED SUPERCONDUCTIVITY，IEEE，２００７年 ７月２３日，Vol. 17, No. 2，p. 508-511，DOI:10.1109/TASC.2007.898718

【文献】 寺井 弘高、王 鎮，大規模単一磁束量子論理回路設計基盤技術，情報通信研究機構研究報告，NICT，２００４年，Vol. 50, No. 3/4，p. 125-133，ＵＲＬ，http://www.nict.go.jp/publication/shuppan/kihou-journal/kihou-vol20no3.4/4-6.pdf

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０６Ｆ １７／５０

ＩＥＥＥ Ｘｐｌｏｒｅ

ＪＳＴＰｌｕｓ（ＪＤｒｅａｍＩＩＩ）

(57)【特許請求の範囲】

【請求項1】

超電導回路を製造するための物理レイアウト出力ファイルを生成するためのコンピュータに実装された方法であって、
超電導構成要素間の端子の入力／出力（Ｉ／Ｏ）接続を定義するネットリストファイルを受信するステップと、
ネットリストにおける各ゲートに関する個々のゲートタイルタイプを決定するステップであって、前記ゲートタイルタイプは、前記ネットリストにおける各ゲートに関連するゲートタイプと、複数の関連付けられた未割り当てのジョセフソン接合とを含む、前記決定するステップと、
回路レイアウトにおける各ゲートタイルと、関連するジョセフソン接合との配置位置を決定するステップと、
超電導構成要素間の端子のＩ／Ｏ接続を提供するネットリストのアクティブ配線回路内に定義されたジョセフソン接合に未割り当てのジョセフソン接合を割り当てるステップと、
割り当てられたジョセフソン接合を互いに接続し、超電導構成要素間の端子のＩ／Ｏ接続を結合するアクティブ配線回路を形成する配線インダクタを提供するための配線経路指定を決定するステップと、
決定された各ゲートタイルの配置位置と、決定された配線経路指定とを有する物理レイアウト出力ファイルを生成するステップと
を含む方法。

【請求項2】

前記ネットリストに基づいてゲートに割り当てられたジョセフソン接合に関する配線経路指定を決定するステップをさらに含む、請求項１に記載の方法。

【請求項3】

超電導構成要素は、ゲート、ジョセフソン接合、インダクタおよびトランスを含む、請求項１に記載の方法。

【請求項4】

前記ネットリストファイルは、超電導回路設計に基づく回路設計および／または合成ツールによって生成される、請求項１に記載の方法。

【請求項5】

前記ネットリストにおける各ゲート名に対する個々のゲートタイルを決定することは、複数のゲートタイルタイプを有するゲートタイルライブラリに、別々の関連するゲートタイプを有する各ゲートタイルタイプをロードすること、前記ネットリストにおける各ゲートに対する前記ネットリストにおける任意のゲートタイプに基づいてゲートタイルタイプを選択することを含む、請求項１に記載の方法。

【請求項6】

各ゲートタイルタイプが、実質的に同じサイズおよび実質的に同じ形状の少なくとも１つを有する、請求項１に記載の方法。

【請求項7】

回路レイアウトにおける各ゲートタイルおよび各ゲートタイルに関連するジョセフソン接合の配置位置を決定することは、ネットリストにおける超電導構成要素間の接続、各ゲートタイルのサイズ、および各ゲートタイルの形状に少なくとも部分的に基づく、請求項１に記載の方法。

【請求項8】

各タイルの決定された配置位置および決定された配線経路指定は、多層回路レイアウトの複数の層をカバーする、請求項１に記載の方法。

【請求項9】

決定された配線経路指定は、アクティブ配線をバイアスするためのバイアストランスおよび／またはゲート構造の一部である高効率トランスに対する配線経路指定を含む、請求項１に記載の方法。

【請求項10】

実行時に、超電導回路を構築するための物理レイアウト出力ファイルを生成する方法を実行するように構成された命令を格納するように構成された非一時的なコンピュータ可読媒体であって、前記方法は、
超電導構成要素間の端子の入力／出力（Ｉ／Ｏ）接続を定義するネットリストファイルを受信するステップであって、超電導構成要素が、ゲート、ジョセフソン接合、インダクタおよびトランスを含む、前記受信するステップと、
複数のゲートタイルタイプを有するゲートタイルライブラリをロードするステップであって、各ゲートタイルタイプが、別々の関連するゲートタイプと、複数の関連する未割り当てのジョセフソン接合とを有する、前記ロードするステップと、
ゲートと対応するゲートタイルタイプに基づいてネットリストにおける各ゲートに対するゲートタイルを選択するステップと、
回路レイアウトにおける各ゲートタイルと、関連するジョセフソン接合との配置位置を決定するステップと、
前記ネットリストに基づいてゲートに割り当てられたジョセフソン接合に対する配線経路指定を決定するステップと、
超電導構成要素間の端子のＩ／Ｏ接続を提供するネットリストのアクティブ配線回路内に定義されたジョセフソン接合に未割り当てのジョセフソン接合を割り当てるステップと、
割り当てられたジョセフソン接合を互いに接続し、超電導構成要素間の端子のＩ／Ｏ接続を結合するアクティブ配線回路を形成する配線インダクタを提供するための配線経路指定を決定するステップと、
決定された各ゲートタイルの配置位置と、決定された配線経路指定とを有する物理レイアウト出力ファイルを生成するステップとを含む、媒体。

【請求項11】

前記ネットリストファイルは、超電導回路設計に基づく回路設計および／または合成ツールによって生成される、請求項１０に記載の媒体。

【請求項12】

各ゲートタイルタイプが、実質的に同じサイズおよび実質的に同じ形状の少なくとも１つを有する、請求項１０に記載の媒体。

【請求項13】

回路レイアウトにおける各ゲートタイルおよび各ゲートタイルに関連するジョセフソン接合の配置位置を決定することは、ネットリストにおける超電導構成要素間の接続、各ゲートタイルのサイズ、および各ゲートタイルの形状に少なくとも部分的に基づく、請求項１０に記載の媒体。

【請求項14】

各タイルの決定された配置位置および決定された配線経路指定は、多層回路レイアウトの複数の層をカバーする、請求項１０に記載の媒体。

【請求項15】

決定された配線経路指定は、アクティブ配線をバイアスするためのバイアストランスおよび／またはゲート構造の一部である高効率トランスに対する配線経路指定を含む、請求項１０に記載の媒体。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、一般に超電導回路に関し、より詳細には、超電導回路の物理レイアウトシステムおよび方法に関する。

【背景技術】

【0002】

デジタルロジックの分野では、周知の高度に開発されたＣＭＯＳ（相補型金属酸化物半導体）技術が広範囲に使用されている。ＣＭＯＳは技術として成熟に近づき始めているので、スピード、消費電力の計算密度、配線帯域幅などの点でより高い性能につながる可能性がある選択肢に興味が持たれている。ＣＭＯＳ技術の代替は、２０Ｇｂ／ｓ（ギガバイト／秒）以上の典型的なデータレートで、約４ｎＷ（ナノワット）の典型的な信号電力、および約４°ケルビンの動作温度を有する超電導ジョセフソン接合を利用した超電導ベースの単一磁束量子回路を含む。

【0003】

超電導集積回路（ＩＣ）のレイアウトは、通常、論理ゲートと同様にアクティブ配線の処理がなされており、配線およびゲートの両方は、あらゆる場合において異なるように引き出すことが可能な誘導性配線を含む。これは、ゲートとアクティブ配線とが、ゲートが先に配置され、アクティブ配線がゲートの間に配線されるという点で全く異なることから従来の配置及び経路指定設計フローには良好に対応しない。別のＩＣレイアウト技法では、ゲートおよびアクティブ配線セルの両方が標準サイズに適合し、すべての接続が隣接するセルを介して行われることが保証される。しかしながら、デバイス数、密度、および性能低下という点でオーバーヘッドは非常に高い。

【発明の概要】

【0004】

一例によれば、超電導回路を製造するための物理レイアウト出力ファイルを生成するためのコンピュータに実装された方法が提供される。この方法は、超電導構成要素間の端子の入力／出力（Ｉ／Ｏ）接続を定義するネットリストファイルを受信するステップと、ネットリストにおける各ゲートタイルタイプを決定するステップと、ここで、ゲートタイルタイプは、ネットリストにおける各ゲートタイプに関連するゲートタイプと、複数の関連付けられた未割り当てのジョセフソン接合とを含み、回路レイアウトにおける各ゲートタイルおよび各ゲートタイルと関連するジョセフソン接合の配置位置を決定するステップとを含む。この方法は、超電導構成要素間の端子のＩ／Ｏ接続を提供するネットリストのアクティブ配線回路内に定義されたジョセフソン接合に未割り当てのジョセフソン接合を割り当てるステップと、割り当てられたジョセフソン接合を互いに接続し、超電導構成要素間の端子のＩ／Ｏ接続を結合するアクティブ配線回路を形成する配線インダクタを提供するための配線経路指定を決定するステップと、決定された各ゲートタイルの配置位置と、決定された配線経路指定とを有する物理レイアウト出力ファイルを生成するステップとを含む。

【0005】

別の例によれば、実行時に、超電導回路を構築するための物理レイアウト出力ファイルを生成する方法を実行するように構成された命令を格納するように構成された非一時的なコンピュータ可読媒体が提供される。この方法は、超電導構成要素間の端子の入力／出力（Ｉ／Ｏ）接続を定義するネットリストファイルを受信するステップと、ここで、超電導構成要素が、ゲート、ジョセフソン接合、インダクタおよびトランスを含み、複数のゲートタイルタイプを有するゲートタイルライブラリをロードするステップと、ここで、各ゲートタイルタイプが、別々の関連するゲートタイルタイプと、複数の関連する未割り当てのジョセフソン接合とを有し、ゲートと対応するゲートタイルタイプに基づいてネットリストにおける各ゲートに対するゲートタイルを選択するステップとを含む。この方法はさらに、回路レイアウトにおける各ゲートタイルおよびその関連するジョセフソン接合の配置位置を決定するステップと、ネットリストに基づいてゲートに割り当てられたジョセフソン接合の配線経路指定を決定するステップと、超電導構成要素間の端子のＩ／Ｏ接続を提供するネットリストのアクティブ配線回路内に定義されたジョセフソン接合に未割り当てのジョセフソン接合を割り当てるステップとを含む。この方法はまた、割り当てられたジョセフソン接合を互いに接続し、超電導構成要素間の端子のＩ／Ｏ接続を結合するアクティブ配線回路を形成するために配線インダクタを提供するための配線経路指定を決定するステップと、決定された各ゲートタイルの配置位置と、決定された配線経路指定とを有する物理レイアウト出力ファイルを生成するステップとを含む。

【0006】

更なる別の例によれば、超電導回路を製造するための物理レイアウト出力ファイルを生成するためのシステムが提供される。システムは、複数のゲートタイルタイプを有するゲートタイルライブラリであって、各ゲートタイルタイプが、別々の関連するゲートタイプと、複数の関連する未割り当てのジョセフソン接合とを有する、ゲートタイルライブラリと、機械可読命令を実行するためのプロセッサと、メモリとを備える。メモリは、配置及び経路指定アルゴリズムを含み、配置及び経路指定アルゴリズムは、プロセッサによって実行されると、ゲートタイルライブラリをロードし、超電導回路設計の超電導構成要素間の端子の入力／出力（Ｉ／Ｏ）接続を定義するネットリストファイルを受信し、ここで、超電導構成要素が、ゲート、ジョセフソン接合、インダクタおよびトランスを含み、ネットリストにおける各ゲートに対する個々のゲートタイルタイプを決定するように構成されている。実行される配置及び経路指定アルゴリズムは、さらに、回路レイアウトにおける各ゲートタイルおよび各ゲートタイルと関連するジョセフソン接合の配置位置を決定し、超電導構成要素間の端子のＩ／Ｏ接続を提供するネットリストのアクティブ配線回路内に定義されたジョセフソン接合に未割り当てのジョセフソン接合を割り当て、割り当てられたジョセフソン接合を互いに接続し、超電導構成要素間の端子のＩ／Ｏ接続を結合するアクティブ配線回路を形成する配線インダクタを提供するための配線経路指定を決定し、決定された各ゲートタイルの配置位置と、決定された配線経路指定とを有する物理レイアウト出力ファイルを生成するように構成されている。

【図面の簡単な説明】

【0007】

【図1】超電導回路の物理レイアウトシステムの一例の機能ブロック図を示す。

【図2】例示的なレシプロカル量子論理（ＲＱＬ：Ｒｅｃｉｐｒｏｃａｌ Ｑｕａｎｔｕｍ Ｌｏｇｉｃ）回路を示す。

【図3】複数のゲートタイルの仮想配置の平面図を示す。

【図4】複数のゲートタイルの仮想配線の平面図を示す。

【図5】多層超電導回路の例示的なブロック図を示す。

【図6】超電導回路を製造するための物理レイアウト出力ファイルを生成する方法のフローチャートを示す。

【発明を実施するための形態】

【0008】

超電導集積回路（ＩＣ）の物理レイアウトのためのシステムおよび方法が開示される。一例では、超電導ＩＣは、レシプロカル量子論理（ＲＱＬ）ゲートと、ＲＱＬゲートの入力／出力（Ｉ／Ｏ）端子を互いに接続するＲＱＬアクティブ配線回路から形成された超電導デジタル論理を使用する。いくつかの実施例では、物理レイアウトシステムおよび方法は、最初に、超電導回路設計に関連するネットリストにリストされているゲートに基づいて所定の回路層の空き領域および／または多層の所定の回路層の空きボリュームにゲートをゲートタイルの形で配置することによってＲＱＬ回路を配置および経路指定するように構成されている。各ゲートタイルタイプは、特定のゲートタイプと、ゲートおよび／またはアクティブ配線に使用することができる一般的な複数の未割り当てのジョセフソン接合とを含む。各ゲートタイルタイプは、ゲートタイルの配置がネットリストによって確立された関係に従って決定されかつ最適化されるように、類似のサイズおよび形状か、または変更して定義されたサイズおよび／または形状を有することができる。

【0009】

次に、ネットリストに定義された接続に基づいて、ジョセフソン接合を組み込んで割り当てる誘導性配線がゲート間に経路指定されて、ゲートのＩ／Ｏ端子間にアクティブ配線を生成する。物理レイアウトシステムおよび方法は、ＲＱＬ回路に加えて他のタイプの超電導回路を配置および経路指定するために使用することができることを理解されたい。次いで、システムおよび方法は、回路設計の製造に採用される配置および経路指定に基づいて回路構築出力ファイルを生成する。

【0010】

いくつかの例では、ジョセフソン接合のいくつかは、関連するゲートに割り当てられ、かつ配線される。回路レイアウトは、任意の設計制約に基づいて１つまたは複数の層をカバーすることができ、また、サブミクロントレースと高度な垂直統合を備えた先進的な設計ノードを特にターゲットにすることができる。物理レイアウトシステムおよび方法は、バイアストランスを有する電力／クロック層、およびゲート構造に関連する高効率トランス層などの他の回路層を超電導回路に経路指定するために使用することができる。

【0011】

図１は、超電導回路の物理レイアウトシステム１０の一例を示す。物理レイアウトシステム１０は、相補型金属酸化物半導体（ＣＭＯＳ）回路、レシプロカル量子論理回路（ＲＱＬ）回路、および／または他の超電導回路等の回路を設計および構築のために実施することができる。回路の物理レイアウトシステム１０は、プロセッサ１１、ゲートタイルライブラリ１２、およびメモリ１４を含む。メモリ１４は、コンピュータ実行可能な命令を、超電導回路設計に基づいてネットリストファイル１８を生成することが可能な回路設計および／または合成ツールエディタ１６と、ネットリストファイル１８を使用して物理レイアウト出力ファイルを生成することが可能な配置及び経路指定ツールまたはアルゴリズム２０との形態で含むコンピュータ可読媒体である。物理レイアウト出力ファイルは、複数の超電導構成要素の位置、および集積回路を定義したように構築するのに利用できる、単一または多層回路レイアウト内のこれらの構成要素を接続する配線経路指定を定義する。

【0012】

ネットリストファイル１８は、超電導構成要素間の端子の入力／出力（Ｉ／Ｏ）接続を定義し、超電導構成要素は、ゲート、ジョセフソン接合、トランス、および他の超電導構成要素を含む。回路設計および／または合成ツール１６および配置及び経路指定アルゴリズム２０は、独立したプログラムとして動作するか、または回路設計の処理をシミュレートするためのハードウェア記述言語ツールの有無にかかわらず、単一のツールに統合することができる。プロセッサ１１およびメモリ１４は、コンピュータ（例えば、デスクトップコンピュータ、ラップトップコンピュータ、ハンドヘルドデバイスなど）の一部となり得るコンピュータシステムの少なくとも一部を形成することができる。ゲートタイルライブラリ２２は、メモリに存在するか、または別々のコンピューティングシステム上の別個のメモリに存在してもよい。物理レイアウトシステム１０は、例えば、ＣＭＯＳ、ＲＱＬ回路および／または他の超電導回路を（例えば、プロセッサ１１を介して）設計するように構成された様々な市販のＣＭＯＳ物理レイアウトシステムのいずれかとして構成することができる。

【0013】

図１の例において、ユーザは、超電導構成要素と、超電導構成要素間の端子の入力／出力（Ｉ／Ｏ）接続とを定義するネットリストファイル１８を生成することができる回路設計および／または合成ツール１６を利用して、超電導回路を設計することができる。超電導構成要素は、ＲＱＬゲートおよびジョセフソン接合を含み、ジョセフソン接合は、ＲＱＬゲートおよび／またはＲＱＬゲートのＩ／Ｏ端子を互いに接続するジョセフソン伝送線（ＪＴＬ：Ｊｏｓｅｐｈｓｏｎ ｔｒａｎｓｍｉｓｓｉｏｎ ｌｉｎｅ）アクティブ配線に関連する回路で利用可能である。超電導構成要素はまた、ＪＴＬアクティブ配線をバイアスするためのバイアストランスと、ゲート素子に利用される高効率トランスとを含む。超電導構成要素は、関連する設計に基づいてパッシブ伝送ライン上の配線を含む様々な他の超電導構成要素も含むことができる。

【0014】

図２は、物理レイアウトシステム１０を使用する集積回路の１つまたは複数の層内で経路指定される例示的なＲＱＬ回路３０を示す。ＲＱＬ回路３０は、超電導ゲート３６の入力端子（ＧＴ＿ＩＮ）に結合されたＪＴＬアクティブ配線入力回路３２と、超電導ゲート３６の出力端子（ＧＴ＿ＯＵＴ）に結合されたＪＴＬアクティブ配線出力回路３４とを含む。アクティブ配線入力回路３２は、例えば別のゲートから入力インダクタＬ_１上に入力信号（ＳＩＧ＿ＩＮ）を受信する。Ｌ_１は、インダクタＬ_２およびＬ_３とジョセフソン接合ＪＪ_１およびＪＪ_２とからなる第１のＪＴＬに接続されている。第１のＪＴＬは、インダクタＬ_５およびＬ_６とジョセフソン接合ＪＪ_３およびＪＪ_４とからなる第２のＪＴＬに誘導性配線Ｌ_４を介して接続されている。第２のＪＴＬは、誘導性配線Ｌ_７を介して超電導ゲート３６の入力端子（ＧＴ＿ＩＮ）に接続されている。

【0015】

アクティブ配線出力回路３４は、超電導ゲート３６の出力端子から出力信号（ＳＩＧ＿ＯＵＴ）を受信する。出力信号は、配線されたインダクタＬ_８を介して第３のＪＴＬに供給される。第３のＪＴＬは、インダクタＬ_９およびＬ_１０とジョセフソン接合ＪＪ_５およびＪＪ_６とからなる。第３のＪＴＬは、インダクタＬ_１２およびＬ_１３とジョセフソン接合ＪＪ_７およびＪＪ_８とからなる第４のＪＴＬに誘導性配線Ｌ_１１を介して接続されている。第４のＪＴＬは、誘導性配線Ｌ_１４を介してアクティブ配線出力回路３４の出力に接続されている。電力およびクロック接続は、アクティブ配線入力回路３２のＬ_２およびＬ_３間に接続されたバイアストランスＢＴ_１と、アクティブ配線入力回路３２のＬ_５およびＬ_６間に接続されたバイアストランスＢＴ_２とを介して提供される。電力およびクロック接続は、アクティブ配線出力回路３４のＬ_９とＬ_１０との間に接続されたバイアストランスＢＴ_３と、アクティブ配線出力回路３４のＬ_１２とＬ_１３との間に接続されたバイアストランスＢＴ_４とを介して提供される。ゲートの高効率トランスは示されていない。

【0016】

図１に再び戻り、プロセッサ１１は、ネットリストファイル１８を読み取るか、または受信する配置及び経路指定アルゴリズム２０を実行する。配置及び経路指定アルゴリズム２０は、複数のゲートタイルタイプを定義するゲートタイルライブラリ１２をロードまたは読み出すように構成される。各ゲートタイルタイプは、特定のゲートタイプと、一般的または未割り当ての複数のジョセフソン接合とを含む。ネットリストの接続とゲートタイルのサイズに応じて所与の集積回路設計の領域および／またはボリュームの制約内でのゲートタイルの配置が決定され、配置が最適化されるように、ゲートタイルタイプの各々を類似のサイズおよび形状とするか、またはライブラリ定義されたサイズおよび／または形状を変更することができる。配置及び経路指定アルゴリズム２０は、回路設計領域および／またはボリュームにゲートタイルを配置する際に、ゲートタイルサイズおよび回路設計接続を考慮する。

【0017】

配置及び経路指定アルゴリズム２０は、ネットリスト１８における超電導構成要素間の接続、およびネットリスト１８内の各任意のゲートに関するゲートタイルタイプのサイズおよび／または形状に少なくとも部分的に基づいてネットリスト１８における各ゲートに対する個々のゲートタイルタイプを決定し、回路レイアウトにおける各ゲートタイルおよびその関連するジョセフソン接合の配置位置を決定する。例えば、図３は、仮想回路領域および／またはボリューム５０（Ｎは１より大きい整数）に亘る複数のゲートタイル（ラベル付けされたゲートタイルタイプ＃１〜ゲートタイルタイプ＃Ｎ）の仮想配置の平面図を示す。図３の例において、実線は上層のデバイスおよびフィーチャを表し、破線は上層の下の層のデバイスおよびフィーチャを表す。この例では、各タイルは所与のタイプの単一のゲートと、ゲートの外周の周りに配置され間隔を空けられた複数の未割り当てのジョセフソン接合から形成される。これは１つの可能なジョセフソン接合配置であり、ジョセフソン接合は様々な別々の構成で配置されてもよいことを理解されたい。さらに、未割り当てのジョセフソン接合の数は、任意の設計選択に基づいて選択することができる。さらに、例示的なタイルは、任意の設計実施形態に基づく１つ以上の単一ゲートタイル、複数のゲートタイル、および／または無ゲートタイルを含むことができる。

【0018】

図３の例において、各ゲートタイルのサイズおよび形状は、各ゲートタイルが回路領域およびボリューム５０内のほぼ同じ量の空間を占めるように実質的に類似したものとなっている。仮想例では、各ゲートタイルは、チップ領域および／またはボリュームを覆う複数のセルの特定のセルにおける第１の層に配置されている。各セルは、接地ビア５６によって互いに接続された上部垂直接地線５２および下部水平接地線５４で形成された接地グリッドの接地線によって画定される。図示するように、第１のタイル５８は、第１のゲートタイプ（ゲートタイプ＃１）を有する第１のタイルタイプ（タイルタイプ＃１）で形成され、かつ第１のセル５９に配置され、第２のゲートタイプ（ゲートタイプ＃２）を有する第２のタイルタイプ（タイルタイプ＃２）で形成された第２のタイル６０は、第２のセル６１に配置され、第３のゲートタイプ（ゲートタイプ＃３）を有する第３のタイルタイプ（タイルタイプ＃３）で形成された第３のタイル６２は、第３のセル６３に配置される。Ｎ番目のゲートタイプを有するＮ番目のタイルタイプで形成された第４のタイル６４は、第４のセル６５に配置される。タイルのこの配置は、Ｎ個の変化するタイルタイプのＸ個のタイルについて繰り返すことができ、ＸとＮは１より大きい整数であり、ゲートおよびアクティブ配線を配置および経路指定するための回路領域および／またはボリュームの定義された制約によって制限される。

【0019】

第１のゲートタイル５８は、ＪＪ_ＡＡ−ＪＪ_ＡＫとラベル付けされた複数のジョセフソン接合を含み、第２のゲートタイル６０は、ＪＪ_ＢＡ−ＪＪ_ＢＫとラベル付けされた複数のジョセフソン接合を含み、第３のゲートタイル６２は、ＪＪ_ＣＡ−ＪＪ_ＣＫとラベル付けされた複数のジョセフソン接合を含み、第４のゲートタイル６４は、ＪＪ_ＤＡ−ＪＪ_ＤＫとラベル付けされた複数のジョセフソン接合を含む。ジョセフソン接合は、ネットリスト１８に基づいてゲートに予め割り当てられるか、ネットリスト１８および接続可能な超電導構成要素間の距離に基づいてゲート間でゲートＩ／Ｏ端子を接続するためにＪＴＬアクティブ配線を形成する際に利用するために割り当てることができる。

【0020】

配置及び経路指定アルゴリズム２０は、ネットリスト１８に定義された超電導構成要素間の接続に基づいて、接続されたゲートのＩ／Ｏ端子間の配線の経路指定を決定する。いくつかのジョセフソン接合は、ゲートが割り当てられたジョセフソン接合間の接続、ゲートのＩ／Ｏ端子、ゲート高効率トランス（ＰＴ）に対する接続部とともにゲートに割り当てられている。未割り当てのジョセフソン接合は、ゲートおよび他の超電導構成要素のＩ／Ｏ端子を互いに接続するＪＴＬアクティブ配線を形成するために自由に使用することができる。配置及び経路指定アルゴリズム２０は、例えば、共に結合される個々の超電導構成要素のＩ／Ｏ端子に対するジョセフソン接合の近接位置に基づいて、アクティブ配線に利用される未割り当てのジョセフソン接合を決定する。配線自体は、ＪＴＬアクティブ配線および他の超電導構成要素のインダクタを形成する。

【0021】

図４は、図３に示される第１のタイル５８および第２のタイル６０を使用する図２に示す回路の可能な配線の経路指定の一例を示す。先に述べたように、全ての実線は、第１のタイル５８及び第２のタイル６０に沿って垂直に延び、かつジョセフソン接合の各々と共に第１の層上に存在し、破線は、第１のタイル５８および第２のタイル６０に沿って水平に延び、かつ第１の層の下にある下層に存在する。再び、第１の層上で垂直に延在する接地線５２は、接地ビア５６を介して下層上を水平に延在する接地線５４に結合される。

【0022】

図示のように、第１のセル５９の第１のゲートタイプ（ゲートタイプ＃１）には、第１のゲートジョセフソン接合（ＪＪ_Ｇ１）と第２のゲートジョセフソン接合（ＪＪ_Ｇ２）が割り当てられている。第１のゲートジョセフソン接合（ＪＪ_Ｇ１）と第２のゲートジョセフソン接合（ＪＪ_Ｇ２）の第１の端部は、第１のセル５９の第１のゲートタイプ（ゲートタイプ＃１）のＩ／Ｏ端子に経路指定される。第１のゲートジョセフソン接合（ＪＪ_Ｇ１）と第２のゲートジョセフソン接合（ＪＪ_Ｇ２）の第２の端部は、接地ビア５６を用いる第１の層の下の下層の接地線５４に経路指定される。第３のゲートジョセフソン接合（ＪＪ_Ｇ３）と第４のゲートジョセフソン接合（ＪＪ_Ｇ４）は、第２のセル６１における第２のゲートタイプ（ゲートタイプ＃２）に割り当てられる。第３のゲートジョセフソン接合（ＪＪ_Ｇ３）および第４のゲートジョセフソン接合（ＪＪ_Ｇ４）の第１の端部は、第２のセル６１における第２のゲートタイプ（ゲートタイプ＃２）のＩ／Ｏ端子に経路指定される。第３のゲートジョセフソン接合（ＪＪ_Ｇ３）および第４のゲートジョセフソン接合（ＪＪ_Ｇ４）の第２の端部は、接地ビア５６を用いる第１の層の下の下層の接地線５４に経路指定される。

【0023】

配置及び経路指定アルゴリズム２０は、ネットリストに定義されたＪＴＬアクティブ配線デバイスに未割り当てのジョセフソン接合を割り当てる。例えば、ＪＪ_ＡＦ、ＪＪ_ＡＧ、ＪＪ_ＢＪ、およびＪＪ_ＢＫは、ＪＪ_１、ＪＪ_２、ＪＪ_３およびＪＪ_４にそれぞれ割り当てられて、図２に示されたアクティブ配線入力３２を形成する。さらに、ＪＪ_ＢＥ、ＪＪ_ＢＤ、ＪＪ_ＡＡおよびＪＪ_ＡＭは、ＪＪ_５、ＪＪ_６、ＪＪ_７およびＪＪ_８にそれぞれ割り当てられて、図２に示されるアクティブ配線出力３４を形成する。配置及び経路指定アルゴリズム２０は、配線を仮想的に経路指定して、アクティブ配線入力３２のアクティブ配線接続されたインダクタＬ_１〜Ｌ_７と、アクティブ配線出力３４のアクティブ配線接続されたインダクタＬ_８〜Ｌ_１４とを形成する。配置及び経路指定アルゴリズム２０は、図２に示すように、選択されたアクティブ配線インダクタをクロック／電源回路のバイアストランスに経路指定することもできる。

【0024】

例えば、Ｌ_２とＬ_３の接続端子は、第１の層の上層または下層の別の層のバイアストランスの第１のバイアス端子（ＢＴ_１）に接続されている。また、Ｌ_５とＬ_６の接続端子は、第１の層の上層または下層の別の層のバイアストランスの第２のバイアス端子（ＢＴ_２）に接続され、Ｌ_９とＬ_１０の接続端子は、第１の層の上層または下層の別の層のバイアストランスの第３のバイアス端子（ＢＴ_３）に接続され、Ｌ_１２とＬ_１３の接続端子は、第１の層の上層または下層の別の層のバイアストランスの第４のバイアストランス端子（ＢＴ_４）に接続されている。配置及び経路指定アルゴリズム２０は、超電導構成要素の決定された配置位置と、例えば集積回路製造工場による製造のための決定された配線経路指定とを有する物理レイアウト出力ファイルを生成する。

【0025】

図３及び図４は、超電導回路の第１の層および第１の層の上層または下層の別の層の回路領域および／またはボリュームに対する水平Ｘ方向および垂直Ｙ方向に沿って、ゲートを接続するためのアクティブ配線を形成するための配線の経路指定を示す。この経路指定は、より大規模な多層超電導設計の経路指定の一部となり得る。例えば、図５は、多層超電導回路１５０の例示的なブロック図を示す。図５の例において、超電導回路１５０は、１０層スタックのブロック図として示されている。第１の層１５２は、クロック信号（例えば、ＡＣ信号またはＡＣ直交信号）を提供することができるようなクロック層として示される。第２の層１５４は、クロック信号が誘導結合されて、超電導回路１５０に関連するジョセフソン接合をトリガするバイアス電流電位を提供するバイアスインダクタンス層として示される。一例として、クロック層１５２およびバイアスインダクタンス層１５４は、少なくとも１つの位相でクロック信号を供給するために誘導的に結合された部分を有して、個々のジョセフソン接合の順次トリガリングを提供することができる（例えば、ＲＱＬ回路の実装において）。代替的に、クロック層１５２およびバイアスインダクタンス層１５４は、超電導回路１５０の他の層を介して提供される入力信号に対してジョセフソン接合へのバイアスを提供するように、ＤＣバイアス信号を受信して誘導することができる。

【0026】

超電導回路１５０はまた、低電圧レール（例えば、接地）に導電結合することができる接地層１５６と、接地層１５６の上にある４つの導体層とを含む。超電導ゲートを接続するためのアクティブ配線を形成するための４つの導体層は、第１のＸ経路指定層１５８、第１のＹ経路指定層１６０、第２のＸ経路指定層１６２、および第２のＹ経路指定層１６４として連続して重ね合わされて示されている。導体層１５８，１６０，１６２および１６４の各々は、Ｘ軸（例えば、導体層１５８および１６２）またはＹ軸（例えば、導体層１６０および１６４）の個々の一つに沿って延在する少なくとも１つの導体を含む。例えば、導体層１５８，１６０，１６２、および１６４の各々における導体は、ＳＦＱパルスを他の超電導回路との間で転送するためのＪＴＬアクティブ配線およびゲートとして実装することができる。また、図５の例において、超電導回路１５０は、接地層１５６に導電結合され、接地層１５６と直交する方向（すなわち、Ｚ軸）に延在する三次元接地メッシュ１６６を含み、三次元接地メッシュ１６６の部分は、導体層１５８，１６０，１６２，１６４と実質的に同一平面内にある。したがって、導体層１５８，１６０，１６２，１６４を伝搬する個々の信号の接地帰還経路を提供する際に、超電導回路１５０において三次元接地メッシュ１６６への導電性結合のインダクタンスを制御することができる。

【0027】

超電導回路１５０は、第２のＹ経路指定層１６４の上にあるジョセフソン接合ゲート層１６８と、ジョセフソン接合ゲート層１６８の上にある第１のゲートインダクタンス層１７０と、第１のゲートインダクタンス層１７０の上にある第２のゲートインダクタンス層１７２とを含む。ジョセフソン接合ゲート層１６８は、超電導回路１５０を含む超電導回路タイルに関連するような、超電導ゲートの動作に関連する少なくとも１つのジョセフソン接合を含む。同様に、第１および第２のゲートインダクタンス層１７０および１７２は、ジョセフソン接合ゲート層１６８の少なくとも１つのジョセフソン接合に基づくなど、超電導回路１５０に提供される信号および／または超電導回路１５０からの信号（例えば、ＳＦＱパルス）の誘導結合に対応することができる。従って、超電導回路１５０は、独立した超電導回路として、またはより大規模な超電導回路の一部として動作することができる。

【0028】

上記の構造的および機能的特徴を考慮して、例示的な方法は、図６を参照することにより、より良く理解されるであろう。説明の簡略化のために、図６の方法は、連続して実行されるように示され、説明されているが、図示された順序に制限されず、いくつかの動作は、他の例では、本明細書に示され説明されているものとは異なる順序で、および／または同時に起こり得る。

【0029】

図６は、超電導回路を製造するための物理レイアウト出力ファイルを生成する方法のフローチャートを示す。この方法は、２０２で開始し、超電導構成要素間の端子の入力／出力（Ｉ／Ｏ）接続を定義するネットリストファイルが受信される。２０４において、個々のゲートタイルタイプが、ネットリストにおける各ゲートについて決定される。ゲートタイルタイプは、ネットリストにおける各ゲートタイプに関連するゲートタイプと、複数の関連付けられた未割り当てのジョセフソン接合部とを含む。２０６において、配置位置は、回路レイアウトにおいて各ゲートタイルおよび各ゲートタイルと関連付けられたジョセフソン接合について決定される。２０８において、未割り当てのジョセフソン接合が、超電導構成要素間の端子のＩ／Ｏ接続を提供するネットリストのアクティブ配線回路に定義されるジョセフソン接合に割り当てられる。２１０において、配線経路指定が決定されて、割り当てられたジョセフソン接合を互いに接続し、超電導構成要素間の端子のＩ／Ｏ接続を結合するアクティブ配線回路を形成するための配線インダクタが提供される。２１２において、物理レイアウト出力ファイルが、各ゲートタイルの決定された配置位置、および決定された配線経路指定を用いて生成される。

【0030】

前述の構造的および機能的記述を考慮して、当業者は、本明細書で開示されたシステムおよび方法の一部が、方法、データ処理システム、または例えば非一時的コンピュータ可読媒体等のコンピュータプログラム製品として実施され得ることを理解するであろう。したがって、本明細書に開示されるアプローチのこれらの部分は、完全にハードウェアの実施形態、完全にソフトウェアの実施形態（例えば、非一時的な機械可読媒体にある）、またはソフトウェアとハードウェアを組み合わせた実施形態の形態を取ることができる。さらに、本明細書で開示されるシステムおよび方法の一部は、媒体上にコンピュータ可読プログラムコードを有するコンピュータ使用可能な記憶媒体上のコンピュータプログラム製品であってもよい。静的および動的ストレージデバイス、ハードディスク、光ストレージデバイス、および磁気ストレージデバイスを含むが、これらに限定されない任意の適切なコンピュータ可読媒体を利用することができる。

【0031】

特定の実施形態はまた、方法、システム、およびコンピュータプログラム製品のブロック図を参照して本明細書に記載されている。図面のブロックおよび図面のブロックの組み合わせは、コンピュータ実行可能な命令によって実施できることが理解されるであろう。これらのコンピュータ実行可能命令は、汎用コンピュータ、専用コンピュータ、または他のプログラム可能なデータ処理装置（または装置および回路の組合せ）の１つまたは複数のプロセッサに提供されて、１つまたは複数のプロセッサを介して実行する命令が１つまたは複数のブロックで指定された機能を実行するように機械を生成することができる。

【0032】

これらのコンピュータ実行可能命令はまた、コンピュータ可読メモリに格納されて、コンピュータ可読メモリに格納された命令が、フローチャートの１つまたは複数のブロックで指定された機能を実行する命令を含む製品をもたらすような、特定の方法で機能するようにコンピュータまたは他のプログラマブルデータ処理装置に指示するようにしてもよい。コンピュータプログラム命令は、コンピュータまたは他のプログラマブルデータ処理装置にロードされて、コンピュータまたは他のプログラマブルデータ処理装置で実行される命令が、フローチャートの１つまたは複数のブロックで指定された機能を実行するためのステップを提供するように、コンピュータまたは他のプログラマブルデータ処理装置上で一連の動作ステップを実行させてコンピュータでプロセスが実行されるようにしてもよい。

【0033】

上記のことは例である。当然のことながら、構造、構成要素、または方法のすべての考えられる組み合わせを説明することは不可能であるが、当業者は、多くのさらなる組み合わせおよび置換が可能であることを認識するであろう。したがって、本発明は、添付の特許請求の範囲を含む本出願の範囲内に含まれるそのような変更、修正、および変形をすべて包含することが意図されている。開示または特許請求の範囲で、単数要素またはその同等物が記載されている場合、そのような一つの要素は、１つまたは複数の要素を含んでおり、そのような要素を２つ以上必要としないものと解釈されるべきである。本明細書で使用される場合、「含む」という用語は、限定するものではないが、含むことを意味し、「含んでいる」という用語は、限定するものではないが、含んでいることを意味する。「に基づく」という用語は、少なくとも部分的に基づいていることを意味する。
以下に、上記実施形態から把握できる技術思想を付記として記載する。
［付記１］
超電導回路の物理レイアウトシステムであって、
複数のゲートタイルタイプを有するゲートタイルライブラリであって、各ゲートタイルタイプが、別々の関連するゲートタイプと、複数の関連する未割り当てのジョセフソン接合とを有する、前記ゲートタイルライブラリと、
機械可読命令を実行するためのプロセッサと、
配置及び経路指定アルゴリズムを有するメモリと
を備え、前記配置及び経路指定アルゴリズムは、前記プロセッサによって実行されると、
ゲートタイルライブラリをロードし、
超電導回路設計の超電導構成要素間の端子の入力／出力（Ｉ／Ｏ）接続を定義するネットリストファイルを受信し、ここで、超電導構成要素が、ゲート、ジョセフソン接合、インダクタおよびトランスを含み、
ネットリストにおける各ゲートに対する個々のゲートタイルタイプを決定し、
回路レイアウトにおける各ゲートタイルおよび各ゲートタイルと関連するジョセフソン接合の配置位置を決定し、
超電導構成要素間の端子のＩ／Ｏ接続を提供するネットリストのアクティブ配線回路内に定義されたジョセフソン接合に未割り当てのジョセフソン接合を割り当て、
割り当てられたジョセフソン接合を互いに接続し、超電導構成要素間の端子のＩ／Ｏ接続を結合するアクティブ配線回路を形成する配線インダクタを提供するための配線経路指定を決定し、
決定された各ゲートタイルの配置位置と、決定された配線経路指定とを有する物理レイアウト出力ファイルを生成するように構成されている、システム。
［付記２］
前記配置及び経路指定アルゴリズムは、前記ネットリストに基づいてゲートに割り当てられたジョセフソン接合に関する配線経路指定を決定するようにさらに構成される、付記１に記載のシステム。
［付記３］
各ゲートタイルタイプが、実質的に同じサイズおよび実質的に同じ形状の少なくとも１つを有する、付記１に記載のシステム。
［付記４］
回路レイアウトにおける各ゲートタイルおよび各ゲートタイルに関連するジョセフソン接合の配置位置は、ネットリストにおける超電導構成要素間の接続、各ゲートタイルのサイズ、および各ゲートタイルの形状に少なくとも部分的に基づく、付記１に記載のシステム。
［付記５］
各タイルの配置位置および配線経路指定は、多層回路レイアウトの複数の層をカバーする、付記１に記載のシステム。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】