特許 6347497 広範な入力電流レンジを伴うトランスインピーダンス増幅器のための装置及び方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6347497

(24)【登録日】2018年6月8日

(45)【発行日】2018年6月27日

(54)【発明の名称】広範な入力電流レンジを伴うトランスインピーダンス増幅器のための装置及び方法

(51)【国際特許分類】

   H03F 3/08 20060101AFI20180618BHJP

   H03F 3/34 20060101ALN20180618BHJP

   H03G 3/30 20060101ALN20180618BHJP

【ＦＩ】

   H03F3/08

   !H03F3/34 A

   !H03G3/30 D

【請求項の数】20

【全頁数】15

(21)【出願番号】特願2016-509087(P2016-509087)

(86)(22)【出願日】2014年4月16日

(65)【公表番号】特表2016-515791(P2016-515791A)

(43)【公表日】2016年5月30日

(86)【国際出願番号】US2014034433

(87)【国際公開番号】WO2014172505

(87)【国際公開日】20141023

【審査請求日】2017年4月10日

(31)【優先権主張番号】13/863,429

(32)【優先日】2013年4月16日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】390020248

【氏名又は名称】日本テキサス・インスツルメンツ株式会社

(73)【特許権者】

【識別番号】507107291

【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド

(74)【上記1名の代理人】

【識別番号】100098497

【弁理士】

【氏名又は名称】片寄 恭三

(72)【発明者】

【氏名】オリヴァー ピーペンストック

(72)【発明者】

【氏名】ゲルド シュペナー

(72)【発明者】

【氏名】フランク ゲルハウゼン

(72)【発明者】

【氏名】ウルリッヒ シャフト

【審査官】 齋藤 正貴

(56)【参考文献】

【文献】 特表２０１２−５２７２０５（ＪＰ，Ａ）

【文献】 特開２０１１−０９１６８８（ＪＰ，Ａ）

【文献】 特表２０１０−５０８７３２（ＪＰ，Ａ）

【文献】 特開２００６−２６１８６６（ＪＰ，Ａ）

【文献】 米国特許第８３１９５５３（ＵＳ，Ｂ１）

【文献】 米国特許出願公開第２００１／００５０３３３（ＵＳ，Ａ１）

【文献】 米国特許第５３４３１６０（ＵＳ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｆ ３／０８

Ｈ０３Ｆ ３／３４

Ｈ０３Ｇ ３／３０

ＪＳＴＰｌｕｓ／ＪＭＥＤＰｌｕｓ／ＪＳＴ７５８０（ＪＤｒｅａｍＩＩＩ）

(57)【特許請求の範囲】

【請求項1】

入力電流を出力電圧に変換するための前置増幅器回路であって、
前記入力電流を表す入力信号を受信し、第１の電圧出力信号を提供する、第１のトランスインピーダンス増幅器と、
前記第１のトランスインピーダンス増幅器に整合され、第２の電圧出力信号を提供する、第２のトランスインピーダンス増幅器と、
基準電流に少なくとも部分的に従って、前記それぞれの第１及び第２のトランスインピーダンス増幅器に第１及び第２のバイアス電流を提供する、バイアス回路と、
オフセット信号に少なくとも部分的に従って、前記バイアス回路に提供される前記基準電流を制御する、基準回路と、
前記第１及び第２の電圧出力信号から導出される差動電圧出力信号に従って、前記基準回路に前記オフセット信号を提供する、オフセット回路と、
を含む、前置増幅器回路。

【請求項2】

請求項１に記載の前置増幅器回路であって、
前記オフセット信号に従って、前記入力信号のＤＣ成分の少なくとも一部を選択的に除去するためＤＣ相殺回路を更に含む、前置増幅器。

【請求項3】

請求項１に記載の前置増幅器回路であって、
前記第１及び第２の電圧出力信号から導出される前記差動電圧出力信号に少なくとも部分的に従って、前記第１及び第２のトランスインピーダンス増幅器のゲインを制御する、自動ゲイン制御回路を更に含む、前置増幅器回路。

【請求項4】

請求項３に記載の前置増幅器回路であって、
前記第１のトランスインピーダンス増幅器が、
前記入力信号を受信するためのベース端子と、第１のレジスタを介して前記バイアス回路に結合されるコレクタ端子と、回路接地ノードに結合されるエミッタ端子とを含む、第１の入力トランジスタであって、前記第１の入力トランジスタの前記コレクタ端子が前記第１の電圧出力信号を提供する、前記第１の入力トランジスタと、
前記第１の入力トランジスタの前記コレクタ端子に接続されるベース端子と、電圧供給ノードに接続されるコレクタ端子とを備える、第１の出力トランジスタと、
前記第１の出力トランジスタのエミッタ端子と前記第１の入力トランジスタの前記ベース端子との間に接続される、第１のフィードバックレジスタと、
前記第１のフィードバックレジスタに並列に接続される第１のゲイン制御電界効果トランジスタと、
を含み、
前記第２のトランスインピーダンス増幅器が、
第２のレジスタを介して前記バイアス回路に結合されるコレクタ端子と、前記回路接地ノードに結合されるエミッタ端子とを含む、第２の入力トランジスタと、
前記第２の入力トランジスタの前記コレクタ端子に接続されるベース端子と、前記電圧供給ノードに接続されるコレクタ端子とを備える、第２の出力トランジスタと、
前記第２の出力トランジスタのエミッタ端子と前記第２の入力トランジスタのベース端子との間に接続される、第２のフィードバックレジスタと、
前記第２のフィードバックレジスタに並列に接続される第２のゲイン制御電界効果トランジスタと、
を含み、
前記自動ゲイン制御回路が、差動電圧出力信号振幅を増加させるために前記第１及び第２のトランスインピーダンス増幅器の前記ゲインを減少させるため、及びその逆のために、前記差動電圧出力信号に少なくとも部分的に従って、前記第１及び第２のゲイン制御電界効果トランジスタにゲート制御信号を提供する、前置増幅器回路。

【請求項5】

請求項４に記載の前置増幅器回路であって、
前記オフセット信号に従って、前記入力信号のＤＣ成分の少なくとも一部を選択的に除去するためＤＣ相殺回路を更に含む、前置増幅器。

【請求項6】

請求項５に記載の前置増幅器回路であって、
前記基準回路が、前記第１及び第２のバイアス電流を減少させるため、及びそれによって、差動電圧出力信号振幅を増加させるために前記第１及び第２のトランスインピーダンス増幅器の前記ゲインを減少させるため、及びその逆のために、前記オフセット信号の振幅の逆数に少なくとも部分的に従って前記基準電流を制御する、前置増幅器回路。

【請求項7】

請求項３に記載の前置増幅器回路であって、
前記オフセット信号に従って、前記入力信号のＤＣ成分の少なくとも一部を選択的に除去するためＤＣ相殺回路を更に含む、前置増幅器。

【請求項8】

請求項３に記載の前置増幅器回路であって、
前記基準回路が、前記第１及び第２のバイアス電流を減少させるため、及びそれによって、差動電圧出力信号振幅を増加させるために前記第１及び第２のトランスインピーダンス増幅器の前記ゲインを減少させるため、及びその逆のために、前記オフセット信号の振幅の逆数に少なくとも部分的に従って前記基準電流を制御する、前置増幅器回路。

【請求項9】

請求項１に記載の前置増幅器回路であって、
前記第１のトランスインピーダンス増幅器が、
前記入力信号を受信するためのベース端子と、第１のレジスタを介して前記バイアス回路に結合されるコレクタ端子と、回路接地ノードに結合されるエミッタ端子とを含む、第１の入力トランジスタであって、前記第１の入力トランジスタの前記コレクタ端子が前記第１の電圧出力信号を提供する、前記第１の入力トランジスタと、
前記第１の入力トランジスタの前記コレクタ端子に接続されるベース端子と、電圧供給ノードに接続されるコレクタ端子とを備える、第１の出力トランジスタと、
前記第１の出力トランジスタのエミッタ端子と前記第１の入力トランジスタの前記ベース端子との間に接続される、第１のフィードバックレジスタと、
を含み、
前記第２のトランスインピーダンス増幅器が、
第２のレジスタを介して前記バイアス回路に結合されるコレクタ端子と、前記回路接地ノードに結合されるエミッタ端子とを含む、第２の入力トランジスタと、
前記第２の入力トランジスタの前記コレクタ端子に接続されるベース端子と、前記電圧供給ノードに接続されるコレクタ端子とを備える、第２の出力トランジスタと、
前記第２の出力トランジスタのエミッタ端子と前記第２の入力トランジスタのベース端子との間に接続される、第２のフィードバックレジスタと、
を含む、前置増幅器回路。

【請求項10】

請求項１に記載の前置増幅器回路であって、
前記基準回路が、前記第１及び第２のバイアス電流を減少させるため、及びそれによって、差動電圧出力信号振幅を増加させるために前記第１及び第２のトランスインピーダンス増幅器のゲインを減少させるため、及びその逆のために、前記オフセット信号の振幅の逆数に少なくとも部分的に従って前記基準電流を制御する、前置増幅器回路。

【請求項11】

集積回路装置であって、
互いに結合されるゲート端子と、電圧供給ノードに結合されるソース端子と、前記ゲート端子の制御電圧に従って第１及び第２のバイアス電流をそれぞれ提供するドレイン端子とを備える第１及び第２のＰチャネルＦＥＴを含むバイアス回路と、
第１及び第２のトランスインピーダンス増幅器であって、前記第１及び第２のトランスインピーダンス増幅器が、
対応するレジスタを介して前記バイアス回路から前記第１及び第２のバイアス電流を受信するように結合されるコレクタ端子と、回路接地ノードに結合されるエミッタ端子とを含むＮＰＮ入力トランジスタであって、前記入力トランジスタの前記コレクタ端子が差動電圧出力信号を提供する、前記ＮＰＮ入力トランジスタと、
前記入力トランジスタの前記コレクタ端子に接続されるベース端子と、前記電圧供給ノードに接続されるコレクタ端子とを備える、ＮＰＮ出力トランジスタと、
前記出力トランジスタのエミッタ端子と前記入力トランジスタのベース端子との間に接続されるフィードバックレジスタと、
を個別に含む、前記第１及び第２のトランスインピーダンス増幅器と、
少なくとも部分的に、前記差動電圧出力信号に従い、前記集積回路において生成される基準電流に従って、前記第１及び第２のバイアス電流を制御するように前記バイアス回路に提供される前記制御電圧を改変するため基準電流出力を提供する基準回路と、
を含み、
前記第１のトランスインピーダンス増幅器の前記入力トランジスタの前記ベース端子が、入力信号を受信するように接続され、前記第１及び第２のトランスインピーダンス増幅器が、前記入力信号の振幅を表す前記差動電圧出力信号を提供する、集積回路装置。

【請求項12】

請求項１１に記載の集積回路装置であって、
前記第１のトランスインピーダンス増幅器の前記入力トランジスタの前記ベース端子と前記回路接地ノードとの間に結合され、前記入力信号のＤＣ成分の少なくとも一部を選択的に除去するために前記差動電圧出力信号に少なくとも部分的に従って制御されるゲート端子を有する、ＮチャネルＦＥＴを更に含む、集積回路装置。

【請求項13】

請求項１２に記載の集積回路装置であって、
前記差動電圧出力信号に少なくとも部分的に従って、前記第１及び第２のトランスインピーダンス増幅器のゲインを制御する、自動ゲイン制御回路を更に含む、集積回路装置。

【請求項14】

請求項１３に記載の集積回路装置であって、
前記個別のトランスインピーダンス増幅器が、前記対応するフィードバックレジスタに並列に接続されるゲイン制御電界効果トランジスタを含み、
前記自動ゲイン制御回路が、差動電圧出力信号振幅を増加させるために前記第１及び第２のトランスインピーダンス増幅器の前記ゲインを減少させるため、及びその逆のために、前記差動電圧出力信号に少なくとも部分的に従って、前記ゲイン制御電界効果トランジスタにゲート制御信号を提供する、集積回路装置。

【請求項15】

請求項１４に記載の集積回路装置であって、
前記基準回路が、前記第１及び第２のバイアス電流を減少させるため、及びそれによって、差動電圧出力信号振幅を増加させるために前記第１及び第２のトランスインピーダンス増幅器の前記ゲインを減少させるため、及びその逆のために、前記差動電圧出力信号の振幅の逆数に少なくとも部分的に従って前記基準電流出力を制御する、集積回路装置。

【請求項16】

請求項１１に記載の集積回路装置であって、
前記差動電圧出力信号に少なくとも部分的に従って前記第１及び第２のトランスインピーダンス増幅器のゲインを制御する、自動ゲイン制御回路を更に含み、
前記個別のトランスインピーダンス増幅器が、前記対応するフィードバックレジスタに並列に接続されるゲイン制御電界効果トランジスタを含み、
前記自動ゲイン制御回路が、差動電圧出力信号振幅を増加させるために前記第１及び第２のトランスインピーダンス増幅器の前記ゲインを減少させるため、及びその逆のために、前記差動電圧出力信号に少なくとも部分的に従って、前記ゲイン制御電界効果トランジスタにゲート制御信号を提供する、集積回路装置。

【請求項17】

請求項１６に記載の集積回路装置であって、
前記基準回路が、前記第１及び第２のバイアス電流を減少させるため、及びそれによって、差動電圧出力信号振幅を増加させるために前記第１及び第２のトランスインピーダンス増幅器の前記ゲインを減少させるため、及びその逆のために、前記差動電圧出力信号の振幅の逆数に少なくとも部分的に従って前記基準電流出力を制御する、集積回路装置。

【請求項18】

請求項１１に記載の集積回路装置であって、
前記基準回路が、前記第１及び第２のバイアス電流を減少させるため、及びそれによって、差動電圧出力信号振幅を増加させるために前記第１及び第２のトランスインピーダンス増幅器の前記ゲインを減少させるため、及びその逆のために、前記差動電圧出力信号の振幅の逆数に少なくとも部分的に従って前記基準電流出力を制御する、集積回路装置。

【請求項19】

請求項１１に記載の集積回路装置であって、
前記第１及び第２のトランスインピーダンス増幅器が整合される、集積回路装置。

【請求項20】

シングルエンド入力電流信号を差動出力電圧信号に変換するための前置増幅器であって、
前記シングルエンド入力電流信号を受信するベース端子を備える第１の入力トランジスタと、第１の出力トランジスタとを含む、信号トランスインピーダンス増幅器と、
前記信号トランスインピーダンス増幅器に整合され、入力信号を受信しない第２の入力トランジスタと第２の出力トランジスタとを含む、ダミートランスインピーダンス増幅器と、
を含み、
前記信号トランスインピーダンス増幅器と前記ダミートランスインピーダンス増幅器とが、少なくとも部分的に、前記シングルエンド入力電流信号に従い、また、前置増幅器内に実装される基準電流源から導出されるバイアス電流源と自動ゲイン制御回路出力信号とに従って、前記差動出力電圧信号を提供する、前置増幅器。

【発明の詳細な説明】

【技術分野】

【0001】

本願は、前置増幅器又は前置増幅器回路要素に関係し、より具体的に言えば、入力電流信号を出力電圧信号に変換するための前置増幅器に関係する。

【背景技術】

【0002】

前置増幅器は様々な応用例において、例えば、フォトダイオードからの信号電流入力を、光ファイバ受信器システムなどにおける後続の処理のための電圧信号に変換するために用いられる。これらのような前置増幅器回路は、１つ又は複数のトランスインピーダンス増幅器又はＴＩＡを提供し、２つのＴＩＡを用いて、シングルエンド入力電流信号を差動出力電圧信号に変換することができる。所与の応用例及び関連付けられる入力電流感度レベルについて、トランスインピーダンス増幅器は、帯域幅、ゲイン、ゲインピーキング（gain-peaking）、群遅延（group delay）、及び入力換算ノイズ（input referred noise）を含む、様々な性能パラメータに関連して設計される。しかしながら、より広いレンジの入力電流を必要とする応用例が、１つ又は複数の性能パラメータの大幅な劣化につながる可能性のある飽和効果、並びに、信号経路出力における高パルス幅歪み（ＰＷＤ）及び決定論的ジッタ（ＤＪ）などを被る恐れがある。従って、入力電流信号振幅の広範なレンジにわたって許容し得る性能パラメータで動作し得る、改善された前置増幅器及び集積回路が依然として求められている。

【発明の概要】

【0003】

本願は、広範な入力電流レンジにわたる設計パラメータの達成を促進するために、入力電流信号の振幅又は大きさに基づくトランスインピーダンス増幅器動作状態の調節を提供する、前置増幅器トポロジに関係する。従来の設計とは異なり、本開示の様々な概念は、帯域幅、ゲイン、ゲインピーキング、群遅延、及び入力換算ノイズの大幅な劣化なしに、並びに高パルス幅歪み又は決定論的ジッタなしに、入力信号が大きく変化し得る状況において、１つ又は複数のトランスインピーダンス増幅器を用いる所与の前置増幅器設計の応用例を可能にするためにうまく用いられ得る。

【0004】

前置増幅器回路が提供され、前置増幅器回路は、入力信号を受信し、第１の電圧出力信号を提供する第１のトランスインピーダンス増幅器と、第２の電圧出力信号を提供する、第１のトランスインピーダンス増幅器に整合される第２のトランスインピーダンス増幅器とを含む。バイアス回路が、基準電流に少なくとも部分的に基づいて、それぞれのトランスインピーダンス増幅器に第１及び第２のバイアス電流を提供する。前置増幅器回路は更に、オフセット信号に少なくとも部分的に基づいてバイアス回路に提供される基準電流を制御する基準回路を含み、オフセット回路が、第１及び第２の電圧出力信号から導出される差動電圧出力信号に従って、オフセット信号を提供する。トランスインピーダンス増幅器バイアス電流を制御するためにオフセット信号を用いることは、許容し得る性能パラメータを維持しながら、広範な入力電流レンジにわたる動作を有利に促進するためにうまく用いられ得、そのため、従来の前置増幅器設計に勝る大幅な進歩を示す。

【0005】

ある実施形態が更に、オフセット信号に基づいて入力信号のＤＣ成分のすべて又は一部を選択的に除去するように動作可能なＤＣ相殺回路を含む。差動出力電圧信号に少なくとも部分的に従ってトランスインピーダンス増幅器ゲインを制御するために、ある実施形態において自動ゲイン制御（ＡＧＣ）回路が含まれ得る。トランスインピーダンス増幅器は、フィードバックレジスタと、フィードバックレジスタに並列に接続されるゲイン制御トランジスタとを含み得、ＡＧＣ回路が、差動電圧出力信号振幅を増加させるためにトランスインピーダンス増幅器ゲインを減少させるため、及びその逆のために、ゲイン制御トランジスタにゲート制御信号を提供する。また、ある実施形態において、基準回路は、トランスインピーダンス増幅器バイアス電流を減少させるため、及びそれによって、差動電圧出力信号振幅を増加させるためにトランスインピーダンス増幅器ゲインを減少させるため、及びその逆のために、オフセット信号振幅の逆数に少なくとも部分的に従って基準電流を制御する。

【0006】

本開示の更なる態様に従って集積回路装置が提供され、集積回路装置は、互いに結合されるゲート端子と、電圧供給ノードに結合されるソース端子と、ゲート端子の制御電圧に従って第１及び第２のバイアス電流をそれぞれ提供するドレイン端子とを有する、第１及び第２のＭＯＳＦＥＴを備えるバイアス回路を含む。この集積回路装置は更に、第１及び第２のトランスインピーダンス増幅器を含み、第１及び第２のトランスインピーダンス増幅器は、対応するレジスタを介して対応するバイアス電流を受信する入力トランジスタ、並びにエミッタフォロワトランジスタ、及びエミッタフォロワトランジスタエミッタと入力トランジスタベース端子との間に接続されるフィードバックレジスタを個別に含む。第１のトランスインピーダンス増幅器の入力トランジスタのベースは、入力信号を受信するために接続され、トランスインピーダンス増幅器は、入力信号の振幅を表す差動電圧出力を提供する。ある実施形態において、第１及び第２のトランスインピーダンス増幅器は、互いに整合される。この集積回路装置は更に、差動電圧出力に少なくとも部分的に基づき及び集積回路において生成される基準電流に従って、第１及び第２のバイアス電流を制御するために、バイアス回路制御電圧を改変するために基準電流出力を提供する基準回路を含む。本アーキテクチャは、有利なことに差動電圧出力を用いてトランスインピーダンス増幅器バイアスを適宜変更し、それによって、高入力信号レベルに対する電力消費の削減を促進するために、ＰＷＤ及びＤＪ値を低く保ちながら、入力信号レベルにおける変更のための動作を前述の設計パラメータに合うように自己調節する。

【0007】

ある実施形態において、ＭＯＳＦＥＴが、第１の増幅器入力トランジスタベース端子と回路接地との間に結合され、入力信号のＤＣ成分の少なくとも一部を選択的に除去するために、差動電圧出力信号に少なくとも部分的に従って制御される。集積回路装置のある実施形態が、差動電圧出力信号に少なくとも部分的に従って第１及び第２のトランスインピーダンス増幅器のゲインを制御するＡＧＣ回路を含む。また、ある実施形態において、基準回路は、トランスインピーダンス増幅器バイアス電流を減少させ、従って差動電圧出力信号振幅を増加させるためにトランスインピーダンス増幅器ゲインを減少させるため、及びその逆のために、差動電圧出力信号の振幅の逆数に少なくとも部分的に従って基準電流出力を制御する。

【0008】

本開示の更なる態様に従い、シングルエンド入力電流信号を差動出力電圧信号に変換するために前置増幅器が提供される。前置増幅器は、シングルエンド入力電流信号を受信する信号トランスインピーダンス増幅器、並びに、信号トランスインピーダンス増幅器に整合され、入力信号を受信しない、ダミートランスインピーダンス増幅器を含む。信号及びダミートランスインピーダンス増幅器は、少なくとも部分的に入力電流信号に従って、及び、前置増幅器内に実装される基準電流源から導出されるバイアス電流源に従って、及び、自動ゲイン制御回路信号に従って、差動出力電圧信号を提供する。

【図面の簡単な説明】

【0009】

【図1】本開示のある態様に従い、増幅された差動電圧出力信号に従って出力を提供する自動ゲイン制御回路及びオフセット相殺回路、並びに、差動電圧出力に少なくとも部分的に従ってＴＩＡバイアス電流を制御する基準回路を備える、２つのトランスインピーダンス増幅器うちの一方がシングルエンド入力電流信号を受信する、２つのトランスインピーダンス増幅器を備える例示の前置増幅器を図示する概略図である。

【0010】

【図2】オフセット相殺入力信号に従って、制御された基準電流を介してバイアス回路制御電圧を制御する基準回路を備え、及び、差動電圧出力に従って導出されるＡＧＣ入力信号に従ってトランスインピーダンス増幅器ゲインを制御するゲイン制御電界効果トランジスタを備える、例示の前置増幅器回路実装の更なる細部を図示する概略図である。

【0011】

【図3】図１及び図２の前置増幅器における、例示の自動ゲイン制御及びオフセット相殺回路を図示する概略図である。

【0012】

【図4】図１及び図２の前置増幅器における基準回路の更なる細部を図示する概略図である。

【発明を実施するための形態】

【0013】

本願は、性能パラメータを許容し得る限度内に維持しつつ、入力信号振幅の広範なレンジにわたる動作を提供するために実装され得る、出力電圧フィードバックに基づく自動ゲイン制御及びオフセット調節を有利に用いつつ入力電流信号を出力電圧信号に変換するための、前置増幅器トポロジ及び装置を提供する。本願は、従来の前置増幅器回路設計に勝る大幅な改善を提供し、その例は、全体が参照により本明細書に組み込まれ、本開示の譲受人に譲渡された、米国特許番号第７，２３３，２０９号に例示及び説明されている。

【特許文献1】米国特許番号第７，２３３，２０９号

【0014】

図１は、可能な一応用例における前置増幅器回路装置１０を示し、本応用例において、前置増幅器入力端子１２とバイアス源ＢＩＡＳとの間に接続されるフォトダイオード２から入力電流信号ＩＡＮが受信される。この図は、フォトダイオード２のキャパシタンスを、入力端子１２におけるフォトダイオード２のアノードと接地との間に接続されるキャパシタＣ１として表す。非限定的な一例において、前置増幅器回路１０は、フォトダイオード２を介して光信号を受信する光ファイバ通信システム受信器の一部であり、前置増幅器１０は、ホストシステム（図示せず）による更なる処理のためにフォトダイオード２から受信される電流信号を表す差動電圧出力を提供する。

【0015】

図１に見られるように、前置増幅器１０は、端子１２を介して入力信号を受信する第１又は信号のトランスインピーダンス増幅器すなわちＴＩＡ１０ａと、入力信号を受信しない第２又は「ダミー」のトランスインピーダンス増幅器１０ｂとを含む、増幅器１６として表されるデュアルトランスインピーダンス増幅器アーキテクチャを備えるシングルエンド入力１２を有する。トランスインピーダンス増幅器１０ａ及び１０ｂは、フォトダイオード２からの受信した入力電流信号の振幅を表す、ノード１４ａ及び１４ｂにおける差動出力電圧信号を提供する。更に、この例において、電圧増幅器４がノード１４ａ及び１４ｂから差動出力電圧信号を受信し、増幅された差動電圧をノード４ａ及び４ｂで５０Ω出力バッファ６への入力として提供する。バッファ６の出力は、ノード８ａ及び８ｂにおける全体的な前置増幅器差動出力として提供され、これは光ファイバ受信器（図示せず）などのホストシステムによって用いられ得る。ある実施形態において、前置増幅器１０は単一集積回路（ＩＣ）として構成され、単一ＩＣは、電圧増幅器４及び／又は出力バッファ６を含み得るが、必ずしも含む必要はない。他の実装において、前置増幅器１０は、別々に実装される電圧増幅器４及びバッファ６を備えるスタンドアロン集積回路として実装される。また、前置増幅器１０は、例えばトランシーバＩＣなど、システムオンシリコン内に機能ブロックとして実装され得る。

【0016】

電圧増幅器４の出力は、自動ゲイン制御（ＡＧＣ）及びオフセット相殺（ＯＣ）回路３０への差動電圧入力としても提供される。回路３０は、第１及び第２のＴＩＡ１０ａ及び１０ｂの自動ゲイン制御のためにノード３４でＡＧＣ出力を提供する。図１に示されるように、ＡＧＣ信号３４は、信号３４がそれぞれＴＩＡ１０ａ及び１０ｂのゲインを改変するように、ＴＩＡフィードバックレジスタＲＦ１及びＲＦ２に並列に結合される、Ｎチャネルゲイン制御ＭＯＳＦＥＴ ＭＲＦ１及びＭＲＦ２へのゲート駆動信号として用いられる。

【0017】

加えて、回路３０は、ノード３６においてオフセット相殺又はＯＣ出力を提供し、これは、電流信号入力端子１２と回路接地ノードＶＳＳとの間に結合されるＮチャネルＭＯＳＦＥＴトランジスタＭＳ１を含むＤＣ相殺回路によって、入力として用いられる。動作において、相殺回路トランジスタＭＳ１は、ＯＣ出力３６に少なくとも部分的に従ったオフセット信号３６に従い、そのため電圧増幅器４からの差動電圧出力信号１４ａ、１４ｂに従い、端子１２における入力信号のＤＣ成分のうちの少なくとも一部を選択的に除去する。このように、入力電流信号のＤＣコンテンツ(content)は、ＡＧＣ／ＯＣ回路３０からのフィードバックを介して減少又は相殺される。

【0018】

加えて、図１に見られるように、オフセット信号３６（ＯＣ）は、電流信号２８（Ｉｏｃ）として、電圧電流（ＶｔｏＩ）回路２９を介して基準回路２０にも提供される。基準回路２０は、受信した電流信号２８、並びにＢＩＡＳ電流入力２４（Ｉｉｎ）、及び入力２２で受信した基準電流Ｉｒｅｆに基づいて、トランスインピーダンス増幅器１０ａ及び１０ｂのバイアスを制御するために用いられる基準電流Ｉ４（Ｉｏｕｔ）を制御する。加えて、入力２２に提供される基準電流Ｉｒｅｆは、任意のプロセス、電圧、及び／又は温度（ＰＶＴ）変化を追跡するように、前置増幅器１０の集積回路（図示せず）において生成される。また、図１に見られるように、基準電流Ｉ４は、電圧増幅器４をバイアスするためにも用いられ得るが、これは本開示の厳密な要件ではない。

【0019】

図２は、前置増幅器回路１０の可能な非限定的一実施形態を示し、この実施形態は、第１及び第２のＴＩＡ１０ａ及び１０ｂ、並びに、第１及び第２のバイアス電流Ｉ１及びＩ２をそれぞれのＴＩＡ１０ａ及び１０ｂに提供するバイアス回路１０ｃを含む。この実装において、第１の（信号）ＴＩＡ１０ａは第１の入力トランジスタＱ１を含み、第１の入力トランジスタＱ１は、入力信号１２を受信するベース端子、並びに、第１のレジスタＲＬ１を介してバイアス回路１０ｃに結合されるコレクタ、及びＶＳＳに結合されるエミッタ端子を備え、Ｑ１のコレクタはノード１４ａで第１の出力電圧信号を提供する。加えて、第１のＴＩＡ１０ａは、Ｑ１のコレクタに接続されるベース端子と、供給電圧ノードＶＤＤに接続されるコレクタとを備えるエミッタフォロワトランジスタＱ３、並びに、Ｑ３のエミッタとＱ１のベースとの間に接続されるフィードバックレジスタＲＦ１を含む。加えて、第１の電流源ＩＤＣ１が、Ｑ３のエミッタとＶＳＳとの間に接続される。動作において、Ｑ１の共通エミッタ構成及び共通コレクタ出力トランジスタＱ３は、Ｑ１のベースにおける受信された入力電流信号に基づいてノード１４ａで出力を提供し、フィードバックレジスタＲＦ１はトランスインピーダンスゲインを設定する。加えて、図１において上記のように、ゲイン制御ＭＯＳＦＥＴ ＭＲＦ１が、Ｑ３のエミッタとＱ１のベースとの間のインピーダンスを選択的に改変するようにＡＧＣ制御信号３４に従って動作し、それによって、ＲＦ１の並列フィードバックインピーダンス及びＭＲＦ１のソースドレインレジスタンスを介して、第１のトランスインピーダンス増幅器１０ａのゲインを選択的に改変する。

【0020】

この構成において、入力電流なしに、Ｑ３のエミッタにおける電流はＱ１のベースエミッタ電圧に等しく、Ｑ１のコレクタはＱ３のエミッタの電圧のほぼ２倍であり、これによって、フィードバックレジスタＲＦ１を通した電圧はほぼゼロである。この状態において、Ｑ１を介するコレクタエミッタ電流Ｉ１は、バイアス回路ＦＥＴ Ｍ１及びＭ２のドレインにおける電圧マイナス２ＶｂｅをＲＬ１の抵抗で割ったものであり、Ｑ３のコレクタ電流はＤＣ電流源ＩＤＣ１によって設定される。このようにして、回路は、バイアス回路１０ｃ（ＰＶＴ）の動作によって改変される、プロセス（Ｖｂｅ、ＲＬ１）、温度（Ｖｂｅへの温度効果）、及び供給電圧ＶＤＤに応じて自己バイアスする。しかしながら、入力２２及び２４を提供するオンチップ基準電流に従って基準回路２０を用いる差動出力電圧１４ａ及び１４ｂに従った、バイアス回路１０ｃの動作及びその制御は、こうしたＰＶＴ効果の存在下で許容し得るレンジの動作パラメータを維持するようにバイアス電流Ｉ１を調整することができる。従って、動作において、信号ＴＩＡ１０ａは、ノード１２で受信された入力電流信号の振幅を表すノード１４ａにおける電圧出力を提供する。

【0021】

更に図２に示されるように、第２又はダミーのＴＩＡ１０ｂは、入力トランジスタＱ２、及びエミッタフォロワトランジスタＱ４を含む。入力トランジスタＱ２は、第２のレジスタＲＬ２を介してバイアス回路１０ｃからバイアス電流Ｉ２を受信するように結合されるコレクタを備え、ＶＳＳに結合されるエミッタを備える。エミッタフォロワトランジスタＱ４は、ＶＤＤに結合されるコレクタと、Ｑ２のコレクタで第２の出力ノード１４ｂに結合されるベースと、第２のＤＣ電流源ＩＤＣ２を介してＶＳＳに結合されるエミッタとを含む。また、Ｑ４のエミッタとＱ２のベースとの間に結合される第２のフィードバックレジスタＲＦ２、及び関連付けられるゲイン制御ＭＯＳＦＥＴ ＭＲＦ２を備える。従って、接続された場合、第２のＴＩＡ１０ｂは入力信号を受信しないが、デュアルＴＩＡ構成１０ａ、１０ｂは、シングルエンド入力電流信号を受信し、それに応じてノード１４ａ及び１４ｂで差動電圧出力を提供する。また、信号ＴＩＡ１０ａは反転し、それによって出力端子１４ａは負（−）の出力であり、第２の出力端子１４ｂは正（＋）の出力である。第２の出力端子１４ｂはまた、キャパシタＣ２を介してＱ２のベースに容量性結合される。

【0022】

バイアス回路１０ｃは、一対のＰチャネルＭＯＳＦＥＴデバイスＭ１及びＭ２を含み、それらのゲート端子は互いに接続され、それらのドレイン端子はゲート電圧ＶＲＥＧに従った動作のために共に接続される。Ｍ１及びＭ２のゲートはキャパシタＣ３を介して供給電圧ＶＤＤに接続され、それによってバイアス回路制御電圧ＶＲＥＧが、キャパシタＣ３を通した電圧に従って設定される。Ｍ１及びＭ２は並列に接続されるように図示されているが、代わりに、単一のＦＥＴが用いられ、ゲートが電圧ＶＲＥＧに従って制御される、他の実施形態も可能である。動作において、トランジスタＱ１のコレクタ電流Ｉ１及びＱ２のコレクタ電流Ｉ２は、トランジスタＱ１及びＱ２の相対的なサイズに従って互いにスケーリングされる。図示された例では、コレクタ電流Ｉ１及びＩ２のこのスケーリングは、これ以降に更に説明するように比Ｎ：Ｍに対応する。

【0023】

バイアス回路制御電圧ＶＲＥＧは基準回路２０の動作によって改変され、基準回路２０は、バイアスＦＥＴゲート端子から基準回路２０を介して基準回路２０の電流出力端子Ｉｏｕｔ ２６へ、更にＶＳＳ又は接地へ流れる基準電流Ｉ４を制御する。動作において、基準回路２０は、図４に関してこれ以降に更に説明するように、電流入力信号２８並びに基準電流入力２２及び２４に従って、基準電流Ｉ４の振幅を制御する。また、図２に見られるように、前置増幅器１０は、ＰチャネルＭＯＳＦＥＴ Ｍ３及びＭ４によって形成される電流ミラーも含み、Ｍ４のドレインが、Ｍ３及びレジスタＲ３を介してトランジスタＱ５のコレクタへ流れる電流Ｉ３に従って電流Ｉ４を提供し、図示されるように、トランジスタＱ５のベース端子はＱ２のベースに接続され、トランジスタＱ５のエミッタはＶＳＳに接続される。

【0024】

また、ある非限定的な実装において、第１及び第２のＴＩＡ１０ａ及び１０ｂの構成要素は、スケーリング係数に従って互いに整合される。一例において、第１及び第２のＴＩＡ１０ａ及び１０ｂの整合のためのスケーリング係数は、電力消費を減少させるために、Ｎ：Ｍ（ここで、Ｎ＞Ｍ）に設定される。しかしながら、他の実装において１：１の整合が用いられ得るか、又は他の実施形態においてＭがＮより大きくてもよい。ＡＧＣ信号３４は、デュアルＴＩＡ前置増幅器を制御するために、フィードバックレジスタＲＦ１及びＲＦ２を通して接続されるゲイン制御ＭＯＳＦＥＴ ＭＲＦ１及びＭＲＦ２を制御し、ＯＣ信号３６は、入力１２で受信された入力信号ＩＡＮのＤＣコンテンツを完全に又は少なくとも部分的に相殺するために、オフセット相殺回路ＭＳ１を制御する。オフセット回路３０によって提供されるＯＣ信号３６（図３に関連してこれ以降で更に説明する）は、対応する基準電流入力信号２８（Ｉｏｃ）を基準回路２０に提供するために、電圧電流変換器回路２０によって変換される。

【0025】

図２の実施形態において、トランジスタＱ５は、Ｉ２のレプリカとして電流Ｉ３をつくり、ここでＩ３×Ｍ＝Ｉ２である。電流ミラートランジスタＭ３及びＭ４は、一例では１：１の整合比で整合され、電流Ｉ４はＩ３に基づいて生成され、Ｍ４は基準回路２０のＩｏｕｔポートに接続される。基準回路２０へのＩｏｕｔ接続は、図に示されるようにバイアス回路ＭＯＳＦＥＴ Ｍ１及びＭ２のゲート端子に結合され、Ｍ１及びＭ２のゲートにおけるバイアス回路制御電圧ＶＲＥＧを制御するために、高ゲイン（超ミラー出力）出力ノードを表し、ここで、キャパシタＣ３は安定性のためこの制御電圧ＶＲＥＧを補償する。またこの構成において、基準電流Ｉ４はそのためＩｏｕｔに等しくなるように制御される。

【0026】

前置増幅器の差動電圧出力に基づくＯＣ信号３６に従った基準回路２０の動作によって、Ｉｏｃはノード１２で受信される小さな入力電流ＩＡＮに対して非常に小さくなり得、Ｉ４は基準回路２０へのＢＩＡＳ入力２４におけるバイアス電流入力Ｉｉｎに等しくなり得る。入力電流信号ＩＡＮが増加すると、Ｉｏｃ ２８も増加し得、バイアス回路制御電圧ＶＲＥＧが上昇し得、これによってバイアス電流Ｉ１及びＩ２が減少する。結果として、入力電流レベルの増大はＴＩＡ１０ａ及び１０ｂのゲインを減少させ、それによって回路１０は大小両方の入力電流信号レベル又はレンジに対処することができる。また、ＡＧＣフィードバックループは、入力電流レンジ全体にわたって、ＴＩＡステージの帯域幅をほぼ一定に保つ。そのため、ＴＩＡ１０ａ及び１０ｂの伝達関数品質（大きさ及び位相）は、入力１２で受信される異なる入力電流ＩＡＮと共に大幅に変化することはなく、前置増幅器ゲインは、入力信号レベルに対処するように自動的に調節される。加えて、前置増幅器１０は、ＴＩＡ出力振幅を適度に小さく保ち、それによって、信号経路トランジスタステージにおける深い飽和状態を回避又は緩和する。これは、有利なことに、広範な入力電流レンジにわたって、高帯域幅、低ＰＷＤ及びＤＪを促進し、更に、過負荷状態において大量の電力を節約する。

【0027】

図３は、本明細書においてオフセット回路３０と呼ぶ、自動ゲイン制御（ＡＧＣ）及びオフセット相殺（ＯＣ）回路の非限定的な実装を図示する。図３に見られるように、回路３０は電圧増幅器４（図１）からの増幅された差動電圧出力を受信するが、第１及び第２のＴＩＡ１０ａ及び１０ｂによって提供される差動電圧出力端子１４ａ及び１４ｂからオフセット回路３０への入力が直接又は間接的に提供される、他の実装も可能である。また、図示される実施形態は、差動出力電圧信号振幅に対して反応するＡＧＣトポロジを用いるが、入力電流信号、或いはそこから一層直接的に導出される信号を受信するためにＡＧＣ回路（例えば回路３０）が結合される、他の実装も可能である。

【0028】

ＡＧＣ出力３４に加えて、オフセット回路３０は、前述のように用いられるＯＣ出力３６を提供する。一例におけるオフセット回路３０は、入力レジスタＲ４及びＲ５、並びに、供給電圧ＶＤＤ及び接地ＶＳＳを用いて動作される演算増幅器３２を備える、オフセット相殺回路３０ａを含む。演算増幅器３２の出力は、ＯＣ信号３６として提供され、図示されるようにキャパシタＣ４によって安定化され、また、ＡＧＣ回路部分３０ｂによって用いられる信号を提供する。

【0029】

ＡＧＣ回路３０ｂは、この信号を、演算増幅器出力からレジスタＲ２を介して、図示されるようにソース端子がＶＳＳに接続されるＮチャネルＭＯＳＦＥＴ Ｍ７及びＭ８のゲートへ提供する。Ｍ８のゲートにおける信号は、そのコレクタがレジスタＲ１を介してＶＤＤに接続されるＮＰＮトランジスタＱ７のベースエミッタ電圧を制御し、Ｑ７のコレクタにおける電圧は、Ｍ５及びＭ６によって形成される電流ミラーに提供される電流を設定するようにトランジスタＱ６のベースエミッタ電圧を制御する。この電流は、Ｍ５及びトランジスタＱ８を介して流れ、トランジスタＱ８のベースエミッタ電圧は、Ｍ７のドレインソース電圧によって、及びそのため演算増幅器出力電圧によって制御され、それに応じてレジスタＲ０及びトランジスタ及びＱ８はＡＧＣ出力電圧３４を提供する。

【0030】

次に図１、図２、及び図４を参照し、基準回路２０の可能な一実装が図４に示されており、基準回路２０は、端子２８から電流入力信号Ｉｏｃを受信し、端子２２で基準電流Ｉｒｅｆを、端子２４でバイアス電流入力Ｉｉｎ（ＢＩＡＳ）を受信し、前述のように端子２６を介して基準電流Ｉ４（Ｉｏｕｔ）を制御する。基準回路２０は、ＮＰＮトランジスタＱ９〜Ｑ１２によって形成される２象限電流乗算器（two quadrant current multiplier）を含み、Ｑ１０及びＱ１１は、トランジスタＭ２３及びＭ２４によって形成される電流源によって生成される電流Ｉｉｎ’を有する、共通エミッタ対を形成する。トランジスタＱ１２は、電流ミラーＭ１３及びＭ１４によって生成されるとき、端子２２からの受信した基準電流に基づく定電流Ｉｒｅｆによって供給され、トランジスタＱ９は、トランジスタＭ１１によって生成されるこの電流Ｉｒｅｆと、第１のノードＮ１で合計された電流ミラーＭ１２及びＭ１５によって生成される可変電流Ｉｏｃとによって供給される。動作において、電流Ｉ１０、Ｉ１１、Ｉｉｎ’、Ｉｒｅｆ、及びＩｏｃは、下記式（１）及び（２）に従って関連する。
Ｉ１０＋Ｉ１１＝Ｉｉｎ’ （１）
Ｉ１０／Ｉ１１＝（Ｉｒｅｆ＋Ｉｏｃ）／Ｉｒｅｆ＝Ｋ （２）
ここで、Ｋは定数である。式（１）及び（２）から、下記式（３）及び（４）が導出され得る。
Ｉ１０＝Ｋ×Ｉ１１ （３）
Ｉ１１＝Ｉｉｎ’／（Ｋ＋１） （４）
上記の２象限電流乗算器Ｑ９〜Ｑ１２は、トランジスタＭ１６及びＭ１７によって形成される電流ミラーであり、これによって差又は減算電流Ｉｓｕｂが生成され、これは、下記式（５）に従い、電流Ｉ１０とＩ１１との差に等しい。
Ｉｓｕｂ＝Ｉ１０−Ｉ１１ （５）

【0031】

差電流Ｉｓｕｂは、下記式（６）により、式（３）及び（４）に従って電流Ｉ１０及びＩ１１を式（５）に代入することによって特徴付けられ得る。
Ｉｓｕｂ＝Ｉｉｎ’×（Ｋ−１）／（Ｋ＋１） （６）

【0032】

図４において更に見られるように、電流源Ｍ２２が電流Ｉｉｎ’を導通し、トランジスタＭ９及びＭ１０によって形成される電流ミラーが、出力電流Ｉｏｕｔを提供するようにＭ１８、Ｍ１９、Ｍ２０、及びＭ２４によって形成される電流ミラーのための入力電流を生成し、これは、下記式（７）によって示されるように、Ｉｉｎ’とＩｓｕｂとの差に等しい。
Ｉｏｕｔ＝Ｉｉｎ’−Ｉｓｕｂ （７）

【0033】

式（６）に従ってＩｓｕｂを式（７）に代入する結果、下記式（８）となる。
Ｉｏｕｔ＝Ｉｉｎ’×２／（Ｋ＋１）；Ｋ＝（Ｉｒｅｆ＋Ｉｏｃ）Ｉｒｅｆ （８）

【0034】

可能な一実施形態において、ＩｏｃはＴＩＡ入力電流信号ＩＡＮ（図１）に対して線形に比例するが、ＩｒｅｆはＴＩＡ入力電流に対して一定に保たれる。結果として、上記の式（８）に示されるように、ある実施形態においてＩｏｕｔはＩｏｃの逆数であり、これは、ＴＩＡ入力ステージをバイアスするためにＩｏｕｔを用いる場合に特に有利である。従って、上記でわかるように、ＴＩＡ１０ａ及び１０ｂの差動出力電圧１４ａ、１４ｂは、ノード１２（図１）における受信した電流入力信号ＩＡＮに従って、並びに、バイアス電流Ｉ１及びＩ２の改変によるバイアス電流源１０ｃに従って提供される。また、基準回路２０は、オフセット信号３６に少なくとも部分的に従ってバイアス回路１０ｃに提供される基準電流Ｉ４を制御する。オフセット信号ＯＣ３６は、それ自体が入力電流信号レベルに比例する、差動電圧出力信号に従って提供される。加えて、図４に見られるように、バイアス電流Ｉ１及びＩ２は、前置増幅器１０と同じ集積回路内に実装される基準電流源Ｉｒｅｆに少なくとも部分的に従って、また、自動ゲイン制御回路出力信号３４にも従って、基準回路２０の動作によって制御される。

【0035】

基準回路２０は、ＩｏｕｔがＩｏｃの逆数であるため、オフセット信号３６の振幅の逆数に従って基準電流Ｉ４を制御する。この動作によってバイアス回路制御電圧ＶＲＥＧが上昇し、それによってバイアス電流Ｉ１及びＩ２が減少し、差動電圧出力信号振幅を増大させるため（及びそのため入力電流信号レベルを増大させるため）、トランスインピーダンス増幅器１０ａ及び１０ｂのゲインが対応して減少する。この逆も真であり、差動出力電圧を減少させる（及びそのため入力電流信号レベルを減少させる）結果、バイアス回路制御電圧ＶＲＥＧが増大し、従って、バイアス電流Ｉ１及びＩ２が増加し、これに対応してトランスインピーダンス増幅器ゲインが増加する。

【0036】

本開示はこのように、差動電圧出力信号を介して間接的に感知されるように、電流入力信号に従ってＴＩＡバイアス（例えば、上記のバイアス電流Ｉ１及びＩ２）を変更することによって、米国特許番号第７，２３３，２０９号に示されるような従来の前置増幅器トポロジに勝る進歩を提示する。そのため、ＡＧＣ及びオフセット相殺回路３０を用いることは、帯域幅、ゲイン、ゲインピーキング、群遅延、及び入力換算ノイズに関する回路性能を保持し、また、パルス幅歪み及び決定論的ジッタを抑制しつつ、入力電流信号のレンジを拡張する。結果として、回路１０は、前述のような主要パラメータを許容し得るレンジ内に保つこと、及び、ＰＷＤ及びＤＪ値を比較的低く保つことによって、依然として優れた回路性能を維持しつつ、広範な入力信号レンジに対処することができ、それによって高入力電流レベルに対する電力消費が削減される。

【0037】

例えば、ＴＩＡバイアス及び／又はゲインを適宜調節するための信号をつくるために、ＡＧＣ回路が入力電流信号レベルをより直接的に測定する、他の実施形態も可能である。例えば、ＡＧＣ回路３０は、入力１２とＶＳＳとの間の電圧を感知するため、及び、それに応じてＡＧＣ及びＯＣ出力信号３４及び３６を提供するために、ＴＩＡの入力１２に接続され得る。他の可能な実装において、オフセット及びＡＧＣ回路３０は、ＴＩＡ入力信号に基づいて制御信号を生成する回路、例えば、受信信号強度インジケータ（ＲＳＳＩ）回路（図示せず）、に接続され得る。また、前述のように、ＡＧＣ及びオフセット相殺回路３０は、代替として、電圧増幅器回路４からの出力を用いる代わりに、ＴＩＡ差動電圧出力信号をノード１４ａ及び１４ｂから直接的に受信することもできる。

【0038】

当業者であれば、本発明の特許請求の範囲内で、説明した実施形態に対し改変が成され得ること、及び多くの他の実施形態が可能であることが理解されよう。

【図1】

【図2】

【図3】

【図4】