特許 6347811 表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6347811

(24)【登録日】2018年6月8日

(45)【発行日】2018年6月27日

(54)【発明の名称】表示装置

(51)【国際特許分類】

   G02F 1/1368 20060101AFI20180618BHJP

   G02F 1/1343 20060101ALI20180618BHJP

【ＦＩ】

   G02F1/1368

   G02F1/1343

【請求項の数】9

【全頁数】20

(21)【出願番号】特願2016-173702(P2016-173702)

(22)【出願日】2016年9月6日

(62)【分割の表示】特願2011-172298(P2011-172298)の分割

【原出願日】2011年8月5日

(65)【公開番号】特開2016-212441(P2016-212441A)

(43)【公開日】2016年12月15日

【審査請求日】2016年9月6日

(31)【優先権主張番号】10-2010-0075588

(32)【優先日】2010年8月5日

(33)【優先権主張国】KR

(73)【特許権者】

【識別番号】512187343

【氏名又は名称】三星ディスプレイ株式會社

【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｄｉｓｐｌａｙ Ｃｏ．，Ｌｔｄ．

(74)【代理人】

【識別番号】110000051

【氏名又は名称】特許業務法人共生国際特許事務所

(72)【発明者】

【氏名】金 容 照

(72)【発明者】

【氏名】金 潤 ジャン

(72)【発明者】

【氏名】嚴 允 成

(72)【発明者】

【氏名】羅 鍾 煕

(72)【発明者】

【氏名】崔 永 ミン

【審査官】 岩村 貴

(56)【参考文献】

【文献】 特許第５１１６９０３（ＪＰ，Ｂ２）

【文献】 特開２００６−１３３５７７（ＪＰ，Ａ）

【文献】 特開２００１−１３３８０８（ＪＰ，Ａ）

【文献】 特開２００８−２０３８４９（ＪＰ，Ａ）

【文献】 特開２００５−１４１０３６（ＪＰ，Ａ）

【文献】 特開２０１０−０４４３４８（ＪＰ，Ａ）

【文献】 特開２００７−０１７６１９（ＪＰ，Ａ）

【文献】 特開２００６−２７６４１１（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００９／００７９８９２（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０２Ｆ １／１３６８

Ｇ０２Ｆ １／１３４３

Ｇ０２Ｆ １／１３３７

Ｇ０９Ｇ ３／２０

(57)【特許請求の範囲】

【請求項1】

第１表示基板、
前記第１表示基板と対向する第２表示基板、及び
前記第１表示基板と前記第２表示基板との間に介在している液晶層を含み、
前記第１表示基板は、
互いに離隔して配置された第１ゲートライン及び第２ゲートラインと、
前記第１ゲートラインから印加される第１ゲート信号の印加を受ける第１スイッチング素子及び第２スイッチング素子と、
前記第２ゲートラインから第２ゲート信号の印加を受ける第３スイッチング素子と、
前記第１スイッチング素子に接続した第１サブ画素電極と、
前記第２スイッチング素子に接続した第２サブ画素電極と、
前記第３スイッチング素子の一電極に接続したカップリング電極と、
前記第３スイッチング素子の他の電極に接続した制御ラインと、を含み、
前記第２サブ画素電極は前記カップリング電極とオーバーラップし、
前記制御ラインは前記第１サブ画素電極及び前記第２サブ画素電極と重畳し、
前記第１乃至第３スイッチング素子は前記第１サブ画素電極と前記第２サブ画素電極との間に配置されていることを特徴とする表示装置。

【請求項2】

前記カップリング電極は、前記第２サブ画素電極と重畳して前記第２サブ画素電極の電圧を減少させることを特徴とする請求項１に記載の表示装置。

【請求項3】

前記第１ゲートライン及び前記第２ゲートラインは第１方向に延長され、
前記第１表示基板は前記第１方向と互いに異なる第２方向に延長された複数のデータラインをさらに含み、
前記制御ラインは前記複数のデータラインと離隔して前記第２方向に延長されていることを特徴とする請求項１に記載の表示装置。

【請求項4】

前記制御ラインは互いに離隔した第１制御ライン及び第２制御ラインを含み、
前記第１ゲートライン及び前記第２ゲートラインは第１方向に延長され、
前記第１制御ラインと前記第２制御ラインは前記第１ゲートライン及び前記第２ゲートラインと離隔して前記第１方向に延長されていることを特徴とする請求項１に記載の表示装置。

【請求項5】

前記第１表示基板は前記第１サブ画素電極及び第２サブ画素電極を各々含む第１画素部及び第２画素部を含み、
前記第１画素部の前記第３スイッチング素子は前記第１制御ラインに接続し、
前記第２画素部の前記第３スイッチング素子は前記第２制御ラインに接続し、
前記第１制御ラインは第１制御信号の印加を受け、前記第２制御ラインは第２制御信号の印加を受け、前記第１制御信号と前記第２制御信号は互いに相補的であることを特徴とする請求項４に記載の表示装置。

【請求項6】

前記第３スイッチング素子は、前記第２ゲートラインと部分的に重畳して前記制御ラインから分岐した第１ソース電極と、前記第２ゲートラインと部分的に重畳して前記第１ソース電極と離隔された第１ドレーン電極を含み、
前記カップリング電極は前記第１ドレーン電極と接続していることを特徴とする請求項１に記載の表示装置。

【請求項7】

前記第１表示基板は前記第１サブ画素電極及び第２サブ画素電極を各々含む第１画素部及び第２画素部をさらに含み、
前記第２表示基板は赤色カラーフィルタ、緑色カラーフィルタ及び青色カラーフィルタが形成されたカラーフィルタ層を含み、
前記第１画素部には前記赤色カラーフィルタ又は緑色カラーフィルタが、前記第２画素部には前記青色カラーフィルタが対応して配置され、
前記第１画素部の前記カップリング電極の面積は前記第２画素部の前記カップリング電極の面積より大きく、
共通電極は前記第１表示基板又は前記第２表示基板のいずれかに配置されていることを特徴とする請求項１に記載の表示装置。

【請求項8】

前記第１画素部の前記第１サブ画素電極は前記第１画素部と前記第２画素部が隣接する第１方向の垂直方向に対して第１鋭角に傾いた第１スリットパターンを含み、
前記第２画素部の前記第１サブ画素電極は前記第１方向の垂直方向に対して第２鋭角に傾いた第２スリットパターンを含み、
前記第２鋭角は前記第１鋭角より小さい角度であることを特徴とする請求項７に記載の表示装置。

【請求項9】

前記第１画素部の前記第１サブ画素電極は、第１オープン部と第１電極部を含む第１スリットパターンを含み、
前記第２画素部の前記第１サブ画素電極は、第２オープン部と第２電極部を含む第２スリットパターンを含み、
前記第２オープン部の幅は前記第１オープン部の幅より大きいことを特徴とする請求項７に記載の表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、表示装置に係り、より詳しくは、表示品質を大幅に向上させた表示装置に関する。

【背景技術】

【0002】

現在の情報化社会において、電子表示装置（ｅｌｅｃｔｒｏｎｉｃ ｄｉｓｐｌａｙ ｄｅｖｉｃｅ）の役割は、非常に重要なものであり、各種電子表示装置が種々の産業分野で広範囲に使用されている。また、半導体技術の急速な進歩により、各種電子装置は、固体化、低電圧化、省電力化、電子機器の小型化及び軽量化が進み、新しい環境に適した電子表示装置、すなわち薄くて軽く、かつ低駆動電圧及び低消費電力のフラットパネル（ｆｌａｔ ｐａｎｅｌ）型ディスプレイ装置に対する要求が急速に増大している。

【0003】

最近、最も広く使用されているフラットパネルディスプレイ装置の１つである液晶表示装置は、画素電極と共通電極などの電界生成電極が形成された２枚の表示板とその間に挿入された液晶層からなり、電界生成電極に電圧を印加して液晶層に電界を生成し、これによって液晶層の液晶分子の配向を決定して入射光の偏光を制御し映像を表示している。

【0004】

液晶表示パネルは、通常視野角（コントラスト比１／１０である角度）の面において、自発光表示パネルに比べ視野角補償を要するという問題点を有している。この液晶表示パネルの短所である視野角補償に対して、ＶＡ（ｖｅｒｔｉｃａｌｌｙ ａｌｉｇｎｅｄ）モードについて、ＰＶＡ（上、下板電極切開パターン形成）モード、ＭＶＡ（上、下板突起パターン形成）モード、Ｍｉｘｅｄ ＶＡ（下板電極切開パターンと上板突起パターン形成）モードなどの技術が開発されている。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】米国特許公開２００９−００２７５７８号明細書

【発明の概要】

【発明が解決しようとする課題】

【0006】

しかしながら、上記のような新たに開発された液晶表示パネルにおいても、見る角度によって色感が変わるという問題点を依然として有していた。色感が変わる理由は、画素で表現される赤、緑、青が見る角度によって互いに異なる減摩階調変化を有するためであり、それぞれの色が統合されて１つの色に表現されるとき、見る角度によって色感が変わるという問題点が発生する。

【0007】

これを改善するために、１つの画素内に互いに異なる階調を表現する画素電極を、メイン画素電極とサブ画素電極に分ける新たなモード技術が開発された。このような新規モードは、互いに異なる画素電圧を印加するために、メイン画素電極とサブ画素電極に各々接続されたスイッチング素子を有する構造、又はスイッチング素子とメイン画素電極の接続とは異なり、スイッチング素子とサブ画素電極との間に別個のキャパシタをさらに具備した構造を有している。そして、新規モードにおいては、メイン画素電極とサブ画素電極に互いに異なる画素電圧を印加するために、さらに効率的な方法というものが研究されている。

【0008】

本発明が解決しようとする課題は、見る角度によって色感が変わるという問題点を解決するために開発された新規モードにおいて、表示品質が大幅に向上した表示装置を提供するものである。
本発明が解決しようとする課題は、上記課題に制限されず、言及されていない他の課題については本願明細書の記載から当業者に明確に理解できるであろう。

【課題を解決するための手段】

【0009】

前記課題を解決するための本発明の一実施形態に係る表示装置は、第１表示基板と、第１表示基板と対向する第２表示基板と、第１表示基板と第２表示基板との間に介在する液晶層を含み、第１表示基板は第１方向に延長された第１ゲートラインと、第１ゲートラインと離隔して第１方向に延長された第２ゲートラインと、第１ゲートラインと離隔して第１方向に延長された第１ストレージラインと、第１ストレージラインと離隔して第１方向に延長された第２ストレージラインと、第１ゲートラインから第１ゲート信号の印加を受ける第１スイッチング素子及び第２スイッチング素子と、第１スイッチング素子に接続した第１サブ画素電極と、第２スイッチング素子に接続した第２サブ画素電極と、第２ゲートラインから第２ゲート信号の印加を受ける第３スイッチング素子と、第３スイッチング素子に接続して第２ストレージラインと部分的に重畳したカップリング電極を含み、第１ストレージラインは第１電圧の印加を受け、第２ストレージラインは第１電圧と異なる第２電圧の印加を受けることを特徴とする。

【0010】

前記課題を解決するための本発明の他の実施形態に係る表示装置は、第１表示基板と、第１表示基板と対向する第２表示基板と、第１表示基板と第２表示基板との間に介在する液晶層を含み、第１表示基板は、互いに離隔して配置された第１ゲートライン及び第２ゲートラインと、第１ゲートラインから印加される第１ゲート信号の印加を受ける第１スイッチング素子及び第２スイッチング素子と、制御ラインに接続し第２ゲートラインから第２ゲート信号の印加を受ける第３スイッチング素子と、第１スイッチング素子に接続した第１サブ画素電極と、第２スイッチング素子に接続した第２サブ画素電極と、第３スイッチング素子に接続したカップリング電極とを含み、第２サブ画素電極はカップリング電極とオーバーラップしていることを特徴とする。

【0011】

前記課題を解決するための本発明のまた他の実施形態に係る表示装置は、第１ゲートラインと、第１ゲートラインから離隔した第２ゲートラインと、第１ゲートライン及び第２ゲートラインから離隔したストレージラインと、第１ゲートラインから第１ゲート信号の印加を受ける第１スイッチング素子及び第２スイッチング素子と、第２ゲートラインから第２ゲート信号の印加を受ける第３スイッチング素子と、第１スイッチング素子に接続した第１サブ画素電極と、第２スイッチング素子に接続した第２サブ画素電極、及び第３スイッチング素子に接続したストレージラインと部分的に重畳したカップリング電極を含む第１表示基板を有することを特徴とする。

【発明の効果】

【0012】

本発明の表示装置によれば、互いに分離した第１ストレージライン及び第２ストレージラインが形成され、第１ストレージライン及び第２ストレージラインに互いに異なる電圧を印加することによって、画素領域付近で光漏れ現象やテクスチャ（ｔｅｘｔｕｒｅ）が発生することを防止することができる。
また、本発明の表示装置によれば、低階調範囲のレディッシュ現象と高階調範囲のイエローイッシュ現象を同時に減少させることによって、表示装置の表示品質を従来のものに比べ、大幅に向上させることができる。

【図面の簡単な説明】

【0013】

【図1】本発明の実施形態に係る表示装置のブロック図である。

【図2】本発明の一実施形態に係る表示基板に使用される画素Ｉの等価回路図である。

【図3】本発明の一実施形態に係る表示装置を説明するためのレイアウト図である。

【図4】図３に示すＩ−Ｉ’線に沿って切断した断面図である。

【図5】本発明の一実施形態に係る表示装置の第２ストレージラインの電圧変化を説明するためのグラフである。

【図6】本発明の他の実施形態に係る表示装置に使用される画素Ｉの等価回路図である。

【図7】本発明の他の実施形態に係る表示装置を説明するためのレイアウト図である。

【図8】本発明のまた他の実施形態に係る表示装置に使用される画素Ｉの等価回路図である。

【図9】本発明のまた他の実施形態に係る表示装置を説明するためのレイアウト図である。

【図10】（Ａ）は本発明のまた他の実施形態を説明するための図９に示すＡ１領域を拡大した部分拡大図であり、（Ｂ）は本発明のまた他の実施形態を説明するための図９に示すＡ２領域を拡大した部分拡大図である。

【図11】（Ａ）は本発明のまた他の実施形態を説明するための図９に示すＡ１領域を拡大した部分拡大図であり、（Ｂ）は本発明のまた他の実施形態を説明するための図９に示すＡ２領域を拡大した部分拡大図である。

【発明を実施するための形態】

【0014】

以下、本発明の好ましい実施形態について、図面を参照して詳述する。
しかしながら、本発明は、以下で開示される実施形態に限定されるものではなく、互いに異なる多様な形態で具現されるものであり、本実施形態は、本発明が属する技術分野において通常の知識を有する者に発明の範疇を十分に知らしめるために提供されるものであり、本発明は請求項の範囲によってのみ定義される。
また、明細書において、同一参照符号は同一構成要素を指称している。

【0015】

本願明細書において、素子（ｅｌｅｍｅｎｔｓ）又は層が、異なる素子又は層の「上」と記載される場合は、異なる素子又は層の直ぐ上のみではなく、中間に他の層又は他の素子を介在した場合も含んでいる。一方、素子が「直接上」又は「真上」と記載されている場合は、中間に他の素子又は層を介在しないことを示す。また、「及び／又は」の表記は、言及されたアイテムの各々及びそれらのすべての組合せを含む。

【0016】

相対的な空間位置を表す用語である「下」、「下部」、「上」、「上部」などは、図面に図示した１つの素子又は構成要素と異なる素子又は構成要素との相関関係の記述にも用いている。また、相対的な空間位置を表すこれらの用語は、図面に図示した方向に加え、使用時又は動作時における素子の互いに異なる方向を含む用語としても用いている。

【0017】

本明細書に記載の実施形態は、本発明の例示的な概略図である平面図や断面図を参照して説明しているが、製造技術及び／又は許容誤差などによって例示図の形態が変形される場合があり、本発明の実施形態は図示した特定形態に制限されるものではなく、図面で示す領域は概略的な属性を有するものであって、図面で例示された領域の形態は素子の領域の特定形態を例示するためであり、発明の範疇を制限するものではない。

【0018】

他に定義されなければ、本明細書で使用されるすべての用語（技術及び科学的用語を含む）は、本発明が属する技術分野において通常の知識を有する者に共通に理解され得る意味において使用されるものであり、一般的に使用される辞典に定義されている用語は、明確に特別に定義されていない限り過度に解釈するものではない。

【0019】

図１は、本発明の実施形態に係る表示装置のブロック図である。
本発明の実施形態に係る表示装置は、表示パネル１００及びパネル駆動部５００を含み、表示パネル１００にはマトリックス形態で配列された複数の画素Ｉが形成されている。表示パネル１００は、例えば、液晶パネルであり、第１表示基板、第２表示基板及び両表示基板の間に介在する液晶層を含み、パネル駆動部５００は、ゲート駆動部５１０、駆動電圧生成部５２０、データ駆動部５３０、階調電圧生成部５４０及びこれらを駆動する信号制御部５５０を含む。

【0020】

駆動電圧生成部５２０は、スイッチング素子Ｔ１，Ｔ２，Ｔｃをターン−オンさせるゲートオン電圧Ｖｏｎとターン−オフさせるゲートオフ電圧Ｖｏｆｆ、そして共通電極に印加される共通電圧Ｖｃｏｍなどを生成し、階調電圧生成部５４０は表示装置の輝度と関連する複数の階調電圧（ｇｒａｙ ｓｃａｌｅ ｖｏｌｔａｇｅ）を生成することができる。

【0021】

ゲート駆動部５１０は、ゲートラインＧ１〜Ｇｍに接続して駆動電圧生成部５２０からのゲートオン電圧Ｖｏｎとゲートオフ電圧Ｖｏｆｆの組合せからなるゲート信号をゲートラインＧ１〜Ｇｍに印加する。
データ駆動部５３０は、階調電圧生成部５４０から階調電圧の印加を受けて、信号制御部５５０の駆動によって選択された階調電圧をデータラインに印加する。

【0022】

信号制御部５５０は、外部のグラフィック駆動部（ｇｒａｐｈｉｃ ｃｏｎｔｒｏｌｌｅｒ）からＲＧＢ信号ＲＧＢ及びこれを制御する制御入力信号（ｉｎｐｕｔ ｃｏｎｔｒｏｌ ｓｉｇｎａｌ）、例えば垂直同期信号（ｖｅｒｔｉｃａｌ ｓｙｎｃｈｒｏｎｉｚｉｎｇ ｓｉｇｎａｌ：Ｖｓｙｎｃ）と水平同期信号（ｈｏｒｉｚｏｎｔａｌ ｓｙｎｃｈｒｏｎｉｚｉｎｇ ｓｉｇｎａｌ：Ｈｓｙｎｃ）、メインクロック（ｍａｉｎ ｃｌｏｃｋ：ＣＬＫ）、データイネーブル信号（ｄａｔａ ｅｎａｂｌｅ ｓｉｇｎａｌ：ＤＥ）などの提供を受ける。
また、信号制御部５５０は、制御入力信号に基づいてゲート制御信号、データ制御信号及び電圧選択制御信号（ｖｏｌｔａｇｅ ｓｅｌｅｃｔｉｏｎ ｃｏｎｔｒｏｌ ｓｉｇｎａｌ：ＶＳＣ）を生成することができる。

【0023】

ゲート制御信号は、ゲートオンパルス（ゲート信号のハイ区間）の出力開始を指示する垂直同期開始信号（ｖｅｒｔｉｃａｌ ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ ｓｔａｒｔ ｓｉｇｎａｌ：ＳＴＶ）、ゲートオンパルスの出力時期を駆動するゲートクロック信号（ｇａｔｅ ｃｌｏｃｋ）及びゲートオンパルスの幅を限定するゲートオンイネーブル信号（ｇａｔｅ ｏｎ ｅｎａｂｌｅ ｓｉｇｎａｌ：ＯＥ）などを含む。
データ制御信号は、階調信号の入力開始を指示する水平同期開始信号（ｈｏｒｉｚｏｎｔａｌ ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ ｓｔａｒｔ ｓｉｇｎａｌ：ＳＴＨ）とデータラインに該当データ電圧の印加を命令するロード信号（ｌｏａｄ ｓｉｇｎａｌ：ＬＯＡＤ又はＴＰ）、データ電圧の極性を反転させる反転駆動信号ＲＶＳ及びデータクロック信号ＨＣＬＫなどを含む。

【0024】

画素Ｉは独立的に色相を表現する基本色相の最小単位であり、一般的には赤、青又は緑を表現する独立的な最小単位である。例えば、画素Ｉはデータラインとゲートラインによって囲まれた領域で定義してもよいが、これに限定されるものでなく、データラインとストレージライン又はデータライン、ゲートライン及びストレージラインによって囲まれた領域で定義してもよい。

【0025】

図２は、本発明の一実施形態に係る表示基板に使用される画素Ｉの等価回路図である。
図２を参照すれば、画素Ｉは、第１ゲートラインＧｎ、第２ゲートラインＧｎ＋１及びデータラインＤに接続し、第１サブ画素ＳＰ１、第２サブ画素ＳＰ２、及び制御部ＣＰを含む。２個のゲートラインＧｎ、Ｇｎ＋１は互いに隣接して配置され、第２ゲートラインＧｎ＋１は、第１ゲートラインＧｎに対して後端ゲートラインであり、第１ゲートラインＧｎにゲート電圧が印加された後、第２ゲートラインＧｎ＋１にゲート電圧が印加される。図２には、ｎとｎ＋１で第１ゲートラインと第２ゲートラインが順次に配列された例を示したが、これは一例であり、第２ゲートラインは第１ゲートラインに対して２つ以上後端のゲートラインであってよく、第３スイッチング素子Ｔｃを制御するための専用ゲートラインであってもよい。

【0026】

図２に示すように、第１サブ画素ＳＰ１は、第１液晶キャパシタＣｍｌｃ、第１ストレージキャパシタＣｍｓｔ、及び第１スイッチング素子Ｔ１を含む。第１スイッチング素子Ｔ１の各端子の接続は、制御端は第１ゲートラインＧｎに、入力端はデータラインＤに、出力端は第１液晶キャパシタＣｍｌｃ及び第１ストレージキャパシタＣｍｓｔに、それぞれ接続している。そして、第１ストレージキャパシタＣｍｓｔは第１ストレージラインＭＳに接続している。

【0027】

第２サブ画素ＳＰ２は、第２液晶キャパシタＣｓｌｃ、第２ストレージキャパシタＣｓｓｔ、及び第２スイッチング素子Ｔ２を含む。ここで、第２スイッチング素子Ｔ２の各端子の接続は、制御端は第１ゲートラインＧｎに、入力端はデータラインＤに、出力端は第２液晶キャパシタＣｓｌｃ及び第２ストレージキャパシタＣｓｓｔに、それぞれ接続している。そして、第２ストレージキャパシタＣｓｓｔは第２ストレージラインＳＳに接続している。

【0028】

制御部ＣＰは、ダウンキャパシタＣｄと第３スイッチング素子Ｔｃを含む。第３スイッチング素子Ｔｃの各端子の接続は、制御端は第２ゲートラインＧｎ＋１に、入力端は第２スイッチング素子Ｔ２の出力端に、出力端はダウンキャパシタＣｄに、それぞれ接続している。このような接続により、第３スイッチング素子Ｔｃは第２ゲートラインＧｎ＋１にゲート電圧が印加されるとターンオンし、第２液晶キャパシタＣｓｌｃ、第２ストレージキャパシタＣｓｓｔ、及びダウンキャパシタＣｄは互いに電荷分配（ｃｈａｒｇｅ ｓｈａｒｉｎｇ）することができる。また、このような過程により、第２液晶キャパシタＣｓｌｃに充電される電圧が変わる。

【0029】

図３は、本発明の一実施形態に係る表示装置を説明するためのレイアウト図であり、図４は、図３に示すＩ−Ｉ’線に沿って切断した断面図であり、図５は、本発明の一実施形態に係る表示装置の第２ストレージラインの電圧変化を説明するためのグラフである。

【0030】

図３及び図４を参照すれば、画素Ｉは３個のスイッチング素子Ｔ１，Ｔ２，Ｔｃを含み、第１スイッチング素子Ｔ１は第１サブ画素電極２７１を駆動し、第２スイッチング素子Ｔ２は第２サブ画素電極２７３を駆動し、第３スイッチング素子Ｔｃは第２サブ画素電極２７３の印加電圧を変化させる。すなわち、第１スイッチング素子Ｔ１は第１サブ画素電極２７１と電気的に接続し、第２スイッチング素子Ｔ２は第２サブ画素電極２７３と電気的に接続し、第３スイッチング素子Ｔｃはカップリング電極２５７と電気的に接続している。また、カップリング電極２５７は第２ストレージライン２６０と少なくとも一部分が重畳している。

【0031】

本発明の一実施形態に係る表示装置は、画素電極２７１，２７３を含む第１表示基板２００と、第１表示基板２００と対向し共通電極３５０を含む第２表示基板３００と、第１表示基板２００及び第２表示基板３００の間に介在した液晶層４００を含む。
第１表示基板２００は、基板２１０上に形成された第１ゲートライン２２０、第２ゲートライン２３０、第１ストレージライン（２８０，２８３，２８１ａ、２８１ｂ）、及び第２ストレージライン２６０，２６１を含む。基板２１０は、例えば、ソーダ石灰ガラス（ｓｏｄａ ｌｉｍｅ ｇｌａｓｓ）又はホウケイ酸ガラスなどのガラス又はプラスチックで形成することができる。

【0032】

第１ゲートライン２２０、第２ゲートライン２３０、第１ストレージライン２８０及び第２ストレージライン２６０は互いに離隔して第１方向ＤＩ１（図３における横方向）に延長している。第１ストレージライン２８０、２８３、２８１ａ、２８１ｂ及び第２ストレージライン２６０、２６１は、それぞれ第１サブ画素電極２７１及び第２サブ画素電極２７３と重畳してキャパシタを形成し、このとき、第１ストレージライン２８０、２８３、２８１ａ、２８１ｂに印加される第１電圧と第２ストレージライン２６０、２６１に印加される第２電圧とは、互いに異なる電圧である。

【0033】

図４に示すように、第１ゲートライン２２０、第２ゲートライン２３０、第１ストレージライン２８０、２８３、２８１ａ、２８１ｂ、及び第２ストレージライン２６０、２６１は同一レベルに形成することができる。ここで、「同一レベルに形成する」とは、同一物質で同一工程により作られることを意味し、したがって、第１ゲートライン２２０、第２ゲートライン２３０、第１ストレージライン２８０、２８３、２８１ａ、２８１ｂ、及び第２ストレージライン２６０、２６１は互いに同一物質で形成することができる。また、これら第１、第２ゲートライン、第１、第２ストレージラインは、互いに異なるレベルに形成されてもよく、第１ゲートライン２２０と第２ストレージライン２６０，２６１との間に絶縁層が介在してもよい。

【0034】

第１ゲートライン２２０、第２ゲートライン２３０、第１ストレージライン２８０、２８３、２８１ａ、２８１ｂ及び第２ストレージライン２６０、２６１は金属単一層又は多重層で形成することができ、例えば、アルミニウム（Ａｌ）とアルミニウム合金などのアルミニウム系金属、銀（Ａｇ）と銀合金などの銀系金属、銅（Ｃｕ）と銅合金などの銅系金属、モリブデン（Ｍｏ）とモリブデン合金などのモリブデン系金属、マンガン（Ｍｎ）とマンガン合金などのマンガン系金属、クロム（Ｃｒ）、チタニウム（Ｔｉ）、タンタル（Ｔａ）などで形成することができる。

【0035】

また、第１ゲートライン２２０、第２ゲートライン２３０、第１ストレージライン２８０、２８３、２８１ａ、２８１ｂ及び第２ストレージライン２６０、２６１を形成する導電膜は、物理的性質が異なる２つの導電膜を含む多重膜構造を有するものであってもよい。このような導電膜は、第１ゲートライン２２０、第２ゲートライン２３０、第１ストレージライン２８０、２８３、２８１ａ、２８１ｂ及び第２ストレージライン２６０、２６１の信号遅延や電圧降下を減らすために低比抵抗（ｒｅｓｉｓｔｉｖｉｔｙ）の金属、例えばアルミニウム系金属、銀系金属、銅系金属などで形成されてもよい。これとは異なり、導電膜は他の物質、特に酸化亜鉛（ＺｎＯ）、ＩＴＯ（ｉｎｄｉｕｍ ｔｉｎ ｏｘｉｄｅ）及びＩＺＯ（ｉｎｄｉｕｍ ｚｉｎｃ ｏｘｉｄｅ）との接触特性が優れた物質、例えばモリブデン系金属、クロム、チタニウム、タンタルなどで形成されてもよい。このような組合せの例としては、クロム下部膜とアルミニウム上部膜及びアルミニウム下部膜とモリブデン上部膜、又は銅マンガン（ＣｕＭｎ）合金下部膜と銅上部膜、又はチタニウム下部膜と銅上部膜などが挙げられる。

【0036】

図３に示すように、第１ゲートライン２２０、第２ゲートライン２３０、及び第２ストレージライン２６０は、第１サブ画素電極２７１と第２サブ画素電極２７３との間に、互いに離隔し隣接して配置され、第１ストレージライン２８０、２８３、２８１ａ、２８１ｂとこれらの間に第１サブ画素電極２７１が配置されてもよい。また、第１ストレージライン２８０、２８３、２８１ａ、２８１ｂ、第１ゲートライン２２０、第２ゲートライン２３０、及び第２ストレージライン２６０、２６１が形成された領域の間に、第２サブ画素電極２７３が配置されてもよい。

【0037】

第１ストレージラインは、第１ストレージライン２８０から分地されて第１方向ＤＩ１（図３における横方向）と互いに異なる第２方向ＤＩ２（図３における縦方向）に延長したサブストレージライン２８１ａ、２８１ｂを含み、サブストレージライン２８１ａ、２８１ｂは、第１サブ画素電極２７１と一部分が重畳しているが、第２サブ画素電極２７３とは重畳しない場合もある。前述のように、第１ストレージライン２８０、２８３、２８１ａ、２８１ｂは、第２ストレージライン２６０と離隔して形成されるため、互いに分離した状態で延長してもよく、第１ストレージライン２８０、２８３、２８１ａ、２８１ｂに印加される第１電圧と第２ストレージライン２６０に印加される第２電圧とは、互いに異なる電圧であってもよい。

【0038】

基板２１０上において、ゲート絶縁層２１５は、第１ゲートライン２２０、第２ゲートライン２３０、第１ストレージライン２８０、２８３、２８１ａ、２８１ｂ及び第２ストレージライン２６０を覆っている。このゲート絶縁層２１５は、シリコン酸化物（ＳｉＯｘ）などの無機絶縁物質、ＢＣＢ（ＢｅｎｚｏＣｙｃｌｏＢｕｔｅｎｅ）、アクリル系物質、ポリイミドのような有機絶縁物質で形成することができる。

【0039】

第１ゲートライン２２０のメインゲート電極上のゲート絶縁層２３０の上部には、水素化非晶質シリコンなどの半導体からなる半導体層２４１が形成されており、半導体層２４１の上部には、シリサイド又はｎ型不純物が高濃度でドーピングされたｎ＋非晶質シリコンなどの物質で作られた抵抗接触層２４２が形成されている。

【0040】

ゲート絶縁層２１５、半導体層２４１、及び抵抗接触層２４２の上にはデータ配線２５０、２５１、２５２、２５３、２５４、２５５、２５６、２５７が形成され、これらのデータ配線も金属層からなる単一層又は多重層で形成することができる。データ配線を形成する金属層からなる単一層または多重層の例としては、Ｎｉ、Ｃｏ、Ｔｉ、Ａｇ、Ｃｕ、Ｍｏ、Ａｌ、Ｂｅ、Ｎｂ、Ａｕ、Ｆｅ、Ｓｅ、Ｍｎ又はＴａなどの単一膜や、Ｔａ／Ａｌ、Ｔａ／Ａｌ、Ｎｉ／Ａｌ、Ｃｏ／Ａｌ、Ｍｏ（Ｍｏ合金）／Ｃｕ、Ｍｏ（Ｍｏ合金）／Ｃｕ、Ｔｉ（Ｔｉ合金）／Ｃｕ、ＴｉＮ（ＴｉＮ合金）／Ｃｕ、Ｔａ（Ｔａ合金）／Ｃｕ、ＴｉＯｘ／Ｃｕ、Ａｌ／Ｎｄ、Ｍｏ／Ｎｂ、Ｍｎ（Ｍｎ合金）／Ｃｕなどの二重膜構造が挙げられる。

【0041】

データ配線２５０、２５１、２５２、２５３、２５５、２５６、２５７は、基板２１０上の第２方向ＤＩ２（図３における縦方向）に形成され、第１ゲートライン２２０、第２ゲートライン２３０、及び第２ストレージライン２６０と交差して、画素Ｉを定義するデータライン２５０、ソース電極２５１、２５３，２５５、ソース電極２５１、２５３、２５５と分離しており、ソース電極２５１、２５３，２５５の反対側に形成されるドレーン電極２５２、２５４、２５６を含んでもよい。さらに、カップリング電極２５７は後述する第３ドレーン電極２５６と接続してもよい。
また、データ配線２５０、２５１、２５２、２５３、２５５、２５６、２５７は、第１ゲートライン２２０及び第２ゲートライン２３０と共に第１〜第３スイッチング素子Ｔ１，Ｔ２，Ｔｃを構成する。

【0042】

第１スイッチング素子Ｔ１は、第１ゲートライン２２０と少なくとも一部分が重畳し、データライン２５０に接続した第１ソース電極２５１と、第１ゲートライン２２０と少なくとも一部分が重畳し、第１ソース電極２５１と離隔された第１ドレーン電極２５２を含む。第２スイッチング素子Ｔ２は、第１ゲートライン２２０と少なくとも一部分が重畳し、第１ソース電極２５１に接続した第２ソース電極２５３と、第１ゲートライン２２０と少なくとも一部分が重畳し、第２ソース電極と離隔した第２ドレーン電極２５４を含む。同様に、第３スイッチング素子Ｔｃは、第２ゲートライン２３０と少なくとも一部分が重畳して第２ドレーン電極２５４に接続した第３ソース電極２５５と、ダウンゲートライン２３０と少なくとも一部分が重畳して第３ソース電極２５５と離隔した第３ドレーン電極２５６を含む。

【0043】

第１ゲートライン２２０を介して、第１ゲート信号が印加されれば、第１ゲートライン２２０と少なくとも一部分がオーバーラップしたソース電極２５１、２５３及びドレーン電極２５２、２５４を含む第１スイッチング素子Ｔ１と第２スイッチング素子Ｔ２は、第１ゲート信号によって制御される。これと同様に、第２ゲートライン２３０を介して第２ゲート信号が印加されれば、第２ゲートライン２３０と少なくとも一部分がオーバーラップしたソース電極２５５及びドレーン電極２５６を含む第３スイッチング素子Ｔｃは、第２ゲート信号によって制御される。第２ゲート信号によって第３スイッチング素子Ｔｃがターンオンされれば、第２液晶キャパシタＣｓｌｃに充電された電圧が変化する。

【0044】

第１ドレーン電極２５２は、コンタクトホール２９１を介して第１サブ画素電極２７１と電気的に接続し、第２ドレーン電極２５４は、コンタクトホール２９３を介して第２サブ画素電極２７３と電気的に接続している。図３に示すように、安定的な電気的接続のために、第１サブ画素電極２７１と第２サブ画素電極２７３は、各々拡張部２７１ａ、２７３ａを含み、第１ドレーン電極２５２と第２ドレーン電極２５４は、各々拡張部２５２ａ、２５４ａを含む。

【0045】

データ配線２５０、２５１、２５２、２５３、２５５、２５６、２５７上には、保護層２４５が形成され、保護層２４５内には、コンタクトホール２９１、２９３が形成されている。第１の実施形態に係る保護層２４５は、例えば、有機膜、無機膜又は有機膜と無機膜の多重膜で形成され、図面には図示していないが、データ配線２５０、２５１、２５２、２５３、２５５、２５６、２５７及びゲート絶縁層２３０のプロファイルに沿って、コンフォーマルに形成された無機物層と、前記無機物層上に形成された有機物層を含む。有機物層は平坦化特性が高い物質を使用する。

【0046】

保護層２４５の上部には画素電極２７１、２７３が形成され、画素電極２７１、２７３は通常ＩＴＯ（ｉｎｄｉｕｍ ｔｉｎ ｏｘｉｄｅ）又はＩＺＯ（ｉｎｄｉｕｍ ｚｉｎｃ ｏｘｉｄｅ）などの透明な導電物質で形成されている。画素電極２７１、２７３は、第１ドレーン電極２５２と電気的に接続した第１サブ画素電極２７１と、第２ドレーン電極２５４と電気的に接続した第２サブ画素電極２７３を含む。図３に示すように、第１サブ画素電極２７１及び第２サブ画素電極２７３はスリットパターンを含む。

【0047】

第２ストレージライン２６０とカップリング電極２５７の重複領域は、ダウンキャパシタＣｄを形成し、第２サブ画素電極２７３の充電電圧を下降させることができる。第２ストレージライン２６０に印加される電圧を調節して、ダウンキャパシタＣｄのキャパシタンスを調節することができるが、第２ストレージライン２６０に印加した電圧によって起こる第２サブ画素電極２７３の電圧変化については、図５を参照して後述する。

【0048】

図３及び図４に示すように、第２ストレージライン２６０は、カップリング電極２５７と重畳する領域において、面積が拡張された拡張部２６１を含み、この第２ストレージラインの拡張部２６１は、カップリング電極２５７とダウンキャパシタＣｄを形成して、第２サブ画素電極２７３の充電電圧を下降させることができる。

【0049】

さらに、第２ストレージライン２６０は、第１ストレージライン２８０、２８３、２８１ａ、２８１ｂと分離して形成され、第１ストレージラインのサブストレージライン２８１ａ、２８１ｂは、第１サブ画素電極２７１と一部分が重畳するように形成される。また、第１ストレージラインは、２つ以上のサブストレージライン２８１ａ、２８１ｂを含んでもよく、データライン２５０に隣接して第１サブ画素電極２７１と重畳して形成してもよい。

【0050】

図３に示すように、第１ストレージライン２８０、２８３は２つのサブストレージライン２８１ａ、２８１ｂを含み、第１サブ画素電極２７１の外周部に沿って「Π」のような形状を有してもよい。このとき、第１ストレージライン２８０、２８３、２８１ａ、２８１ｂは第２サブ画素電極２７３とはオーバーラップしなくてもよい。ただし、前述した第１ストレージライン２８０、２８３、２８１ａ、２８１ｂの形状は一つの例示であり、第１サブ画素電極２７１の形状に応じてサブストレージライン２８１ａ、２８１ｂの形状を変更することができることはもちろんである。

【0051】

また、第１ストレージライン２８０、２８３、２８１ａ、２８１ｂは第２ストレージライン２６０と分離して形成される。図４のＸ部分に示すように、第１ストレージライン２８０、２８３、２８１ａ、２８１ｂの終端は第２ストレージライン２６０と離隔して形成される。すなわち、第１ストレージライン２８０、２８３、２８１ａ、２８１ｂと第２ストレージライン２６０は、物理的、電気的に分離して形成される。
このことによって、第１ストレージライン２８０、２８３、２８１ａ、２８１ｂに印加される第１電圧と、第２ストレージライン２６０に印加される第２電圧は、互いに異なる電圧とすることができる。図示してないが、第１ストレージライン２８０、２８３、２８１ａ、２８１ｂと第２ストレージライン２６０は、表示パネル１００の回路部（図示せず）に形成されて互いに異なる電圧を印加する第１電圧配線及び第２電圧配線と各々接続して、互いに異なる電圧の印加を受けることができる。

【0052】

図５に示すように、第２ストレージライン２６０に印加する電圧は変化させることができ、共通電極に印加される共通電圧と異なる電圧であってもよい。第２サブ画素電極２７３に印加された電圧は、ダウンキャパシタＣｄによって変化するため、第２ストレージライン２６０に印加される電圧レベルを調節することによってダウンキャパシタＣｄのキャパシタンスを調節することができる。すなわち、第２サブ画素電極２７３に印加された電圧をシェアリング（ｓｈａｒｉｎｇ）する電圧レベルを調節することができる。

【0053】

図５を参照すれば、例えば、第１サブ画素電極及び第２サブ画素電極２７１、２７３が反転駆動方式で駆動するとするとき、第２ストレージライン２６０に印加するストレージ電圧Ｖｓｓは、共通電圧Ｖｃｏｍを基準にスイング（ｓｗｉｎｇ）するハイレベルもしくはローレベル電圧とすることができる。すなわち、陽電圧で反転駆動する場合、共通電圧Ｖｃｏｍを基準にハイレベルの電圧をストレージ電圧Ｖｓｓとして印加し、陰電圧で反転駆動する場合、共通電圧Ｖｃｏｍを基準にローレベルの電圧をストレージ電圧Ｖｓｓとして印加することができる。

【0054】

したがって、ダウンキャパシタＣｄによる電荷共有（ｃｈａｒｇｅ ｓｈａｒｉｎｇ）が起きる前の第２サブ画素電極２７３に印加されるデータ電圧Ｖｓｐ２ａは、電荷共有が起きた後の第２サブ画素電極２７３の電圧Ｖｓｐ２ｂに変化してもよく、第２ストレージライン２６０に印加されるストレージ電圧Ｖｓｓが、共通電圧Ｖｃｏｍとの電圧差が大きいほど、電荷共有が起きた後の第２サブ画素電極２７３の電圧Ｖｓｐ２ｂは、電荷共有が起きる前の第２サブ画素電極２７３の電圧Ｖｓｐ２ａに比べ大きく減少する。

【0055】

再び図４を参照すれば、第２表示基板３００では第２基板３１０の上に遮光層３２０が形成されており、遮光層３２０は、一般的に赤、緑及び青フィルタの間を区分し、第１表示基板２００に位置する薄膜トランジスタへの直接的な光照射を遮断する役割を果たしている。このような遮光層３２０は、通常黒色顔料を添加した感光性有機物質又はクロム／クロムオキサイド（Ｃｒ／ＣｒＯｘ）などの物質を含むことができる。

【0056】

カラーフィルタ層３３０は、遮光層３２０を境界とし、赤、緑及び青フィルタが反復して形成されており、バックライトユニット（図示せず）から照射されて液晶層４００を通過した光に、色相を付与する役割を果たし、通常、感光性有機物質で形成されている。
カラーフィルタ層３３０と遮光層３２０の上部には、オーバーコート層３４０が形成され、オーバーコート層３４０は、カラーフィルタ層３３０を平坦化し、かつカラーフィルタ層３３０を保護する役割を果たしている。また、オーバーコート層３４０は、通常アクリル系エポキシ材料が用いられるが、これに限定されるものではない。

【0057】

オーバーコート層３４０の上部には、共通電極３５０が形成され、共通電極３５０は、ＩＴＯ（ｉｎｄｉｕｍ ｔｉｎ ｏｘｉｄｅ）又はＩＺＯ（ｉｎｄｉｕｍ ｚｉｎｃ ｏｘｉｄｅ）などの透明な導電物質からなり、第１表示基板２００の画素電極２７０と共に液晶層４００に電圧を印加する。また、共通電極３５０には共通電極切開パターン３５１が形成されていてもよい。

【0058】

本発明の一実施形態に係る表示装置によれば、互いに分離した第１ストレージライン及び第２ストレージラインを形成し、第１ストレージライン及び第２ストレージラインに互いに異なる電圧を印加することによって、画素領域付近で光漏れ現象やテクスチャ（ｔｅｘｔｕｒｅ）が発生することを防止することができる。

【0059】

次に、図６及び図７を参照して、本発明の他の実施形態に係る表示装置について説明する。図６は、本発明の他の実施形態に係る表示装置に使用される画素Ｉの等価回路図である。図７は、本発明の他の実施形態に係る表示装置を説明するためのレイアウト図である。

【0060】

本発明の他の実施形態に係る表示装置と前述の実施形態に係る表示装置との区別点は、カップリングゲートラインである第２ゲートラインに印加されるカップリングゲート信号（第２ゲート信号）によって制御される制御スイッチング素子（第３スイッチング素子）と、接続された制御ラインを含むという点である。以下ではこのような区別点を中心に説明し、前述した構成要素と実質的に同一構成要素に対する具体的な説明は省略する。

【0061】

図６を参照すれば、画素Ｉは、第１ゲートラインＧｎ、第２ゲートラインＧｎ＋１、データラインＤ、及び制御ラインＣと接続し、第１サブ画素ＳＰ１、第２サブ画素ＳＰ２、及び制御部ＣＰを含む。２個のゲートラインＧｎ、Ｇｎ＋１は、互いに隣接して配置してもよく、例えば、第２ゲートラインＧｎ＋１が第１ゲートラインＧｎに対して後端ゲートラインであってもよく、第１ゲートラインＧｎにゲート電圧を印加した後、次いで第２ゲートラインＧｎ＋１にゲート電圧を印加するようにしてもよい。

【0062】

特に、制御部ＣＰの制御スイッチング素子である第３スイッチング素子Ｔｃの入力端は制御ラインＣに接続し、第３スイッチング素子Ｔｃの制御団は第２ゲートラインＧｎ＋１に接続し、第３スイッチング素子Ｔｃの出力端はカップリングキャパシタＣｃｐと接続する。このとき、第３スイッチング素子Ｔｃの出力端と、第２スイッチング素子Ｔ２の出力端によってカップリングキャパシタＣｃｐが形成される。図６において、ｎとｎ＋１の符号で第１ゲートラインと第２ゲートラインが順次配列した場合を図示したが、これは１つの例であり、第２ゲートラインは第１ゲートラインに対して２つ以上の後端ゲートライン又は専用ゲートラインであってもよい。

【0063】

図７を参照すれば、本発明の他の実施形態に係る表示装置は、第１表示基板２００、第２表示基板（図４の３００参照）及び液晶層（図４の４００参照）を含む。
第１表示基板２００は、基板２１０上に形成された第１ゲートライン２２０、第１ゲートライン２２０と離隔して配置されたカップリングゲートラインである第２ゲートライン２３０、及び第２ゲートライン２３０に印加される第２ゲート信号によって制御される第３スイッチング素子Ｔｃに接続した制御ライン２９０を含む。

【0064】

第１ゲートライン２２０及び第２ゲートライン２３０は互いに離隔して第１方向ＤＩ１（図７における横方向）、に延長されている。第１ゲートライン２２０を介して印加される第１ゲート信号は第１スイッチング素子Ｔ１と第２スイッチング素子Ｔ２を制御する。
第２ゲートライン２３０は、第３スイッチング素子Ｔｃを制御するためのものであり、第２ゲートライン２３０に印加される第２ゲート信号は、例えば後端のゲート信号であってもよい。
第１スイッチング素子Ｔ１は、第１サブ画素電極２７１と電気的に接続し、第２スイッチング素子Ｔ２は第２サブ画素電極２７３に電気的に接続する。

【0065】

制御ライン２９０は、第３スイッチング素子Ｔｃに接続したカップリング電極２５７を含む。より具体的には、第３スイッチング素子Ｔｃは、第２ゲートライン２３０と少なくとも一部分が重畳して制御ライン２９０から分地した制御ソース電極２９２と、第２ゲートライン２３０と少なくとも一部分が重畳して制御ソース電極２９２と離隔された制御ドレーン電極２９４を含む。カップリング電極２５７は、制御ドレーン電極２９４に接続し、制御ドレーン電極２９４の面積よりさらに拡張した面積を有していても良い。さらに、カップリング電極２５７は、第２サブ画素電極２７３のカップリング領域２７３ｂとオーバーラップし、第２サブ画素電極２７３のカップリング領域２７３ｂとカップリング電極２５７が重畳した領域は、第２サブ画素電極２７３の充電電圧を下降させるカップリングキャパシタＣｃｐを形成することができる。ここで、カップリング領域２７３ｂは、第２サブ画素電極２７３の拡張部としてカップリング電極２５７と重畳した領域を意味する。

【0066】

図７に示すように、第１表示基板２００は、第１方向ＤＩ１（図７における横方向）と互いに異なる第２方向ＤＩ２（図７における縦方向）に延長された複数のデータライン２５０を含み、制御ライン２９０は複数のデータライン２５０と離隔して第２方向ＤＩ２（図７における縦方向）に延長されている。

【0067】

また、図７に示すように、複数のデータライン２５０の間に制御ライン２９０が形成されていてもよく、複数のデータライン２５０と制御ライン２９０が同一レベルに形成されてもよい。ここで、「同一レベルに形成される」とは、同一の物質を用いて同一工程によって形成されることを意味する。したがって、制御ライン２９０は、データ配線２５０、２５１、２５２、２５３、２５４と同一の物質で形成されていてもよい。

【0068】

さらに、前述の第１の実施形態と同様に、第１ゲートライン２２０及び第２ゲートライン２３０は、第１サブ画素電極２７１と第２サブ画素電極２７３との間に配置されてもよい。すなわち、第１サブ画素電極２７１と第２サブ画素電極２７３が配置された間の領域に、第１ゲートライン２２０、第２ゲートライン２３０、第１スイッチング素子Ｔ１、第２スイッチング素子Ｔ２、第３スイッチング素子Ｔｃ、第１スイッチング素子Ｔ１と第１サブ画素電極２７１を電気的に接続する第１コンタクトホール２９１、第２スイッチング素子Ｔ２と第２サブ画素電極２７３を電気的に接続する第２コンタクトホール２９３、及びカップリングキャパシタＣｃｐを形成するための第２サブ画素電極２７３のカップリング領域２７３ｂとカップリング電極２５７が配置されていてもよい。

【0069】

前述のように、第２ゲートライン２３０に第２ゲート信号が印加された後、制御ライン２９０を介して伝達された制御信号が第３スイッチング素子Ｔｃを介してカップリングキャパシタに印加され、カップリングキャパシタによって第２サブ画素電極２７３の電圧変化が誘導される。このように、第２サブ画素電極２７３のカップリング領域２７３ｂとカップリング電極２５７によってカップリングキャパシタＣｃｐが形成されるため、第１の実施形態での第２ストレージライン（図３の２６０参照）を省略することができる。これによって、第１サブ画素電極２７１と第２サブ画素電極２７３との間に配置される構成要素、例えば、第１ゲートライン２２０、第２ゲートライン２３０、第１及び第２コンタクトホール２９１、２９３を、無理なく配置することができる。のみならず、第１サブ画素電極２７１と第２サブ画素電極２７３との間の間隔を減少させることができるので、開口率を向上させることができる。

【0070】

図７に示すように、隣接する２つのデータライン２５０の間に制御ライン２９０が配置されている場合、制御ライン２９０と一方のデータライン２５０の間には第１スイッチング素子Ｔ１及び第２スイッチング素子Ｔ２を配置し、制御ライン２９０と他方のデータライン２５０の間に第３スイッチング素子Ｔｃ及びカップリングキャパシタＣｃｐを配置することができる。ただし、これは１つの実施形態に過ぎず、制御ライン２９０とデータライン２５０の相対的配置と、これらによって形成される空間に対する構成要素の配置は、多様に変形することができる。

【0071】

例えば、図８に示すように制御ライン２９０は、第１ゲートライン２２０及び第２ゲートライン２３０と同一な第１方向ＤＩ１（図７における横方向）に延長するように形成してもよい。図８は、本発明の第３の実施形態に係る表示装置に使用される画素Ｉの等価回路図である。

【0072】

図８に示すように、制御ライン２９０は、互いに離隔された第１制御ラインＣｋ及び第２制御ラインＣｋ＋１を含み、第１ゲートラインＧｎ及び第２ゲートラインＧｎ＋１と同一な第１方向ＤＩ１（図７における横方向）、に延長されている。

【0073】

また、画素Ｉは第１サブ画素ＳＰ１１、ＳＰ２１と第２サブ画素ＳＰ２１、ＳＰ２２及び制御部ＣＰ１、ＳＰ２を各々含む第１画素部と第２画素部を含んでもよい。第１画素部の制御部ＣＰ１に含まれた制御スイッチング素子Ｔｃは第１制御ラインＣｋに接続し、第２画素部の制御部ＣＰ２に含まれた制御スイッチング素子Ｔｃは第２制御ラインＣｋ＋１と接続してもよい。このとき、第１制御ラインＣｋに印加される第１制御信号と、第２制御ラインＣｋ＋１に印加される第２制御信号は互いに相補的であってもよい。

【0074】

次に、図９〜図１１Ｂを参照して本発明のまた他の実施形態に係る表示装置について説明する。図９は、本発明のまた他の実施形態に係る表示装置を説明するためのレイアウト図であり、図１０（Ａ）、（Ｂ）及び図１１（Ａ）、（Ｂ）は、図９に示すＡ１及びＡ２の領域を拡大した部分拡大図である。

【0075】

図９を参照すれば、本発明のまた他の実施形態において、第１表示基板（図４の２００参照）は、第１サブ画素２７１＿１，２７１＿２及び第２サブ画素２７３＿１，２７３＿２を各々含む第１画素部ＰＸ１及び第２画素部ＰＸ２を含む。第２表示基板（図４の３００参照）は、赤色カラーフィルタ、緑色カラーフィルタ及び青色カラーフィルタがそれぞれ形成されたカラーフィルタ層（図４の３３０参照）を含む。第２表示基板３００上には、第１画素部ＰＸ１に対応して赤色カラーフィルタ又は緑色カラーフィルタが配置され、第２画素部ＰＸ２に対応して青色カラーフィルタが配置されてもよい。このとき、第１画素部ＰＸ１のカップリング電極２５７ａの面積（第１面積）は、第２画素部ＰＸ２のカップリング電極２５７ｂの面積（第２面積）より小さい。

【0076】

図１０（Ａ）、（Ｂ）を参照すれば、第１画素部ＰＸ１の第１サブ画素電極２７１＿１は、第１方向ＤＩ１の垂直方向（図１０における縦方向）に対して第１鋭角θ１に傾いた第１スリットパターン２７１＿１ａ、２７１＿１ｂを含み、第２画素部ＰＸ２の第１サブ画素電極２７１＿２は、第１方向ＤＩ１の垂直方向（図１０における縦方向）に対して第２鋭角θ２に傾いた第２スリットパターン２７１＿２ａ、２７１＿２ｂを含む。このとき、第２鋭角θ２のは第１鋭角θ１より小さい角度である。例えば、第２鋭角θ２の角度は約３５度以下であっても、約３０度〜約３５度であってもよく、第１鋭角θ１の角度は例えば、約４０度であってもよい。異なる実施形態においては、第２鋭角θ２の角度を第１鋭角θ１の角度より約５度以上小さいように第１スリットパターン２７１＿１ａ、２７１＿１ｂと第２スリットパターン２７１＿２ａ、２７１＿２ｂを形成してもよい。このように、青色カラーフィルタに対応する第２画素部ＰＸ２のスリットパターン２７１＿２ａ、２７１＿２ｂの傾きを減少させることにより、青色画素の輝度を減少させることができ、低階調範囲のレディッシュ（ｒｅｄｄｉｓｈ）現象を減少させることができる。

【0077】

すなわち、青色カラーフィルタが配置された第２画素部ＰＸ２のカップリング電極２５７ｂの第２面積を、赤色カラーフィルタ又は緑色カラーフィルタが配置された第１画素部ＰＸ１のカップリング電極２５７ａの第１面積より小さく形成することにより、高階調範囲のイエローイッシュ（ｙｅｌｌｏｗｉｓｈ）現象を減少させ、これと共に、青色カラーフィルタに対応する第２画素部ＰＸ２の第２スリットパターン２７１＿２ａ、２７１＿２ｂの傾きを第１画素部ＰＸ１の第１スリットパターン２７１＿１ａ、２７１＿１ｂの傾きより小さく形成して、低階調範囲のレディッシュ（ｒｅｄｄｉｓｈ）現象を減少させることができる。言い換えれば、本発明の他の実施形態に係る表示装置は、低階調範囲のレディッシュ現象と高階調範囲のイエローイッシュ現象を同時に減少させることができ、表示品質を従来のものに比べ大幅にに向上させることができる。

【0078】

また、他のいくつかの実施形態において、図１１（Ａ）、（Ｂ）に示すように、第１画素部ＰＸ１の第１サブ画素電極２７１＿１は第１オープン部２７１＿１ｂと第１電極部２７１＿１ａを含む第１スリットパターン２７１＿１ａ、２７１＿１ｂを含み、第２画素部ＰＸ２の第１サブ画素電極２７１＿２は第２オープン部２７１＿２ｂと第２電極部２７１＿２ａを含む第２スリットパターン２７１＿２ａ、２７１＿２ｂを含み、第２オープン部２７１＿２ｂの幅Ｄ２は、第１オープン部２７１＿１ｂの幅Ｄ１より大きく形成することができる。第２表示基板３００上には、第１画素部ＰＸ１に対応して赤色カラーフィルタ又は緑色カラーフィルタを配置し、第２画素部ＰＸ２に対応して青色カラーフィルタを配置してもよい。

【0079】

すなわち、図１０（Ａ）、（Ｂ）の場合には、第１スリットパターン２７１＿１ａ、２７１＿１ｂ及び第２スリットパターン２７１＿２ａ、２７１＿２ｂの傾きに差異を与えることによって、青色画素の輝度を赤色画素及び緑色画素の輝度に比べて相対的に減少させたが、図１１Ａ及び図１１Ｂの場合には、第１スリットパターン２７１＿１ａ、２７１＿１ｂと第２スリットパターン２７１＿２ａ、２７１＿２ｂのオープン部２７１＿１ｂ、２７１＿２ｂの幅Ｄ１，Ｄ２に差異を与えることによって、青色画素の輝度を赤色画素及び緑色画素の輝度に比べて相対的に減少させている。

【0080】

言い換えると、図１１（Ａ）、（Ｂ）に示した実施形態の場合には、青色カラーフィルタが配置された第２画素部ＰＸ２のカップリング電極２５７ｂの第２面積を、赤色カラーフィルタ又は緑色カラーフィルタが配置された第１画素部ＰＸ１のカップリング電極２５７ａの第１面積より小さく形成して、高階調範囲のイエローイッシュ（ｙｅｌｌｏｗｉｓｈ）現象を減少させ、これと共に、青色カラーフィルタに対応する第２画素部ＰＸ２の第２スリットパターンの第２オープン部２７１＿２ｂの幅Ｄ２を第１画素部ＰＸ１の第１スリットパターンの第１オープン部２７１＿１ｂの幅Ｄ１より大きく形成して低階調範囲のレディッシュ（ｒｅｄｄｉｓｈ）現象を減少させている。このように、本発明の第３の実施形態に係る表示装置は、低階調範囲のレディッシュ現象と高階調範囲のイエローイッシュ現象を同時に減少させることによって表示品質を従来のものに比べ大幅に向上させることができる。

【0081】

以上、本発明の実施形態について図面を参照して説明したが、本発明が属する技術分野において通常の知識を有する者は、本発明がその技術的思想や必須の特徴を変更せず、他の具体的な形態で実施され得ることを理解することができるはずである。したがって、上記実施形態はすべての面で例示的なものであり、本発明はこれに限定されるものではない。

【符号の説明】

【0082】

１００ 表示パネル
２００ 第１表示基板
２１０ 基板
２１５ ゲート絶縁層
２２０ 第１ゲートライン
２３０ 第２ゲートライン
２４１ 半導体層
２４２ 抵抗接触層
２４５ 保護層
２５０ データライン
２５１ 第１ソース電極
２５２ 第１ドレーン電極
２５２ａ、２５４ａ ドレーン電極拡張部
２５３ 第２ソース電極
２５５ 第３ソース電極
２５４ 第２ドレーン電極
２５６ 第３ドレーン電極
２５７ カップリング電極
２５７ａ 第１画素部のカップリング電極
２５７ｂ 第２画素部のカップリング電極
２６０、２６１ 第２ストレージライン、その拡張部
２７１ 第１サブ画素電極
２７１＿１、２７１＿２ 第１サブ画素
２７１＿１ａ、２７１＿１ｂ 第１画素部の第１スリットパターン（第１オープン部、第１電極部）
２７１＿２ａ、２７１＿２ｂ 第１画素部の第２スリットパターン（第２オープン部、第２電極部）
２７１ａ、２７３ａ サブ画素電極拡張部
２７３ 第２サブ画素電極
２７３＿１、２７３＿２ 第２サブ画素
２７３＿１ａ、２７３＿１ｂ 第２画素部の第１スリットパターン
２７３＿２ａ、２７３＿２ｂ 第２画素部の第２スリットパターン
２７３ｂ サブ画素電極のカップリング領域
２８０、２８３ 第１ストレージライン
２８１ａ、２８１ｂ 第１ストレージラインのサブストレージライン
２９０ 制御ライン
２９１ 第１コンタクトホール
２９２ 制御ソース電極
２９３ 第２コンタクトホール
２９４ 制御ドレーン電極
３００ 第２表示基板
３１０ 第２基板
３２０ 遮光層
３３０ カラーフィルタ層
３４０ オーバーコート層
３５０ 共通電極
３５１ 共通電極切開パターン
４００ 液晶層
５００ パネル駆動部
５１０ ゲート駆動部
５２０ 駆動電圧生成部
５３０ データ駆動部
５４０ 階調電圧生成部
５５０ 信号制御部

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】