特許第6348648号(P6348648)IP Force 特許公報掲載プロジェクト 2022.1.31 β版

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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6348648
(24)【登録日】2018年6月8日
(45)【発行日】2018年6月27日
(54)【発明の名称】半導体装置の製造方法
(51)【国際特許分類】
   H01L 21/76 20060101AFI20180618BHJP
   H01L 21/764 20060101ALI20180618BHJP
   H01L 27/088 20060101ALI20180618BHJP
   H01L 21/316 20060101ALI20180618BHJP
【FI】
   H01L21/76 L
   H01L21/76 A
   H01L27/088 331A
   H01L21/316 X
   H01L21/316 M
【請求項の数】12
【全頁数】34
(21)【出願番号】特願2017-163374(P2017-163374)
(22)【出願日】2017年8月28日
(62)【分割の表示】特願2014-9013(P2014-9013)の分割
【原出願日】2014年1月21日
(65)【公開番号】特開2017-216479(P2017-216479A)
(43)【公開日】2017年12月7日
【審査請求日】2017年8月28日
(73)【特許権者】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】特許業務法人筒井国際特許事務所
(72)【発明者】
【氏名】村田 龍紀
(72)【発明者】
【氏名】丸山 隆弘
【審査官】 山本 一郎
(56)【参考文献】
【文献】 特開2012−9489(JP,A)
【文献】 米国特許第7951683(US,B1)
【文献】 特表2011−524075(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
H01L 21/76
H01L 21/316
H01L 21/764
H01L 27/088
(57)【特許請求の範囲】
【請求項1】
(a)半導体基板の主面に、溝部を形成する工程、
(b)前記溝部内、および、前記半導体基板の前記主面上に、酸化シリコン膜を含む第1絶縁膜を形成する工程、
(c)前記第1絶縁膜上に、酸化シリコン膜を含む第2絶縁膜を形成する工程、
(d)前記第2絶縁膜上に、酸化シリコン膜を含む第3絶縁膜を形成する工程、
(e)CMP法によって、前記第3絶縁膜の表面を研磨する工程、
(f)前記(e)工程後に、前記第3絶縁膜上に、酸化シリコン膜を含む第4絶縁膜を形成する工程、
を有し、
前記(b)工程で、前記第1絶縁膜は、前記溝部の第1側面を被覆し、
前記(c)工程で、前記第2絶縁膜は、前記第1絶縁膜を介して、前記溝部の前記第1側面を被覆し、
前記(d)工程で、前記第3絶縁膜により、前記溝部内に空間を残して前記溝部を閉塞し、
前記(e)工程後に、前記空間の最上端は、前記第3絶縁膜によって覆われている、半導体装置の製造方法。
【請求項2】
請求項1記載の半導体装置の製造方法において、
前記(c)工程では、前記溝部を閉塞しないように、前記第2絶縁膜を形成する、半導体装置の製造方法。
【請求項3】
請求項1記載の半導体装置の製造方法において、
前記(b)工程では、前記第1絶縁膜は、化学気相成長法により形成される、半導体装置の製造方法。
【請求項4】
請求項1記載の半導体装置の製造方法において、
前記(c)工程では、前記第2絶縁膜は、プラズマ化学気相成長法により形成される、半導体装置の製造方法。
【請求項5】
請求項1記載の半導体装置の製造方法において、
前記(d)工程では、前記第3絶縁膜は、化学気相成長法により形成される、半導体装置の製造方法。
【請求項6】
請求項1記載の半導体装置の製造方法において、
前記(c)工程では、前記第2絶縁膜は、テトラエトキシシランガスを含むガスを用いたプラズマ化学気相成長法により形成される、半導体装置の製造方法。
【請求項7】
請求項1記載の半導体装置の製造方法において、
前記(c)工程では、前記第2絶縁膜は、シランガスを含むガスを用いたプラズマ化学気相成長法により形成される、半導体装置の製造方法。
【請求項8】
請求項1記載の半導体装置の製造方法において、
前記(f)工程では、前記第4絶縁膜は、テトラエトキシシランガスを含むガスを用いたプラズマ化学気相成長法により形成される、半導体装置の製造方法。
【請求項9】
請求項1記載の半導体装置の製造方法において、
前記(f)工程では、前記第4絶縁膜は、シランガスを含むガスを用いたプラズマ化学気相成長法により形成される、半導体装置の製造方法。
【請求項10】
請求項1記載の半導体装置の製造方法において、更に、
(g)前記(a)工程前に、前記半導体基板の前記主面上に、トランジスタを形成する工程、
を有し、
前記(b)工程で、前記第1絶縁膜は前記トランジスタを覆う、半導体装置の製造方法。
【請求項11】
請求項10記載の半導体装置の製造方法において、
前記(a)工程で、平面視において、前記溝部は前記トランジスタを囲む、半導体装置の製造方法。
【請求項12】
請求項10記載の半導体装置の製造方法において、
前記トランジスタのソース領域またはドレイン領域に達するコンタクトホールが、前記第1絶縁膜中に形成されている、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置の製造方法に関し、例えば、溝部を有する半導体装置の製造方法に好適に利用できるものである。
【背景技術】
【0002】
半導体基板の主面としての表面に形成された溝部内に絶縁膜が形成された素子分離構造を有する半導体装置がある。また、溝部の幅に対する溝部の深さの比であるアスペクト比として1よりも高い高アスペクト比を有する溝部内に絶縁膜が形成された素子分離(Deep Trench Isolation;DTI)構造を有する半導体装置がある。
【0003】
特開2011−66067号公報(特許文献1)には、素子を平面視において取り囲む溝を半導体基板の主表面に形成する工程と、素子上および溝内に絶縁膜を形成する工程とを備えた、半導体装置の製造方法が開示されている。上記特許文献1記載の技術では、素子上を覆うように、かつ溝内に空間を形成するように、絶縁膜を形成することが記載されている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2011−66067号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
このように、高アスペクト比を有する溝部内に絶縁膜を形成する場合、例えば化学気相成長(Chemical Vapor Deposition;CVD)法により酸化シリコン膜からなる絶縁膜を形成することにより、溝部内に空間を残して溝部を閉塞することがある。この場合、溝部の上部で溝部の側面に形成される絶縁膜の膜厚は、溝部の底部で溝部の側面に形成される絶縁膜の膜厚よりも厚くなりやすい。そのため、溝部の側面に絶縁膜を形成することにより、溝部内に空間を残して溝部を閉塞することができる。溝部内に空間がある場合、溝部内に空間がない場合に比べ、DTI構造により素子同士を絶縁して素子分離を行う素子分離特性は向上する。
【0006】
ところが、CVD法により酸化シリコン膜からなる絶縁膜を形成する場合、溝部内に残される空間の上端位置である閉塞位置が所望の高さ位置になるように、精度よく調整することは困難である。そのため、溝部内に残される空間の閉塞位置が、所望の位置よりも高くなるおそれがある。
【0007】
空間の閉塞位置が所望の位置よりも高くなると、絶縁膜を形成した後、例えば絶縁膜を研磨し、絶縁膜の表面を平坦化する際に、絶縁膜の表面の高さ位置が空間の閉塞位置よりも低くなり、空間が絶縁膜の表面に露出して研磨用のスラリーが空間に入り込むか、その後の洗浄工程において洗浄液が空間に入り込むおそれがある。その後、空間に入り込んだスラリーまたは洗浄液が空間から吹き出すことにより異物が発生するなどして、半導体装置の形状に欠陥が発生し、半導体装置の性能が低下するおそれがある。
【0008】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0009】
一実施の形態によれば、半導体装置の製造方法において、溝部を形成した後、オゾンガスおよびテトラエトキシシランガスを含むガスを用いた化学気相成長法により、酸化シリコン膜からなる第1絶縁膜を形成し、第1絶縁膜により、溝部の側面を被覆する。次いで、プラズマ化学気相成長法により、酸化シリコン膜からなる第2絶縁膜を形成し、第2絶縁膜により、溝部の側面を第1絶縁膜を介して被覆する。次いで、オゾンガスおよびテトラエトキシシランガスを含むガスを用いた化学気相成長法により、酸化シリコン膜からなる第3絶縁膜を形成し、第3絶縁膜により、溝部内に空間を残して溝部を閉塞する。
【発明の効果】
【0010】
一実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【0011】
図1】実施の形態1の半導体装置の構成を示す平面図である。
図2】実施の形態1の半導体装置の構成を示す一部破断斜視図である。
図3】実施の形態1の半導体装置の構成を示す要部断面図である。
図4】実施の形態1の半導体装置の構成を示す要部断面図である。
図5】実施の形態1の半導体装置の製造工程の一部を示す製造プロセスフロー図である。
図6】実施の形態1の半導体装置の製造工程の一部を示す製造プロセスフロー図である。
図7】実施の形態1の半導体装置の製造工程中における要部断面図である。
図8】実施の形態1の半導体装置の製造工程中における要部断面図である。
図9】実施の形態1の半導体装置の製造工程中における要部断面図である。
図10】実施の形態1の半導体装置の製造工程中における要部断面図である。
図11】実施の形態1の半導体装置の製造工程中における要部断面図である。
図12】実施の形態1の半導体装置の製造工程中における要部断面図である。
図13】実施の形態1の半導体装置の製造工程中における要部断面図である。
図14】実施の形態1の半導体装置の製造工程中における要部断面図である。
図15】実施の形態1の半導体装置の製造工程中における要部断面図である。
図16】実施の形態1の半導体装置の製造工程中における要部断面図である。
図17】実施の形態1の半導体装置の製造工程中における要部断面図である。
図18】実施の形態1の半導体装置の製造工程中における要部断面図である。
図19】実施の形態1の半導体装置の製造工程中における要部断面図である。
図20】実施の形態1の半導体装置の製造工程中における要部断面図である。
図21】実施の形態1の半導体装置の製造工程中における要部断面図である。
図22】実施の形態1の半導体装置の製造工程中における要部断面図である。
図23】実施の形態1の半導体装置の製造工程中における要部断面図である。
図24】比較例の半導体装置の製造工程中における要部断面図である。
図25】PTEOS膜からなる絶縁膜の膜厚と、閉塞位置との関係を示すグラフである。
図26】実施の形態2の半導体装置の製造工程中における要部断面図である。
図27】実施の形態2の半導体装置の製造工程中における要部断面図である。
図28】実施の形態2の半導体装置の製造工程中における要部断面図である。
図29】実施の形態2の半導体装置の製造工程中における要部断面図である。
図30】実施の形態2の半導体装置の製造工程中における要部断面図である。
図31】実施の形態2の半導体装置の製造工程中における要部断面図である。
図32】実施の形態2の半導体装置の製造工程中における要部断面図である。
図33】実施の形態2の半導体装置の製造工程中における要部断面図である。
図34】実施の形態2の半導体装置の製造工程中における要部断面図である。
図35】実施の形態2の半導体装置の製造工程中における要部断面図である。
図36】実施の形態2の半導体装置の製造工程中における要部断面図である。
図37】実施の形態2の半導体装置の製造工程中における要部断面図である。
図38】実施の形態2の半導体装置の製造工程中における要部断面図である。
【発明を実施するための形態】
【0012】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【0013】
また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【0014】
さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【0015】
以下、代表的な実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【0016】
さらに、実施の形態で用いる図面においては、断面図であっても図面を見やすくするためにハッチングを省略する場合もある。
【0017】
(実施の形態1)
<半導体装置の構成>
初めに、実施の形態1の半導体装置の構成を説明する。図1は、実施の形態1の半導体装置の構成を示す平面図である。図2は、実施の形態1の半導体装置の構成を示す一部破断斜視図である。図3および図4は、実施の形態1の半導体装置の構成を示す要部断面図である。図4は、DTI構造周辺の構成を示す拡大断面図である。
【0018】
なお、図4では、理解を簡単にするために、2つのnチャネル型のMISFETQNの間にDTI構造DSが形成されている例について示している。しかし、図3に示すように、DTI構造DSは、LDMOSFETQHと、pチャネル型のMISFETQPとの間に形成されていてもよいし、その他各種の素子の間に形成されていてもよい。
【0019】
図1に示すように、本実施の形態1の半導体装置は、BiC−DMOS(Bipolar Complementary Double-diffused Metal Oxide Semiconductor)の半導体チップCHPである。半導体チップCHPは、例えば、半導体基板SUBと、出力ドライバ部HVと、ロジック部LGとを有する。出力ドライバ部HVは、半導体基板SUBに形成された高耐圧のMOSトランジスタなどを含む。ロジック部LGは、半導体基板SUBに形成された低耐圧のCMOS(Complementary Metal Oxide Semiconductor)トランジスタなどを含む。なお、図3を用いて後述するように、高耐圧のMOSトランジスタが形成される領域を、高耐圧MOS領域HMAと称し、低耐圧MOSトランジスタが形成される領域を、低耐圧MOS領域LMAと称する。
【0020】
本実施の形態1では、高耐圧のMOSトランジスタとして、横方向拡散MOSFET(Laterally Diffused Metal Oxide Semiconductor Field Effect Transistor;LDMOSFET)が形成された例について説明する。また、本実施の形態1では、低耐圧のMOSトランジスタとして、pチャネル型のMISFET(Metal Insulator Semiconductor Field Effect Transistor)、および、nチャネル型のMISFETからなるCMOSトランジスタが形成された例について説明する。
【0021】
なお、本願明細書において、MOSFETまたはLDMOSFETというときは、ゲート絶縁膜に酸化膜を用いたMISFETだけでなく、酸化膜以外の絶縁膜をゲート絶縁膜に用いたMISFETも含むものとする。
【0022】
図2に示すように、出力ドライバ部HVでは、高耐圧のMOSトランジスタが形成される高耐圧MOS領域HMAが、平面視において、DTI構造に含まれる溝部TPにより囲まれている。溝部TPは、半導体基板SUBの主面としての表面に形成されている。なお、図2では図示は省略するが、ロジック部LGでは、低耐圧のMOSトランジスタが形成される低耐圧MOS領域LMA(図3参照)が、平面視において、DTI構造を構成する溝部TPにより囲まれていてもよい。
【0023】
なお、本願明細書では、平面視において、とは、半導体基板SUBの主面としての表面に垂直な方向から視た場合を意味する。
【0024】
図3に示すように、本実施の形態1の半導体装置は、高耐圧MOS領域HMA、および、低耐圧MOS領域LMAを備えた半導体基板SUBを有する。半導体基板SUBは例えばp型の単結晶シリコン(Si)からなり、半導体基板SUBの主面としての表面に形成された溝部TPを有している。溝部TP内には絶縁膜IFTが形成されている。この溝部TPと絶縁膜IFTとにより、DTI構造DSが形成されている。
【0025】
図3に示すように、高耐圧MOS領域HMA、および、低耐圧MOS領域LMAにおいて、半導体基板SUBの主面としての表面側には、n型埋め込み領域NBRが形成されており、n型埋め込み領域NBR上には、p型エピタキシャル層EPが形成されている。
【0026】
高耐圧MOS領域HMAにおいて、p型エピタキシャル層EPの表面には、高耐圧のMOSトランジスタとして、LDMOSFETQHが形成されている。LDMOSFETQHは、p型エピタキシャル層EPと、p型ウエル領域PWHと、n型ソース領域NSHと、n型オフセットドレイン領域NODHと、n型ドレイン領域NDHと、ゲート絶縁膜GIと、ゲート電極GEとを有する。
【0027】
LDMOSFETは、ドレイン側に低不純物濃度のオフセットドレイン領域を介して高不純物濃度のドレイン領域を設けることによって、高いドレイン耐圧を確保する構造を採用したものである。したがって、n型ドレイン領域NDHにおけるn型不純物濃度は、n型オフセットドレイン領域NODHにおけるn型不純物濃度よりも高い。なお、LDMOSFETQHのゲート電極GEを、ゲート電極GEHと称する。
【0028】
p型ウエル領域PWHは、p型エピタキシャル層EPの上層部に形成されている。n型ソース領域NSHは、p型ウエル領域PWHの上層部に形成されている。n型ソース領域NSHは、p型ウエル領域PWHとpn接合を形成する。
【0029】
n型オフセットドレイン領域NODHは、p型エピタキシャル層EPの上層部に形成されている。n型オフセットドレイン領域NODHは、p型エピタキシャル層EPとpn接合を形成する。n型ドレイン領域NDHは、n型オフセットドレイン領域NODHの上層部に形成されている。
【0030】
n型オフセットドレイン領域NODHは、平面視において、p型ウエル領域PWHと離れた位置に形成されている。したがって、n型ソース領域NSHとn型オフセットドレイン領域NODHとの間には、半導体基板SUBの表面に沿って、p型ウエル領域PWHとp型エピタキシャル層EPとが挟まれている。
【0031】
ゲート電極GEHのソース側の部分は、n型ソース領域NSHとn型オフセットドレイン領域NODHとに挟まれたp型ウエル領域PWH上、および、p型エピタキシャル層EP上に、ゲート絶縁膜GIを介して形成されている。また、ゲート電極GEHのドレイン側の部分は、n型オフセットドレイン領域NODHの表面に形成されたオフセット絶縁膜OIF上に乗り上げるように、形成されている。ゲート電極GEHの側壁を覆うように、サイドウォールスペーサSWが形成されている。
【0032】
p型ウエル領域PWHの上層部であって、n型ソース領域NSHを挟んでゲート電極GEHと反対側の部分には、p型コンタクト領域PCHが形成されている。p型コンタクト領域PCHは、例えばp型ウエル領域PWHの電位を調節するためのものである。
【0033】
型ソース領域NSH、n型ドレイン領域NDH、および、p型コンタクト領域PCHのそれぞれの表面には、シリサイド層SILが形成されている。なお、図示は省略するが、ゲート電極GEHの表面にも、シリサイド層が形成されていてもよい。あるいは、n型ソース領域NSH、n型ドレイン領域NDH、または、p型コンタクト領域PCHの表面に、シリサイド層SILが形成されていなくてもよい。
【0034】
低耐圧MOS領域LMAにおいて、p型エピタキシャル層EPの表面には、低耐圧のMOSトランジスタとして、pチャネル型のMISFETQPと、nチャネル型のMISFETQNとが形成されている。pチャネル型のMISFETQPと、nチャネル型のMISFETQNとにより、CMOSトランジスタが形成されている。
【0035】
pチャネル型のMISFETQPは、n型ウエル領域NWLと、p型ソース領域PSLと、p型ドレイン領域PDLと、ゲート絶縁膜GIと、ゲート電極GEとを有する。なお、pチャネル型のMISFETQPのゲート電極GEを、ゲート電極GEPと称する。
【0036】
n型ウエル領域NWLは、低耐圧MOS領域LMAであって、pチャネル型のMISFETQPが形成される領域において、p型エピタキシャル層EPの上層部に形成されている。p型ソース領域PSLと、p型ドレイン領域PDLとは、n型ウエル領域NWLの上層部に、互いに離れて形成されている。
【0037】
pチャネル型のMISFETQPのゲート電極GEPは、p型ソース領域PSLとp型ドレイン領域PDLとに挟まれた部分のn型ウエル領域NWL上に、ゲート絶縁膜GIを介して形成されている。ゲート電極GEPの側壁を覆うように、サイドウォールスペーサSWが形成されている。
【0038】
型ソース領域PSL、および、p型ドレイン領域PDLのそれぞれの表面には、シリサイド層SILが形成されている。なお、図示は省略するが、ゲート電極GEPのそれぞれの表面には、シリサイド層が形成されていてもよい。また、p型ソース領域PSH、および、p型ドレイン領域PDLのいずれかの表面に、シリサイド層SILが形成されていなくてもよい。
【0039】
nチャネル型のMISFETQNは、p型ウエル領域PWLと、n型ソース領域NSLと、n型ドレイン領域NDLと、ゲート絶縁膜GIと、ゲート電極GEとを有する。なお、nチャネル型のMISFETQNのゲート電極GEを、ゲート電極GENと称する。
【0040】
p型ウエル領域PWLは、低耐圧MOS領域LMAであって、nチャネル型のMISFETQNが形成される領域において、p型エピタキシャル層EPの上層部に形成されている。p型ウエル領域PWLは、平面視において、n型ウエル領域NWLと離れた位置に形成されている。n型ソース領域NSLと、n型ドレイン領域NDLとは、p型ウエル領域PWLの上層部に、互いに離れて形成されている。
【0041】
nチャネル型のMISFETQNのゲート電極GENは、n型ソース領域NSLとn型ドレイン領域NDLとに挟まれた部分のp型ウエル領域PWL上に、ゲート絶縁膜GIを介して形成されている。ゲート電極GENの側壁を覆うように、サイドウォールスペーサSWが形成されている。
【0042】
型ソース領域NSL、および、n型ドレイン領域NDLのそれぞれの表面には、シリサイド層SILが形成されている。なお、図示は省略するが、ゲート電極GENのそれぞれの表面には、シリサイド層が形成されていてもよい。また、n型ソース領域NSL、および、n型ドレイン領域NDLのいずれかの表面に、シリサイド層SILが形成されていなくてもよい。
【0043】
LDMOSFETQH上、pチャネル型のMISFETQP上、および、nチャネル型のMISFETQN上を覆うように、絶縁膜HM1が形成されている。絶縁膜HM1は、例えば窒化シリコン膜からなる。
【0044】
高耐圧MOS領域HMAでは、平面視においてLDMOSFETQHを囲むように、DTI構造DSが形成されている。前述したように、DTI構造DSは、半導体基板SUBの主面としての表面に形成された溝部TPと、溝部TP内に形成された絶縁膜IFTとを有する。なお、低耐圧MOS領域LMAでも、平面視において、pチャネル型のMISFETQP、および、nチャネル型のMISFETQNのうち、1つまたは2つ以上のMISFETを囲むように、DTI構造DSが形成されていてもよい。
【0045】
溝部TPは、絶縁膜HM1、素子分離領域IR、p型エピタキシャル層EP、および、n型埋め込み領域NBRを貫通して、半導体基板SUBのうちn型埋め込み領域NBRよりも下方の部分に達する。
【0046】
溝部TP内を含めて絶縁膜HM1上には、絶縁膜IFTが形成されている。絶縁膜IFTにより、溝部TPは、空間SPを残して閉塞されている。すなわち、溝部TPの内部は、絶縁膜IFTにより完全に埋め込まれてはおらず、溝部TPの内部には空間SPが形成されている。
【0047】
溝部TP内に空間SPを形成することにより、DTI構造DSにより分離された素子のリーク電流を低減し、ブレークダウン電圧を高め、かつ、溝部TPに接する箇所の電界強度を緩和することができる。本実施の形態1のように、高耐圧MOS領域HMAにLDMOSFETQHが形成される場合には、DTI構造DSにより分離されたLDMOSFETQHのリーク電流を低減し、ブレークダウン電圧を高め、かつ、溝部TPに接する箇所の電界強度を緩和する効果を大きくすることができる。
【0048】
また、溝部TP内に空間SPを形成することにより、空乏層の伸びを妨げるような隣接素子からの電界の働き、すなわち逆フィールドプレート効果を抑制することができ、結果として分離耐圧を高めることができる。また、溝部TP内に空間SPを形成することにより、溝部TP内の応力を低減することができるため、その応力に起因する結晶欠陥の発生を抑制することもできる。
【0049】
好適には、溝部TPは、平面視において素子分離領域IRと重なる領域に、形成されている。これにより、素子分離領域IRにDTI構造DSが形成されることになるので、溝部TPの上部において応力が集中することを緩和できる。これにより、結晶欠陥の発生をさらに抑制することができる。
【0050】
図4に示すように、絶縁膜IFTは、絶縁膜IF1、IF2、IF3およびIF4の順に積層された絶縁膜である。絶縁膜IF1は、オゾン(O)ガスおよびテトラエトキシシラン(Tetraethoxysilane;TEOS)ガスを含むガスを用いた化学気相成長(CVD)法により形成された酸化シリコン膜からなる。絶縁膜IF2は、プラズマ化学気相成長(Plasma-Enhanced Chemical Vapor Deposition;PECVD)法により形成された酸化シリコン膜からなる。絶縁膜IF3は、OガスおよびTEOSガスを含むガスを用いたCVD法により形成された酸化シリコン膜からなる。絶縁膜IF4は、PECVD法により形成された酸化シリコン膜からなる。
【0051】
図3に示すように、絶縁膜IFTおよび絶縁膜HM1にはコンタクトホールCHが形成されており、コンタクトホールCH内にはプラグPGが形成されている。高耐圧MOS領域HMAにおいて、プラグPGは、n型ソース領域NSH、n型ドレイン領域NDH、および、p型コンタクト領域PCHのそれぞれと、シリサイド層SILを介して電気的に接続されている。また、低耐圧MOS領域LMAにおいて、プラグPGは、p型ソース領域PSL、p型ドレイン領域PDL、n型ソース領域NSL、および、n型ドレイン領域NDLのそれぞれと、シリサイド層SILを介して電気的に接続されている。
【0052】
なお、図示は省略するが、高耐圧MOS領域HMA、および、低耐圧MOS領域LMAにおいて、プラグPGは、ゲート電極GEH、GEPおよびGENのそれぞれとも電気的に接続されている。
【0053】
図3に示すように、絶縁膜IFT上には、1層目の配線M1が形成されている。配線M1は、コンタクトホールCH内のプラグPGと電気的に接続されている。また、1層目の配線M1上を含めて絶縁膜IFT上には、層間絶縁膜IL1が形成されている。層間絶縁膜IL1には、層間絶縁膜IL1を貫通して配線M1に達するプラグPG1が形成されている。
【0054】
層間絶縁膜IL1上には、2層目の配線M2が形成されている。配線M2は、層間絶縁膜IL1を貫通するプラグPG1と電気的に接続されている。また、2層目の配線M2上を含めて層間絶縁膜IL1上には、層間絶縁膜IL2が形成されている。層間絶縁膜IL2には、層間絶縁膜IL2を貫通して配線M2に達するプラグPG2が形成されている。
【0055】
層間絶縁膜IL2上には、3層目の配線M3が形成されている。配線M3は、層間絶縁膜IL2を貫通するプラグPG2と電気的に接続されている。また、3層目の配線M3上を含めて層間絶縁膜IL2上には、層間絶縁膜IL3が形成されている。
【0056】
<半導体装置の製造方法>
次に、本実施の形態の半導体装置の製造方法について説明する。図5および図6は、実施の形態1の半導体装置の製造工程の一部を示す製造プロセスフロー図である。図6は、図5のステップS17に含まれる製造工程を示す。図7図23は、実施の形態1の半導体装置の製造工程中における要部断面図である。そのうち図14図22は、図6のステップS17に含まれる製造工程中におけるDTI構造周辺の構成を示す拡大断面図である。
【0057】
なお、図14図16図18および図20図22では、理解を簡単にするために、2つのnチャネル型のMISFETQNの間にDTI構造DSが形成される例について示している。しかし、図13および図23に示すように、DTI構造DSは、LDMOSFETQHと、pチャネル型のMISFETQPとの間に形成されてもよいし、その他各種の素子の間に形成されてもよい。
【0058】
まず、図7に示すように、半導体基板SUBを準備する(図5のステップS11)。このステップS11では、例えばp型の単結晶シリコン(Si)からなり、その抵抗率(比抵抗)が例えば1〜10mΩ・cm程度の低抵抗基板からなる半導体基板SUBを準備する。半導体基板SUBは、半導体基板SUBの主面としての表面側の領域として、高耐圧MOS領域HMA、および、低耐圧MOS領域LMAを備えている。半導体基板SUBの主面としての表面側には、n型埋め込み領域NBRが形成されている。その後、半導体基板SUBの表面上に、周知のエピタキシャル成長法を用いて、例えばp型の単結晶Siからなるp型エピタキシャル層EPを形成する。
【0059】
次に、図8に示すように、素子分離領域IRを形成する(図5のステップS12)。このステップS12では、半導体基板SUBの主面としての表面、すなわちp型エピタキシャル層EPの表面に、例えばSTI(Shallow Trench Isolation)法またはLOCOS(Local Oxidization of Silicon )法などにより、絶縁膜としての素子分離領域IRを形成する。ここでは、STI法により素子分離領域IRを形成する場合について説明する。
【0060】
まず、図示しないフォトレジストパターンをエッチングマスクとしたドライエッチングにより、素子分離領域IRが形成される領域のp型エピタキシャル層EPを除去して素子分離溝を形成する。
【0061】
次に、p型エピタキシャル層EPの表面上にCVD法などを用いて酸化シリコンからなる絶縁膜を堆積することにより、素子分離溝の内部に絶縁膜を埋め込む。言い換えれば、半導体基板SUBの表面に、酸化シリコン膜からなる絶縁膜を形成する。酸化シリコン膜の材料として、例えばオゾン(O)ガスとテトラエトキシシラン(TEOS)とを含むガスを用いたCVD法により形成される酸化シリコン膜など、流動性の良好な酸化シリコン膜を用いることができる。なお、流動性の定義については、後述する。
【0062】
次に、CMP(Chemical Mechanical Polishing;化学的機械的研磨)法などを用いて絶縁膜を研磨し、絶縁膜の表面を平坦化する。これにより、素子分離溝に埋め込まれた絶縁膜としての素子分離領域IRが形成される。
【0063】
また、ステップS12では、高耐圧MOS領域HMAにおいて、p型エピタキシャル層EPの表面に、素子分離領域IRとは別に、例えばマスクを用いた熱酸化処理を行うLOCOS法により、酸化シリコン膜からなるオフセット絶縁膜OIFを形成する。なお、LOCOS法に代え、STI法によりオフセット絶縁膜OIFを形成することもできる。
【0064】
次に、図9に示すように、ゲート電極GEを形成する(図5のステップS13)。このステップS13では、まず、図示しないフォトレジストパターンをマスクとして用いてp型エピタキシャル層EPの一部にホウ素(B)などのp型不純物をイオン注入により導入することにより、高耐圧MOS領域HMAでp型ウエル領域PWHを形成し、低耐圧MOS領域LMAでp型ウエル領域PWLを形成する。イオン注入後、導入した不純物を活性化させるためのアニール、すなわち熱処理を行ってもよい。
【0065】
また、図示しないフォトレジストパターンをマスクとして用いてp型エピタキシャル層EPの一部にリン(P)またはヒ素(As)などのn型不純物をイオン注入により導入することにより、高耐圧MOS領域HMAでn型オフセットドレイン領域NODHを形成し、低耐圧MOS領域LMAでn型ウエル領域NWLを形成する。このとき、n型オフセットドレイン領域NODHを、平面視において、p型ウエル領域PWHと離れた位置に形成する。イオン注入後、導入した不純物を活性化させるためのアニール、すなわち熱処理を行ってもよい。
【0066】
次に、半導体基板SUBを例えば熱酸化処理することなどにより、p型エピタキシャル層EPの表面に酸化シリコン膜などからなるゲート絶縁膜GIを形成する。ゲート絶縁膜GIとして、熱酸化膜に代えて、窒素を含む酸化シリコン膜、いわゆる酸窒化膜を用いることもできる。
【0067】
次に、ゲート絶縁膜GI上に、例えばn型不純物が導入された多結晶シリコン膜からなる導体膜を、CVD法などにより形成する。
【0068】
次に、フォトリソグラフィおよびドライエッチングにより、導体膜およびゲート絶縁膜GIをパターニングする。これにより、高耐圧MOS領域HMAでLDMOSFETQH(図10参照)のゲート電極GEであるゲート電極GEHを形成する。また、低耐圧MOS領域LMAでpチャネル型のMISFETQP(図10参照)のゲート電極GEであるゲート電極GEPを形成し、低耐圧MOS領域LMAでnチャネル型のMISFETQN(図10参照)のゲート電極GEであるゲート電極GENを形成する。
【0069】
高耐圧MOS領域HMAにおいて、ゲート電極GEHは、p型ウエル領域PWH上から、p型エピタキシャル層EP上を経て、n型オフセットドレイン領域NODH上のオフセット絶縁膜OIF上にかけて、形成される。すなわち、ゲート電極GEHのソース側の部分は、p型ウエル領域PWH上、および、p型エピタキシャル層EP上に、ゲート絶縁膜GIを介して形成される。また、ゲート電極GEHのドレイン側の部分は、n型オフセットドレイン領域NODH上に、オフセット絶縁膜OIFを介して形成される。
【0070】
一方、低耐圧MOS領域LMAにおいて、ゲート電極GEPは、n型ウエル領域NWL上に形成され、ゲート電極GENは、p型ウエル領域PWL上に形成される。
【0071】
次に、図10に示すように、LDMOSFETQHを形成する(図5のステップS14)。このステップS14では、半導体基板SUBの表面の一部にホウ素(B)などのp型不純物をイオン注入により導入し、半導体基板SUBの表面の他の部分にリン(P)またはヒ素(As)などのn型不純物をイオン注入により導入する。
【0072】
また、ゲート電極GEH、GEPおよびGENの側壁に、酸化シリコン膜などの絶縁膜からなるサイドウォールスペーサSWを形成する。サイドウォールスペーサSWは、例えば、半導体基板SUB上にCVD法などにより酸化シリコン膜などの絶縁膜を堆積した後、堆積された絶縁膜を異方性エッチングすることにより形成される。
【0073】
さらに、サイドウォールスペーサSWを形成した後、半導体基板SUBの表面の一部にホウ素(B)などのp型不純物をイオン注入により導入し、半導体基板SUBの表面の他の部分にリン(P)またはヒ素(As)などのn型不純物をイオン注入により導入する。
【0074】
これにより、高耐圧MOS領域HMAにおいて、p型ウエル領域PWHの上層部に、n型ソース領域NSHが形成される。n型ソース領域NSHは、n型ソース領域NSHの端部がゲート電極GEHと整合するように形成される。また、p型ウエル領域PWHの上層部であって、n型ソース領域NSHを挟んでゲート電極GEHと反対側の部分には、p型コンタクト領域PCHが形成される。
【0075】
また、高耐圧MOS領域HMAにおいて、n型オフセットドレイン領域NODHの上層部に、n型ドレイン領域NDHが形成される。n型ドレイン領域NDHは、素子分離領域IRとオフセット絶縁膜OIFとに挟まれた部分のn型オフセットドレイン領域NODHの上層部に形成される。
【0076】
これにより、高耐圧MOS領域HMAにおいて、p型エピタキシャル層EPと、p型ウエル領域PWHと、n型ソース領域NSHと、n型オフセットドレイン領域NODHと、n型ドレイン領域NDHと、ゲート絶縁膜GIと、ゲート電極GEHとを有するLDMOSFETQHが形成される。LDMOSFETは、ドレイン側に低不純物濃度のオフセットドレイン領域を介して高不純物濃度のドレイン領域を設けることによって、高いドレイン耐圧を確保する構造を採用したものである。したがって、n型ドレイン領域NDHにおけるn型不純物濃度を、n型オフセットドレイン領域NODHにおけるn型不純物濃度よりも高くする。
【0077】
一方、低耐圧MOS領域LMAにおいて、n型ウエル領域NWLの上層部には、p型ソース領域PSLと、p型ドレイン領域PDLとが形成される。p型ソース領域PSLと、p型ドレイン領域PDLとは、ゲート電極GEPを挟んで互いに反対側に位置する2つの部分のそれぞれのn型ウエル領域NWLの上層部に、ゲート電極GEPに整合するように形成される。
【0078】
これにより、低耐圧MOS領域LMAにおいて、n型ウエル領域NWLと、p型ソース領域PSLと、p型ドレイン領域PDLと、ゲート絶縁膜GIと、ゲート電極GEPとを有するpチャネル型のMISFETQPが形成される。
【0079】
また、低耐圧MOS領域LMAにおいて、p型ウエル領域PWLの上層部には、n型ソース領域NSLと、n型ドレイン領域NDLとが形成される。n型ソース領域NSLと、n型ドレイン領域NDLとは、ゲート電極GENを挟んで互いに反対側に位置する2つの部分のそれぞれのp型ウエル領域PWLの上層部に、ゲート電極GENに整合するように形成される。
【0080】
これにより、低耐圧MOS領域LMAにおいて、p型ウエル領域PWLと、n型ソース領域NSLと、n型ドレイン領域NDLと、ゲート絶縁膜GIと、ゲート電極GENとを有するnチャネル型のMISFETQNが形成される。
【0081】
なお、n型ソース領域NSH、n型ソース領域NSLおよびn型ドレイン領域NDLのそれぞれを、n型半導体領域と、n型半導体領域におけるn型不純物濃度よりも高いn型不純物濃度を有するn型半導体領域とからなるLDD(Lightly Doped Drain)構造のソース・ドレイン領域とすることができる。また、p型ソース領域PSLおよびp型ドレイン領域PDLのそれぞれを、p型半導体領域と、p型半導体領域におけるp型不純物濃度よりも高いp型不純物濃度を有するp型半導体領域とからなるLDD構造のソース・ドレイン領域とすることができる。
【0082】
次に、図11に示すように、シリサイド層SILを形成する(図5のステップS15)。このステップS15では、高耐圧MOS領域HMAにおいて、n型ソース領域NSH、n型ドレイン領域NDH、および、p型コンタクト領域PCHのそれぞれの表面に、シリサイド層SILを形成する。また、低耐圧MOS領域LMAにおいて、p型ソース領域PSL、p型ドレイン領域PDL、n型ソース領域NSLおよびn型ドレイン領域NDLのそれぞれの表面に、シリサイド層SILを形成する。シリサイド層SILは、例えばコバルトシリサイド膜などの金属シリサイド膜からなる。例えばサリサイド(Self Aligned Silicide;Salicide)プロセスを用いることにより、シリサイド層SILを形成することができる。
【0083】
これにより、n型ソース領域NSH、n型ドレイン領域NDH、p型コンタクト領域PCH、p型ソース領域PSL、p型ドレイン領域PDL、n型ソース領域NSLおよびn型ドレイン領域NDLのそれぞれと、プラグPG(図23参照)との間のコンタクト抵抗を、低抵抗化することができる。
【0084】
次に、図12に示すように、絶縁膜HM1およびHM2を形成する(図5のステップS16)。このステップS16では、絶縁膜としての素子分離領域IR上、LDMOSFETQH上、pチャネル型のMISFETQP上、および、nチャネル型のMISFETQN上を含めて半導体基板SUBの表面上に、例えば窒化シリコン膜からなる絶縁膜HM1を形成する。また、絶縁膜HM1を形成した後、絶縁膜HM1上に、例えば酸化シリコン膜からなる絶縁膜HM2を形成する。絶縁膜HM2の膜厚は、絶縁膜HM1の膜厚よりも厚い。窒化シリコン膜からなる絶縁膜HM1、および、酸化シリコン膜からなる絶縁膜HM2を、例えばCVD法により形成することができる。絶縁膜HM2の堆積後、必要に応じてCMP法などにより絶縁膜HM2の表面を平坦化する。
【0085】
窒化シリコン膜からなる絶縁膜HM1は、図13などを用いて後述するDTI構造を形成する際のエッチングストッパ膜として機能するか、あるいは、図23を用いて後述するコンタクトホールCHを形成する際のエッチングストッパ膜として機能する。
【0086】
次に、図13に示すように、DTI構造DSを形成する(図5のステップS17)。このステップS17では、半導体基板SUBの表面に、溝部TPを形成し、溝部TPを閉塞するように、絶縁膜IFTを形成する。ステップS17は、図6のステップS171〜ステップS177の工程を含む。以下では、図6のステップS171〜ステップS177の工程を、図14図22および図4を用いて説明する。
【0087】
まず、図14に示すように、開口部OPを形成する(図6のステップS171)。このステップS171では、DTI構造DSが形成される領域において、絶縁膜HM2、絶縁膜HM1、および、絶縁膜としての素子分離領域IRを貫通して、例えばp型ウエル領域PWLなど半導体基板SUBの表面に達する開口部OPを形成する。
【0088】
絶縁膜HM2上に、フォトレジストを塗布し、塗布されたフォトレジストをフォトリソグラフィによりパターニングする。これにより、フォトレジストを貫通して絶縁膜HM2に達する開口部を有するレジストパターンRPを形成する。そして、レジストパターンRPをエッチングマスクとして用いて、絶縁膜HM2、絶縁膜HM1および素子分離領域IRを順にエッチングする。これにより、絶縁膜HM2、絶縁膜HM1および素子分離領域IRを貫通して、例えばp型ウエル領域PWLなど半導体基板SUBの表面に達する開口部OPが形成される。
【0089】
なお、絶縁膜HM2を形成しなくてもよく、このときは、絶縁膜HM1および素子分離領域IRを貫通して、例えばp型ウエル領域PWLなど半導体基板SUBの表面に達する開口部OPを形成することになる。
【0090】
あるいは、絶縁膜HM2および絶縁膜HM1のいずれも形成しなくてもよく、このときは、素子分離領域IRを貫通して、例えばp型ウエル領域PWLなど半導体基板SUBの表面に達する開口部OPを形成することになる。
【0091】
次に、図15に示すように、溝部TPを形成する(図6のステップS172)。このステップS172では、例えばレジストパターンRPを除去した後、開口部OPが形成された絶縁膜HM2、絶縁膜HM1および素子分離領域IRをエッチングマスクとして用いて、開口部OPの底面に露出したp型ウエル領域PWLなど、例えば単結晶Siからなる半導体基板SUBをドライエッチングなどによりエッチングする。これにより、半導体基板SUBの表面に、開口部OPと連通し、開口部OPの底面に露出したp型ウエル領域PWLなどを貫通して、半導体基板SUBの厚さ方向の途中まで達する溝部TPを形成する。
【0092】
溝部TPの深さDPTを、例えば15μmとすることができ、溝部TPの幅WDTを、例えば1μmとすることができる。
【0093】
図15に示す例では、溝部TPは、平面視において素子分離領域IRと重なる領域に形成される。しかし、溝部TPは、平面視において素子分離領域IRと重ならない領域に形成されてもよい。このとき、開口部OPは、絶縁膜HM2および絶縁膜HM1を貫通して、例えばp型ウエル領域PWLなど半導体基板SUBの表面に達することになる。
【0094】
また、図15では図示されないが、溝部TPは、平面視において、LDMOSFETQH、pチャネル型のMISFET、および、nチャネル型のMISFETQNのいずれかを囲むように形成されてもよい。
【0095】
このステップS172の後、酸化シリコン膜からなる絶縁膜HM2は、図16に示すように、例えば等方性エッチングにより除去される。
【0096】
幅WDTに対する深さDPTの比であるアスペクト比が大きい溝部TPをドライエッチングにより形成する場合、例えば六フッ化硫黄(SF)ガスを含むガスを用いて半導体基板SUBをエッチングする工程と、例えばCガスなどのフッ化炭素(フルオロカーボン)ガスを含むガスを用いて溝部TPの側面を被覆する工程とを繰り返す。そのため、図16の溝部TPの周辺をさらに拡大して示す断面図である図17に示すように、溝部TPは、深さ方向に沿って、幅が広い部分と幅が狭い部分とが交互に繰り返されることにより形成され、溝部TPの側面には、スキャロップと呼ばれる凹凸が形成される。
【0097】
次に、図18に示すように、絶縁膜IF1を形成する(図6のステップS173)。このステップS173では、開口部OP内、溝部TP内、および、半導体基板SUBの表面上に、オゾン(O)ガスおよびテトラエトキシシラン(TEOS)ガスを含むガスを用いたCVD法により、酸化シリコン膜からなる絶縁膜IF1を形成する。また、絶縁膜IF1により、半導体素子としてのLDMOSFETQH、pチャネル型のMISFETQP、および、nチャネル型のMISFETQNを被覆し、かつ、開口部OPの側面、および、溝部TPの側面を被覆する。このOガスおよびTEOSガスを含むガスを用いたCVD法により形成された酸化シリコン膜は、OTEOS膜と称される。
【0098】
好適には、OガスおよびTEOSガスを含むガスを用いたCVD法として、準常圧CVD法により、酸化シリコン膜からなる絶縁膜IF1を形成することができる。準常圧CVD法による成膜時の圧力は、常圧CVD法による成膜時の圧力である大気圧よりも小さく、かつ、減圧CVD法による成膜時の圧力である13〜390Pa程度の圧力よりも大きいので、例えば390Paよりも大きく、かつ、0.1MPaよりも小さい。
【0099】
このOTEOS膜は、良好な段差被覆性を有し、かつ、良好な流動性を有する。ここで、膜の流動性は、例えば、M. Matsuura et al., “Film characteristics of APCVD oxide using organic silicon and ozone”, Japanese Journal of Applied Physics, Vol.30, 1991, pp.1530-1538.において、図9を用いて説明されている。上記文献によれば、膜の流動性が良好であるとは、例えばある膜により角部を被覆する場合において、角部を被覆する部分の膜の膜厚が減少して膜全体が平坦化することを意味する。また、上記文献の図9にも示されているように、平面部を被覆する部分の膜の膜厚に対し、角部と、角部を被覆する部分の膜の表面との最短距離の比が小さいほど、膜の流動性が良好であり、膜全体が平坦化する。
【0100】
したがって、図17に示すように、溝部TPの側面にスキャロップと呼ばれる凹凸が形成されている場合でも、溝部TPの側面にOTEOS膜からなる絶縁膜IF1を形成することにより、図19に示すように、溝部TPの側面に形成される絶縁膜IF1の表面を平坦化することができる。
【0101】
なお、溝部TPの側面に形成される絶縁膜IF1の膜厚TH1を、例えば100nmとすることができる。
【0102】
次に、図20に示すように、絶縁膜IF2を形成する(図6のステップS174)。このステップS174では、絶縁膜IF1上に、PECVD法により、酸化シリコン膜からなる絶縁膜IF2を形成する。また、絶縁膜IF2により、開口部OPの側面、および、溝部TPの側面を、絶縁膜IF1を介して被覆する。
【0103】
例えば、ステップS174では、テトラエトキシシラン(TEOS)ガスを含むガスを用いたPECVD法により、酸化シリコン膜からなる絶縁膜IF2を形成することができる。このTEOSガスを含むガスを用いたPECVD法により形成された酸化シリコン膜は、PTEOS膜と称される。
【0104】
あるいは、ステップS174では、TEOSガスに代え、シラン(SiH)ガスを含むガスを用いたPECVD法により、酸化シリコン膜からなる絶縁膜IF2を形成することができる。このSiHガスを含むガスを用いたPECVD法により形成された酸化シリコン膜は、P−SiO膜と称される。
【0105】
このPTEOS膜およびP−SiO膜のいずれの段差被覆性も、OTEOS膜の段差被覆性よりも低く、かつ、PTEOS膜およびP−SiO膜のいずれの流動性も、OTEOS膜の流動性よりも低い。そのため、開口部OPの側面、および、溝部TPの側面に形成される絶縁膜IF2の膜厚は、開口部OPの開口端に近いほど厚くなる。言い換えれば、開口部OPの側面に形成される絶縁膜IF2の厚さは、溝部TPの上部で溝部TPの側面に形成される絶縁膜IF2の膜厚よりも厚く、溝部TPの上部で溝部TPの側面に形成される絶縁膜IF2の膜厚は、溝部TPの底部で溝部TPの側面に形成される絶縁膜IF2の膜厚よりも厚い。したがって、開口部OPの両側面、および、溝部TPの両側面に形成される絶縁膜IF2同士の間隔を、開口部OPの開口端に近いほど大きくすることができる。また、このような効果は、絶縁膜IF2が、PTEOS膜またはP−SiO膜からなるときに、大きくなる。
【0106】
具体的には、図20に示すように、溝部TPの側面に形成される絶縁膜IF2の膜厚TH21は、開口部OPの側面に形成される絶縁膜IF2の膜厚TH22よりも小さい。したがって、溝部TPの両側面に形成される絶縁膜IF2同士の間隔を、開口部OPの両側面に形成される絶縁膜IF2同士の間隔DSTよりも大きくすることができる。
【0107】
また、好適には、ステップS174では、平面視において、いずれの位置においても溝部TPを閉塞しないように、絶縁膜IF2を形成する。これにより、図21を用いて後述する絶縁膜IF3により、溝部TPを閉塞することができる。
【0108】
なお、開口部OPの側面に形成される絶縁膜IF2の膜厚TH22を例えば250nmとすることができる。そして、前述したように、溝部TPの幅WDTを例えば1μmとし、溝部TPの側面に形成される絶縁膜IF1の膜厚TH1を例えば100nmとするとき、開口部OPの両側面に形成される絶縁膜IF2同士の間隔DSTを、例えば300nmとすることができる。
【0109】
次に、図21に示すように、絶縁膜IF3を形成する(図6のステップS175)。このステップS175では、絶縁膜IF2上に、オゾン(O)ガスおよびテトラエトキシシラン(TEOS)ガスを含むガスを用いたCVD法により、酸化シリコン膜からなる絶縁膜IF3を形成する。また、絶縁膜IF3により、溝部TP内に空間SPを残して溝部TPを閉塞する。
【0110】
好適には、OガスおよびTEOSガスを含むガスを用いたCVD法として、準常圧CVD法により、酸化シリコン膜からなる絶縁膜IF1を形成することができる。準常圧CVD法による成膜時の圧力は、常圧CVD法による成膜時の圧力である大気圧よりも小さく、かつ、減圧CVD法による成膜時の圧力である13〜390Pa程度の圧力よりも大きいので、例えば390Paよりも大きく、かつ、0.1MPaよりも小さい。
【0111】
絶縁膜IF1と同様に、OガスおよびTEOSガスを含むガスを用いたCVD法により形成された酸化シリコン膜は、OTEOS膜と称され、このOTEOS膜は、良好な段差被覆性を有し、かつ、良好な流動性を有する。すなわち、OTEOS膜の段差被覆性は、PTEOS膜およびP−SiO膜のいずれの段差被覆性よりも高く、かつ、OTEOS膜の流動性は、PTEOS膜およびP−SiO膜のいずれの流動性よりも高い。そのため、開口部OPの側面に形成される絶縁膜IF3の膜厚、および、溝部TPの側面に形成される絶縁膜IF3の膜厚は、互いに略等しい。したがって、溝部TPの側面にOTEOS膜からなる絶縁膜IF3を形成することにより、図21に示すように、溝部TP内に空間SPを残して溝部TPを閉塞することができる。
【0112】
溝部TP内に残される空間SPの上端の位置を、閉塞位置CPと称する。絶縁膜IF1により、スキャロップなど凹凸が形成された溝部TPの側面を平坦性良く被覆することができ、絶縁膜IF2およびIF3を用いて溝部TPを閉塞することにより、溝部TP内に確実に空間SPを残すことができる。また、図25を用いて後述するように、開口部OPの側面に形成される絶縁膜IF2の膜厚TH22を調整することにより、閉塞位置CPが所望の位置まで下降するように調整した状態で、溝部TP内に容易に空間SPを残すことができる。
【0113】
なお、絶縁膜IF2の表面のうち平面部に形成される絶縁膜IF3の膜厚を、例えば700nmとすることができる。
【0114】
次に、図22に示すように、絶縁膜IF3を平坦化する(図6のステップS176)。このステップS176では、CMP法などを用いて絶縁膜IF3を研磨し、絶縁膜IF3の表面を平坦化する。図22には、絶縁膜IF3および絶縁膜IF2を研磨し、絶縁膜IF3および絶縁膜IF2の表面を平坦化する例を示す。
【0115】
次に、絶縁膜IF4を形成する(図6のステップS177)。このステップS177では、PECVD法により、酸化シリコン膜からなる絶縁膜IF4を形成する。これにより、図4に示したように、絶縁膜IF3上に、絶縁膜IF4が形成され、絶縁膜IF1、IF2、IF3およびIF4からなる絶縁膜IFTが形成される。
【0116】
例えば、ステップS177では、テトラエトキシシラン(TEOS)ガスを含むガスを用いたPECVD法により、酸化シリコン膜からなる絶縁膜IF4を形成することができる。絶縁膜IF2と同様に、このTEOSガスを含むガスを用いたPECVD法により形成された酸化シリコン膜は、PTEOS膜と称される。
【0117】
あるいは、ステップS177では、TEOSガスに代え、シラン(SiH)ガスを含むガスを用いたPECVD法により、酸化シリコン膜からなる絶縁膜IF4を形成することができる。絶縁膜IF2と同様に、このSiHガスを含むガスを用いたPECVD法により形成された酸化シリコン膜は、P−SiO膜と称される。
【0118】
絶縁膜IF3により溝部TPを閉塞する際に、溝部TPの上方に位置する部分の絶縁膜IF3の中央部に、シームとも称される継ぎ目が形成されることがある。後の工程でエッチング液を用いたウェットエッチングを行う際に、この継ぎ目にエッチング液が染み込むおそれがある。
【0119】
一方、絶縁膜IF3上に絶縁膜IF4を形成することにより、溝部TPの上方に位置する部分の絶縁膜IF3に形成された継ぎ目を覆うことができる。これにより、後の工程でエッチング液を用いたウェットエッチングを行う際に、この継ぎ目にエッチング液が染み込むことを防止または抑制することができる。また、このような効果は、絶縁膜IF4が、PTEOS膜またはP−SiO膜からなるときに、大きくなる。
【0120】
なお、絶縁膜IF4の膜厚を、例えば100nmとすることができる。
【0121】
このようにして、図13に示すように、DTI構造を形成することができる。なお、絶縁膜IF3の継ぎ目にエッチング液が染み込むおそれがない場合には、ステップS177を省略し、絶縁膜IF4を形成しないようにしてもよい。
【0122】
なお、図13を用いた説明、および、以下の説明では、理解を簡単にするために、絶縁膜IF1、IF2、IF3およびIF4を一体化して絶縁膜IFTとして説明する。
【0123】
次に、図23に示すように、プラグPGを形成する(図5のステップS18)。このステップS18では、絶縁膜IFTおよび絶縁膜HM1を貫通して、n型ソース領域NSH、n型ドレイン領域NDH、p型コンタクト領域PCH、p型ソース領域PSL、p型ドレイン領域PDL、n型ソース領域NSLおよびn型ドレイン領域NDLのそれぞれに達するプラグPGを形成する。
【0124】
まず、フォトレジストパターン(図示せず)をエッチングマスクとして用いて絶縁膜IFTおよび絶縁膜HM1をドライエッチングする。これにより、絶縁膜IFTおよび絶縁膜HM1を貫通して、n型ソース領域NSH、n型ドレイン領域NDH、p型コンタクト領域PCH、p型ソース領域PSL、p型ドレイン領域PDL、n型ソース領域NSLおよびn型ドレイン領域NDLのそれぞれに達するコンタクトホールCHを形成する。
【0125】
次に、コンタクトホールCHの内部に、プラグPGを形成する。例えば、コンタクトホールCHの内部を含む絶縁膜IFT上に、窒化チタン膜からなるバリア膜をCVD法により形成した後、コンタクトホールCHを埋めるように、バリア膜上に、タングステン膜からなる導体膜をCVD法により形成する。その後、絶縁膜IFT上の不要な導体膜およびバリア膜をCMP法またはエッチバック法などによって除去する。これにより、コンタクトホールCHの内部に、例えばタングステン膜からなる導体膜を含むプラグPGを形成することができる。
【0126】
次に、絶縁膜IFT上に、例えばアルミニウム(Al)合金膜を主体とする1層目の配線M1を形成する。配線M1は、コンタクトホールCH内のプラグPGと電気的に接続される。その後、1層目の配線M1上を含めて絶縁膜IFT上に、例えば酸化シリコン膜からなる層間絶縁膜IL1を形成し、層間絶縁膜IL1を貫通して配線M1に達するプラグPG1を形成する。
【0127】
次に、層間絶縁膜IL1上に、例えばAl合金膜を主体とする2層目の配線M2を形成する。配線M2は、層間絶縁膜IL1を貫通するプラグPG1と電気的に接続される。その後、2層目の配線M2上を含めて層間絶縁膜IL1上に、例えば酸化シリコン膜からなる層間絶縁膜IL2を形成し、層間絶縁膜IL2を貫通して配線M2に達するプラグPG2を形成する。
【0128】
次に、層間絶縁膜IL2上に、例えばAl合金膜を主体とする3層目の配線M3を形成する。配線M3は、層間絶縁膜IL2を貫通するプラグPG2と電気的に接続される。その後、3層目の配線M3上を含めて層間絶縁膜IL2上に、例えば酸化シリコン膜からなる層間絶縁膜IL3を形成する。このようにして、図1に示す半導体装置が形成される。
【0129】
<閉塞位置について>
次に、溝部内に空間を残して溝部を閉塞する際の空間の閉塞位置について、比較例の半導体装置の製造方法と対比しながら説明する。図24は、比較例の半導体装置の製造工程中における要部断面図である。
【0130】
比較例の半導体装置の製造方法では、溝部TP内に、絶縁膜IF101およびIF102からなる絶縁膜IFT100を形成する。絶縁膜IF101は、ホウ素(B)およびリン(P)が添加されたTEOS(BP−TEOS)ガスを含むガスを用いたCVD法により形成された酸化シリコン膜からなり、BPSG(Boro-Phosphate Silicate Glass)膜とも称される。絶縁膜IF102は、PECVD法により形成された酸化シリコン膜からなる。
【0131】
比較例の半導体装置の製造方法では、実施の形態1の半導体装置の製造方法において、図6のステップS172を行って溝部TPを形成した後、BP−TEOSガスを含むガスを用いたCVD法により、酸化シリコン膜からなる絶縁膜IF101を形成する。その後、PECVD法により、酸化シリコン膜からなる絶縁膜IF102を形成する。また、絶縁膜IF102により、溝部TP内に空間SP100を残して溝部TPを閉塞する。
【0132】
このBPSG膜の段差被覆性は良好ではなく、かつ、BPSG膜の流動性は良好でない。そのため、溝部TPの側面にスキャロップと呼ばれる凹凸が形成されている場合には、溝部TPの側面に形成された絶縁膜IF1の表面における凹凸の深さを減少させることはできず、絶縁膜IF1の表面を平坦化することはできない。
【0133】
一方、PTEOS膜の段差被覆性は良好でなく、かつ、PTEOS膜の流動性は良好でない。この場合、開口部OPの側面、および、溝部TPの側面に形成される絶縁膜IF102の膜厚は、開口部OPの開口端に近いほど厚くなる。言い換えれば、開口部OPの側面に形成される絶縁膜IF102の厚さは、溝部TPの上部で溝部TPの側面に形成される絶縁膜IF102の膜厚よりも厚く、溝部TPの上部で溝部TPの側面に形成される絶縁膜IF102の膜厚は、溝部TPの底部で溝部TPの側面に形成される絶縁膜IF102の膜厚よりも厚い。したがって、溝部TPの側面に絶縁膜IF102を形成することにより、溝部TP内に空間SP100を残して溝部TPを閉塞することはできるものの、空間SP100の閉塞位置CP100が所望の位置よりも高くなるおそれがある。
【0134】
空間SP100の閉塞位置CP100が所望の位置よりも高くなると、絶縁膜IF102を形成した後、例えば絶縁膜IF102を研磨し、絶縁膜IF102の表面を平坦化する際に、絶縁膜IF102の表面の高さ位置が空間SP100の閉塞位置CP100よりも低くなり、空間SP100が絶縁膜IF102の表面に露出するおそれがある。そのため、研磨用のスラリーが空間SP100に入り込むか、その後の洗浄工程において洗浄液が空間SP100に入り込むおそれがある。また、その後、空間SP100に入り込んだスラリーまたは洗浄液が空間SP100から吹き出すことにより異物が発生するなどして、半導体装置の形状に欠陥が発生し、半導体装置の性能が低下するおそれがある。
【0135】
また、絶縁膜IF102の表面を平坦化した後の絶縁膜IF102の表面の高さ位置が上昇するので、絶縁膜IF102、絶縁膜IF101および絶縁膜HM1を貫通して、例えばn型ソース領域NSLなどに達するコンタクトホールCH(図23参照)の幅に対する深さの比であるアスペクト比が高くなる。そのため、コンタクトホールCHおよびプラグPG(図23参照)を形状精度よく形成できず、半導体装置の性能が低下するおそれがある。
【0136】
あるいは、BPSG膜からなる絶縁膜IF101を形成する場合、BPSG膜中からホウ素(B)またはリン(P)がp型エピタキシャル層EPなどに拡散するおそれがある。そのため、例えばLDMOSFETQH、pチャネル型のMISFETQP、または、nチャネル型のMISFETQNの閾値電圧などが変動してトランジスタ特性が劣化するおそれがある。
【0137】
<本実施の形態の主要な特徴と効果>
一方、本実施の形態1の半導体装置の製造方法では、溝部TPを形成した後、OガスおよびTEOSガスを含むガスを用いたCVD法により、酸化シリコン膜からなる絶縁膜IF1を形成し、絶縁膜IF1により、溝部TPの側面を被覆する。次いで、PECVD法により、酸化シリコン膜からなる絶縁膜IF2を形成し、絶縁膜IF2により溝部TPの側面を、絶縁膜IF1を介して被覆する。次いで、OガスおよびTEOSガスを含むガスを用いたCVD法により、酸化シリコン膜からなる絶縁膜IF3を形成し、絶縁膜IF3により、溝部TP内に空間SPを残して溝部TPを閉塞する。
【0138】
絶縁膜IF1に含まれるOTEOS膜は、良好な段差被覆性を有し、かつ、良好な流動性を有する。そのため、溝部TPの側面にスキャロップと呼ばれる凹凸が形成されている場合でも、絶縁膜IF1の表面を平坦化することができる。
【0139】
一方、絶縁膜IF2に含まれるPTEOS膜およびP−SiO膜のいずれの段差被覆性も、OTEOS膜の段差被覆性よりも低く、かつ、絶縁膜IF2に含まれるPTEOS膜およびP−SiO膜のいずれの流動性も、OTEOS膜の流動性よりも低い。そのため、開口部OPの側面、および、溝部TPの側面に形成される絶縁膜IF2の膜厚は、開口部OPの開口端に近いほど厚くなる。言い換えれば、開口部OPの側面に形成される絶縁膜IF2の厚さは、溝部TPの上部で溝部TPの側面に形成される絶縁膜IF2の膜厚よりも厚く、溝部TPの上部で溝部TPの側面に形成される絶縁膜IF2の膜厚は、溝部TPの底部で溝部TPの側面に形成される絶縁膜IF2の膜厚よりも厚い。
【0140】
したがって、開口部OPの両側面、および、溝部TPの両側面に形成される絶縁膜IF2同士の間隔を、開口部OPの開口端に近いほど大きくすることができる。言い換えれば、開口部OPの両側面に形成される絶縁膜IF2同士の間隔を、溝部TPの上部で溝部TPの両側面に形成される絶縁膜IF2同士の間隔よりも大きくすることができる。そして、溝部TPの上部で溝部TPの両側面に形成される絶縁膜IF2同士の間隔を、溝部TPの底部で溝部TPの両側面に形成される絶縁膜IF2同士の間隔よりも大きくすることができる。
【0141】
また、絶縁膜IF3に含まれるOTEOS膜は、良好な段差被覆性を有し、かつ、良好な流動性を有する。そのため、開口部OPの側面に形成される絶縁膜IF3の膜厚、溝部TPの上部で溝部TPの側面に形成される絶縁膜IF3の膜厚、および、溝部TPの底部で溝部TPの側面に形成される絶縁膜IF3の膜厚は、互いに略等しい。したがって、溝部TP内に空間SPを残して溝部TPを閉塞することができる。
【0142】
図25は、PTEOS膜からなる絶縁膜IF2の膜厚と、閉塞位置との関係を示すグラフである。図25の横軸は、PTEOS膜からなる絶縁膜IF2の膜厚を示し、図25の縦軸は、閉塞位置を示す。なお、このPTEOS膜からなる絶縁膜IF2の膜厚とは、開口部OPの側面に形成される絶縁膜IF2の膜厚TH22(図21参照)を意味する。また、図25では、溝部TPの深さDPTを15μmとし、溝部TPの幅WDTを1μmとし、溝部TPの側面に形成される絶縁膜IF1の膜厚TH1を100nmとした場合における、PTEOS膜からなる絶縁膜IF2の膜厚と、閉塞位置との関係を示す。さらに、図25の縦軸は、酸化シリコン膜からなる絶縁膜としての素子分離領域IRと、n型ドレイン領域NDLなどのp型エピタキシャル層EPとの界面からの、閉塞位置CPの高さ位置を意味する。
【0143】
図25に示すように、絶縁膜IF2の膜厚の減少、すなわち開口部OPの両側面に形成される絶縁膜IF2同士の間隔DST(図21参照)の増加に伴って、閉塞位置CPが下降することが分かる。これは、開口部OPの両側面に形成される絶縁膜IF2同士の間隔DSTの増加に伴って、溝部TPが閉塞しにくくなり、閉塞位置CPが下降するためである。したがって、本実施の形態1によれば、絶縁膜IF2の膜厚を調整することにより、閉塞位置CPが所望の位置まで下降するように調整した状態で、溝部TP内に容易に空間SPを残すことができる。
【0144】
なお、絶縁膜IF2を形成せず、良好な流動性を有するOTEOS膜からなる絶縁膜IF1およびIF3のみにより溝部TPを閉塞する場合には、OTEOS膜により溝部TP内が埋め込まれ、溝部TP内に空間SPを残して溝部TPを閉塞することができない。また、絶縁膜IF1およびIF3を形成せず、OTEOS膜の流動性よりも低い流動性を有するPTEOS膜などからなる絶縁膜IF2のみにより溝部TPを閉塞する場合には、溝部TP内に空間SPを残して溝部TPを閉塞することはできるものの、空間SPの閉塞位置CPを容易に下降させることができない。
【0145】
一方、本実施の形態1では、良好な流動性を有するOTEOS膜からなる絶縁膜IF1を形成し、絶縁膜IF1上に、OTEOS膜の流動性よりも低い流動性を有するPTEOS膜からなる絶縁膜IF2を形成し、絶縁膜IF3上に、PTEOS膜の流動性よりも高い流動性を有するOTEOS膜からなる絶縁膜IF3を形成する。これにより、溝部TP内に空間SPを残して溝部TPを閉塞しつつ、空間SPの閉塞位置CPを容易に下降させることができる。
【0146】
このように、本実施の形態1によれば、空間SPの閉塞位置CPを所望の位置まで容易に下降させることができる。そのため、例えば絶縁膜IF3を研磨し、絶縁膜IF3の表面を平坦化する際に、絶縁膜IF3の表面の高さ位置が空間SPの閉塞位置CPよりも低くなることを防止または抑制することができる。また、空間SPが絶縁膜IF3の表面に露出して研磨用のスラリーが空間SPに入り込むこと、および、その後の洗浄工程において洗浄液が空間SPに入り込むことを、防止または抑制することができる。したがって、その後、空間SPに入り込んだスラリーまたは洗浄液が空間SPから吹き出すことにより異物が発生することを防止または抑制し、半導体装置の形状に欠陥が発生することを防止または抑制し、半導体装置の性能を向上させることができる。
【0147】
また、絶縁膜IF3の表面を平坦化した後の絶縁膜IF3の表面の高さ位置が下降するので、絶縁膜IFTおよび絶縁膜HM1を貫通して、例えばn型ソース領域NSLなどに達するコンタクトホールCH(図23参照)の幅に対する深さの比であるアスペクト比を低くすることができる。そのため、コンタクトホールCHおよびプラグPG(図23参照)を形状精度よく形成することができ、半導体装置の性能を向上させることができる。
【0148】
あるいは、本実施の形態1では、比較例と異なり、BPSG膜からなる絶縁膜IF101を形成しないので、BPSG膜中からホウ素(B)またはリン(P)がp型エピタキシャル層に拡散するおそれがない。したがって、例えばLDMOSFETQH、pチャネル型のMISFETQP、および、nチャネル型のMISFETQNの閾値電圧などが変動してトランジスタ特性が劣化することを、防止または抑制することができる。
【0149】
なお、溝部TP内に空間SPを形成することにより、DTI構造DSにより分離された素子のリーク電流を低減し、ブレークダウン電圧を高め、かつ、溝部TPに接する箇所の電界強度を緩和することができる。
【0150】
また、溝部TP内に空間SPを形成することにより、空乏層の伸びを妨げるような隣接素子からの電界の働き、すなわち逆フィールドプレート効果を抑制することができ、結果として分離耐圧を高めることができる。また、溝部TP内に空間SPを形成することにより、溝部TP内の応力を低減することができるため、その応力に起因する結晶欠陥の発生を抑制することもできる。
【0151】
あるいは、素子分離領域IRにDTI構造DSが形成されることにより、溝部TPの上部において応力が集中することを緩和できる。これにより、結晶欠陥の発生をさらに抑制することができる。
【0152】
(実施の形態2)
実施の形態1の半導体装置の製造方法では、開口部と連通し、半導体基板の厚さ方向の途中まで達する溝部を形成した後、溝部内に絶縁膜を形成し、絶縁膜により、溝部内に空間を残して溝部を閉塞した。それに加えて、実施の形態2の半導体装置の製造方法では、溝部を形成した後、絶縁膜を形成する前に、開口部の側面を、溝部の側面よりも後退させる。
【0153】
本実施の形態2の半導体装置の構成は、実施の形態1の半導体装置の構成と同様であり、その説明を省略する。
【0154】
<半導体装置の製造方法>
次に、本実施の形態2の半導体装置の製造方法について説明する。図26図38は、実施の形態2の半導体装置の製造工程中における要部断面図である。図26図38は、DTI構造周辺の構成を示す拡大断面図である。
【0155】
なお、図29図31図34および図38では、理解を簡単にするために、DTI構造の両側にMISFETが形成される場合について示している。しかし、実施の形態1で図3に示したように、DTI構造DSは、LDMOSFETQHと、pチャネル型のMISFETQPとの間に形成されてもよいし、その他各種の素子の間に形成されてもよい。
【0156】
本実施の形態2でも、実施の形態1で図7図12を用いて説明した工程(図5のステップS11〜ステップS16)と同様の工程を行って、絶縁膜HM1および絶縁膜HM2を形成する。
【0157】
次に、本実施の形態2でも、実施の形態1で図14および図15を用いて説明した工程(図6のステップS171およびステップS172)を行って、例えば単結晶シリコン(Si)からなる半導体基板SUBをドライエッチングすることにより、溝部TPを形成する。
【0158】
この溝部TPを形成する際に、溝部TPの側面に露出した部分のシリコンがエッチングされ、図26に示すように、溝部TPの側面が開口部OPの側面よりも後退することがある。このような場合、開口部OPの幅WDOが溝部TPの幅WDTよりも狭くなり、空間SPの閉塞位置CP(後述する図31参照)が上昇するおそれがある。
【0159】
そこで、本実施の形態2では、溝部TPを形成した後、例えばフッ酸(HF)を用いたウェットエッチングを行う。これにより、酸化シリコン膜からなる絶縁膜HM2を除去する。また、開口部OPの側面に露出した部分の絶縁膜HM1および素子分離領域IRをエッチングして除去する。
【0160】
これにより、図27に示すように、開口部OPの側面に露出した部分の絶縁膜HM1の側面、および、開口部OPの側面に露出した部分の絶縁膜としての素子分離領域IRの側面を、溝部TPの側面よりも後退させる。言い換えれば、開口部OPの側面を溝部TPの側面よりも後退させる。そのため、開口部OPの幅WDOが溝部TPの幅WDTよりも広くなる。言い換えれば、溝部TPの幅WDTが開口部OPの幅WDOより狭くなる。ここで、空間SPの閉塞位置CPは、開口部OPに比べて相対的に幅が狭い溝部TPにより影響を受ける。したがって、空間SPの閉塞位置CP(後述する図31参照)を下降させることができる。
【0161】
この開口部OPの側面を溝部TPの側面よりも後退させる方法の第1変形例として、以下のような方法を行うことができる。
【0162】
本第1変形例では、溝部TPを形成した後、例えば酸素(O)ガスおよびトリフルオロメタン(CHF)ガスを含むガスを用いた等方性ドライエッチング、および、熱リン酸によるウェットエッチングの両方またはいずれか一方のみを行う。これにより、図28に示すように、開口部OPの側面に露出した部分の、窒化シリコン膜からなる絶縁膜HM1の側面を、溝部TPの側面よりも後退させる。
【0163】
次に、例えばフッ酸(HF)を用いたウェットエッチングを行う。これにより、図27に示したように、酸化シリコン膜からなる絶縁膜HM2をエッチングして除去する。また、開口部OPの側面に露出した部分の、酸化シリコン膜からなる素子分離領域IRをエッチングすることにより、素子分離領域IRの側面を溝部TPの側面よりも後退させる。このとき、予め開口部OPの側面に露出した部分の絶縁膜HM1の側面を溝部TPの側面よりも後退させてあったことにより、絶縁膜HM1の端部が素子分離領域IRの側面から庇状に張り出すことを防止または抑制することができる。
【0164】
本実施の形態2および本第1変形例では、次に、実施の形態1で図18を用いて説明した工程(図6のステップS173)と同様の工程を行って、図29に示すように、絶縁膜IF1を形成し、絶縁膜IF1により、開口部OPの側面、および、溝部TPの側面を被覆する。また、実施の形態1で図20を用いて説明した工程(図6のステップS174)と同様の工程を行って、図30に示すように、絶縁膜IF2を形成し、絶縁膜IF2により、開口部OPの側面、および、溝部TPの側面を、絶縁膜IF1を介して被覆する。さらに、実施の形態1で図21を用いて説明した工程(図6のステップS175)と同様の工程を行って、図31に示すように、絶縁膜IF3を形成し、絶縁膜IF3により、溝部TP内に空間SPを残して溝部TPを閉塞する。
【0165】
本実施の形態2および本第1変形例では、開口部OPの側面が溝部TPの側面よりも後退しているため、開口部OPの両側面に形成される絶縁膜IF2同士の間隔を大きくすることができ、空間SPの閉塞位置CPを容易に下降させることができる。
【0166】
その後、実施の形態1で図22図4および図23を用いて説明した工程(図6のステップS176、ステップS177および図5のステップS18)、ならびに、それ以降の工程を行って、本実施の形態2の半導体装置を製造することができる。
【0167】
あるいは、開口部OPの側面を溝部TPの側面よりも後退させる方法の第2変形例として、以下のような方法を行うことができる。
【0168】
本第2変形例では、溝部TPを形成した後、例えばフッ酸(HF)を用いたウェットエッチングを行う。このとき、酸化シリコン膜からなる絶縁膜HM2を完全に除去せず、一部を除去するように調整し、図32に示すように、開口部OPの側面に露出した部分の酸化シリコン膜からなる絶縁膜HM2の端部を、溝部TPの側面よりも後退させる。また、開口部OPの側面に露出した部分の、酸化シリコン膜からなる素子分離領域IRをエッチングすることにより、素子分離領域IRの側面を、溝部TPの側面よりも後退させる。
【0169】
次に、異方性ドライエッチングを行って、後退した絶縁膜HM2の端部、および、後退した素子分離領域IRの側面のいずれからも突出した部分の、窒化シリコン膜からなる絶縁膜HM1を除去する。これにより、図33に示すように、上下から絶縁膜HM2と素子分離領域IRとに挟まれていない部分の、窒化シリコン膜からなる絶縁膜HM1を除去し、絶縁膜HM1の側面を、溝部TPの側面よりも後退させる。
【0170】
本実施の形態2の第2変形例では、次に、実施の形態1で図18図20および図21を用いて説明した工程(図6のステップS173〜ステップS175)と同様の工程を行う。これにより、図34に示すように、絶縁膜IF1により、開口部OPの側面、および、溝部TPの側面を被覆し、絶縁膜IF2により、開口部OPの側面、および、溝部TPの側面を、絶縁膜IF1を介して被覆し、絶縁膜IF3により、溝部TP内に空間SPを残して溝部TPを閉塞する。
【0171】
本第2変形例では、開口部OPの側面が溝部TPの側面よりも後退しているため、開口部OPの両側面に形成される絶縁膜IF2同士の間隔を大きくすることができ、空間SPの閉塞位置CPを容易に下降させることができる。
【0172】
ただし、本第2変形例では、絶縁膜HM1と絶縁膜IF1との間に、絶縁膜HM2が残る点で、実施の形態2と異なる。
【0173】
その後、実施の形態1で図22図4および図23を用いて説明した工程(図6のステップS176、ステップS177および図5のステップS18)、ならびに、それ以降の工程を行って、本実施の形態2の半導体装置を製造することができる。
【0174】
あるいは、開口部OPの側面を溝部TPの側面よりも後退させる方法の第3変形例として、以下のような方法を行うことができる。
【0175】
本第3変形例では、溝部TPを形成した後、例えばフッ酸(HF)を用いたウェットエッチングを行う。これにより、酸化シリコン膜からなる絶縁膜HM2を除去する。また、開口部OPの側面に露出した部分の、酸化シリコン膜からなる素子分離領域IRを除去し、図35に示すように、素子分離領域IRの側面を溝部TPの側面よりも後退させる。つまり、開口部OPの側面の一部を、溝部TPの側面よりも後退させる。このとき、窒化シリコン膜からなる絶縁膜HM1の端部が素子分離領域IRの側面から庇状に張り出す。
【0176】
本第3変形例では、次に、実施の形態1で図18および図20を用いて説明した工程(図6のステップS173およびステップS174)と同様の工程を行う。これにより、図36に示すように、絶縁膜IF1により、開口部OPの側面、および、溝部TPの側面を被覆し、絶縁膜IF2により、開口部OPの側面、および、溝部TPの側面を、絶縁膜IF1を介して被覆する。
【0177】
ただし、本実施の形態2の第3変形例では、絶縁膜HM1の端部が素子分離領域IRの側面から庇状に張り出しているため、開口部OPの両側面に形成される絶縁膜IF2同士の間隔が小さくなる。
【0178】
次に、開口部OPの側面を被覆する絶縁膜IF2を、プラズマを用いてエッチングする。好適には、例えば高周波プラズマ(Radio Frequency Plasma)などの一般的なプラズマよりも高密度の高密度プラズマ(High Density Plasma;HDP)を用いたエッチングを行う。これにより、図37に示すように、開口部OPの開口端付近では、絶縁膜IF2、絶縁膜IF1および絶縁膜HM1がエッチングされ、開口部OPの両側面に形成される絶縁膜IF2同士の間隔が大きくなる。
【0179】
次に、実施の形態1で図21を用いて説明した工程(図6のステップS175)と同様の工程を行って、図38に示すように、絶縁膜IF3により、溝部TP内に空間SPを残して溝部TPを閉塞する。
【0180】
本第3変形例では、HDPを用いてエッチングを行って、開口部OPの両側面に形成される絶縁膜IF2同士の間隔を大きくすることにより、空間SPの閉塞位置CPを容易に下降させることができる。
【0181】
その後、実施の形態1で図22図4および図23を用いて説明した工程(図6のステップS176、ステップS177および図5のステップS18)、ならびに、それ以降の工程を行って、本実施の形態2の半導体装置を製造することができる。
【0182】
<本実施の形態の主要な特徴と効果>
本実施の形態2の半導体装置の製造方法は、実施の形態1の半導体装置の製造方法の特徴と同様の特徴を備えている。そのため、本実施の形態2の半導体装置の製造方法は、実施の形態1の半導体装置の製造方法が有する効果と同様の効果を有する。
【0183】
それに加えて、本実施の形態2の半導体装置の製造方法では、溝部TPを形成した後、絶縁膜IF1を形成する前に、少なくとも開口部OPの側面の一部を、溝部TPの側面よりも後退させる。これにより、開口部OPの幅WDOが溝部TPの幅WDTよりも広くなる。言い換えれば、溝部TPの幅WDTが開口部OPの幅WDOより狭くなる。ここで、空間SPの閉塞位置CPは、開口部OPに比べて相対的に幅が狭い溝部TPにより影響を受ける。したがって、空間SPの閉塞位置CPを確実に下降させることができる。
【0184】
このように、本実施の形態2によれば、実施の形態1に比べ、空間SPの閉塞位置CPを所望の位置までさらに容易に下降させることができる。そのため、例えば絶縁膜IF3を研磨し、絶縁膜IF3の表面を平坦化する際に、絶縁膜IF3の表面の高さ位置が空間SPの閉塞位置CPよりも低くなることを、より確実に防止または抑制することができる。また、空間SPが絶縁膜IF3の表面に露出してスラリーが空間SPに入り込むこと、および、その後の洗浄工程において洗浄液が空間SPに入り込むことを、より確実に防止または抑制することができる。
【0185】
したがって、その後、空間SPに入り込んだスラリーまたは洗浄液が空間SPから吹き出すことにより異物が発生することを、より確実に防止または抑制することができるので、半導体装置の形状に欠陥が発生することを、より確実に防止または抑制し、半導体装置の性能を、より確実に向上させることができる。
【0186】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【0187】
CH コンタクトホール
CHP 半導体チップ
CP 閉塞位置
DPT 深さ
DS DTI構造
DST 間隔
EP p型エピタキシャル層
GE、GEH、GEN、GEP ゲート電極
GI ゲート絶縁膜
HM1、HM2 絶縁膜
HMA 高耐圧MOS領域
HV 出力ドライバ部
IF1〜IF4、IFT 絶縁膜
IL1〜IL3 層間絶縁膜
IR 素子分離領域
LG ロジック部
LMA 低耐圧MOS領域
M1〜M3 配線
NBR n型埋め込み領域
NDH、NDL n型ドレイン領域
NODH n型オフセットドレイン領域
NSH、NSL n型ソース領域
NWL n型ウエル領域
OIF オフセット絶縁膜
OP 開口部
PCH p型コンタクト領域
PDL p型ドレイン領域
PG、PG1、PG2 プラグ
PSH、PSL p型ソース領域
PWH、PWL、 p型ウエル領域
QH LDMOSFET
QN、QP MISFET
RP レジストパターン
SIL シリサイド層
SP 空間
SUB 半導体基板
SW サイドウォールスペーサ
TH1、TH21、TH22 膜厚
TP 溝部
WDO、WDT 幅
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