特許 6352693 貫通電極を有する半導体パッケージ及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6352693

(24)【登録日】2018年6月15日

(45)【発行日】2018年7月4日

(54)【発明の名称】貫通電極を有する半導体パッケージ及びその製造方法

(51)【国際特許分類】

   H01L 25/065 20060101AFI20180625BHJP

   H01L 25/07 20060101ALI20180625BHJP

   H01L 25/18 20060101ALI20180625BHJP

   H01L 25/10 20060101ALI20180625BHJP

   H01L 25/11 20060101ALI20180625BHJP

   H01L 23/28 20060101ALI20180625BHJP

【ＦＩ】

   H01L25/08 B

   H01L25/14 Z

   H01L25/08 C

   H01L23/28 A

【請求項の数】22

【全頁数】25

(21)【出願番号】特願2014-125071(P2014-125071)

(22)【出願日】2014年6月18日

(65)【公開番号】特開2015-12291(P2015-12291A)

(43)【公開日】2015年1月19日

【審査請求日】2017年6月16日

(31)【優先権主張番号】10-2013-0074572

(32)【優先日】2013年6月27日

(33)【優先権主張国】KR

(31)【優先権主張番号】14/264,123

(32)【優先日】2014年4月29日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】390019839

【氏名又は名称】三星電子株式会社

【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．

(74)【代理人】

【識別番号】100110364

【弁理士】

【氏名又は名称】実広 信哉

(72)【発明者】

【氏名】鄭 顕秀

(72)【発明者】

【氏名】金 鍾延

(72)【発明者】

【氏名】李 仁榮

(72)【発明者】

【氏名】趙 泰済

【審査官】 井上 和俊

(56)【参考文献】

【文献】 特開２００８−１３０７０４（ＪＰ，Ａ）

【文献】 特開２００６−２７８８１７（ＪＰ，Ａ）

【文献】 特開２００８−１９２８５３（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２５／０６５

Ｈ０１Ｌ ２３／２８

Ｈ０１Ｌ ２５／０７

Ｈ０１Ｌ ２５／１０

Ｈ０１Ｌ ２５／１１

Ｈ０１Ｌ ２５／１８

(57)【特許請求の範囲】

【請求項1】

第１半導体パッケージ上に第２半導体パッケージを積層することを含む半導体パッケージの製造方法において、
前記第１半導体パッケージを形成する段階が、第１チップ及び第２チップを提供することを含み、
前記第１及び第２チップを提供することが、
第１チップの第１基板が有する前面上に第１活性膜を提供し、
第２チップの第２基板が有する前面上に第２活性膜を提供し、
前記第１及び第２チップを積層して前記第１チップの第１活性膜が前記第２チップの第２活性膜に対向するようにし、
前記第１チップ上及び前記第２チップの第２基板が有する前面上にポリマー物質を含むモールド膜を形成して前記半導体パッケージに剛性を提供し、
前記モールド膜を有する前記第２基板の後面を薄型化し、
前記第２基板の薄型化された後面上に、前記第２基板内の第２貫通電極と電気的に連結される後面電極を形成することを含み、
前記第２半導体パッケージを積層することが、
前記第１半導体パッケージを裏返しにして前記第２チップの薄型化された後面が上に向かうようにし、
前記裏返した第１半導体パッケージ上に前記第２半導体パッケージを積層して、前記第２半導体パッケージの後面が前記第１半導体パッケージの第２チップの薄型化された後面に向かうようにすることを含み、
前記第２半導体パッケージが第３チップと前記第３チップ上の第４チップとを含み、前記第３チップの後面が前記第２チップの薄型化された後面に向かい、
前記第２チップの幅が前記第３チップの幅に比べて大きく、
前記第４チップの幅が前記第３チップの幅に比べて小さい、半導体パッケージの製造方法。

【請求項2】

前記第２基板の後面を薄型化することが、
機械的工程を使用して前記後面を薄型化することを含む、請求項１に記載の半導体パッケージの製造方法。

【請求項3】

前記第２基板の後面を薄型化することが、
前記第２基板内の前記第２貫通電極を露出させることを含み、
前記第２貫通電極が前記第２活性膜と電気的に連結された、請求項２に記載の半導体パッケージの製造方法。

【請求項4】

前記後面電極を形成する前に、
前記薄型化された第２基板内に前記第２貫通電極を形成することをさらに含む、請求項１に記載の半導体パッケージの製造方法。

【請求項5】

前記第１チップと前記第２チップとの間に第１連結電極を形成して前記第１活性膜と前記第２活性膜とを電気的に連結することをさらに含む、請求項１に記載の半導体パッケージの製造方法。

【請求項6】

前記第１半導体パッケージ上に前記第２半導体パッケージを積層することが、
前記第１半導体パッケージを含むウエハーレベルパッケージを調製する段階と、
前記第２半導体パッケージを含むチップレベルパッケージを調製する段階と、
前記ウエハーレベルパッケージ上に前記チップレベルパッケージを積層する段階と、を含む、請求項１に記載の半導体パッケージの製造方法。

【請求項7】

前記第１半導体パッケージに含まれた前記第１基板の第１チップの後面を薄型化することをさらに含む、請求項６に記載の半導体パッケージの製造方法。

【請求項8】

前記第１基板の薄型化された後面上に第１後面電極を形成することをさらに含み、
前記第１後面電極が前記第１基板内の複数個の第１貫通電極と電気的に連結され、前記複数個の第１貫通電極が前記第１活性膜と電気的に連結された、請求項７に記載の半導体パッケージの製造方法。

【請求項9】

前記第１半導体パッケージに含まれた前記第１基板の第１チップの後面を薄型化することが、
前記第１基板内の複数個の第１貫通電極を露出させることを含む、請求項８に記載の半導体パッケージの製造方法。

【請求項10】

前記第１後面電極を形成する前に、
前記第１基板の薄型化された後面内に第１貫通電極を形成することをさらに含む、請求項８に記載の半導体パッケージの製造方法。

【請求項11】

前記第１及び第２チップを提供することが、
前記モールド膜がキャリヤーとしての役割を提供することを包含する、請求項１に記載の半導体パッケージの製造方法。

【請求項12】

前記第１活性膜が第１トランジスターを含み、前記第２活性膜が第２トランジスターを含む、請求項１に記載の半導体パッケージの製造方法。

【請求項13】

前記第２チップの基板が有する熱膨張係数（ＣＴＥ）と前記モールド膜が有する熱膨張係数（ＣＴＥ）とが同じ大きさの程度の範囲にある、請求項１に記載の半導体パッケージの製造方法。

【請求項14】

前記第２チップの基板が有する熱膨張係数（ＣＴＥ）と前記モールド膜が有する熱膨張係数（ＣＴＥ）との比が１乃至３である、請求項１に記載の半導体パッケージの製造方法。

【請求項15】

第１半導体パッケージと第２半導体パッケージとを含み、
前記第１半導体パッケージが、
第１前面に第１活性膜を有する第１チップと、
第２前面に第２活性膜を有し、前記第２活性膜が前記第１活性膜に向かうように前記第１チップ上に積層された第２チップと、
前記第１チップと前記第２チップとの間に配置されたモールド膜と、を含み、
前記第２半導体パッケージが、
第３前面に第３活性膜を有する第３チップと、
第４前面に第４活性膜を有し、前記第４活性膜が前記第３活性膜に向かうように前記第３チップ上に積層された第４チップと、を含み、
前記第３チップの第３後面が前記第２チップの第２後面に向かい、
前記第２チップの幅が前記第３チップの幅に比べて大きく、
前記第４チップの幅が前記第３チップの幅に比べて小さい、半導体パッケージ。

【請求項16】

前記第１チップが第１貫通電極をさらに含み、
前記第２チップが第２貫通電極をさらに含み、
前記第３チップが第３貫通電極をさらに含み、
前記第４チップが第４貫通電極をさらに含む、請求項１５に記載の半導体パッケージ。

【請求項17】

前記第２貫通電極と前記第３貫通電極とを連結する複数個の電極をさらに含む、請求項１６に記載の半導体パッケージ。

【請求項18】

前記第２チップの幅が前記第１チップの幅に比べて大きい、請求項１７に記載の半導体パッケージ。

【請求項19】

前記第２チップの基板が有する熱膨張係数（ＣＴＥ）と前記モールド膜が有する熱膨張係数（ＣＴＥ）とが同じ大きさの程度の範囲にある、請求項１５に記載の半導体パッケージ。

【請求項20】

前記第２チップの基板が有する熱膨張係数（ＣＴＥ）と前記モールド膜が有する熱膨張係数（ＣＴＥ）との比が１乃至３である、請求項１５に記載の半導体パッケージ。

【請求項21】

前記第１及び第２活性膜を電気的に連結する第１連結電極をさらに含む、請求項１５に記載の半導体パッケージ。

【請求項22】

第１半導体パッケージと第２半導体パッケージとを含み、
前記第１半導体パッケージが、
第１前面に第１活性膜を有する第１チップと、
第２前面に第２活性膜を有し、前記第１チップ上に積層された第２チップと、
前記第１チップと前記第２チップとの間に配置されたモールド膜と、を含み、
前記第２半導体パッケージが、
第３前面に第３活性膜を有する第３チップと、
第４前面に第４活性膜を有し、前記第３チップ上に積層された第４チップと、を含み、
前記第３チップの第３後面が前記第２チップの第２後面に向かい、
前記第１チップが第１幅を有し、前記第２チップが前記第１幅に比べて大きい第２幅を有し、
前記第３チップが前記第２幅に比べて小さい第３幅を有し、
前記第４チップが前記第３幅に比べて小さい第４幅を有する、半導体パッケージ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は半導体に関し、より具体的には貫通電極を有する半導体パッケージの製造方法に関する。

【背景技術】

【0002】

従来、ワイヤボンディングで具現した半導体パッケージで高性能が要求されることによって、貫通電極（ＴＳＶ）技術が提案された。貫通電極を半導体パッケージに適用するためには、接着剤を利用してウエハーをキャリヤーにボンディングした後、ウエハーを研磨し、キャリヤーをデボンディングすることが一般的である。このように半導体パッケージに貫通電極を適用するためにはキャリヤー工程が必要となるので、生産性の低下や工程費用の上昇のような問題点があった。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】米国特許公開第２０１２／０１７１８１８号公報

【特許文献2】米国特許公開第２０１２／００３２３４２号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明は従来技術での問題点を解決するために案出されたものであって、本発明の目的は、工程費用を減らし、生産性を向上させることができる貫通電極を有する半導体パッケージ及びその製造方法を提供することである。

【課題を解決するための手段】

【0005】

本発明の一実施形態による半導体パッケージの製造方法は、第１チップと第２チップとを提供することを包含することができる。前記第１及び第２チップを提供することは、第１チップの第１基板が有する前面上に第１活性膜を提供し、第２チップの第２基板が有する前面上に第２活性膜を提供し、前記第１及び第２チップを積層して前記第１チップの第１活性膜が前記第２チップの第２活性膜に対向するようにし、前記第１チップ上に、そして前記第２チップの第２基板が有する前面上にポリマー物質を含むモールド膜を形成して前記半導体パッケージに剛性を提供し、前記モールド膜を有する前記第２基板の後面を薄型化し、前記第２基板の薄型化された後面上に前記第２基板内の第２貫通電極と電気的に連結される後面電極を形成することを包含することができる。

【0006】

前記第２基板の後面を薄型化することは、機械的工程を使用して前記後面を薄型化することを包含することができる。

【0007】

前記第２基板の後面を薄型化することは、前記第２基板内の第２貫通電極を露出させることを包含することができる。前記第２貫通電極は、前記第２活性膜と電気的に連結され得る。

【0008】

前記方法は、前記後面電極を形成する前に、前記薄型化された第２基板内に第２貫通電極を形成することをさらに含むことができる。

【0009】

前記方法は、前記第１チップと前記第２チップとの間に第１連結電極を形成して前記第１活性膜と前記第２活性膜とを電気的に連結することをさらに含むことができる。

【0010】

本発明の一実施形態による半導体パッケージの製造方法は、前述した方法によって第１半導体パッケージを形成し、前記第１半導体パッケージ上に第２半導体パッケージを積層することを含み、前記第２半導体パッケージを積層することは、前記第１半導体パッケージを裏返しにして前記第１チップの薄型化された後面が上に向かうようにし、前記裏返した第１半導体パッケージ上に前記第２半導体パッケージを積層して前記第２半導体パッケージの後面が前記第１半導体パッケージの第２チップの薄型化された後面に向かうようにすることを包含することができる。

【0011】

前記方法は、前記第１半導体パッケージに含まれた前記第１基板の第１チップの後面を薄型化することをさらに含むことができる。

【0012】

前記方法は、前記第１基板の薄型化された後面上に第１後面電極を形成することをさらに含むことができる。前記第１後面電極は、前記第１基板内の複数個の第１貫通電極と電気的に連結され、前記複数個の第１貫通電極は、前記第１活性膜と電気的に連結され得る。

【0013】

前記第１半導体パッケージに含まれた前記第１基板の第１チップの後面を薄型化することは、前記第１基板内の複数個の第１貫通電極を露出させることを包含することができる。

【0014】

前記方法は、前記第１後面電極を形成する前に、前記第１基板の薄型化された後面内に第１貫通電極を形成することをさらに含むことができる。

【0015】

前記第１及び第２チップを提供することは、前記モールド膜がキャリヤーとしての役割を提供することがあり得る。

【0016】

前記第１活性膜は、第１トランジスターを包含でき、前記第２活性膜は、第２トランジスターを包含することができる。

【0017】

前記第２チップの基板が有する熱膨張係数（ＣＴＥ）と前記モールド膜が有する熱膨張係数（ＣＴＥ）とは同じ大きさの程度の範囲にあり得る。

【0018】

前記第２チップの基板が有する熱膨張係数（ＣＴＥ）と前記モールド膜が有する熱膨張係数（ＣＴＥ）との比は１乃至３であり得る。

【0019】

本発明の一実施形態による半導体パッケージは、第１半導体パッケージと第２半導体パッケージを包含することができる。前記第１半導体パッケージは、第１前面に第１活性膜を有する第１チップと、第２前面に第２活性膜を有し、前記第２活性膜が前記第１活性膜に向かうように前記第１チップ上に積層された第２チップと、前記第１チップと前記第２チップとの間に配置されたモールド膜と、を含み、前記第２半導体パッケージは、第３前面に第３活性膜を有する第３チップと、第４前面に第４活性膜を有し、前記第４活性膜が前記第３活性膜に向かうように前記第３チップ上に積層された第４チップと、を含み、前記第３チップの第３後面が前記第２チップの第２後面に向かうことができる。

【0020】

前記第１チップは、第１貫通電極をさらに含み、前記第２チップは、第２貫通電極をさらに含み、前記第３チップは、第３貫通電極をさらに含み、前記第４チップは第４貫通電極をさらに包含することができる。

【0021】

前記第２貫通電極と前記第３貫通電極とを連結する複数個の電極をさらに包含することができる。

【0022】

前記第１チップは、第１幅を有し、前記第２チップは、前記第１幅に比べて大きい第２幅を有することができる。

【0023】

前記第４チップは、第４幅を有し、前記第３チップは、前記第４幅に比べて大きい第３幅を有することができる。

【0024】

前記第２チップの基板が有する熱膨張係数（ＣＴＥ）と前記モールド膜が有する熱膨張係数（ＣＴＥ）とは同じ大きさの程度の範囲にあり得る。

【0025】

前記第２チップの基板が有する熱膨張係数（ＣＴＥ）と前記モールド膜が有する熱膨張係数（ＣＴＥ）との比は１乃至３であり得る。

【0026】

前記第１及び第２活性膜を電気的に連結する第１連結電極をさらに包含することができる。

【0027】

本発明の一実施形態による半導体パッケージは、第１半導体パッケージと第２半導体パッケージとを包含することができる。前記第１半導体パッケージは、第１前面に第１活性膜を有する第１チップと、第２前面に第２活性膜を有し、前記第１チップ上に積層された第２チップと、前記第１チップと前記第２チップとの間に配置されたモールド膜と、を含み、前記第２半導体パッケージは、第３前面に第３活性膜を有する第３チップと、第４前面に第４活性膜を有し、前記第３チップ上に積層された第４チップと、を含み、前記第３チップの第３後面は、前記第２チップの第２後面に向かい、前記第１チップは、第１幅を有し、前記第２チップは、前記第１幅に比べて大きい第２幅を有することができる。

【0028】

前記第４チップは、第４幅を有し、前記第３チップは、前記第４幅に比べて大きい第３幅を有することができる。

【発明の効果】

【0029】

本発明によると、ウエハーを研磨する場合において必要である、キャリヤーのボンディング及びデボンディング工程を必要としないので、生産性を向上させ、工程費用を減少させることができる効果がある。ウエハーと類似な熱膨張係数を有するモールド層をウエハー上に形成することによって、ウエハーの歪み現象を無くすか、或いは減らすことができるので、工程不良を抑制できる効果がある。さらに、本発明は貫通電極の形成のためのビアファースト、ビアミドル、及びビアラスト工程のうちいずれのスキームとも互換性がある。

【図面の簡単な説明】

【0030】

【図1A】本発明の一実施形態による半導体パッケージの製造方法を示した断面図である。

【図1B】本発明の一実施形態による半導体パッケージの製造方法を示した断面図である。

【図1C】本発明の一実施形態による半導体パッケージの製造方法を示した断面図である。

【図1D】本発明の一実施形態による半導体パッケージの製造方法を示した断面図である。

【図1E】本発明の一実施形態による半導体パッケージの製造方法を示した断面図である。

【図1F】本発明の一実施形態による半導体パッケージの製造方法を示した断面図である。

【図1G】本発明の一実施形態による半導体パッケージの製造方法を示した断面図である。

【図1H】本発明の一実施形態による半導体パッケージの製造方法を示した断面図である。

【図1I】本発明の一実施形態による半導体パッケージの製造方法を示した断面図である。

【図1J】本発明の一実施形態による半導体パッケージの製造方法を示した断面図である。

【図1K】本発明の一実施形態による半導体パッケージの製造方法を示した断面図である。

【図1L】本発明の一実施形態による半導体パッケージの製造方法を示した断面図である。

【図1M】本発明の一実施形態による半導体パッケージの製造方法を示した断面図である。

【図1N】図１Ｌの変形形態を示した断面図である。

【図1O】図１Ｍの変形形態を示した断面図である。

【図1P】図１Ａの平面図である。

【図2A】本発明の他の実施形態による半導体パッケージの製造方法を示した断面図である。

【図2B】本発明の他の実施形態による半導体パッケージの製造方法を示した断面図である。

【図2C】本発明の他の実施形態による半導体パッケージの製造方法を示した断面図である。

【図2D】本発明の他の実施形態による半導体パッケージの製造方法を示した断面図である。

【図2E】本発明の他の実施形態による半導体パッケージの製造方法を示した断面図である。

【図2F】本発明の他の実施形態による半導体パッケージの製造方法を示した断面図である。

【図2G】本発明の他の実施形態による半導体パッケージの製造方法を示した断面図である。

【図2H】本発明の他の実施形態による半導体パッケージの製造方法を示した断面図である。

【図2I】本発明の他の実施形態による半導体パッケージの製造方法を示した断面図である。

【図3A】本発明のその他の実施形態による半導体パッケージの製造方法を示した断面図である。

【図3B】本発明のその他の実施形態による半導体パッケージの製造方法を示した断面図である。

【図3C】本発明のその他の実施形態による半導体パッケージの製造方法を示した断面図である。

【図3D】本発明のその他の実施形態による半導体パッケージの製造方法を示した断面図である。

【図3E】本発明のその他の実施形態による半導体パッケージの製造方法を示した断面図である。

【図4A】本発明の実施形態による半導体パッケージを具備するメモリカードを示したブロック図である。

【図4B】本発明の実施形態による半導体パッケージを応用した情報処理システムを示したブロック図である。

【発明を実施するための形態】

【0031】

以下、本発明による半導体パッケージ及びその製造方法を、添付した図面を参照して詳細に説明する。

【0032】

本発明と従来技術とを比較した長所は添付された図面を参照した詳細な説明と特許請求の範囲とを通じて明確になり得る。特に、本発明は特許請求の範囲で明確に請求される。しかし、本発明は添付された図面と関連して次の詳細な説明を参照することによって最も良く理解されることができる。図面において、同一の参照符号は多様な図面を通じて同一の構成要素を示す。

【0033】

図１Ａ乃至図１Ｍは本発明の一実施形態による半導体パッケージの製造方法を示した断面図である。図１Ｎは図１Ｌの変形形態を示した断面図であり、図１Ｏは図１Ｍの変形形態を示した断面図である。図１Ｐは図１Ａの平面図である。

【0034】

図１Ａを参照すれば、複数個の第１半導体チップ１００をチップ−オン−ウエハー（ＣＯＷ）方式で第２半導体チップ２００上に積層することができる。例えば、第１半導体チップ１００を第２半導体チップ２００の第２半導体基板２０１上に積層して前述のチップ−オン−ウエハー構造を具現することができる。

【0035】

第１半導体チップ１００は前面１０１ａと後面１０１ｂとを有する第１半導体基板１０１、第１半導体基板１０１の前面１０１ａ上に提供された第１集積回路層１０３、及び第１集積回路層１０３と電気的に連結され、第１半導体基板１０１の一部を垂直貫通する１つ或いはその以上の第１貫通電極１２１を包含することができる。第１半導体基板１０１はシリコンのような半導体からなされたチップレベルの半導体基板であり得る。第１集積回路層１０３はメモリ回路、ロジック回路、或いはこれらの組合せを包含することができる。第１貫通電極１２１はビアファースト（Ｖｉａ Ｆｉｒｓｔ）或いはビアミドル（Ｖｉａ Ｍｉｄｄｌｅ）方式で形成されて第１半導体基板１０１に提供され得る。

【0036】

第２半導体チップ２００は前面２０１ａと後面２０１ｂとを有する第２半導体基板２０１、第２半導体基板２０１の前面２０１ａ上に提供された第２集積回路層２０３、及び第２半導体基板２０１の一部を垂直貫通して第２集積回路層２０３と電気的に連結された１つ或いはその以上の第２貫通電極２２１を包含することができる。第２半導体基板２０１はシリコンのような半導体からなされたウエハーレベルの半導体基板であり得る。第２集積回路層２０３はメモリ回路、ロジック回路、或いはこれらの組合せを包含することができる。第２貫通電極２２１はビアファースト（Ｖｉａ Ｆｉｒｓｔ）或いはビアミドル（Ｖｉａ Ｍｉｄｄｌｅ）方式で形成されて第２半導体基板２０１に提供され得る。

【0037】

第１半導体チップ１００は第２半導体チップ２００上にフロント−トゥ−フロント（ｆｒｏｎｔ−ｔｏ−ｆｒｏｎｔ）方式で積層されて第２半導体チップ２００と電気的に連結され得る。例えば、第１半導体チップ１００は第２半導体チップ２００上にフリップチップボンディングされて第１半導体基板１０１の前面１０１ａと第２半導体基板２０１の前面２０１ａとが互いに対向し得る。第１半導体チップ１００と第２半導体チップ２００との間に第１集積回路層１０３と第２集積回路層２０３とを電気的に連結する、例えばソルダボール形態の第１連結電極１２３が提供され得る。他の例として、第１半導体チップ１００と第２半導体チップ２００との間に第１集積回路層１０３と第２集積回路層２０３とを電気的に連結する第１連結電極１２３が提供されないこともあり得る。

【0038】

図１Ｐは図１Ａに図示された実施形態の平面を図示する。

【0039】

図１Ｂを参照すれば、第２半導体チップ２００上に第１モールド膜６０１を形成し、第２半導体チップ２００を薄型化することができる。一例として、第２半導体基板２０１の前面２０１ａ上に第１半導体チップ１００を覆う第１モールド膜６０１を形成し、第２半導体基板２０１の後面２０１ｂを研磨のような機械的な工程によって薄型化することができる。一例によれば、研磨はグラインダによって実施できる。第２半導体基板２０１の後面２０１ｂを薄型化する他の工程が使用され得る。

【0040】

第１モールド膜６０１は第２半導体チップ２００の後面の研磨のとき、第２半導体基板２０１が曲がることを抑制できる剛性を与える任意の厚さを有することができる。第１モールド膜６０１は絶縁体、例えばエポキシ樹脂のような高分子物質を包含することができる。第１モールド膜６０１は絶縁体或いはポリマー（例：エポキシ樹脂）を包含することができる。第１モールド膜６０１はシリコンと類似な熱膨張係数（ＣＴＥ）を有するエポキシピラー複合体を包含することができる。例えば、シリコンが大略３ｐｐｍ／℃の熱膨張係数（ＣＴＥ）を有するとするとき、エポキシピラー複合体は約５〜７ｐｐｍ／℃の熱膨張係数（ＣＴＥ）を有するように形成され得る。一例によれば、第２半導体チップ２００の第２半導体基板２０１が有する熱膨張係数（ＣＴＥ）と第１モールド膜６０１が有する熱膨張係数（ＣＴＥ）とは同じ大きさの程度の範囲内にあり得る。他の例として、第２半導体チップ２００の第２半導体基板２０１が有する熱膨張係数（ＣＴＥ）と第１モールド膜６０１が有する熱膨張係数（ＣＴＥ）との比は１乃至３であり得る。エポキシピラー複合体はエポキシ樹脂とシリカとが混合された、約８０ｗｔ％のシリカ含量を有する混合物を包含することができる。第１モールド膜６０１の熱膨張係数（ＣＴＥ）が第２半導体基板２０１の熱膨張係数（ＣＴＥ）と類似な場合、第２半導体基板２０１の歪み現象が無くなるか、或いは減少され得る。

【0041】

第１モールド膜６０１が第２半導体チップ２００を支持する状態で、グラインダ９０で第２半導体基板２０１の後面２０１ｂを研磨することによって、第２半導体チップ２００が薄型化され得る。前述の第２半導体チップ２００の後面研磨によって第２半導体基板２０１の厚さが縮小されてビアファースト工程で形成された第２貫通電極２２１を露出させるリセスされた後面２０１ｃが表れ得る。第１モールド膜６０１は後面研磨工程でキャリヤーの役割を果たし得る。したがって、キャリヤーのボンディング及びデボンディング工程をスキップすることができる。キャリヤーは第１及び第２半導体チップ１００、２００に付着されないことがあり得、したがって後続のキャリヤーデボンディング工程は必要としないことがあり得る。キャリヤーのボンディング及びデボンディング工程がスキップされることによって、少なくとも２つの工程段階が省略されるので、製造費用及び時間を縮小させ得る。

【0042】

図１Ｃを参照すれば、第２半導体基板２０１の後面２０１ｃ、即ち薄型化された後面上に第２貫通電極２２１と電気的に連結される、例えばパッド形態の後面電極２２３を形成することができる。前述の一連の工程を通じて第１モールド膜６０１でモールディングされた複数個の第１半導体チップ１００がウエハーレベルの第２半導体チップ２００上にチップ−オン−ウエハー（ＣＯＷ）方式で積層された、２Ｈ積層マイクロピラーグリッドアレイ（２ Ｈｅｉｇｈｔ Ｓｔａｃｋｅｄ Ｍｉｃｒｏ Ｐｉｌｌａｒ Ｇｒｉｄ Ａｒｒａｙ）形態の第１ウエハーレベルパッケージ１が製造され得る。

【0043】

一例によれば、第１半導体チップ１００の（横）幅は第２半導体チップ（図１Ａの２００）の（横）幅に比べて小さいことがあり得る。

【0044】

図１Ｄを参照すれば、複数個の第４半導体チップ４００をチップ−オン−ウエハー（ＣＯＷ）方式で第３半導体チップ２００上に積層することができる。例えば、第４半導体チップ４００を第３半導体チップ３００の第３半導体基板３０１上に積層してチップ−オン−ウエハー構造を具現することができる。

【0045】

第３半導体チップ１００は前面３０１ａと後面３０１ｂとを有する第３半導体基板３０１、第３半導体基板３０１の前面３０１ａ上に提供された第３集積回路層３０３、及び第３集積回路層３０３と電気的に連結され、第３半導体基板３０１の一部を垂直貫通する１つ或いはその以上の第３貫通電極３２１を包含することができる。第３半導体基板３０１はシリコンのような半導体からなされたウエハーレベルの半導体基板であり得る。第３集積回路層３０３はメモリ回路、ロジック回路、或いはこれらの組合せを包含することができる。第３貫通電極３２１はビアファースト（Ｖｉａ Ｆｉｒｓｔ）或いはビアミドル（Ｖｉａ Ｍｉｄｄｌｅ）方式で形成されて第３半導体基板３０１に提供され得る。

【0046】

第４半導体チップ４００は前面４０１ａと後面４０１ｂとを有する第４半導体基板４０１、及び第４半導体基板４０１の前面４０１ａ上に提供された第４集積回路層４０３を包含することができる。第４半導体チップ４００は貫通電極を包含しないことがあり得る。第４半導体基板４０１はシリコンのような半導体からなされたチップレベルの半導体基板であり得る。第４集積回路層４０３はメモリ回路、ロジック回路、或いはこれらの組合せを包含することができる。

【0047】

第４半導体チップ４００は第３半導体チップ３００上にフロント−トゥ−フロント（ｆｒｏｎｔ−ｔｏ−ｆｒｏｎｔ）方式で積層されて第３半導体チップ３００と電気的に連結され得る。例えば、第４半導体チップ４００は第３半導体チップ３００上にフリップチップボンディングされて第３半導体基板３０１の前面３０１ａと第４半導体基板４０１の前面４０１ａとが互いに対向し得る。第３半導体チップ３００と第４半導体チップ４００との間に第３集積回路層３０３と第４集積回路層４０３とを電気的に連結する、例えばソルダボール形態の第２連結電極４２３が提供され得る。

【0048】

図１Ｅを参照すれば、第３半導体チップ３００上に第２モールド膜６０２を形成し、第３半導体チップ３００を薄型化することができる。一例として、第３半導体基板３０１の前面３０１ａ上に第４半導体チップ４００を覆う第２モールド膜６０２を形成し、第３半導体基板３０１の後面３０１ｂを研磨することができる。

【0049】

第２モールド膜６０２は第３半導体チップ３００の後面研磨のとき、第３半導体基板３０１が曲げられることを抑制できる任意の厚さを有することができる。第２モールド膜６０２は第１モールド膜６０１と同一であるか、或いは類似な物質を包含することができる。例えば、第２モールド膜６０２は約５〜７ｐｐｍ／℃の熱膨張係数（ＣＴＥ）を有するエポキシピラー複合体を包含することができる。一例によれば、第３半導体チップ３００の第３半導体基板３０１が有する熱膨張係数（ＣＴＥ）と第２モールド膜６０２が有する熱膨張係数（ＣＴＥ）とは同じ大きさの程度の範囲内にあり得る。他の例として、第３半導体チップ３００の第３半導体基板３０１が有する熱膨張係数（ＣＴＥ）と第２モールド膜６０２が有する熱膨張係数（ＣＴＥ）との比は１乃至３であり得る。エポキシピラー複合体はエポキシ樹脂とシリカとが混合された、約８０ｗｔ％のシリカ含量を有する混合物を包含することができる。第２モールド膜６０２の熱膨張係数（ＣＴＥ）が第３半導体基板３０１の熱膨張係数（ＣＴＥ）と類似な場合、第３半導体基板３０１の歪み現象が無くなるか、或いは減少され得る。

【0050】

第２モールド膜６０２が第３半導体チップ３００を支持する状態で、グラインダ９０で第３半導体基板３０１の後面３０１ｂを研磨することによって、第３半導体チップ３００が薄型化され得る。前述の第３半導体チップ３００の後面研磨によって第３半導体基板３０１の厚さが縮小されて第３貫通電極３２１を露出させるリセスされた後面３０１ｃが表れ得る。第２モールド膜６０２は後面研磨工程でキャリヤーの役割を果たすことがあるので、キャリヤーのボンディング及びデボンディング工程をスキップできる。

【0051】

図１Ｆを参照すれば、第３半導体基板３０１の後面３０１ｃ上に第３貫通電極３２１と電気的に連結される、例えばソルダボール形態の後面電極３２３を形成することができる。前述の一連の工程を通じて第２モールド膜６０２でモールディングされた複数個の第４半導体チップ４００がウエハーレベルの第３半導体チップ３００上にチップ−オン−ウエハー（ＣＯＷ）方式で積層された、２Ｈ積層マイクロピラーグリッドアレイ（２ Ｈｅｉｇｈｔ Ｓｔａｃｋｅｄ Ｍｉｃｒｏ Ｐｉｌｌａｒ Ｇｒｉｄ Ａｒｒａｙ）形態の第２ウエハーレベルパッケージ２が製造され得る。

【0052】

図１Ｇを参照すれば、第２ウエハーレベルパッケージ２を切断することができる。例えば、ブレード９５或いはレーザーで隣接する第４半導体チップ４００の間の第２モールド膜６０２と第３半導体チップ３００とを分離することができる。

【0053】

図１Ｈを参照すれば、前述した切断工程によって第２モールド膜６０２でモールディングされた第４半導体チップ４００がチップレベルに分離された第３半導体チップ３００上に積層された、２Ｈ積層マイクロピラーグリッドアレイ（２ Ｈｅｉｇｈｔ Ｓｔａｃｋｅｄ Ｍｉｃｒｏ Ｐｉｌｌａｒ Ｇｒｉｄ Ａｒｒａｙ）形態のチップレベルの積層パッケージ３が製造され得る。

【0054】

一例によれば、第３半導体チップ３００の（横）幅は第４半導体チップ（図１Ｈの４００）の（横）幅に比べて小さいことがあり得る。

【0055】

図１Ｉを参照すれば、複数個の積層パッケージ３をチップ−オン−ウエハー（ＣＯＷ）方式で第１ウエハーレベルパッケージ１上に積層し、モールディングすることができる。例えば、第１ウエハーレベルパッケージ１を覆して第２半導体基板２０１の後面２０１ｃが上に向かうようにし、積層パッケージ３を第２半導体基板２０１の後面２０１ｃ上に積層し、そして第２半導体基板２０１の後面２０１ｃ上に積層パッケージ３をモールディングする第３モールド膜６０３を形成することができる。したがって、第１ウエハーレベルパッケージ１上に積層パッケージ３が積層されたパッケージスタック４が形成され得る。

【0056】

第３半導体チップ３００が第２半導体チップ２００上にバック−トゥ−バック（ｂａｃｋ−ｔｏ−ｂａｃｋ）方式で積層されて第３半導体基板３０１の後面３０１ｃと第２半導体基板２０１の後面２０１ｃとが互いに対向し得る。第３半導体チップ３００の後面電極３２３と第２半導体チップ２００の後面電極２２３とを媒介として第３貫通電極３２１が第２貫通電極２２１と連結され、これにしたがって積層パッケージ３が第１ウエハーレベルパッケージ１と電気的に連結され得る。第３モールド膜６０３は第１モールド膜６０１及び／又は第２モールド膜６０２と同一であるか、或いは類似な物質で形成することができる。

【0057】

図１Ｊを参照すれば、パッケージスタック４の後面を研磨することができる。例えば、第３モールド膜６０３が第１ウエハーレベルパッケージ１を支持する状態で、グラインダ９０で第１モールド膜６０１と第１半導体基板１０１とを研磨して第１半導体チップ１００を薄型化することができる。研磨によって第１半導体基板１０１の厚さが縮小されて第１貫通電極１２１を露出させる第１半導体基板１０１のリセスされた後面１０１ｃが表れ得る。第１モールド膜６０１は研磨によって第１半導体基板１０１の後面１０１ｃを露出させる形態に変形され得る。

【0058】

図１Ｋを参照すれば、第１半導体チップ１００上に外部電極１２５を形成し、パッケージスタック４を切断することができる。一例として、第１半導体基板１０１の後面１０１ｃ上に第１貫通電極１２１と電気的に連結される、例えばソルダボール形態の外部電極１２５を形成することができる。外部電極１２５を形成した後、或いはその前にブレード９５或いはレーザーで第３モールド膜６０３、第２半導体チップ２００及び第１モールド膜６０１を分離することができる。

【0059】

図１Ｌを参照すれば、パッケージスタック４の切断によって４Ｈ積層マイクロピラーグリッドアレイ（４ Ｈｅｉｇｈｔ Ｓｔａｃｋｅｄ Ｍｉｃｒｏ Ｐｉｌｌａｒ Ｇｒｉｄ Ａｒｒａｙ）形態の半導体パッケージ５が製造され得る。半導体パッケージ５は切断によってチップレベルに分離された第２半導体チップ２００上に積層された積層パッケージ３を包含することができる。

【0060】

一例として、半導体パッケージ５は第１半導体基板１０１の前面１０１ａが上に向かい、第１貫通電極１２１を有する第１半導体チップ１００、第１半導体チップ１００上にフロント−トゥ−フロント（ｆｒｏｎｔ−ｔｏ−ｆｒｏｎｔ）方式で積層され、第２貫通電極２２１を有する第２半導体チップ２００、第２半導体チップ２００上にバック−トゥ−バック（ｂａｃｋ−ｔｏ−ｂａｃｋ）方式で積層され、第３貫通電極３２１を有する第３半導体チップ３００、及び第３半導体チップ３００上にフロント−トゥ−フロント（ｆｒｏｎｔ−ｔｏ−ｆｒｏｎｔ）方式で積層された第４半導体チップ４００を包含することができる。

【0061】

第１連結電極１２３を媒介として第１貫通電極１２１と第２貫通電極２２１とが連結されることによって、第１半導体チップ１００と第２半導体チップ２００とが電気的に連結され得る。同様に、後面電極３２３を媒介として第２貫通電極２２１と第３貫通電極３２１とが連結されることによって第２半導体チップ２００と第３半導体チップ３００とが電気的に連結され得る。第３半導体チップ３００と第４半導体チップ４００とは第２連結端子４２３が第３貫通電極３２１と連結されることによって互いに電気的に連結され得る。

【0062】

第１半導体チップ１００は第１半導体基板１０１の後面１０１ｃを露出させる第１モールド膜６０１でモールディングされ得る。第２半導体チップ２００は第１モールド膜６０１と第３モールド膜６０３とでモールディングされるが、その側面２００ｓが露出され得る。第３半導体チップ３００上に第４半導体チップ４００が積層され、第２モールド膜６０２でモールディングされた積層パッケージ３は第３モールド膜６０３でモールディングされ得る。したがって、第３半導体チップ３００は第２モールド膜６０２及び第３モールド膜６０３で囲まれてモールディングされ得、第４半導体チップ４００は第２モールド膜６０２及び第３モールド膜６０３で囲まれて二重モールディングされ得る。他の例として、第３モールド膜６０３が積層パッケージ３の上面及び下面をモールディングすることによって、積層パッケージ３の側面３ｓが露出され得る。

【0063】

第１半導体基板１０１の後面１０１ｃから突出された外部電極１２５が電気的装置（例：半導体チップ、半導体パッケージ、印刷回路基板、モジュール基板）と連結されることによって、半導体パッケージ５がその電気的装置と電気的に連結され得る。

【0064】

他の例として、図１Ｎに示したように、積層マイクロピラーグリッドアレイ（Ｓｔａｃｋｅｄ Ｍｉｃｒｏ Ｐｉｌｌａｒ Ｇｒｉｄ Ａｒｒａｙ）形態の半導体パッケージ５ｃが製造され得る。例えば、第１半導体チップ（１００：以下、第１下部半導体チップ）と第２半導体チップ２００との間に第１下部半導体チップ１００と同一であるか、或いは類似な構造を有する第１上部半導体チップ１００ａがさらに含まれ、第３半導体チップ３００と第４半導体チップ（４００：以下、第４上部半導体チップ）との間に第４上部半導体チップ４００と同一であるか、或いは類似な構造を有する第４下部半導体チップ４００ａがさらに含まれた半導体パッケージ５ｃが製造され得る。

【0065】

第１上部半導体チップ１００ａは第１下部半導体チップ１００及び第２半導体チップ２００と電気的に連結される貫通電極１２１ａと連結電極１２３ａとを有する半導体基板１１１ａを包含することができる。第１上部半導体チップ１００ａは、図１Ｃの第１ウエハーレベルパッケージ１を製造するとき、第１下部半導体チップ１００が積層される前に、第２半導体チップ２００上にチップ−オン−ウエハー（ＣＯＷ）方式で積層され、第１モールド膜６０１でモールディングされることによって形成され得る。第１上部半導体チップ１００ａは第１下部半導体チップ１００とはバック−トゥ−フロント（ｂａｃｋ−ｔｏ−ｆｒｏｎｔ）構造をなし、第２半導体チップ２００とはフロント−トゥ−フロント（ｆｒｏｎｔ−ｔｏ−ｆｒｏｎｔ）構造を成し得る。

【0066】

第４下部半導体チップ４００ａは第３半導体チップ３００及び第４上部半導体チップ４００と電気的に連結される貫通電極４２１ａと連結電極４２３ａとを有する半導体基板４１１ａを包含することができる。第４下部半導体チップ４００ａは、図１Ｆの第２ウエハーレベルパッケージ２を製造するとき、第４上部半導体チップ４００が積層される前に、第３半導体チップ３００上にチップ−オン−ウエハー（ＣＯＷ）方式で積層され、第２モールド膜６０２でモールディングされることによって形成され得る。第４下部半導体チップ４００ａは第３半導体チップ３００とはバック−トゥ−フロントバック−トゥ−フロント（ｂａｃｋ−ｔｏ−ｆｒｏｎｔ）構造をなし、第４上部半導体チップ４００とはフロント−トゥ−フロント（ｆｒｏｎｔ−ｔｏ−ｆｒｏｎｔ）構造を成し得る。

【0067】

図１Ｍを参照すれば、半導体パッケージ５をパッケージ基板８０上に実装して半導体パッケージ６を製造することができる。一例として、印刷回路基板のようなパッケージ基板８０の前面８０ａ上に半導体パッケージ５を実装し、半導体パッケージ５を覆う外部モールド膜８３を形成して半導体パッケージ６を製造することができる。パッケージ基板８０の後面８０ｂにソルダボール８５を付着することができる。半導体パッケージ５は外部電極１２５を媒介としてパッケージ基板８０と電気的に連結され、ソルダボール８５を通じて電気的装置（例：半導体チップ、半導体パッケージ、モジュール基板）と電気的に連結され得る。

【0068】

他の例として、図１Ｏに示したように、図１Ｎの半導体パッケージ５ｃを印刷回路基板のようなパッケージ基板８０に実装し、外部モールド膜８３を形成して半導体パッケージ６ｃを製造することができる。

【0069】

図２Ａ乃至図２Ｉは本発明の他の実施形態による半導体パッケージの製造方法を示した断面図である。以下は実施形態１と異なる点に対して詳説し、同一な点に対しては概説するか、或いは省略する。

【0070】

図２Ａを参照すれば、複数個の第１半導体チップ１００をチップ−オン−ウエハー（ＣＯＷ）方式で第２半導体チップ２００の第２半導体基板２０１の前面２０１ａ上にフリップチップボンディングすることができる。第１半導体チップ１００は第２半導体チップ２００上にフロント−トゥ−フロント（ｆｒｏｎｔ−ｔｏ−ｆｒｏｎｔ）方式で積層され、第１連結電極１２３を媒介として第２半導体チップ２００と電気的に連結され得る。第１半導体チップ１００はチップレベルの第１半導体基板１０１の前面１０１ａ上に形成された第１集積回路層１０３を包含することができる。第２半導体チップ２００はウエハーレベルの第２半導体基板２０１の前面２０１ａ上に形成された第２集積回路層２０３を包含することができる。

【0071】

図２Ｂを参照すれば、第２半導体基板２０１の前面２０１ａ上に第１半導体チップ１００を覆う第１モールド膜６０１を形成することができる。その後、第１モールド膜６０１が第２半導体チップ２００を支持する状態でグラインダ９０で第２半導体基板２０１の後面２０１ｂを研磨することができる。前述の後面研磨によって第２半導体基板２０１の厚さが縮小され、リセスされた後面２０１ｃが表れ得る。

【0072】

図２Ｃを参照すれば、第２半導体基板２０１を貫通して第２集積回路層２０３と電気的に連結される第２貫通電極２２１を形成することができる。例えば、第２半導体基板２０１の後面２０１ｃをドライエッチングするか、或いはドリリングして垂直ホール２２０を形成し、垂直ホール２２０をタングステンや銅等のような伝導体で電気鍍金するか、或いは蒸着して第２貫通電極２２１を形成することができる。

【0073】

第２半導体基板２０１の後面２０１ｃ上に第２貫通電極２２１と連結されるパッド形態の後面電極２２３をさらに形成することができる。一例として、第２貫通電極２２１と後面電極２２３とを同時に鍍金するか、或いは蒸着して一体化された１つの構造に形成することができる。他の例として、第２貫通電極２２１を形成した後に別個の工程で後面電極２２３を形成することができる。

【0074】

前述の一連の工程を通じてビアラスト（Ｖｉａ Ｌａｓｔ）工程で形成された第２貫通電極２２１を有するウエハーレベルの第２半導体チップ２００上にチップ−オン−ウエハー（ＣＯＷ）方式で第１半導体チップ１００が積層された、２Ｈ積層マイクロピラーグリッドアレイ（２ Ｈｅｉｇｈｔ Ｓｔａｃｋｅｄ Ｍｉｃｒｏ Ｐｉｌｌａｒ Ｇｒｉｄ Ａｒｒａｙ）形態の第１ウエハーレベルパッケージ１ａが製造され得る。

【0075】

図２Ｄを参照すれば、複数個の第４半導体チップ４００をチップ−オン−ウエハー（ＣＯＷ）方式で第３半導体チップ３００の第３半導体基板３０１の前面３０１ａ上にフリップチップボンディングすることができる。第４半導体チップ４００は第３半導体チップ３００上にフロント−トゥ−フロント（ｆｒｏｎｔ−ｔｏ−ｆｒｏｎｔ）方式で積層され、第２連結電極４２３を媒介として第３半導体チップ３００と電気的に連結され得る。第３半導体チップ３００はウエハーレベルの第３半導体基板３０１の前面３０１ａ上に形成された第３集積回路層３０３を包含することができる。第４半導体チップ４００はチップレベルの第４半導体基板４０１の前面４０１ａ上に形成された第４集積回路層４０３を包含することができる。

【0076】

図２Ｅを参照すれば、第３半導体基板３０１の前面３０１ａ上に第４半導体チップ４００を覆う第２モールド膜６０２を形成することができる。その後、第２モールド膜６０２が第３半導体チップ３００を支持する状態でグラインダ９０で第３半導体基板３０１の後面３０１ｂを研磨することができる。前述の後面研磨によって第３半導体基板３０１の厚さが縮小され、リセスされた後面３０１ｃが表れ得る。

【0077】

図２Ｆを参照すれば、第３半導体基板３０１を貫通して第３集積回路層３０３と電気的に連結される第３貫通電極３２１を形成することができる。例えば、第３半導体基板３０１の後面３０１ｃをドライエッチングするか、或いはドリリングして垂直ホール３２０を形成し、垂直ホール３２０をタングステンや銅等のような伝導体で電気鍍金するか、或いは蒸着して第３貫通電極３２１を形成することができる。第３半導体基板３０１の後面３０１ｃ上に第３貫通電極３２１と連結されるソルダボール形態の後面電極３２３をさらに形成することができる。

【0078】

前述の一連の工程を通じてビアラスト（Ｖｉａ Ｌａｓｔ）工程で形成された第３貫通電極３２１を有するウエハーレベルの第３半導体チップ３００上にチップ−オン−ウエハー（ＣＯＷ）方式で第４半導体チップ４００が積層された、２Ｈ積層マイクロピラーグリッドアレイ（２ Ｈｅｉｇｈｔ Ｓｔａｃｋｅｄ Ｍｉｃｒｏ Ｐｉｌｌａｒ Ｇｒｉｄ Ａｒｒａｙ）形態の第２ウエハーレベルパッケージ２ａが製造され得る。

【0079】

図２Ｇを参照すれば、第２ウエハーレベルパッケージ２ａを切断して形成された複数個の積層パッケージ３ａをチップ−オン−ウエハー（ＣＯＷ）方式で第１ウエハーレベルパッケージ１ａ上に積層し、モールディングすることができる。例えば、積層パッケージ３ａを第２半導体基板２０１の後面２０１ｃ上に積層した後、第２半導体基板２０１の後面２０１ｃ上に積層パッケージ３ａをモールディングする第３モールド膜６０３を形成することができる。これにしたがって、第１ウエハーレベルパッケージ１ａ上に積層パッケージ２ａが積層されたパッケージスタック４ａが形成され得る。

【0080】

図２Ｈを参照すれば、第３モールド膜６０３が第１ウエハーレベルパッケージ１ａを支持する状態で、グラインダ９０で第１モールド膜６０１と第１半導体基板１０１の後面１０１ｂとを研磨して第１半導体チップ１００を薄型化することができる。前述の後面研磨によって第１半導体基板１０１の厚さが縮小されて第１貫通電極１２１を露出させる第１半導体基板１０１のリセスされた後面１０１ｃが表れ得る。

【0081】

図２Ｉを参照すれば、ビアラスト（Ｖｉａ Ｌａｓｔ）工程で第１半導体基板１０１を貫通して第１集積回路層１０３と電気的に連結される第１貫通電極１２１を形成することができる。例えば、第１半導体基板１０１の後面１０１ｃをドライエッチングするか、或いはドリリングして垂直ホール１２０を形成し、垂直ホール１２０をタングステンや銅等のような伝導体で電気鍍金するか、或いは蒸着して第１貫通電極１２１を形成することができる。第１半導体基板１０１の後面１０１ｃ上に第１貫通電極１２１と連結されるソルダボール形態の外部電極１２５をさらに形成することができる。続いて、パッケージスタック４ａを図１Ｋで説明したものと同一であるか、或いは類似な工程で切断して図１Ｌの半導体パッケージ５を製造することができる。パッケージスタック４ａの切断によって形成された半導体パッケージ５を図１Ｍにおけるもののようにパッケージ基板８０上に実装して半導体パッケージ６を製造することができる。

【0082】

図３Ａ乃至図３Ｅは本発明のその他の実施形態による半導体パッケージの製造方法を示した断面図である。以下は実施形態１と異なる点に対して詳説し、同一な点に対しては概説するか、或いは省略する。

【0083】

図３Ａを参照すれば、第２ウエハーレベルパッケージ２を第１ウエハーレベルパッケージ１上に積層し、モールディングしてパッケージスタック４ｂを形成することができる。例えば、図１Ａ乃至図１Ｃを参照して説明したものと同一又は類似な工程で２Ｈ積層マイクロピラーグリッドアレイ（２ Ｈｅｉｇｈｔ Ｓｔａｃｋｅｄ Ｍｉｃｒｏ Ｐｉｌｌａｒ Ｇｒｉｄ Ａｒｒａｙ）形態の第１ウエハーレベルパッケージ１を形成し、図１Ｄ乃至図１Ｆを参照して説明したものと同一又は類似な工程で２Ｈ積層マイクロピラーグリッドアレイ（２ Ｈｅｉｇｈｔ Ｓｔａｃｋｅｄ Ｍｉｃｒｏ Ｐｉｌｌａｒ Ｇｒｉｄ Ａｒｒａｙ）形態の第２ウエハーレベルパッケージ２を形成することができる。第１ウエハーレベルパッケージ１の第２半導体基板２０１の後面２０１ｃ上にウエハー−オン−ウエハー（ＷＯＷ）方式で第２ウエハーレベルパッケージ２を積層し、第２半導体基板２０１の後面１０１ｃ上に第２ウエハーレベルパッケージ２をモールディングする第３モールド膜６０３を形成することができる。

【0084】

図３Ｂを参照すれば、第３モールド膜６０３が第１ウエハーレベルパッケージ１を支持する状態でグラインダ９０で第１モールド膜６０１と第１半導体基板１０１の後面１０１ｂとを研磨することができる。研磨によって第１半導体基板１０１の厚さが縮小されて第１貫通電極１２１を露出させる第１半導体基板１０１のリセスされた後面１０１ｃが表れ得る。

【0085】

図３Ｃを参照すれば、第１半導体基板１０１の後面１０１ｃ上に第１貫通電極１２１と電気的に連結される外部電極１２５を形成することができる。外部電極１２５を形成した後に或いはその前にブレード９５或いはレーザーでパッケージスタック４ｂを切断することができる。

【0086】

図３Ｄを参照すれば、パッケージスタック４ｂの切断によって第１半導体チップ１００乃至第４半導体チップ４００が順次積層された４Ｈ積層マイクロピラーグリッドアレイ（４ Ｈｅｉｇｈｔ Ｓｔａｃｋｅｄ Ｍｉｃｒｏ Ｐｉｌｌａｒ Ｇｒｉｄ Ａｒｒａｙ）半導体パッケージ５ｂが製造され得る。半導体パッケージ５ｂにおいて、第２半導体チップ２００の側面２００ｓと第３半導体チップ３００の側面３００ｓはモールディングされず、露出され得る。それ以外は図１Ｌの半導体パッケージ５と同一であるか、或いは類似に構成され得る。

【0087】

図３Ｅを参照すれば、半導体パッケージ５ｂを印刷回路基板のようなパッケージ基板８０の前面８０ａ上に実装し、外部モールド膜８３でモールディングして半導体パッケージ６ｂを製造することができる。パッケージ基板８０の後面８０ｂにソルダボール８５を付着して半導体パッケージ６ｂを他の電気的装置（例：半導体チップ、半導体パッケージ、モジュール基板）に電気的に連結することができる。

【0088】

図４Ａは本発明の実施形態による半導体パッケージを具備するメモリカードを示したブロック図である。図４Ｂは本発明の実施形態による半導体パッケージを応用した情報処理システムを示したブロック図である。

【0089】

図４Ａを参照すれば、メモリカード１２００はホストとメモリ１２１０との間の諸般のデータ交換を制御するメモリコントローラ１２２０を包含することができる。ＳＲＡＭ１２２１は中央処理装置１２２２の動作メモリとして使用され得る。ホストインターフェイス１２２３はメモリカード１２００と接続されるホストのデータ交換プロトコルを具備することができる。誤謬修正コード１２２４はメモリ１２１０から読出されたデータに含まれる誤謬を検出及び訂正することができる。メモリインターフェイス１２２５はメモリ１２１０とインターフェイシングする。中央処理装置１２２２はメモリコントローラ１２２０のデータを交換するための諸般の制御動作を遂行することができる。メモリ１２１０は本実施形態の半導体パッケージ５、６、５ｂ、６ｂのうち少なくともいずれか１つを包含することができる。

【0090】

図４Ｂを参照すれば、情報処理システム１３００は本実施形態の半導体パッケージ５、６、５ｂ、６ｂのうち少なくともいずれか１つを具備するメモリシステム１３１０を包含することができる。情報処理システム１３００はモバイル機器やコンピューター等を包含することができる。一例として、情報処理システム１３００はシステムバス１３６０に電気的に連結されたメモリシステム１３１０、モデム１３２０、中央処理装置１３３０、ＲＡＭ１３４０、ユーザーインターフェイス１３５０を包含することができる。メモリシステム１３１０はメモリ１３１１とメモリコントローラ１３１２とを包含でき、図４Ａのメモリカード１２００と実質的に同様に構成され得る。このようなメモリシステム１３１０には中央処理装置１３３０によって処理されたデータ又は外部から入力されたデータが格納され得る。情報処理システム１３００はメモリカード、半導体ディスク装置（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｉｓｋ）、カメライメージセンサ及びその他の応用チップセットに提供され得る。

【0091】

以上の発明の詳細な説明は開示された実施状態に本発明を制限しようとする意図ではなく、本発明の要旨を逸脱しない範囲内で多様な他の組合せ、変更及び環境で使用することができる。添付された請求の範囲は他の実施状態も含むことと理解しなければならない。

【符号の説明】

【0092】

１、１ａ、２ ウエハーレベルパッケージ
３ 積層パッケージ
４ パッケージスタック
５ 半導体パッケージ
８０ パッケージ基板
８３ 外部モールド膜
８５ ソルダボール
９０ グラインダ
９５ ブレード
１００ 第１半導体チップ
１０１ 第１半導体基板
１１１ａ 半導体基板
１２０ 垂直ホール
１２１ａ 貫通電極
１２３ａ 連結電極
１２５ 外部電極
６０１、６０２、６０３ モールド膜

【図1A】

【図1B】

【図1C】

【図1D】

【図1E】

【図1F】

【図1G】

【図1H】

【図1I】

【図1J】

【図1K】

【図1L】

【図1M】

【図1N】

【図1O】

【図1P】

【図2A】

【図2B】

【図2C】

【図2D】

【図2E】

【図2F】

【図2G】

【図2H】

【図2I】

【図3A】

【図3B】

【図3C】

【図3D】

【図3E】

【図4A】

【図4B】