特許 6354016 薄膜キャパシタ、および半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B1)

(11)【特許番号】6354016

(24)【登録日】2018年6月22日

(45)【発行日】2018年7月11日

(54)【発明の名称】薄膜キャパシタ、および半導体装置

(51)【国際特許分類】

   H01L 21/822 20060101AFI20180702BHJP

   H01L 27/04 20060101ALI20180702BHJP

【ＦＩ】

   H01L27/04 C

【請求項の数】20

【全頁数】18

(21)【出願番号】特願2017-511961(P2017-511961)

(86)(22)【出願日】2016年12月28日

(86)【国際出願番号】JP2016089021

【審査請求日】2017年2月28日

【早期審査対象出願】

(73)【特許権者】

【識別番号】591074091

【氏名又は名称】株式会社野田スクリーン

(74)【代理人】

【識別番号】110001036

【氏名又は名称】特許業務法人暁合同特許事務所

(72)【発明者】

【氏名】吉澤 正充

(72)【発明者】

【氏名】服部 篤典

(72)【発明者】

【氏名】波多野 弘孝

(72)【発明者】

【氏名】楠本 和貴

【審査官】 上田 智志

(56)【参考文献】

【文献】 特開２０１２−０７９７２５（ＪＰ，Ａ）

【文献】 特開２００８−１２４４１４（ＪＰ，Ａ）

【文献】 特開２００２−０３３４５３（ＪＰ，Ａ）

【文献】 特開平１１−３４０４１９（ＪＰ，Ａ）

【文献】 特開２０１１−０５４９７９（ＪＰ，Ａ）

【文献】 特開２００７−１７３３８６（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／８２２

Ｈ０１Ｌ ２７／０４

(57)【特許請求の範囲】

【請求項1】

半導体チップを含む半導体装置の再配線層に配置される薄膜キャパシタであって、
第１電極、前記第１電極上に形成された誘電体、および前記誘電体上に形成された第２電極からなるキャパシタ本体部と、
前記第１電極の下面に設けられ、当該薄膜キャパシタを前記半導体チップの保護膜上に貼りつける際に使用される接着部と、
を備え、
前記キャパシタ本体部と前記接着部との厚みの総計が２０μｍ以下であって、
前記接着部の周辺壁部は、下方に向って広がるテーパ状に形成されている、薄膜キャパシタ。

【請求項2】

半導体チップを含む半導体装置の再配線層に配置される薄膜キャパシタであって、
第１電極、前記第１電極上に形成された誘電体、および前記誘電体上に形成された第２電極からなるキャパシタ本体部と、
前記第１電極の下面に設けられ、当該薄膜キャパシタを前記半導体チップの保護膜上に貼りつける際に使用される接着部と、
を備え、
前記キャパシタ本体部と前記接着部との厚みの総計が２０μｍ以下であって、
前記接着部、前記第１電極、前記誘電体、および前記第２電極の各平面形状は、最下段の前記接着部から最上段の前記第２電極に向けて小さくなる矩形状を成し、
前記接着部、前記第１電極、前記誘電体、および前記第２電極の各縁部は、最下段の前記接着部から最上段の前記第２電極に向けて高くなる階段状の段差を形成している、薄膜キャパシタ。

【請求項3】

半導体チップを含む半導体装置の再配線層に配置される薄膜キャパシタであって、
第１電極、前記第１電極上に形成された誘電体、および前記誘電体上に形成された第２電極からなるキャパシタ本体部と、
前記第１電極の下面に設けられ、当該薄膜キャパシタを前記半導体チップの保護膜上に貼りつける際に使用される接着部と、
を備え、
前記キャパシタ本体部と前記接着部との厚みの総計が２０μｍ以下であって、
前記接着部によって当該薄膜キャパシタを前記半導体チップの保護膜上に貼りつける際に前記第２電極の縁部に位置する前記誘電体に生じる応力を緩和させる応力緩和構造を備える、薄膜キャパシタ。

【請求項4】

請求項３に記載の薄膜キャパシタにおいて、
前記応力緩和構造は、
平面視において前記第２電極を、所定の間隙を隔てて囲むように形成され、前記第１電極と電気的に接続される上部導体部と、
平面視において前記誘電体を囲むように形成され、前記第１電極と前記上部導体部とを電気的に接続する接続部と、を含み、
前記第２電極の上面の前記接着部の下面からの高さと、前記上部導体部の上面の前記接着部の下面からの高さとは等しい、薄膜キャパシタ。

【請求項5】

請求項４に記載の薄膜キャパシタにおいて、
前記誘電体には、平面視において前記第２電極の領域の外側において前記第２電極を囲む貫通溝が形成されており、
前記接続部は、前記貫通溝を埋める導体によって構成されている、薄膜キャパシタ。

【請求項6】

請求項１から請求項５のいずれか一項に記載の薄膜キャパシタにおいて、
前記接着部の厚みが、前記キャパシタ本体部の厚み以上である、薄膜キャパシタ。

【請求項7】

請求項１から請求項６のいずれか一項に記載の薄膜キャパシタにおいて、
前記接着部は、前記第１電極の下面に貼り付けられた接着シートである、薄膜キャパシタ。

【請求項8】

電源電極パッドを含む電極パッドが形成されたボンディング面を有する半導体チップと、
前記ボンディング面上に形成された保護膜と、
前記保護膜上に形成された再配線層であって、外部接続部、および前記電極パッドと前記外部接続部とを接続する再配線部と、前記再配線部が形成される絶縁層と、を含む再配線層と、
前記再配線層内に配置された、第１電極と、前記第１電極上に形成された誘電体と、前記誘電体上に形成された第２電極とからなるキャパシタ本体部を含む、薄膜キャパシタと、
前記第１電極の、前記誘電体が形成された面とは反対側の面上に設けられた、または、前記半導体チップの保護膜上に設けられた、接着部と、
を備え、
前記薄膜キャパシタは、前記接着部によって前記保護膜に貼り付けられており、
前記キャパシタ本体部と、前記接着部との厚みの総計が、前記絶縁層の厚さ未満であり、
前記薄膜キャパシタの前記第１電極および前記第２電極は、前記再配線部によって、前記電源電極パッドに接続されるとともに、前記外部接続部に接続されている、半導体装置。

【請求項9】

請求項８に記載の半導体装置において、
前記キャパシタ本体部と、前記接着部との厚みの総計が２０μｍ以下である、半導体装置。

【請求項10】

請求項８または請求項９に記載の半導体装置において、
前記接着部の周辺壁部は、下方に向って広がるテーパ状に形成されている、半導体装置。

【請求項11】

請求項１０に記載の半導体装置において、
前記接着部の厚みが、前記キャパシタ本体部の厚み以上である、半導体装置。

【請求項12】

請求項８から請求項１１のいずれか一項に記載の半導体装置において、
前記接着部、前記第１電極、前記誘電体、および前記第２電極の各平面形状は、最下段の前記接着部から最上段の前記第２電極に向けて小さくなる矩形状を成し、
前記接着部、前記第１電極、前記誘電体、および前記第２電極の各縁部は、最下段の前記接着部から最上段の前記第２電極に向けて高くなる階段状の段差を形成している、半導体装置。

【請求項13】

請求項８から請求項１１のいずれか一項に記載の半導体装置において、
前記薄膜キャパシタは、前記接着部によって前記薄膜キャパシタを前記半導体チップの保護膜上に貼りつける際に前記第２電極の縁部に位置する前記誘電体に生じる応力を緩和させる応力緩和構造を含む、半導体装置。

【請求項14】

請求項１３に記載の半導体装置において、
前記応力緩和構造は、
平面視において前記第２電極を、所定の間隙を隔てて囲むように形成され、前記第１電極と電気的に接続される上部導体部と、
平面視において前記誘電体を囲むように形成され、前記第１電極と前記上部導体部とを電気的に接続する接続部と、を含み、
前記第２電極の上面の前記接着部の下面からの高さと、前記上部導体部の上面の前記接着部の下面からの高さとは等しい、半導体装置。

【請求項15】

請求項１４に記載の半導体装置において、
前記誘電体には、平面視において前記第２電極の領域の外側において前記第２電極を囲む貫通溝が形成されており、
前記接続部は、前記貫通溝を埋める導体によって構成されている、半導体装置。

【請求項16】

請求項８から請求項１５のいずれか一項に記載の半導体装置において、
前記再配線層は、多層の再配線部を含む多層再配線層であり、
前記多層の再配線部は、前記電極パッドの配置ピッチを拡げるファンアウト配線を含み、
前記第１電極および前記第２電極は、前記ファンアウト配線によって、前記外部接続部に接続されている、半導体装置。

【請求項17】

請求項１６に記載の半導体装置において、
平面視において、前記半導体チップに対応した領域の外側に位置する再配線層の領域に配置された前記薄膜キャパシタを、さらに備える、半導体装置。

【請求項18】

請求項１７に記載の半導体装置において、
前記再配線層の前記領域に配置された前記薄膜キャパシタに接続される積層セラミックコンデンサを、前記再配線層の表面に、さらに備える、半導体装置。

【請求項19】

請求項８から請求項１８のいずれか一項に記載の半導体装置において、
前記接着部は、前記第１電極の下面に貼り付けられた接着シートである、半導体装置。

【請求項20】

請求項８から請求項１８のいずれか一項に記載の半導体装置において、
前記接着部として、前記保護膜上に設けられた接着層を備える、半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、薄膜キャパシタ、および薄膜キャパシタを備えた半導体装置に関し、詳しくは、半導体チップを含む半導体装置の再配線層に配置される薄膜キャパシタに関する。

【背景技術】

【0002】

従来、この種の薄膜キャパシタとして、例えば、特許文献１に開示された技術が知られている。特許文献１では、アルミニウム箔（弁金属材料）からなる陽極、陽極酸化被膜からなる誘電体膜、および導電性高分子材料からなる陰極によって構成される薄膜キャパシタが開示されている。この薄膜キャパシタは、銀ペースト膜（導電性接着材料）を用いて再配線層に貼り合わせ、接着されている。この構成によって、半導体集積回路（半導体チップ）のごく至近に大容量のキャパシタを実装することが可能とされている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２００８−２２７２６６号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、上記の文献に開示された薄膜キャパシタにおいては、その厚さが０．１ｍｍから０．１５ｍｍ（１００μｍから１５０μｍ）とされている。そのため、再配線層の絶縁膜の厚さが、再配線を形成に必要とされる厚さ以上となり、再配線層の厚さが必要以上に厚くなるという不都合が生じる。また、絶縁膜、例えば、ポリイミド膜を、スピンコート法を用いて製膜しようとする際、薄膜キャパシタの厚さに起因して、絶縁膜にムラが生じる虞がある。

【0005】

そこで、本明細書では、再配線層の絶縁膜の厚さの増加を抑制できるとともに、絶縁膜にムラが生じることを抑制することができる、半導体装置の再配線層に配置される薄膜キャパシタ、および半導体装置を提供する。

【課題を解決するための手段】

【0006】

本明細書によって開示される薄膜キャパシタは、半導体チップを含む半導体装置の再配線層に配置される薄膜キャパシタであって、第１電極、前記第１電極上に形成された誘電体、および前記誘電体上に形成された第２電極からなるキャパシタ本体部と、前記第１電極の下面に設けられ、当該薄膜キャパシタを前記半導体チップの保護膜上に貼りつける際に使用される接着部と、を備え、前記キャパシタ本体部と前記接着部との厚みの総計が２０μｍ以下である。
本構成によれば、薄膜キャパシタの厚みは、接着部の厚みを含めて２０μｍ以下とされる。そのため、薄膜キャパシタの厚さの総計値を、通常、再配線層、詳しくは、再配線層を構成する絶縁膜上にメッキ銅による配線を形成するに必要とされる絶縁膜の厚さ未満に収めることができる。また、薄膜キャパシタの厚さの総計値を小さくすることによって、ポリイミド等の絶縁膜をスピンコート法によって製膜する際に、絶縁膜にムラが生じることを低減させることができる。その結果、絶縁膜の平坦性が得られる。すなわち、本構成の薄膜キャパシタによれば、薄膜キャパシタが再配線層に配置される場合であっても、再配線層の絶縁膜の厚さの増加を抑制できるとともに、絶縁膜にムラが生じることを抑制することができる。

【0007】

上記薄膜キャパシタにおいて、前記接着部の周辺壁部は、下方に向って広がるテーパ状に形成されているようにしてもよい。
本構成によれば、ポリイミド等の絶縁膜をスピンコート法によって製膜する際に、絶縁膜にムラが生じることをより効果的に低減させることができる。すなわち、接着部の厚みは、通常、キャパシタ本体部各部の厚みより厚くなる場合が多く、その場合において、接着部の周辺壁部をテーパ状とすることによって、絶縁膜をスピンコート法によって製膜する際に、薄膜キャパシタ上に滑らかに製膜することができる。

【0008】

また、上記薄膜キャパシタにおいて、前記接着部の厚みが、前記キャパシタ本体部の厚み以上であるようにしてもよい。
本構成によれば、薄膜キャパシタにおける接着部の厚みの割合を増加させることによって、絶縁膜をスピンコート法によって製膜する際に、薄膜キャパシタ上により滑らかに製膜することができる。

【0009】

また、上記薄膜キャパシタにおいて、前記接着部、前記第１電極、前記誘電体、および前記第２電極の各平面形状は、最下段の前記接着部から最上段の前記第２電極に向けて小さくなる矩形状を成し、前記接着部、前記第１電極、前記誘電体、および前記第２電極の各縁部は、最下段の前記接着部から最上段の前記第２電極に向けて高くなる階段状の段差を形成しているようにしてもよい。
本構成によれば、薄膜キャパシタの縁部が階段状の段差を成すことにより、薄膜キャパシタにポリイミド等の絶縁膜をスピンコート法によって製膜する際に、薄膜キャパシタの縁部によって絶縁膜のムラが生じることを抑制できる。

【0010】

また、上記薄膜キャパシタにおいて、前記接着部によって当該薄膜キャパシタを前記半導体チップの保護膜上に貼りつける際に前記第２電極の縁部に位置する前記誘電体に生じる応力を緩和させる応力緩和構造を備えるようにしてもよい。
本構成によれば、応力緩和構造によって、薄膜キャパシタを半導体チップの保護膜上に貼りつける際に、誘電体に生じる応力によって誘電体自体が破壊されることを防止できる。すなわち、薄膜キャパシタを半導体チップの保護膜上に貼りつける際に、薄膜キャパシタと半導体チップとの所定の平行度が確保されない場合、すなわち、薄膜キャパシタが傾いた状態で保護膜上に貼りつけされる場合、第２電極の縁部の下角部から誘電体に集中して力が働き、その力によって誘電体に応力が生じる。その応力が誘電体の破壊力を上回った場合、誘電体が破損し、第２電極と第１電極とが導通することが考えられる。しかしながら、応力緩和構造によって誘電体に生じる応力が緩和されるため、そのような誘電体の破損が防止される。

【0011】

また、上記薄膜キャパシタにおいて、前記応力緩和構造は、平面視において前記第２電極を、所定の間隙を隔てて囲むように形成され、前記第１電極と電気的に接続される上部導体部と、平面視において前記誘電体を囲むように形成され、前記第１電極と前記上部導体部とを電気的に接続する接続部と、を含み、前記第２電極の上面の前記接着部の下面からの高さと、前記上部導体部の上面の前記接着部の下面からの高さとは等しい構成としてもよい。
本構成によれば、応力緩和構造によって、薄膜キャパシタを半導体チップの保護膜上に貼りつける際に、誘電体に生じる応力によって誘電体自体が破壊されることを防止できる。すなわち、第２電極の上面の接着部の下面からの高さと、上部導体部の上面の接着部の下面からの高さとは等しくされているため、薄膜キャパシタを半導体チップの保護膜上に貼りつける際に、第２電極の上面と上部導体部の上面とを利用して薄膜キャパシタを半導体チップに対して押さえつけることができる。それによって、薄膜キャパシタが傾いたとしても、力が上部導体部を介して接続部にも分散され、第２電極の縁部の下角部から誘電体に集中して力が働くことが防止される。その結果、誘電体に生じる応力によって誘電体自体が破壊されることを防止できる。

【0012】

また、上記薄膜キャパシタにおいて、前記誘電体には、平面視において前記第２電極の領域の外側において前記第２電極を囲む貫通溝が形成されており、前記接続部は、前記貫通溝を埋める導体によって構成されているようにしてもよい。
本構成によれば、接続部は、単に貫通溝を埋めることによって形成できるため、接続部の形成を容易にできる。

【0013】

また、上記薄膜キャパシタにおいて、前記接着部は、前記第１電極の下面に貼り付けられた接着シートによって構成されているようにしてもよい。
本構成によれば、接着部は接着シートとされるため、接着部の形成を容易にできる。

【0014】

また、本明細書によって開示される半導体装置は、電源電極パッドを含む電極パッドが形成されたボンディング面を有する半導体チップと、前記ボンディング面上に形成された保護膜と、前記保護膜上に形成された再配線層であって、外部接続部、および前記電極パッドと前記外部接続部とを接続する再配線部と、前記再配線部が形成される絶縁層と、を含む再配線層と、前記再配線層内に配置された、第１電極と、前記第１電極上に形成された誘電体と、前記誘電体上に形成された第２電極とからなるキャパシタ本体部を含む、薄膜キャパシタと、前記第１電極の、前記誘電体が形成された面とは反対側の面上に設けられた、または、前記半導体チップの保護膜上に設けられた、接着部と、を備え、前記薄膜キャパシタは、前記接着部によって前記保護膜に貼り付けられており、前記キャパシタ本体部と、前記接着部との厚みの総計が、前記絶縁層の厚さ未満であり、前記薄膜キャパシタの前記第１電極および前記第２電極は、前記再配線部によって、前記電源電極パッドに接続されるとともに、前記外部接続部に接続されている。
本構成によれば、再配線層に薄膜キャパシタを備える半導体装置において、再配線層の絶縁膜の厚さの増加を抑制できるとともに、絶縁膜にムラが生じることを抑制することができる。その際、半導体チップの間近に薄膜キャパシタを備えることができるため、さらに、配線によるインダクタンスを低減させることができ、デカップリングキャパシタとしての好適な高周波特性を得ることができる。

【0015】

上記半導体装置において、前記キャパシタ本体部と、前記接着部との厚みの総計が２０μｍ以下であるようにしてもよい。

【0016】

また、上記半導体装置において、前記接着部の周辺壁部は、下方に向って広がるテーパ状に形成されているようにしてもよい。

【0017】

また、上記半導体装置において、前記接着部の厚みが、前記キャパシタ本体部の厚み以上であるようにしてもよい。

【0018】

また、上記半導体装置において、前記接着部、前記第１電極、前記誘電体、および前記第２電極の各平面形状は、最下段の前記接着部から最上段の前記第２電極に向けて小さくなる矩形状を成し、前記接着部、前記第１電極、前記誘電体、および前記第２電極の各縁部は、最下段の前記接着部から最上段の前記第２電極に向けて高くなる階段状の段差を形成しているようにしてもよい。

【0019】

また、上記半導体装置において、前記接着部によって当該薄膜キャパシタを前記半導体チップの保護膜上に貼りつける際に前記第２電極の縁部に位置する前記誘電体に生じる応力を緩和させる応力緩和構造を含むようにしてもよい。

【0020】

また、上記半導体装置において、前記応力緩和構造は、平面視において前記第２電極を、所定の間隙を隔てて囲むように形成され、前記第１電極と電気的に接続される上部導体部と、平面視において前記誘電体を囲むように形成され、前記第１電極と前記上部導体部とを電気的に接続する接続部と、を含み、前記第２電極の上面の前記接着部の下面からの高さと、前記上部導体部の上面の前記接着部の下面からの高さとは等しいようにしてもよい。

【0021】

また、上記半導体装置において、前記誘電体には、平面視において前記第２電極の領域の外側において前記第２電極を囲む貫通溝が形成されており、前記接続部は、前記貫通溝を埋める導体によって構成されているようにしてもよい。

【0022】

また、上記半導体装置において、前記再配線層は、多層の再配線部を含む多層再配線層であり、前記多層の再配線部は、前記電極パッドの配置ピッチを拡げるファンアウト配線を含み、前記第１電極および前記第２電極は、前記ファンアウト配線によって、前記外部接続部に接続されているようにしてもよい。
本構成によれば、再配線層に薄膜キャパシタを備える半導体装置として、ファンアウト・ウェハレベルパッケージ（ＦＯＷＬＰ）の半導体装置を構築することができる。

【0023】

また、上記半導体装置において、平面視において、前記半導体チップに対応した領域の外側に位置する再配線層の領域に配置された前記薄膜キャパシタを、さらに備えるようにしてもよい。
本構成によれば、ＦＯＷＬＰの半導体装置において、デカップリングキャパシタとしての総容量を増加させることができる。

【0024】

また、上記半導体装置において、前記再配線層の前記領域に配置された前記薄膜キャパシタに接続される積層セラミックコンデンサを、前記再配線層の表面に、さらに備えるようにしてもよい。
本構成によれば、ＦＯＷＬＰの半導体装置において、必要に応じて、デカップリングキャパシタとしての総容量をさらに増加させることができる。

【0025】

また、上記半導体装置において、前記接着部は、前記第１電極の下面に貼り付けられた接着シートであるようにしてもよい。

【0026】

また、上記半導体装置において、前記接着部として、前記保護膜上に設けられた接着層を備えるようにしてもよい。

【発明の効果】

【0027】

本発明によれば、薄膜キャパシタが再配線層に配置される場合であっても、再配線層の絶縁膜の厚さの増加を抑制できるとともに、絶縁膜にムラが生じることを抑制することができる。

【図面の簡単な説明】

【0028】

【図1】実施形態１に係る半導体装置の概略的な断面図

【図2】実施形態１に係る薄膜キャパシタの各製造工程を示す概略的な断面図

【図3】図２に続く薄膜キャパシタの各製造工程を示す概略的な断面図

【図4】半導体装置の製造方法の一部を示す概略的な説明図

【図5】実施形態１に係る薄膜キャパシタの別の例を示す断面図

【図6】実施形態２に係る薄膜キャパシタの概略的な断面図

【図7】薄膜キャパシタの概略的な平面図

【図8】実施形態２に係る薄膜キャパシタの各製造工程を示す概略的な断面図

【図9】図８に続く薄膜キャパシタの各製造工程を示す概略的な断面図

【図10】実施形態２に係る薄膜キャパシタの別の製造方法を示す概略的な断面図

【図11】実施形態２に係る薄膜キャパシタの別の例を示す概略的な断面図

【図12】別の例の半導体装置を示す概略的な断面図

【図13】別の例の半導体装置を示す概略的な断面図

【発明を実施するための形態】

【0029】

＜実施形態１＞
実施形態１を図１から図５を参照して説明する。なお、図中、同一の符号は、同一又は相当部分を示す。

【0030】

１．半導体装置の構成
図１に示されるように、半導体装置１００は、いわゆる、ウェハレベルパッケージ（ＷＬＰ）の半導体装置であり、大きくは、再配線層１０とＬＳＩチップ（「半導体チップ」の一例）５０と、を含む。なお、図１は、図４（ｂ）の一点鎖線Ａ−Ａで示される位置に対応した半導体装置１００の断面図である。

【0031】

ＬＳＩチップ５０のボンディング側の表面であるボンディング面５０Ｓには、複数の電極パッド５１が形成されている。図１に示されるように、電極パッド５１には、ＬＳＩチップ５０に電源を供給するための電源電極パッド５１Ｇ、５１Ｖが含まれる。本実施形態では、再配線層１０を介して、電源電極パッド５１Ｖには、例えば、電源電圧Ｖｄｄが印加され、電源電極パッド５１Ｇには、グランド電圧Ｖｇが印加される。以下、添え字「Ｖ」は電源電圧Ｖｄｄが印加される部材を示し、添え字「Ｇ」はグランド電圧Ｖｇが印加される部材を示す。

【0032】

また、ボンディング面５０Ｓ上、詳しくは、電極パッド５１を除くにボンディング面５０Ｓ上には、保護膜５２が形成されている。保護膜５２上に再配線層１０が形成されている。保護膜５２は、例えば、ＳｉＮ膜等の窒化膜である。

【0033】

再配線層１０は、図１に示されるように、積層された二層の絶縁層（１１Ａ、１１Ｂ）を含む。二層の絶縁層（１１Ａ、１１Ｂ）は、例えば、スピンコート法によって塗布された後に硬化されたポリイミド樹脂によって構成される。

【0034】

図１に示されるように、薄膜キャパシタ２０は、ボンディング面５０Ｓに近い一層目の第１絶縁層（ストレスバッファコート層）１１Ａ内に配置されている。第１絶縁層１１Ａは、「絶縁層」の一例である。

【0035】

また、二層目の第２絶縁層（再配線カバーコート層）１１Ｂには、外部接続パッド１３および外部接続パッド１３に接続された半田ボール１４が設けられている。半田ボール１４によって、半導体装置１００は、マザーボード等の基板ＢＤに接続される。外部接続パッド１３および半田ボール１４は、外部接続部の一例である。

【0036】

また、再配線層１０は、電極パッド５１と外部接続パッド１３とを接続する再配線部１２を有する。再配線部１２は、例えば、メッキ銅によって形成されている。また、図１に示されるように、後述する薄膜キャパシタ２０の第１電極２１Ａおよび第２電極２１Ｃは、再配線部１２によって、電極パッド５１に接続されるとともに、外部接続パッド１３に接続されている。詳しくは、第１電極２１Ａは、再配線部１２Ｖによって、電源電極パッド５１Ｖに接続されるとともに、外部接続パッド１３Ｖに接続されている。また、第２電極２１Ｃは、再配線部１２Ｇによって、電源電極パッド５１Ｇに接続されるとともに、外部接続パッド１３Ｇに接続されている。すなわち、第１電極２１Ａの極性は正極とされ、第２電極２１ｃの極性は負極とされる。なお、第１電極２１Ａおよび第２電極２１Ｃの極性はこれに限られず、逆であってもよい。

【0037】

１−１．薄膜キャパシタの構成
薄膜キャパシタ２０は、図１に示されるように、ＬＳＩチップ５０を含む半導体装置１００の再配線層１０に配置されるキャパシタである。薄膜キャパシタ２０は、キャパシタ本体部２１と接着シート２２とを含む。接着シート２２は、例えば、ダイ・アタッチ・フィルム（ＤＡＦ）である。接着シート２２は接着部の一例である。

【0038】

キャパシタ本体部２１は、図１に示されるように、第１電極２１Ａ、第１電極２１Ａ上に形成された誘電体２１Ｂ、および誘電体２１Ｂ上に形成された第２電極２１Ｃを含む。接着シート２２は、図１に示されるように、第１電極２１Ａの下面に貼り付けて設けられ、薄膜キャパシタ２０をＬＳＩチップ５０の保護膜５２上に貼りつける際に使用される。なお、接着部は、第１電極２１Ａの下面に貼り付けられた接着シート２２に限られず、例えば、第１電極２１Ａの下面に塗布された接着剤等であってもよい。

【0039】

キャパシタ本体部２１と接着シート２２との厚みの総計、すなわち、薄膜キャパシタ２０の厚さが、第１絶縁層１１Ａの厚さ未満とされ、好ましくは、２０μｍ以下とされる。本実施形態では、薄膜キャパシタ２０の厚さが、２０μｍ以下とされる。詳細には、例えば、第１電極２１Ａの厚みは２μｍ以下とされ、誘電体２１Ｂの厚みは１μｍ以下とされ、第２電極２１Ｃの厚みは２μｍ以下とされる。また、接着シート２２の厚みは、５μｍ以上、１０μｍ以下とされる。
また、図１等に示されるように、接着シートの周辺壁部２２Ｗは、下方に向って広がるテーパ状に形成されている。

【0040】

２．半導体装置の製造方法
２−１．薄膜キャパシタの製造方法
まず、図２および図３を参照して、薄膜キャパシタ２０の製造方法の一例を説明する。なお、薄膜キャパシタ２０は、図４（ａ）に示される複数の薄膜キャパシタ２０が形成された薄膜キャパシタシート２０Ｓから切り離されて個別化されて形成されるが、以下の説明では、個別の薄膜キャパシタ２０として説明する。また、図２および図３に示される製造工程は、単に一例を示すものであり、これに限定されるものではない。

【0041】

同製造方法では、まず、図２（ａ）に示されるように、例えば、ドライ洗浄された基材４１の表面に、例えば、ＡＳ（エアロゾル）ＣＶＤ法によってＳＴＯ（チタン酸ストロンチウム）膜２１ＭＢを形成する。ＳＴＯ膜２１ＭＢの膜厚は、例えば、０．１μｍから０．４μｍまでの間の値である。ＳＴＯ膜２１ＭＢは、薄膜キャパシタ２０の誘電体２１Ｂとなる。また、基材４１は、本実施形態ではアルミ箔で構成される。なお、基材としての金属箔はアルミ箔に限られず、銅、ニッケル等の金属箔であってもよい。また、誘電体もＳＴＯ膜２１ＭＢに限られない。

【0042】

次いで、図２（ｂ）に示されるように、ＳＴＯ膜２１ＭＢ上に薄膜キャパシタ２０の第１電極２１Ａとなる金属薄膜２１ＭＡを形成する。金属薄膜２１ＭＡは、例えば、Ｃｕ（銅）薄膜によって構成される。Ｃｕ薄膜は、例えば、蒸着法によって成膜される。金属薄膜２１ＭＡの膜厚は、例えば、２μｍ以下である。

【0043】

次いで、図２（ｃ）に示されるように、保護フィルム２３付の接着シート２２を金属薄膜２１ＭＡ上に貼り付ける。次いで、図２（ｄ）に示されるように、アルミ基材４１を、例えばエッチングによって除去し、ＳＴＯ膜２１ＭＢの、金属薄膜２１ＭＡが形成される面とは反対側の面を露出させる。なお、図２（ｄ）以下の図は、図２（ｃ）の上下を反転させたものである。

【0044】

次いで、図３（ｅ）に示されるように、露出されたＳＴＯ膜２１ＭＢ上に薄膜キャパシタ２０の第２電極２１Ｃとなる金属薄膜２１ＭＣを形成する。金属薄膜２１ＭＣは、第１電極２１Ａと同様に、例えば、Ｃｕ（銅）薄膜によって構成される。Ｃｕ薄膜は、例えば、蒸着法によって成膜される。金属薄膜２１ＭＣの膜厚は、例えば、２μｍ以下である。

【0045】

次いで、図３（ｆ）に示されるように、金属薄膜２１ＭＣをパターニングして、第２電極２１Ｃを形成する。第２電極２１Ｃの平面形状は矩形状であり、ほぼ正方形に近い（図４（ａ）参照）。次いで、図３（ｇ）に示されるように、例えば、レーザを用いて、ＳＴＯ膜２１ＭＢに金属薄膜２１ＭＡに達する貫通孔２５を形成する。次いで、図３（ｈ）に示されるように、例えば、レーザを用いて、薄膜キャパシタ２０を個別化するための溝４４を、貫通孔２５の近傍に形成する。溝４４は第２電極２１Ｃを囲むように形成され（図４（ａ）参照）、溝４４の深さは、図３（ｈ）に示されるように、保護フィルム２３の内部まで達する。この溝４４の形成によって、金属薄膜２１ＭＡおよびＳＴＯ膜２１ＭＢがパターニングされ、第１電極２１Ａおよび誘電体２１Ｂが形成される。これによって、薄膜キャパシタ２０が形成される。詳しくは、図４（ａ）に示されるような薄膜キャパシタシート２０Ｓが形成される。

【0046】

２−２．半導体装置の製造方法
続いて、図１および図４を参照して、半導体装置１００の製造方法の概要を説明する。

【0047】

図４（ａ）に示される薄膜キャパシタシート２０Ｓから保護フィルム２３付の薄膜キャパシタ２０を個別に切り離す（図４（ｂ）参照）。切り離された薄膜キャパシタ２０の保護フィルム２３を剥がし、薄膜キャパシタ２０を、半導体チップ製造の前工程の終了後であってダイシング前のＬＳＩチップ５０Ａの保護膜５２上に貼り付ける（図４（ｃ）参照）。

【0048】

次いで、半導体チップ製造の後工程において、薄膜キャパシタ２０が貼り付けられた保護膜５２上に、再配線層１０を、周知の方法で形成する。まず、例えばスピンコート法によって第１絶縁層１１Ａを形成する。次いで、薄膜キャパシタ２０の第１電極２１Ａおよび第２電極２１Ｃを再配線部１２によって電源電極パッド５１に接続するためのビアホール（１５Ａから１５Ｄ）を形成する。続いて、再配線部１２を、例えばメッキ銅によって、ビアホール（１５Ａから１５Ｄ）の内壁および第１絶縁層１１Ａ上に形成する。

【0049】

次いで、再配線部１２が形成された第１絶縁層１１Ａ上、およびに、ビアホール（１５Ａから１５Ｄ）の内部に、例えばスピンコート法によって第２絶縁層１１Ｂを形成する。次いで、薄膜キャパシタ２０の第１電極２１Ａおよび第２電極２１Ｃを再配線部１２によって外部接続パッド１３に接続するためのビアホール（１６Ａおよび１６Ｂ）を、形成する。続いて、ビアホール（１６Ａおよび１６Ｂ）内壁に、はんだ濡れ性の良い金属によって外部接続パッド１３を形成し、外部接続パッド１３に半田ボール１４を形成する。次いで、半導体ウエハ７０のダイシングによって個々の半導体装置１００が形成される。ここで、外部接続パッド１３は、いわゆるアンダー・バンプ・メタル（ＵＢＭ）であることが、好ましい。

【0050】

３．実施形態１の効果
薄膜キャパシタ２０の厚みは、接着シート２２の厚みを含めて２０μｍ以下とされる。そのため、薄膜キャパシタ２０の厚さの総計値を、通常、再配線層１０、詳しくは、再配線層１０を構成する第１絶縁層１１Ａ上にメッキ銅による再配線部１２を形成するに必要とされる第１絶縁層１１Ａの厚さ未満に収めることができる。また、薄膜キャパシタ２０の厚さの総計値を小さくすることによって、ポリイミド等の第１絶縁層１１Ａをスピンコート法によって製膜する際に、第１絶縁層１１Ａにムラが生じることを低減させることができる。その結果、第１絶縁層１１Ａの平坦性が得られる。すなわち、実施形態１の薄膜キャパシタ２０によれば、再配線層１０に配置される場合であっても、再配線層１０の第１絶縁層１１Ａの厚さの増加を抑制することができるとともに、第１絶縁層１１Ａにムラが生じることを抑制することができる。

【0051】

また、接着シート２２の周辺壁部２２Ｗは、下方に向って広がるテーパ状に形成されている。そのため、ポリイミド等の第１絶縁層１１Ａをスピンコート法によって製膜する際に、第１絶縁層１１Ａにムラが生じることをより効果的に抑制することができる。すなわち、接着シート２２の厚みは、通常、キャパシタ本体部２１の厚みより厚くなる場合が多く、その場合において、接着シートの周辺壁部２２Ｗをテーパ状とすることによって、第１絶縁層１１Ａをスピンコート法によって製膜する際に、第１絶縁層１１Ａを薄膜キャパシタ２０上に滑らかに製膜することができる。

【0052】

また、実施形態１の半導体装置１００の構成によれば、ＬＳＩチップ５０の間近に薄膜キャパシタ２０を備えることができる。そのため、ＬＳＩチップ５０と薄膜キャパシタ２０との配線によるインダクタンスを低減させることができ、デカップリングキャパシタとしての好適な高周波特性を得ることができる。

【0053】

なお、薄膜キャパシタ２０の構成として、図１に示されたものに限られない。例えば、接着シート２２、第１電極２１Ａ、誘電体２１Ｂ、および第２電極２１Ｃの各平面形状は、最下段の接着シート２２から最上段の第２電極２１Ｃに向けて小さくなる矩形状を成す構成とする。そして、図５に示されるように、接着シート２２、第１電極２１Ａ、誘電体２１Ｂ、および第２電極２１Ｃの各縁部は、最下段の接着シート２２から最上段の第２電極２１Ｃに向けて高くなる階段状の段差を形成しているようにしてもよい。この場合、薄膜キャパシタ２０の縁部が階段状の段差を成すことにより、ＬＳＩチップ５０の保護膜５２上に貼り付けられた薄膜キャパシタ２０にポリイミド等の第１絶縁層１１Ａをスピンコート法によって製膜する際に、薄膜キャパシタ２０の端部によって生じる第１絶縁層１１Ａのムラをさら抑制できる。この場合、接着シートの周辺壁部２２Ｗはテーパ状とされなくてもよい。

【0054】

なお、このような段差は、図５に示されるように、薄膜キャパシタ２０を薄膜キャパシタシート２０Ｓから切り離す際に、ガウシアンビーム形状ＧＤの強度分布を有するレーザ光を使用することによって、滑らかにすることができる。

【0055】

＜実施形態２＞
次に、図６から図１１を参照して、実施形態２を説明する。実施形態１とは、薄膜キャパシタ２０Ａの構成のみが異なる。そのため、薄膜キャパシタ２０Ａについてのみ説明する。なお、実施形態１と同一の構成については同一の符号を付し、その説明を省略する。

【0056】

実施形態２の薄膜キャパシタ２０Ａは、図６に示されるように、応力緩和構造３０を備える。応力緩和構造３０は、接着シート２２によって薄膜キャパシタ２０ＡをＬＳＩチップ５０の保護膜５２上に貼り付ける際に第２電極２１Ｃの縁部に位置する誘電体２１Ｂに生じる応力を緩和させる。

【0057】

応力緩和構造３０は、上部導体部３１と、接続部３２と、を含む。上部導体部３１は、平面視において第２電極２１Ｃを、所定の間隙を隔てて囲むように形成され（図7参照）、接続部３２を介して、第１電極２１Ａと電気的に接続される。接続部３２は、平面視において誘電体２１Ｂを囲むように形成され、第１電極２１Ａと上部導体部３１とを電気的に接続する。上部導体部３１は第１電極２１Ａの電源電極パッド５１Ｖおよび外部接続パッド１３Ｖへの接続電極となる。ここで、第２電極２１Ｃの上面２１Ｆの接着シートの下面２２Ｆからの高さＨ１と、上部導体部３１の上面３１Ｆの接着シートの下面２２Ｆからの高さＨ２とは等しい（図６参照）。

【0058】

また、誘電体２１Ｂには、平面視において第２電極２１Ｃの領域の外側において第２電極を囲む貫通溝３３が形成されており、接続部３２は、貫通溝３３を埋める導体によって構成されている。そのため、接続部３２は、単に貫通溝３３を埋めることによって形成できるため、接続部３２の形成を容易にできる。

【0059】

４．実施形態２の薄膜キャパシタの製造方法
次に、図８から図１０を参照して、実施形態２の薄膜キャパシタ２０Ａの製造方法を説明する。

【0060】

まず、図８（ａ）に示されるように、基材４１の表面に形成されたＳＴＯ膜２１ＭＢをパターニングして貫通溝３３を形成する。次いで、図８（ｂ）に示されるように、ＳＴＯ膜２１ＭＢ上に薄膜キャパシタ２０の第１電極２１Ａとなる金属薄膜２１ＭＡを形成する。金属薄膜２１ＭＡは、例えば、Ｃｕ（銅）薄膜によって構成される。その際、貫通溝３３はＣｕ薄膜によって埋められ、接続部３２が形成される。

【0061】

次いで、図８（ｃ）に示されるように、接着層４６付の支持体４７を金属薄膜２１ＭＡ上に貼り付ける。この支持体４７は、ここではフレーム状である。次いで、図８（ｄ）に示されるように、アルミ基材４１を、例えばエッチングによって除去し、ＳＴＯ膜２１ＭＢの、金属薄膜２１ＭＡが形成される面とは反対側の面を露出させる。なお、図８（ｄ）以下の図は、図８（ｃ）の上下を反転させたものである。

【0062】

次いで、図９（ｅ）に示されるように、露出されたＳＴＯ膜２１ＭＢ、および接続部３２上に薄膜キャパシタ２０の第２電極２１Ｃとなる金属薄膜２１ＭＣを形成する。金属薄膜２１ＭＣは、第１電極２１Ａと同様に、例えば、Ｃｕ（銅）薄膜によって構成される。

【0063】

次いで、図９（ｆ）に示されるように、金属薄膜２１ＭＣをパターニングして、第２電極２１Ｃおよび上部導体部３１（図７参照）を形成する。次いで、図９（ｇ）に示されるように、支持体４７を除去して、別の支持体４８に支持された保護フィルム２３付の接着シート２２を金属薄膜２１ＭＡに貼り付ける。

【0064】

次いで、図９（ｈ）に示されるように、例えば、レーザを用いて、薄膜キャパシタ２０を個別化するための溝４４Ａを形成する。溝４４Ａは上部導体部３１を囲むように形成され、溝４４Ａの深さは、図９（ｈ）に示されるように、支持体４８の内部まで達する。この溝４４Ａの形成によって、金属薄膜２１ＭＡおよびＳＴＯ膜２１ＭＢがパターニングされ、第１電極２１Ａ、誘電体２１Ｂ、および上部導体部３１（応力緩和構造３０）が形成される。これによって、薄膜キャパシタ２０Ａが形成される。

【0065】

なお、図８（ｃ）、図８（ｄ）におけるフレーム状の接着層４６付の支持体４７に代えて、図１０（ｃ）、図１０（ｄ）に示される、薄膜キャパシタ２０の平面を全体に覆う面状の耐粘着性のカバー４６Ａ、およびカバー４６Ａ上に形成される支持体４７Ａとしてもよい。
また、応力緩和構造３０の構成も図６に示されたものに限られない。例えば、図１１に示される薄膜キャパシタ２０Ｂの応力緩和構造３０Ａであってもよい。応力緩和構造３０Ａは、応力緩和構造３０と同様に、上部導体部３１Ａと、接続部３２Ａと、を含む。しかしながら、図１１に示されるように、応力緩和構造３０Ａでは第２電極を囲む貫通溝３３がない点が、応力緩和構造３０と異なる。すなわち、応力緩和構造３０Ａでは、キャパシタ本体部２１の外周部まで接続部３２Ａが達する構成であり、接続部３２Ａを形成するための貫通溝３３の形成が不要となる。

【0066】

５．実施形態２の効果
本構成によれば、応力緩和構造３０によって、薄膜キャパシタ２０Ａを半導体チップの保護膜５２上に貼りつける際に、誘電体２１Ｂに生じる応力によって誘電体２１Ｂ自体が破壊されることを防止できる。すなわち、薄膜キャパシタ２０Ａを半導体チップの保護膜５２上に貼りつける際に、薄膜キャパシタ２０ＡとＬＳＩチップ５０との所定の平行度が確保されない場合、すなわち、薄膜キャパシタ２０Ａが傾いた状態で保護膜５２上に貼りつけされる場合、第２電極２１Ｃの下方の縁部の角部から誘電体２１Ｂに集中して力が働き、その力によって誘電体２１Ｂに応力が生じる。その応力が誘電体２１Ｂの破壊力を上回った場合、誘電体２１Ｂが破損し、第２電極２１Ｃと第１電極２１Ａとが導通することが考えられる。しかしながら、応力緩和構造３０によって誘電体２１Ｂに生じる応力が緩和されるため、そのような誘電体２１Ｂの破損が防止される。

【0067】

詳細には、第２電極の上面２１Ｆの接着シートの下面２２Ｆからの高さＨ１と、上部導体部３１の上面３１Ｆの接着シートの下面２２Ｆからの高さＨ２とは等しくされているため、薄膜キャパシタ２０Ａを半導体チップの保護膜５２上に貼りつける際に、所定の押圧治具を用いて第２電極の上面と上部導体部の上面とを利用して薄膜キャパシタ２０ＡをＬＳＩチップ５０に対して押さえつけることができる。それによって、薄膜キャパシタ２０Ａが傾いたとしても、貼りつけ力が上部導体部３１を介して接続部３２等にも分散され、第２電極２１Ｃの縁部の下方の角部から誘電体２１Ｂに集中して力が働くことが防止される。その結果、誘電体２１Ｂに生じる応力によって誘電体自体が破壊されることを防止できる。

【0068】

＜他の実施形態＞
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。
（１）上記実施形態において、テーパ状の周辺壁部２２Ｗを有する接着シート２２の厚みが、キャパシタ本体部２１の厚み以上であるようにしてもよい。
この場合、薄膜キャパシタにおける接着シート２２の厚みの割合を増加させることによって、再配線層１０の第１絶縁膜１１Ａをスピンコート法によって製膜する際に、第１絶縁層１１Ａを薄膜キャパシタ上により滑らかに製膜することができる。

【0069】

（２）上記実施形態において、半導体装置１００における薄膜キャパシタ２０を保護膜５２上に貼り付けるための接着部を、薄膜キャパシタ２０の第１電極２１Ａの下面に貼り付けられた接着シート２２によって構成する例を示したが、これに限られない。例えば、接着部は、ＬＳＩチップ５０の保護膜５２上に設けられた接着層によって構成されてもよい。すなわち、例えば、半導体チップ側に接着層として接着剤あるいは接着樹脂等を塗布して形成しておき、キャパシタ本体部２１のみを直接、ＬＳＩチップ５０に配置するようにしてもよい。要は、接着部は、第１電極２１Ａの、誘電体が形成された面とは反対側の面上に設けられるか、または、ＬＳＩチップ５０の保護膜５２上に設けられればよい。

【0070】

（３）上記実施形態において、半導体装置の構成は図１に示された半導体装置１００の構成に限られない。例えば、図１２に示された半導体装置１００Ａのように、再配線層は、多層の再配線部（１２Ａ，１２Ｂ、１２Ｃ）を含む多層再配線層（１０、１０Ａ）であり、多層の再配線部は、電極パッド５１の配置ピッチを拡げるファンアウト配線（１２Ａ，１２Ｂ、１２Ｃ）を含み、第１電極２１Ａおよび第２電極２１Ｃは、ファンアウト配線によって、外部接続部に接続されている構成であってもよい。
この場合、再配線層に薄膜キャパシタを備える半導体装置として、ファンアウト・ウェハレベルパッケージ（ＦＯＷＬＰ）の半導体装置を構築することができる。なお、多層再配線層（１０、１０Ａ）は、図１２には、四層の絶縁層（１１Ａ、１１Ｂ、１１Ｃ、１１Ｄ）と、三層の再配線部（１２Ａ，１２Ｂ、１２Ｃ）を含む例が、示されるが、多層再配線層の構成は、これに限られない。

【0071】

（４）あるいは、図１３に示された半導体装置１００Ｂのように、平面視において、半導体チップに対応した領域の外側に位置する再配線層の領域に配置された薄膜キャパシタ２０Ａを、さらに備える構成であってもよい。
この場合、ＦＯＷＬＰの半導体装置において、デカップリングキャパシタとしての総容量を増加させることができる。

【0072】

さらに、図１３に示された半導体装置１００Ｂのように、再配線層の領域に配置された薄膜キャパシタ２０Ａに接続される積層セラミックコンデンサ６０を、再配線層の表面１０Ｓに、さらに備える構成であってもよい。
この場合、ＦＯＷＬＰの半導体装置において、必要に応じて、デカップリングキャパシタとしての総容量をさらに増加させることができる。

【符号の説明】

【0073】

１０…再配線層、１１Ａ…第１絶縁層、１１Ｂ…第２絶縁層、１２…再配線部、１２Ａ，１２Ｂ、１２Ｃ…ファンアウト配線（再配線部）、１３…外部接続パッド（外部接続部）、１４…半田ボール（外部接続部）、２０、２０Ａ。２０Ｂ…薄膜キャパシタ、２１…キャパシタ本体部、２１Ａ…第１電極、２１Ｂ…誘電体、２１Ｃ…第２電極、２２…接着シート（接着部）、２２Ｗ…接着シートの周辺壁部、３０、３０Ａ…応力緩和構造、３１、３１Ａ…上部導体部、３２、３２Ａ…接続部、５０…ＬＳＩチップ（半導体チップ）、５０Ｓ…ボンディング面、５１Ｇ、５１Ｖ…電源電極パッド（電極パッド）、５２…保護膜、６０…積層セラミックコンデンサ、１００、１００Ａ、１００Ｂ…半導体装置

【要約】

半導体チップ（５０）を含む半導体装置（１００）の再配線層（１０）に配置される薄膜キャパシタ（２０）であって、薄膜キャパシタ（２０）は、第１電極（２１Ａ）、第１電極上に形成された誘電体（２１Ｂ）、および誘電体上に形成された第２電極（２１Ｃ）からなるキャパシタ本体部（２１）と、第１電極（２１Ａ）の下面に設けられ、当該薄膜キャパシタ（２０）を半導体チップ（５０）の保護膜（５２）上に貼りつける際に使用される接着部（２２）と、を備える。キャパシタ本体部（２１）と接着部（２２）との厚みの総計が２０μｍ以下である。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】