特許 6354525 炭化珪素半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6354525

(24)【登録日】2018年6月22日

(45)【発行日】2018年7月11日

(54)【発明の名称】炭化珪素半導体装置の製造方法

(51)【国際特許分類】

   H01L 29/78 20060101AFI20180702BHJP

   H01L 21/336 20060101ALI20180702BHJP

   H01L 29/12 20060101ALI20180702BHJP

   H01L 29/06 20060101ALI20180702BHJP

【ＦＩ】

   H01L29/78 653C

   H01L29/78 653A

   H01L29/78 652N

   H01L29/78 658G

   H01L29/78 652T

   H01L29/06 301G

   H01L29/06 301V

   H01L29/06 301D

【請求項の数】4

【全頁数】14

(21)【出願番号】特願2014-226051(P2014-226051)

(22)【出願日】2014年11月6日

(65)【公開番号】特開2016-92257(P2016-92257A)

(43)【公開日】2016年5月23日

【審査請求日】2016年7月11日

【前置審査】

(73)【特許権者】

【識別番号】000004260

【氏名又は名称】株式会社デンソー

(73)【特許権者】

【識別番号】000003609

【氏名又は名称】株式会社豊田中央研究所

(73)【特許権者】

【識別番号】000003207

【氏名又は名称】トヨタ自動車株式会社

(74)【代理人】

【識別番号】110001128

【氏名又は名称】特許業務法人ゆうあい特許事務所

(72)【発明者】

【氏名】松木 英夫

(72)【発明者】

【氏名】榊原 純

(72)【発明者】

【氏名】青井 佐智子

(72)【発明者】

【氏名】渡辺 行彦

(72)【発明者】

【氏名】小野木 淳士

【審査官】 恩田 和彦

(56)【参考文献】

【文献】 特開２０１３−０３８３０８（ＪＰ，Ａ）

【文献】 国際公開第２０１４／１２８９１４（ＷＯ，Ａ１）

【文献】 特開２００９−３０２０９１（ＪＰ，Ａ）

【文献】 特開２００２−３１４０８１（ＪＰ，Ａ）

【文献】 特開２０１０−１４７２２２（ＪＰ，Ａ）

【文献】 特開２０１３−２５８３６９（ＪＰ，Ａ）

【文献】 国際公開第２０１４／１１５２５３（ＷＯ，Ａ１）

【文献】 特開２０１４−１７５３１４（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／０６

Ｈ０１Ｌ ２９／１２

(57)【特許請求の範囲】

【請求項1】

炭化珪素からなる第１または第２導電型の基板（１）上に、該基板よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）を形成する工程と、
セル領域における前記ドリフト層の表層部に第２導電型のディープ層（１０）を形成すると共に、前記セル領域を囲む外周領域において、前記セル領域を囲む第２導電型不純物層（１５、１６）を形成する工程と、
前記ディープ層、前記第２導電型不純物層および前記ドリフト層の上に第２導電型の炭化珪素からなるベース領域（３）を成膜する工程と、
前記ベース領域に第１凹部（２２）を形成する工程と、
前記第１凹部内を含め、前記ベース領域の上に前記ドリフト層よりも高不純物濃度とされた第１導電型の炭化珪素からなる第１導電型不純物層（２３）を成膜したのち、該第１導電型不純物層のうち前記第１凹部内以外の部分を除去し、前記第１凹部内に残された部分によってソース領域（４）を形成しつつ、該ソース領域の表面に第２凹部（４ａ）を残す工程と、
前記ソース領域における前記第２凹部の底面から前記ベース領域を貫通して前記ドリフト層に達し、かつ、前記ディープ層よりも浅くなるように、前記ディープ層が延設された方向と同方向を長手方向とするトレンチ（６）を形成すると同時に、前記外周領域において、前記ベース領域を除去して前記ドリフト層を露出させる凹部にて構成されるメサ構造部（１４）を形成し、該メサ構造部の底面に位置する前記第２導電型不純物層によって外周耐圧構造を構成する工程と、
前記第２凹部の表面を含め、前記トレンチ内に、前記第２凹部が引き継がれた第３凹部（８ａ）を有するゲート絶縁膜（８）を形成する工程と、
前記トレンチ内において、前記ゲート絶縁膜の上にゲート電極（９）を形成する工程と、
前記ゲート電極および前記ゲート絶縁膜を覆う層間絶縁膜（１２）を形成する工程と、
前記層間絶縁膜にコンタクトホールを形成する工程と、
前記コンタクトホールを通じて、前記ソース領域および前記ベース領域に電気的に接続されるソース電極（１１）を形成する工程と、
前記基板（１）の裏面側にドレイン電極（１３）を形成する工程と、を有していることを特徴とする炭化珪素半導体装置の製造方法。

【請求項2】

前記ゲート電極を形成する工程では、前記第３凹部の底面と前記ゲート電極の表面が同一平面とされるようにすることを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。

【請求項3】

前記ゲート電極を形成する工程では、前記ゲート電極の表面が、前記ゲート絶縁膜のうちの前記第３凹部の上面となる表面と同一平面もしくはそれ以下の位置とされるようにすることを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。

【請求項4】

前記ゲート電極を形成する工程は、前記ゲート電極の表面を酸化することでキャップ酸化膜（９ａ）を形成する工程を含み、前記ゲート電極のうちの前記キャップ酸化膜の表面が、前記ゲート絶縁膜のうちの前記第３凹部の上面となる表面と同一平面もしくはそれ以下の位置となるようにすることを特徴とする請求項３に記載の炭化珪素半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、トレンチゲートを有する炭化珪素（以下、ＳｉＣという）半導体装置の製造方法に関する。

【背景技術】

【0002】

従来、特許文献１において、トレンチゲートを有するＭＯＳＦＥＴをセル領域に形成すると共に、セル領域の外周領域に外周耐圧構造を備えた構造のＳｉＣ半導体装置が提案されている。

【0003】

このＳｉＣ半導体装置は、ＳｉＣからなるｎ⁺型基板の表面にｎ^-型ドリフト層が形成されたものを半導体基板として用いて形成されている。セル領域において、ｎ^-型ドリフト層の表層部には、ｐ型ベース領域が形成されており、このｐ型ベース領域の上層部分にｎ⁺型ソース領域およびｐ⁺型コンタクト層が形成されている。また、ｐ型ベース領域およびｎ⁺型ソース領域を貫通してｎ^-型ドリフト層に達するトレンチが形成されており、このトレンチの表面にゲート酸化膜を介してゲート電極が形成されることでＭＯＳＦＥＴにおけるトレンチゲート構造が構成されている。

【0004】

一方、セル領域を囲む外周領域には、セル領域に形成されていたｐ型ベース領域より深く、かつ、ｎ^-型ドリフト層に達する深さのメサ構造部が形成されている。セル領域と外周領域との境界部には、メサ構造部の段差部の側壁面から底面に至るようｐ型リサーフ層が形成され、さらに、ｐ型リサーフ層の周囲を囲むようにメサ構造部の底部に複数のｐ型ガードリング層が形成されることで、外周耐圧構造が構成されている。

【0005】

このような構造により、ドレイン電圧が高電圧となったときに、ｐ型ガードリング層において等電位線が十分に広がって終端するようにでき、電界集中を緩和して、高耐圧な素子とすることが可能となる。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】特開２０１１−１０１０３６号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

上記のような構造のＳｉＣ半導体装置を製造する際に、トレンチゲート構造を構成するためのトレンチとメサ構造部を同時に形成しようとすれば、深い位置まで行うエッチング工程を共通化でき、製造工程の簡素化を図ることができる。

【0008】

このとき、トレンチとメサ構造部を同時に形成しようとすると、トレンチ深さをｐ型ベース領域よりも深くする必要があることから、メサ構造部も同様に深くまで形成することになる。しかしながら、メサ構造部を深く掘り過ぎるとメサ構造部に形成されるｐ型リサーフ層やｐ型ガードリング層が薄くなり、十分な耐圧が得られなくなることから、トレンチを所定深さにしつつ、メサ構造部の深さを深くし過ぎないようにしなければならない。このような細かな深さ制御が必要になるため、プロセスマージンが狭くなる。

【0009】

また、上記のＳｉＣ半導体装置では、トレンチゲート構造の上方に、ゲート配線層やソース電極を形成すると共にｎ⁺型基板の裏面側にドレイン電極を形成することで、セル領域のＭＯＳＦＥＴが構成される。このＭＯＳＦＥＴでは、ゲート配線層やソース電極とゲート電極との間の絶縁を図るべく、ゲート電極の上方に層間絶縁膜を配置している。層間絶縁膜の厚みは、絶縁が確保できるように所定の厚さを必要とされるが、基板からの層間絶縁膜の突き出し量が大きいと、その上のソース電極に段差が生じ、ソース電極とボンディングワイヤの密着性の低下や、ゲート配線層とソース電極のパターニング精度が悪くなるなどの問題が生じる。

【0010】

さらに、上記のＳｉＣ半導体装置では、トレンチゲート構造におけるゲート電極の表面とゲート絶縁膜の表面の高さについては考慮されていないため、基板表面の凹凸が大きくなり得る。基板表面の凹凸が大きいと、その後の素子形成工程におけるパターニング時に残渣などが発生し易くなるなど、素子の微細化に対応するのが難しくなる。

【0011】

本発明は上記点に鑑みて、トレンチゲート構造を形成するためのトレンチとメサ構造部を同時に形成しつつ、外周耐圧構造の耐圧低下を抑制することが可能なＳｉＣ半導体装置の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0016】

請求項１ないし４に記載の発明では、炭化珪素からなる第１または第２導電型の基板（１）上に、該基板よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）を形成する工程の後に、セル領域におけるドリフト層の表層部に第２導電型のディープ層（１０）を形成すると共に、セル領域を囲む外周領域において、セル領域を囲む第２導電型不純物層（１５、１６）を形成する工程を行う。続いて、ディープ層、第２導電型不純物層およびドリフト層の上に第２導電型の炭化珪素からなるベース領域（３）を成膜する工程を行った後に、ベース領域に第１凹部（２２）を形成する工程と、第１凹部内を含め、ベース領域の上にドリフト層よりも高不純物濃度とされた第１導電型の炭化珪素からなる第１導電型不純物層（２３）を成膜したのち、該第１導電型不純物層のうち第１凹部内以外の部分を除去し、第１凹部内に残された部分によってソース領域（４）を形成しつつ、該ソース領域の表面に第２凹部（４ａ）を残す工程を行う。さらに、ソース領域における第２凹部の底面からベース領域を貫通してドリフト層に達し、かつ、ディープ層よりも浅くなるように、ディープ層が延設された方向と同方向を長手方向とするトレンチ（６）を形成すると同時に、外周領域において、ベース領域を除去してドリフト層を露出させる凹部にて構成されるメサ構造部（１４）を形成し、該メサ構造部の底面に位置する第２導電型不純物層によって外周耐圧構造を構成する工程を行う。そして、第２凹部の表面を含め、トレンチ内に、第２凹部が引き継がれた第３凹部（８ａ）を有するゲート絶縁膜（８）を形成する工程と、トレンチ内において、ゲート絶縁膜の上にゲート電極（９）を形成する工程と、ゲート電極およびゲート絶縁膜を覆う層間絶縁膜（１２）を形成する工程と、層間絶縁膜にコンタクトホールを形成する工程と、コンタクトホールを通じて、ソース領域およびベース領域に電気的に接続されるソース電極（１１）を形成する工程と、基板（１）の裏面側にドレイン電極（１３）を形成する工程と、を行うことを特徴としている。

【0017】

このように、トレンチおよびメサ構造部を同時に形成していることから、これらの形成工程を共通化でき、製造工程の簡略化を図ることが可能になる。また、トレンチを形成する際に、ソース領域に第２凹部が形成されていることから、トレンチをメサ構造部よりも深い位置まで形成できる。

【0018】

したがって、セル領域において、トレンチのベース領域からドリフト層側への突き出し量を確保しつつ、外周領域では、メサ構造部の底面に形成される第２導電型不純物層を必要以上に削らなくても済むようにできる。つまり、トレンチを所定深さにしつつ、メサ構造部を深くし過ぎないようにできる。したがって、細かな深さ制御を行う必要がなくなり、プロセスマージンを広く取ることが可能となる。

【0019】

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。

【図面の簡単な説明】

【0020】

【図1】本発明の第１実施形態にかかるＳｉＣ半導体装置の断面図である。

【図2】図１に示すＳｉＣ半導体装置の製造工程を示す断面図である。

【図3】図２に続くＳｉＣ半導体装置の製造工程を示す断面図である。

【図4】図３に続くＳｉＣ半導体装置の製造工程を示す断面図である。

【図5】本発明の第２実施形態にかかるＳｉＣ半導体装置の断面図である。

【図6】図５に示すＳｉＣ半導体装置の製造工程を示す断面図である。

【発明を実施するための形態】

【0021】

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

【0022】

（第１実施形態）
本発明の第１実施形態について説明する。本実施形態にかかるＳｉＣ半導体装置は、図１に示すように、ＭＯＳＦＥＴが形成されたセル領域とセル領域を囲むように外周耐圧構造が形成された外周領域とを有して構成されている。

【0023】

ＳｉＣ半導体装置には、主表面がＳｉ面（つまり基板垂直方向が［０００１］の方位）のＳｉＣからなり、窒素等のｎ型不純物濃度が例えば１．０×１０¹⁹／ｃｍ³で厚さ３００μｍ程度とされたｎ⁺型基板１が半導体基板として用いられている。このｎ⁺型基板１の表面に窒素等のｎ型不純物濃度が例えば３．０〜１０．０×１０¹⁵／ｃｍ³で厚さ５〜１５μｍ程度のＳｉＣからなるｎ^-型ドリフト層２が形成されている。このｎ^-型ドリフト層２の不純物濃度は深さ方向において一定であっても良いが、濃度分布に傾斜を付け、ｎ^-型ドリフト層２のうちｎ⁺型基板１側の方がｎ⁺型基板１から離れる側よりも高濃度となるようにすると好ましい。例えば、ｎ^-型ドリフト層２のうちｎ⁺型基板１の表面から３〜５μｍ程度の部分の不純物濃度が２．０×１０¹⁵／ｃｍ³程度他の部分よりも高くなるようにすると良い。このようにすると、ｎ^-型ドリフト層２の内部抵抗を低減できるため、オン抵抗を低減することが可能となる。

【0024】

このｎ^-型ドリフト層２の表層部にはｐ型ベース領域３が形成されていると共に、このｐ型ベース領域３の上層部分にｎ⁺型ソース領域４およびｐ型ベース領域３のコンタクト用となるｐ⁺型コンタクト層５が形成されている。

【0025】

ｐ型ベース領域３は、ボロンもしくはアルミニウム等のｐ型不純物濃度が例えば５．０×１０¹⁵〜５．０×１０¹⁶／ｃｍ³とされ、厚さ１．０〜２．０μｍ程度で構成されている。ｎ⁺型ソース領域４は、表層部におけるリン等のｎ型不純物濃度（表面濃度）が例えば１．０×１０²¹／ｃｍ³とされ、厚さ０．３μｍ程度で構成されている。ｐ⁺型コンタクト層５は、例えば表層部におけるボロンもしくはアルミニウム等のｐ型不純物濃度（表面濃度）が例えば１．０×１０²¹／ｃｍ³とされ、厚さ０．３μｍ程度で構成されている。

【0026】

ｎ⁺型ソース領域４は、後述するトレンチゲート構造の両側に配置されており、ｐ⁺型コンタクト層５は、ｎ⁺型ソース領域４を挟んでトレンチゲート構造と反対側に備えられている。また、ｎ⁺型ソース領域４は、トレンチゲート構造を構成するための後述するトレンチ６の入口側の角部において凹んだ形状とされた凹部４ａを有している。

【0027】

また、凹部４ａの底面から、ｐ型ベース領域３およびｎ⁺型ソース領域４を貫通してｎ^-型ドリフト層２に達し、例えば幅が０．３〜２．０μｍ、深さが１．０〜２．０μｍ以上となるようにトレンチ６が形成されている。このトレンチ６の側面と接するように上述したｐ型ベース領域３およびｎ⁺型ソース領域４が配置されている。

【0028】

さらに、トレンチ６の表面はゲート絶縁膜としてのゲート酸化膜８で覆われており、さらにトレンチ６内におけるゲート酸化膜８の表面にドープドＰｏｌｙ−Ｓｉにて構成されたゲート電極９が形成されている。ゲート酸化膜８は、例えばトレンチ６の内壁表面を熱酸化することで形成されており、ゲート酸化膜８の厚みはトレンチ６の側面側と底部側共に例えば１００ｎｍ程度となっている。また、ゲート酸化膜８は、ｎ⁺型ソース領域４のうちトレンチ６の内壁面を構成する部分やトレンチ６の入口側の凹部の内壁表面からトレンチ６および凹部４ａの外側に至るまで形成されている。このため、ゲート酸化膜８のうち凹部４ａ上に形成された部分にも凹部８ａが引き継がれた状態になっている。

【0029】

そして、ゲート電極９の表層部が部分的に酸化されることで、ゲート電極９の表面がキャップ酸化膜９ａによって覆われている。キャップ酸化膜９ａは、その表面がｎ⁺型ソース領域４に凹部４ａによって構成されるゲート酸化膜８の凹部８ａの底面と同一平面となるように形成されている。

【0030】

このようにして、トレンチゲート構造が構成されている。このトレンチゲート構造は、図１の紙面垂直方向を長手方向としてライン状に延設されている。そして、複数のトレンチゲート構造が図１中の左右方向において互いに平行に並べられた構造とされている。また、上述したｎ⁺型ソース領域４およびｐ⁺型コンタクト層５もトレンチゲート構造の長手方向に沿って延設された構造とされている。

【0031】

さらに、ｎ^-型ドリフト層２のうちｐ型ベース領域３よりも下方位置において、トレンチゲート構造におけるトレンチ６の側面から所定距離離間するようにｐ型ディープ層１０が備えられている。ｐ型ディープ層１０は、トレンチ６の底部よりも深くされており、ｐ型ベース領域３の底部からの深さが例えば０．６〜１．０μｍとされている。このｐ型ディープ層１０におけるボロンもしくはアルミニウム等のｐ型不純物濃度は、１．０×１０¹⁷／ｃｍ³〜１．０×１０¹⁹／ｃｍ³、例えば５．０×１０¹⁷／ｃｍ³とされている。このｐ型ディープ層１０は、トレンチゲート構造の長手方向に沿って複数本平行に並べられることでストライプ状に配置されている。

【0032】

また、ｎ⁺型ソース領域４およびｐ⁺型コンタクト層５の表面やゲート電極９の表面には、ソース電極１１やゲート配線層（図示せず）が形成されている。ソース電極１１およびゲート配線層は、複数の金属（例えばＮｉ／Ａｌ等）にて構成されており、少なくともｎ型ＳｉＣ（具体的にはｎ⁺型ソース領域４やｎドープの場合のゲート電極９）と接触する部分はｎ型ＳｉＣとオーミック接触可能な金属で構成されている。また、ソース電極１１およびゲート配線層は、少なくともｐ型ＳｉＣ（具体的にはｐ⁺型コンタクト層５やｐドープの場合のゲート電極９）と接触する部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。

【0033】

これらソース電極１１およびゲート配線層は、層間絶縁膜１２上においてパターニングされることで電気的に絶縁されている。そして、層間絶縁膜１２に形成されたコンタクトホールを通じてソース電極１１はｎ⁺型ソース領域４およびｐ⁺型コンタクト層５と電気的に接触させられ、ゲート配線層はゲート電極９と電気的に接触させられている。

【0034】

層間絶縁膜１２は、酸化膜などによって形成されており、例えば０．７μｍの厚みとされている。上記したように、ゲート酸化膜８に凹部８ａが形成されており、かつ、キャップ酸化膜９ａが凹部８ａの底面と同一平面とされていることから、これらの表面が凹んだ状態となっている。層間絶縁膜１２は、このゲート酸化膜８およびキャップ酸化膜９ａの表面の凹み内に入り込むように形成されており、凹み内に入り込んでいる分、層間絶縁膜１２の表面高さ、つまりｎ⁺型ソース領域４の最表面からの高さを低くすることが可能となっている。このため、ｎ⁺型ソース領域４およびｐ⁺型コンタクト層５を露出させるためのコンタクトホールの段差を小さくすることができ、その上に形成されるソース電極１１の表面の凹凸を低減することを可能としている。

【0035】

そして、ｎ⁺型基板１の裏面側にはｎ⁺型基板１と電気的に接続されたドレイン電極１３が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造のＭＯＳＦＥＴが構成されている。

【0036】

一方、セル領域を囲んでいる外周領域は、次のように構成されている。

【0037】

外周領域では、セル領域に形成されていたｐ型ベース領域３より深く、ｎ^-型ドリフト層２に達する深さ、かつ、トレンチ６よりも底面（最深部）の深さが浅い凹部にて構成されたメサ構造部１４が形成されている。セル領域と外周領域との境界部にも、メサ構造部１４の段差部を跨いでｐ型ベース領域３の下部からメサ構造部１４の底面に至るようにセル領域の外周を囲むｐ型リサーフ層１５が形成されている。また、ｐ型リサーフ層１５の周囲を囲むように複数のｐ型ガードリング層１６が形成されている。これらｐ型リサーフ層１５およびｐ型ガードリング層１６を構成するｐ型層により、外周耐圧構造が構成されている。

【0038】

なお、図示しないが、ｐ型リサーフ層１５およびｐ型ガードリング層１６の周囲を囲むようにｎ⁺型層やｎ⁺型層に電気的に接続される同電位リング電極などを形成し、これらと共に外周耐圧構造を構成することもできる。

【0039】

ｐ型リサーフ層１５は、セル領域と外周領域との境界部からセル領域外側に向かって例えば２０μｍ程度張り出すように形成されている。一方、ｐ型ガードリング層１６は、最も内周側に位置するものがｐ型リサーフ層１５から例えば０．５μｍ離れて形成され、径方向の幅が２μｍ、間隔が１μｍとされて例えば６層が順に形成されている。これにより、ガードリング部が構成されている。

【0040】

ｐ型リサーフ層１５およびｐ型ガードリング層１６の底部、つまり最も深い位置の深さは、ｐ型ディープ層１０の底部の深さと同じとされており、これらのｐ型不純物濃度もｐ型ディープ層１０と同じとされている。このような構造により、本実施形態にかかるＳｉＣ半導体装置が構成されている。

【0041】

このような構成のＳｉＣ半導体装置に備えられた反転型のトレンチゲート構造のＭＯＳＦＥＴは、以下のように動作する。

【0042】

まず、ゲート電極９に閾値以上のゲート電圧を印加する前の状態では、ｐ型ベース領域３のうちトレンチ６の側面に位置する部分にチャネル領域が形成されない。このため、ドレイン電極１３に正の電圧を加えたとしても、ｎ^-型ドリフト層２とｐ型ベース領域３およびｎ⁺型ソース領域４によるＰＮＰ接合構造によって電子が移動できず、ソース電極１１とドレイン電極１３との間に電流が流れない。

【0043】

次に、オン時（例えば、ゲート電圧＝２０Ｖ、ドレイン電圧＝１Ｖ、ソース電圧＝０Ｖ）には、ゲート電極９に閾値以上のゲート電圧として２０Ｖが印加されるため、トレンチ６の側面においてｐ型ベース領域３が反転してチャネル領域が形成される。このため、ソース電極１１から注入された電子はｎ⁺型ソース領域４からｐ型ベース領域３におけるチャネル領域を通った後、ｎ^-型ドリフト層２に到達する。これにより、ソース電極１１とドレイン電極１３との間に電流を流すことができる。

【0044】

そして、オフ時（例えば、ゲート電圧＝０Ｖ、ドレイン電圧＝６５０Ｖ、ソース電圧＝０Ｖ）には、ドレイン電極１３に電圧を加えても逆バイアスになる。このため、ｐ型ディープ層１０とｎ^-型ドリフト層２との接合部分、および、ｐ型リサーフ層１５とｎ^-型ドリフト層２との接合部分等に、空乏層が広がる。このとき、本実施形態では、ｐ型ディープ層１０やｐ型リサーフ層１５の不純物濃度がｎ^-型ドリフト層２の不純物濃度よりも十分に高くされているため、空乏層はほとんどｎ^-型ドリフト層２側に伸びる。

【0045】

また、ｐ型ディープ層１０とｐ型リサーフ層１５の深さが同じになっているため、ｐ型ディープ層１０とｎ^-型ドリフト層２との接合部分、および、ｐ型リサーフ層１５とｎ^-型ドリフト層２との接合部分に広がる空乏層が容易につながり、ｐ型ガードリング層１６まで伸びていく。同様に、空乏層中の等電位線も、ｐ型ディープ層１０やｐ型リサーフ層１５の下方において基板平面にほぼ水平となり、ｐ型ガードリング層１６側において終端させられる。これにより、ｐ型ディープ層１０ではなくｐ型ガードリング層１６側においてブレークダウンさせることが可能となり、高耐圧な素子とすることが可能となる。

【0046】

次に、本実施形態にかかる反転型のトレンチゲート構造のＭＯＳＦＥＴを備えたＳｉＣ半導体装置の製造方法について説明する。

【0047】

〔図２（ａ）に示す工程〕
まず、ＳｉＣからなるｎ⁺型基板１を用意したのち、このｎ⁺型基板１の表面にＳｉＣからなるｎ^-型ドリフト層２をエピタキシャル成長させる。続いて、ｎ^-型ドリフト層２の表面にＬＴＯなどで構成されるマスク２０を形成したのち、フォトリソグラフィ工程を経て、ｐ型ディープ層１０やｐ型リサーフ層１５およびｐ型ガードリング層１６の形成予定領域においてマスク２０を開口させる。そして、マスク２０上からｐ型不純物（例えばボロンやアルミニウム）のイオン注入を行うことで、ｐ型ディープ層１０およびｐ型ガードリング層１６を形成する。この後、マスク２０を除去する。

【0048】

〔図２（ｂ）に示す工程〕
ｎ^-型ドリフト層２の表面に、ｐ型不純物層をエピタキシャル成長させることにより、ｐ型ベース領域３を形成する。

【0049】

〔図２（ｃ）に示す工程〕
ｐ型ベース領域３の上に、ｐ型ベース領域３よりも高濃度なｐ型不純物層をエピタキシャル成長させることにより、ｐ⁺型コンタクト層５を形成する。

【0050】

〔図２（ｄ）に示す工程〕
ｐ型ベース領域３の上にマスク２１を形成したのち、フォトリソグラフィ工程を経て、ｎ⁺型ソース領域４の形成予定領域、つまりトレンチゲート構造の形成予定領域よりも広い幅の領域においてマスク２１を開口させる。そして、マスク２１を用いて所定深さエッチングすることでｐ⁺型コンタクト層５およびｐ型ベース領域３の一部を除去する。これにより、凹部２２が形成される。この凹部２２の深さは、ｐ型ベース領域３の底部よりも浅く、かつ、後工程で形成されるｎ⁺型ソース領域４の底部と同じ深さとされている。また、凹部２２の幅は、トレンチ６の幅よりも広ければ良いが、本実施形態では、トレンチ６の両側面に形成されるｎ⁺型ソース領域４のうちトレンチ６と反対側の端同士の間の距離分に設定してある。この後、マスク２１を除去する。

【0051】

〔図３（ａ）に示す工程〕
凹部２２内を含めてｐ⁺型コンタクト層５の表面上に高濃度なｎ型不純物層２３を所定厚さエピタキシャル成長させる。

【0052】

〔図３（ｂ）に示す工程〕
ＣＭＰ（Chemical Mechanical Polishing）などにより、セル領域および外周領域において、ｎ型不純物層２３のうちｐ⁺型コンタクト層５の表面上に形成された部分、つまり凹部２２内以外の部分を除去する。これにより、凹部２２内に形成されたｎ型不純物層２３が残ることでｎ⁺型ソース領域４が形成される。このとき、ｎ⁺型ソース領域４の表面に凹部４ａが残るようにする。

【0053】

〔図３（ｃ）に示す工程〕
ｎ⁺型ソース領域４およびｐ⁺型コンタクト層５の上に、エッチングマスク２４を成膜したのち、トレンチ６やメサ構造部１４を構成する凹部の形成予定領域においてエッチングマスク２４を開口させる。そして、エッチングマスク２４を用いた異方性エッチングを行うことで、トレンチ６および凹部にて構成されるメサ構造部１４を同時に形成する。この後、エッチングマスク２４を除去する。

【0054】

このように、トレンチ６およびメサ構造部１４を同時に形成していることから、これらの形成工程を共通化でき、製造工程の簡略化を図ることが可能になる。また、トレンチ６を形成する際に、ｎ⁺型ソース領域４に凹部４ａが形成されていることから、トレンチ６をメサ構造部１４よりも深い位置まで形成できる。

【0055】

したがって、セル領域において、トレンチ６のｐ型ベース領域３からｎ^-型ドリフト層２側への突き出し量を確保しつつ、外周領域では、メサ構造部１４の底面に形成されるｐ型リサーフ層１５やｐ型ガードリング層１６を必要以上に削らなくても済むようにできる。つまり、トレンチ６を所定深さにしつつ、メサ構造部１４を深くし過ぎないようにできる。したがって、細かな深さ制御を行う必要がなくなり、プロセスマージンを広く取ることが可能となる。

【0056】

〔図３（ｄ）に示す工程〕
必要に応じて犠牲酸化等のトレンチ内表面の改質工程を行ったのち、熱酸化等によるゲート酸化膜８の形成工程を行うことにより、トレンチ６内を含む基板表面全面に所定厚さのゲート酸化膜８を形成する。これにより、ｎ⁺型ソース領域４上においては、ゲート酸化膜８にも凹部４ａの形状が引き継がれ、凹部８ａが形成されることになる。

【0057】

〔図４（ａ）に示す工程〕
ゲート酸化膜８の表面にｎ型不純物をドーピングしたＰｏｌｙ−Ｓｉ層を成膜したのち、エッチバック工程等を行うことにより、トレンチ６内にゲート酸化膜８およびゲート電極９を残す。このとき、ゲート電極９の表面がゲート酸化膜８の凹部８ａの底面と同一平面となるようにしている。これにより、ゲート電極９を形成した後においても、ゲート酸化膜８に凹部８ａが残った状態となる。

【0058】

〔図４（ｂ）に示す工程〕
熱酸化により、ゲート電極９の表層部を酸化する。これにより、ゲート電極９の表面がキャップ酸化膜９ａによって覆われる。このとき、ゲート電極９の表面が凹部８ａの底面と同一平面とされており、さらに、今回の熱酸化によるキャップ酸化膜９ａの厚みとゲート酸化膜８の酸化膜増加分がほぼ同じになることから、キャップ酸化膜９ａの表面もほぼ凹部８ａの底面と同一平面となる。このようにして、トレンチゲート構造が構成される。

【0059】

〔図４（ｃ）に示す工程〕
ゲート酸化膜８やゲート電極９の上に層間絶縁膜１２を成膜する。例えば、化学的気相（ＣＶＤ：Chemical Vapor Deposition）成長法を用いて、厚さ０．７μｍ程度で層間絶縁膜１２を成膜している。このとき、ゲート酸化膜８の表面に凹部８ａが残されていることから、トレンチゲート構造の上においては、層間絶縁膜１２が部分的に沈められた状態になる。

【0060】

〔図４（ｄ）に示す工程〕
図示しないエッチングマスクを用いて層間絶縁膜１２をパターニングする。これにより、層間絶縁膜１２に対してｎ⁺型ソース領域４およびｐ⁺型コンタクト層５を部分的に露出させるコンタクトホールを形成すると共に、別断面においてゲート電極９の引き出し部分を部分的に露出させるコンタクトホールを形成する。

【0061】

この後の工程に関しては、従来と同様であるため図示しないが、コンタクトホール内を埋め込むように電極材料を成膜したのち、これをパターニングすることでソース電極１１やゲート配線層を形成する。そして、ｎ⁺型基板１の裏面側にドレイン電極１３を形成する。これにより、図１に示したＳｉＣ半導体装置が完成する。

【0062】

以上のように形成されるＳｉＣ半導体装置では、ゲート酸化膜８に凹部８ａを形成していることから、その上に形成される層間絶縁膜１２が凹部８ａ内に沈み込む分、他の部分よりも高さが低くなる。このため、パターニング後にトレンチゲート構造の位置に層間絶縁膜１２が残されたときに、層間絶縁膜１２の突き出し量（層間絶縁膜１２とその周囲との段差の高さ）を凹部８ａが形成されていない場合と比較して小さくできる。層間絶縁膜１２をパターニングした後にリフロー処理によって層間絶縁膜１２の丸め処理を行うこともできるが、その場合でも、層間絶縁膜１２のうち凹部８ａの外に突き出している部分の体積を少なくできているため、上記突き出し量を小さくできる。

【0063】

したがって、層間絶縁膜１２の上に配置されるソース電極１１やゲート配線層を形成するための電極材料の表面の平坦性を向上させられ、これらのパターニング精度を向上させることが可能となる。

【0064】

（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対してゲート電極９の構造を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

【0065】

図５に示すように、本実施形態では、ゲート電極９のキャップ層９ａの表面をゲート酸化膜８の表面（凹部８ａの上面）と同一平面としている。このような構造のＳｉＣ半導体装置は、次のようにして製造される。

【0066】

まず、第１実施形態で説明した図２（ａ）〜（ｄ）および図３（ａ）〜（ｄ）に示す工程を行った後、図６（ａ）〜（ｄ）に示す工程を行う。

【0067】

具体的には、図６（ａ）に示す工程では、図４（ａ）に示す工程と同様の工程を行いつつ、エッチバック時に、ゲート電極９の表面がゲート酸化膜８の表面と同一平面となるようにする。例えば、エッチング装置にて、エッチング表面への信号照射を行うことでエッチングのエンドポイント制御を行う場合、エッチングされる表面からの反射信号に基づいてエンドポイント制御を行っている。ゲート電極９の表面をゲート酸化膜８の表面と同一平面となるようにする場合、ゲート酸化膜８の表面が露出したときに、ゲート電極９の構成材料となるＰｏｌｙ−Ｓｉ層の表面積が大幅に減少し、エッチングされる表面からの反射信号が変化する。このため、エッチングされる表面からの反射信号の変化に基づいてエッチバックを終了するようにすれば、ゲート電極９の表面をゲート酸化膜８の表面と同一平面となるようにできる。

【0068】

この後、図６（ｂ）〜（ｄ）に示す工程では、第１実施形態で説明した図４（ｂ）〜（ｄ）に示す工程と同様に、キャップ酸化膜９ａの形成工程、層間絶縁膜１２の形成工程、コンタクトホールの形成工程などを行う。これにより、図５に示した本実施形態のＳｉＣ半導体装置が完成する。

【0069】

このように、ゲート電極９を形成する際にＰｏｌｙ−Ｓｉ層をエッチバックするとき、ゲート電極９の表面がゲート酸化膜８と同一平面となるようにしている。このため、この後の図６（ｂ）に示す工程においてキャップ酸化膜９ａを形成したときにも、キャップ酸化膜９ａの表面がゲート酸化膜８の表面とほぼ同一平面となる。したがって、その後の素子形成工程の際に凹凸を少なくできることから、パターニング時に発生し得る残渣などをより少なくでき、より微細化に対応することが可能となる。

【0070】

（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。

【0071】

例えば、図３（ａ）に示す工程において、凹部２２内を含めてｐ⁺型コンタクト層５の表面上に高濃度なｎ型不純物層２３を所定厚さエピタキシャル成長させ、これを凹部２２内にのみ残すことでｎ⁺型ソース領域４を形成した。しかしながら、これはｎ⁺型ソース領域４の形成工程の一例を示したに過ぎず、他の工程によってｎ⁺型ソース領域４を形成しても良い。

【0072】

例えば、図２（ｄ）に示す工程で凹部２２まで形成した後、ｎ⁺型ソース領域４の形成予定領域が開口するマスクを配置し、この上からｎ型不純物をイオン注入することでｎ⁺型ソース領域４を形成しても良い。また、図２（ｄ）で用いた凹部２２の形成用のエッチングマスクをイオン注入用のマスクとしても用い、ｎ型不純物を斜めイオン注入することでｎ⁺型ソース領域４を形成しても良い。このようにすれば、ｎ⁺型ソース領域４が凹部２２に対して自己整合的に形成されることになる。なお、ｎ⁺型ソース領域４がイオン注入によって形成される場合、ｎ⁺型ソース領域４の凹部４ａと図２（ｄ）に示す工程で形成される凹部２２とは同じ物となる。

【0073】

また、ｐ⁺型コンタクト層５についても、図２（ｃ）に示す工程でエピタキシャル成長によって形成したが、ｐ型ベース領域３の表面にｐ型不純物をイオン注入することで形成しても良い。その場合、ｎ⁺型ソース領域４の形成前にｐ⁺型コンタクト層５を形成する必要は無く、ｎ⁺型ソース領域４の形成後にｐ⁺型コンタクト層５を形成しても良い。

【0074】

また、上記各実施形態では、ゲート電極９の表面を酸化することでゲート電極９の一部をキャップ酸化膜９ａとした例を挙げたが、キャップ酸化膜９ａとせずに、ゲート電極９の表面と層間絶縁膜１２とが接した構造とされていても良い。

【0075】

また、上記各実施形態では、ゲート絶縁膜としてのゲート酸化膜８を熱酸化によって形成する例を挙げたが、熱酸化ではなく、ＣＶＤ法などによって絶縁膜を成膜しても良い。

【0076】

また、上記実施形態では、第２導電型不純物層としてｐ型リサーフ層１５やｐ型ガードリング層１６を共に形成する場合を例に挙げて説明したが、少なくとも一方が形成される場合について、本発明を適用できる。

【0077】

また、上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳＦＥＴに対しても本発明を適用することができる。さらに、上記説明では、トレンチゲート構造のＭＯＳＦＥＴを例に挙げて説明したが、同様のトレンチゲート構造のＩＧＢＴに対しても本発明を適用することができる。ＩＧＢＴは、上記各実施形態に対してｎ⁺型基板１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。

【符号の説明】

【0078】

１ ｎ⁺型基板
２ ｎ^-型ドリフト層
３ ｐ型ベース領域
４ ｎ⁺型ソース領域
６ トレンチ
８ ゲート酸化膜
９ ゲート電極
１０ ｐ型ディープ層
１１ ソース電極
１２ 層間絶縁膜
１４ メサ構造部
１５ ｐ型リサーフ層
１６ ｐ型ガードリング層

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】