特許 6356072 半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6356072

(24)【登録日】2018年6月22日

(45)【発行日】2018年7月11日

(54)【発明の名称】半導体装置の製造方法

(51)【国際特許分類】

   H01L 21/8238 20060101AFI20180702BHJP

   H01L 27/092 20060101ALI20180702BHJP

   H01L 27/088 20060101ALI20180702BHJP

   H01L 21/336 20060101ALI20180702BHJP

   H01L 29/78 20060101ALI20180702BHJP

【ＦＩ】

   H01L27/092 B

   H01L27/088 331D

   H01L29/78 301D

   H01L29/78 301G

【請求項の数】9

【全頁数】11

(21)【出願番号】特願2014-549328(P2014-549328)

(86)(22)【出願日】2012年11月28日

(65)【公表番号】特表2015-506578(P2015-506578A)

(43)【公表日】2015年3月2日

(86)【国際出願番号】CN2012085396

(87)【国際公開番号】WO2013097573

(87)【国際公開日】20130704

【審査請求日】2015年10月21日

【審判番号】不服2017-14328(P2017-14328/J1)

【審判請求日】2017年9月27日

(31)【優先権主張番号】201110451716.X

(32)【優先日】2011年12月29日

(33)【優先権主張国】CN

(73)【特許権者】

【識別番号】512154987

【氏名又は名称】無錫華潤上華半導体有限公司

(74)【代理人】

【識別番号】110000671

【氏名又は名称】八田国際特許業務法人

(72)【発明者】

【氏名】呉 孝 嘉

(72)【発明者】

【氏名】房 世 林

(72)【発明者】

【氏名】羅 澤 煌

(72)【発明者】

【氏名】陳 正 培

(72)【発明者】

【氏名】章 舒

(72)【発明者】

【氏名】何 延 強

【合議体】

【審判長】 飯田 清司

【審判官】 梶尾 誠哉

【審判官】 小田 浩

(56)【参考文献】

【文献】 特開平８−２３６６３９（ＪＰ，Ａ）

【文献】 特開２００７−４８８８８（ＪＰ，Ａ）

【文献】 特開平１０−２７０７０９（ＪＰ，Ａ）

【文献】 特開平１１−１４５４７０（ＪＰ，Ａ）

【文献】 特開２００２−２３７５９１（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１０／０１０２３８８（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

H01L 21/8238,H01L 27/092,H01L 27/088,H01L 21/336,H01L 29/78

(57)【特許請求の範囲】

【請求項1】

ＬＤＭＯＳ領域およびＣＭＯＳ領域を含む半導体基板を用意するステップと、
前記半導体基板上に犠牲酸化層を形成するステップと、
前記犠牲酸化層を除去するステップと、
犠牲酸化により処理された前記半導体基板上にマスク層を形成するステップと、
前記マスク層をマスクとして用いてＬＤＭＯＳドリフト領域を形成し、前記ドリフト領域上にドリフト領域酸化膜を形成するステップと、
前記マスク層を除去するステップと、
を含む半導体装置の製造方法。

【請求項2】

前記犠牲酸化層を除去した後に、犠牲酸化により処理された半導体基板上にゲート酸化物およびＣＭＯＳのゲートを形成するステップをさらに含む請求項１に記載の製造方法。

【請求項3】

前記マスク層は、２５０から４００オングストロームの厚みを有する請求項１に記載の製造方法。

【請求項4】

前記マスク層は、マスク窒化ケイ素層およびマスク酸化層を含み、前記マスク窒化ケイ素層が前記マスク酸化層上に位置する請求項１に記載の製造方法。

【請求項5】

前記マスク窒化ケイ素層は、２００から３５０オングストロームの厚みを有し、前記マスク酸化層は、５０から１００オングストロームの厚みを有する請求項４に記載の製造方法。

【請求項6】

前記マスク酸化層は、８００から１０００度の温度で、熱酸化物成長により形成される請求項４に記載の製造方法。

【請求項7】

前記犠牲酸化層を除去する厚みは、前記犠牲酸化層を形成する厚みよりも大きい請求項１に記載の製造方法。

【請求項8】

前記犠牲酸化層を形成する厚みは２００から４００オングストロームであり、前記犠牲酸化層を除去する厚みは３００から６００オングストロームである請求項７に記載の製造方法。

【請求項9】

前記ドリフト領域酸化膜は、５００から１０００オングストロームの厚みを有する請求項１に記載の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の開示は、半導体製造に関し、特に、半導体装置の製造方法に関する。

【背景技術】

【0002】

集積回路の継続的な開発に伴い、空間を節約するために、同じチップに同時に様々な装置が製作されている。たとえば、ＢＣＤ（バイポーラ−ＣＭＯＳ−ＤＭＯＳ）処理では、高電圧（ＨＶ）の横方向拡散金属酸化膜半導体（ＬＤＭＯＳ）および低電圧（ＬＶ）のＣＭＯＳ装置が同じチップ上に統合される。図１を参照すると、半導体基板１００は、フィールド酸化膜１１４によって分離された、ＬＤＭＯＳ１１０およびＣＭＯＳ１２０を含む。ＬＤＭＯＳ１１０は、ソース領域およびドレイン領域の間に、低ドーピングドリフト領域を有する。低ドーピングドリフト領域は、その高いインピーダンスにより、高い電圧に耐えられる。図１に示すように、ＬＤＭＯＳのゲート１１２は、フィールドプレートとみなされるドリフト領域のドリフト領域酸化層１１３上に伸延する。

【0003】

ＬＶＣＭＯＳは、厚さ１００から２００オングストロームというとても薄いゲート酸化物を採用し、ゲート酸化物の品質は、基板表面の品質を決定する。高品質のゲート酸化物を露光するためには、ゲート酸化物を成長させる前に、基板表面を酸化させ、エッチングにより酸化被膜を除去する必要があるので、この処理は、犠牲酸化プロセスとしても知られている。典型的に、犠牲酸化層を完全に確実に除去するために、酸化膜のエッチング損失が犠牲酸化層の成長よりも大きい。

【0004】

従来技術による半導体装置の製造方法を図２および図３に示す。

【0005】

ステップＳ３０１では、ＬＤＭＯＳ領域およびＣＭＯＳ領域を含む半導体基板２００が提供される。

【0006】

ステップＳ３０２では、半導体基板上にマスク層２０１を形成する。

【0007】

ステップＳ３０３では、マスク層２０１をマスクとして用い、ＬＤＭＯＳドリフト領域２０２を形成し、ドリフト領域２０２上にドリフト領域酸化膜２０３を形成する。

【0008】

ステップＳ３０４では、マスク層２０１を除去する。

【0009】

ステップＳ３０５では、犠牲酸化層２０４を半導体基板上に形成する。

【0010】

ステップＳ３０６では、犠牲酸化層を除去する。

【0011】

ステップＳ３０７では、犠牲酸化により処理された半導体基板２００上にＣＭＯＳのゲート酸化物２１１およびゲート２１０を形成する。それから、拡散、フォトリソグラフィー、エッチング等の後続の生成処理が実行される。

【0012】

図２および図３を参照して、ドリフト領域酸化膜の形成ステップの後に犠牲酸化のステップが構成されるので、犠牲酸化層のエッチングプロセスの間に、ＨＶ ＬＤＭＯＳのドリフト領域酸化膜もエッチングされる。図４および図２Ｇに示される角（コーナー）領域２２１では、ドリフト領域酸化膜の端（エッジ）が損傷を受けやすい。加えて、図２Ｆにおいて点線で示される領域は、ドリフト領域酸化膜２０３としてエッチングされる。角部は、ドリフト領域酸化膜の端において、ゲート酸化物を形成する処理の間ある程度は酸化されるものの、その酸化膜の角は薄すぎて、ドリフト領域に亘る高電場によるＬＤＭＯＳ装置の絶縁破壊を引き起こしうる。

【0013】

従来技術の一つの解法は、絶縁破壊電圧を高めるためにドリフト領域を長く形成することである。

【0014】

ＬＤＭＯＳ装置は、何百ものＬＳＭＯＳユニットから構成される単一の構造ユニットであり、構成されるユニット数が多い程、ＬＤＭＯＳ装置が有する駆動能力が高くなる。ドリフト領域の長さの増加は、ＬＤＭＯＳユニットチップの占有面積の増大にもなり、ユニットの数が低減されると、同じ面積でのＬＤＭＯＳ装置の駆動能力の低減となる。

【0015】

さらに、オン抵抗（ｏｎ−ｒｅｓｉｓｔａｎｃｅ）は、ドレインからソースへの作動装置の抵抗であり、オン抵抗が小さい場合、高い出力電流が得られ、装置は良いスイッチング特性が提供され、より高い駆動能力を発揮する。しかし、ドリフト領域の長さの増加は、オン抵抗の増大にもつながり、結果として、ＬＤＭＯＳ装置の駆動能力の低下にもつながる。

【0016】

したがって、絶縁破壊を改善するためのドリフト領域の長さの増加は、オン抵抗およびチップ面積の増大となるので、ＬＤＭＯＳ装置の駆動能力を低減してしまう。

【発明の概要】

【発明が解決しようとする課題】

【0017】

ＬＳＭＯＳ装置の製造を実行する場合、従来技術においては、少なくとも以下の問題がある。

【0018】

ＬＤＭＯＳドリフト領域内の酸化膜の端のシリコンは、簡単に露光され、その接合端上の漏出をもたらし、ＬＤＭＯＳ装置の絶縁破壊を引き起こしてしまう。

【課題を解決するための手段】

【0019】

従来技術の欠点を克服するために、本発明は、ＬＤＭＯＳドリフト領域中の酸化膜の端部上のシリコンが簡単に露光されＬＤＭＯＳ装置の絶縁破壊を引き起こすという問題を解決し、それによって、ＬＤＭＯＳ装置の駆動能力を担保しつつＬＤＭＯＳの絶縁破壊電圧を改善する半導体装置の製造方法を提供する。

【0020】

上記目的を達成するために、本発明は、以下の技術的解決手段を適用する。

【0021】

半導体装置の製造方法は、
ＬＤＭＯＳ領域およびＣＭＯＳ領域を含む半導体基板を用意するステップと、
前記半導体基板上に犠牲酸化層を形成するステップと、
前記犠牲酸化層を除去するステップと、
前記犠牲酸化により処理された前記半導体基板上にマスク層を形成するステップと、
マスク層をマスクとして用いてＬＳＭＯＳドリフト領域を形成するステップと、前記ドリフト領域上にドリフト領域酸化膜を形成するステップと、
マスク層を除去するステップと、を含む。

【0022】

半導体装置の製造方法は、好ましくは、犠牲酸化層を除去した後に、さらに、犠牲酸化により処理された半導体基板上にＣＭＯＳのゲート酸化物およびゲートを形成するステップを含む。

【0023】

好ましくは、マスク層は、２５０から４００オングストロームの厚みを有する。

【0024】

好ましくは、マスク層は、マスク窒化ケイ素層およびマスク酸化層を含み、前記マスク窒化ケイ素層が前記マスク酸化層上に位置する。

【0025】

好ましくは、前記マスク窒化ケイ素層は、２００から３５０オングストロームの厚みを有し、前記マスク酸化層は、５０から１００オングストロームの厚みを有する。

【0026】

好ましくは、前記マスク窒化ケイ素層は、６００から８００度の温度で、熱酸化物成長により形成される。

【0027】

好ましくは、前記マスク酸化層は、８００から１０００度の温度で、熱酸化物成長により形成される。

【0028】

好ましくは、前記犠牲酸化層を除去する厚みは、前記犠牲酸化層を形成する厚みよりも大きい。

【0029】

好ましくは、前記犠牲酸化層を形成する厚みは２００から４００オングストロームであり、前記犠牲酸化層を除去する厚みは３００から６００オングストロームである。

【0030】

好ましくは、前記ドリフト領域酸化膜は、５００から１０００オングストロームの厚みを有する。

【発明の効果】

【0031】

本発明に係る半導体装置を製造する方法は、ＨＶ ＬＤＭＯＳドリフト領域における酸化層の端のシリコンが簡単に露光され、接合端上の漏出を引き起し、ＬＤＭＯＳ装置の絶縁破壊が起こってしまうという問題を解決する。加えて、より薄いドリフト領域酸化層を形成するためにより薄いマスク層を用いることによって、製造コストを低減する。

【図面の簡単な説明】

【0032】

【図1】一つのチップ上に統合されるＬＤＭＯＳおよびＣＭＯＳを示す概略図である。

【図2A】従来技術における半導体装置の製造工程を示す概略断面図である。

【図2B】従来技術における半導体装置の製造工程を示す概略断面図である。

【図2C】従来技術における半導体装置の製造工程を示す概略断面図である。

【図2D】従来技術における半導体装置の製造工程を示す概略断面図である。

【図2E】従来技術における半導体装置の製造工程を示す概略断面図である。

【図2F】従来技術における半導体装置の製造工程を示す概略断面図である。

【図2G】従来技術における半導体装置の製造工程を示す概略断面図である。

【図3】従来技術における半導体装置の製造方法を示すフローチャートである。

【図4】従来技術のドリフト領域酸化層の破損した角を示す拡大写真である。

【図5A】本発明の実施形態に係る半導体装置の製造工程を示す概略断面図である。

【図5B】本発明の実施形態に係る半導体装置の製造工程を示す概略断面図である。

【図5C】本発明の実施形態に係る半導体装置の製造工程を示す概略断面図である。

【図5D】本発明の実施形態に係る半導体装置の製造工程を示す概略断面図である。

【図5E】本発明の実施形態に係る半導体装置の製造工程を示す概略断面図である。

【図5F】本発明の実施形態に係る半導体装置の製造工程を示す概略断面図である。

【図5G】本発明の実施形態に係る半導体装置の製造工程を示す概略断面図である。

【図6】本発明の実施形態に係る半導体装置の製造方法を示すフローチャートである。

【図7】本発明の実施形態に係るドリフト領域酸化層の破損した角を示す拡大写真である。

【発明を実施するための形態】

【0033】

図面を参照して、詳細に、携帯電話のための本バックアップ電源の実施形態を説明する。本開示において、「ある」や「一つの」実施形態と言及される場合、必ずしも同じ実施形態を示しているのではなく、少なくとも一つの実施形態を示す。

【0034】

図中の構成は、必ずしも大きさ通りである必要はなく、本開示の原理を明確に説明するために、強調されて示される。さらに、図中、全体を通じて、対応する部分には同様の参照番号を付している。

【0035】

明細書や特許請求の範囲において、文脈から明らかな場合を除いて、「含む」のような文言は、排他的または徹底的とは反対の包括的な意味として解釈される。つまり、「含む」は、「だけを含む」という限定的な意味ではない。単数または複数形を用いる場合でも、それらは、複数または単数の意味も含む。また、「ここで」、「上記」、「下記」のような言葉は、本出願に使用される場合、本出願の全体として言及され、本出願の一部だけを言及するものではない。特許請求の範囲において、二つ以上の項目のリストにおいて「または」が用いられる場合、リストの各項目、全項目および項目の組み合わせの全ての意味として解釈される。

【0036】

図５および図６を参照して、半導体装置を製造する方法の実施形態が提供される。半導体装置を製造する方法は、次のステップを含む。

【0037】

ステップＳ６０１では、ＬＤＭＯＳ領域およびＣＭＯＳ領域を有する半導体基板５００が提供される。

【0038】

ステップＳ６０２では、半導体基板５００上に、犠牲酸化層５０１が形成される。

【0039】

たとえば、下部チップ構造の製造が完成した後、犠牲酸化層５０１が煙管内において８００℃から１０００℃でシリコン基板上に成長され、犠牲酸化層５０１の厚みは、２００から４００オングストロームである。

【0040】

ステップＳ６０３では、犠牲酸化層５０１が除去される。

【0041】

たとえば、犠牲酸化層５０１は、湿式エッチングにより除去される。湿式エッチングの厚みは、３００から６００オングストロームである。

【0042】

ステップＳ６０４では、犠牲酸化により処理された半導体基板５００上にマスク層を形成する。

【0043】

たとえば、マスク層は、マスク酸化（ＰＡＤ ＯＸ）層５０２、マスク窒化ケイ素（ＰＡＤ ＳＩＮ）層５０３を含み、マスク窒化ケイ素層５０３は、マスク酸化層５０２上に位置する。ＰＡＤ ＯＸ５０２は、煙管内において８００℃から１０００℃で、５０から１００オングストロームの厚みに成長される。ＰＡＤ ＳＩＮ５０３は、煙管内において６００℃から８０℃で、２００から３５０オングストロームの厚みに成長される。

【0044】

ステップＳ６０５では、マスク層をマスクとして使用して、ＬＤＭＯＳドリフト領域が形成され、ドリフト領域５０４上にドリフト領域酸化層５０５が形成される。

【0045】

たとえば、ＬＤＭＯＳドリフト領域５０４は、フォトリソグラフィーおよび露光によって定義され、ＬＤＭＯＳドリフト領域５０４がＰＡＤ ＯＸ５０２およびＰＡＤ ＳＩＮ５０３のエッチングによって露光される。それから、２００から３００ＫｅＶの不純物ボロンおよび２０から３０ＫｅＶの不純物リンが、ドリフト領域の不純物濃度を調整するために満たされ、リンがエッチングによって除去される。ドリフト領域酸化（ＯＸ）層５０５は、煙管内において８００℃から１０００℃で、５００から１０００オングストロームの厚みに熱酸化成長される。

【0046】

ステップＳ６０６では、マスク層が除去される。

【0047】

たとえば、ＰＡＤ ＯＸ５０２およびＰＡＤ ＳＩＮ５０３はエッチングにより除去される。

【0048】

ステップＳ６０７では、ゲート酸化物５１１およびＣＭＯＳのゲート５１０が、犠牲酸化により処理された半導体基板５００上に形成される。

【0049】

たとえば、ＬＶ ＣＭＯＳゲート酸化物（ＧＯＸ）５１１は、煙管内において８００℃から１０００℃で、１００から２００オングストロームの厚みに熱酸化成長される。それから、分散、フォトリソグラフィー、エッチングおよび薄膜処理によって、後続の処理が実行される。

【0050】

犠牲酸化のステップがＬＤＭＯＳドリフト領域の形成のステップの前に構成されるので、図５Ｇおよび図７に示すように、ドリフト領域酸化層の角部５２１は破損されない（ダメージを受けない）。

【0051】

従来技術では、ドリフト領域酸化層の厚みの一部が犠牲酸化の間にエッチングされたので、犠牲酸化理後のドリフト領域酸化層の厚みが５００から１０００オングストローム確実に残るように、ドリフト領域酸化層の厚みは予め１５００から２５００オングストロームに増加する必要があった。したがって、本発明は、ドリフト領域酸化層の厚みを低減でき、それに伴いマスク層の厚みも低減できる。図２を参照すると、以前のマスク酸化層の厚みは１００から３００オングストロームであり、以前のマスク窒化ケイ素層の厚みは１００から２０００オングストロームであったので、本発明では製造コストを低減できる。

【0052】

本発明に係る半導体装置の製造方法は、ＨＶ ＬＤＭＯＳドリフト領域における酸化層の端のシリコンが簡単に露光され、接合端上の漏出を引き起し、ＬＤＭＯＳ装置の絶縁破壊が起こってしまうという問題を解決する。加えて、より薄いドリフト領域酸化層を形成するためにより薄いマスク層を用いることによって、製造コストを低減する。

【0053】

本実施形態は、ＢＣＤ処理のような処理にも適用できる。

【0054】

本発明は実施形態および本発明を実行するためのベストモードを参照して説明されたが、本発明は、特許請求の範囲によって定義される発明の技術的思想から逸脱しない範囲で、当業者によって、種々の変更や変形が可能である。

【符号の説明】

【0055】

５００ 半導体基板、
５０１ 犠牲酸化層、
５０２ マスク酸化層、
５０３ マスク窒化ケイ素層、
５０４ ドリフト領域、
５１０ ゲート、
５１１ ゲート酸化物、
５２１ 角部。

【図1】

【図2A】

【図2B】

【図2C】

【図2D】

【図2E】

【図2F】

【図2G】

【図3】

【図4】

【図5A】

【図5B】

【図5C】

【図5D】

【図5E】

【図5F】

【図5G】

【図6】

【図7】