特許 6357663 表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6357663

(24)【登録日】2018年6月29日

(45)【発行日】2018年7月18日

(54)【発明の名称】表示装置

(51)【国際特許分類】

   G09F 9/30 20060101AFI20180709BHJP

   G09G 3/20 20060101ALI20180709BHJP

   G09G 3/30 20060101ALI20180709BHJP

   H01L 51/50 20060101ALI20180709BHJP

   H01L 29/786 20060101ALI20180709BHJP

   H01L 21/336 20060101ALI20180709BHJP

【ＦＩ】

   G09F9/30 338

   G09F9/30 365

   G09G3/20 641D

   G09G3/20 624B

   G09G3/30 J

   G09G3/30 Z

   G09G3/20 611J

   G09G3/20 621J

   G09G3/20 670A

   G09G3/20 680F

   G09G3/20 642A

   H05B33/14 A

   H01L29/78 618C

   H01L29/78 612Z

   H01L29/78 617K

   H01L29/78 618B

   H01L29/78 619A

【請求項の数】9

【全頁数】27

(21)【出願番号】特願2014-110573(P2014-110573)

(22)【出願日】2014年5月28日

(65)【公開番号】特開2015-72448(P2015-72448A)

(43)【公開日】2015年4月16日

【審査請求日】2017年1月10日

(31)【優先権主張番号】特願2013-185216(P2013-185216)

(32)【優先日】2013年9月6日

(33)【優先権主張国】JP

(73)【特許権者】

【識別番号】514188173

【氏名又は名称】株式会社ＪＯＬＥＤ

(74)【代理人】

【識別番号】100189430

【弁理士】

【氏名又は名称】吉川 修一

(74)【代理人】

【識別番号】100190805

【弁理士】

【氏名又は名称】傍島 正朗

(72)【発明者】

【氏名】小野 晋也

(72)【発明者】

【氏名】柘植 仁志

(72)【発明者】

【氏名】戎野 浩平

【審査官】 小野 博之

(56)【参考文献】

【文献】 特開２０１３−１６１８９５（ＪＰ，Ａ）

【文献】 特開２０１１−０８５９１８（ＪＰ，Ａ）

【文献】 特開２００８−３１０３５２（ＪＰ，Ａ）

【文献】 特開２００９−０３３０２０（ＪＰ，Ａ）

【文献】 特開２０１０−２３１１７６（ＪＰ，Ａ）

【文献】 特開２０１２−２３７８０５（ＪＰ，Ａ）

【文献】 特開２０１２−１６４９７６（ＪＰ，Ａ）

【文献】 特開２０１０−１５３８２８（ＪＰ，Ａ）

【文献】 特開２００８−１２２６３４（ＪＰ，Ａ）

【文献】 国際公開第２０１３／０６９０４１（ＷＯ，Ａ１）

【文献】 国際公開第２０１１／１２５１０９（ＷＯ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０９Ｆ ９／００−４６

Ｈ０１Ｌ ２１／３３６

２７／３２

２９／７６

２９／７７２

２９／７８−２９／７８６

５１／５０

Ｈ０５Ｂ ３３／００−３３／２８

Ｇ０９Ｇ １／００−５／４２

(57)【特許請求の範囲】

【請求項1】

供給される電流に応じて発光する発光素子と、輝度信号の大きさに応じた前記電流を前記発光素子に供給する駆動トランジスタと、ソース電極またはドレイン電極が前記駆動トランジスタのゲート電極に接続されたスイッチングトランジスタとを含む表示画素が複数配列されて構成される表示装置であって、
前記スイッチングトランジスタは、
ゲート電極と、
当該ゲート電極に対向して設けられた半導体層と、
当該半導体層上に、互いに間隔をあけて設けられたソース電極及びドレイン電極とを備え、
前記スイッチングトランジスタのゲート電極は、平面視において、前記半導体層のチャネル領域の全域、前記チャネル領域以外の前記半導体層の少なくとも一部、前記ソース電極の全域、及び、前記ドレイン電極の全域に重なり、
前記チャネル領域の幅は、前記チャネル領域以外の前記半導体層の幅よりも狭い
表示装置。

【請求項2】

前記スイッチングトランジスタのゲート電極は、平面視において、前記半導体層の全域に重なる
請求項１に記載の表示装置。

【請求項3】

前記半導体層は、酸化物半導体からなる
請求項１又は２に記載の表示装置。

【請求項4】

前記スイッチングトランジスタは、さらに、前記半導体層上に設けられ、当該スイッチングトランジスタのソース電極及びドレイン電極に対応する複数のスルーホールが開口されたエッチングストッパ層を備える
請求項１〜３のいずれか１項に記載の表示装置。

【請求項5】

前記表示画素は、
第１電極が前記駆動トランジスタのゲート電極と導通し、第２電極が前記駆動トランジスタのソース電極及び前記発光素子のアノードと導通し、前記輝度信号の大きさに応じた電圧を保持するための蓄積容量と、
ソース電極またはドレイン電極が前記駆動トランジスタのゲート電極に接続され、前記輝度信号を供給するための信号線と前記蓄積容量の前記第１電極との導通及び非導通を切り換える第１スイッチと、
ソース電極またはドレイン電極が前記駆動トランジスタのゲート電極に接続され、第１電源線と前記蓄積容量の前記第１電極との導通及び非導通を切り換える第２スイッチと、
前記蓄積容量の第２電極と第２電源線との導通及び非導通を切り換える第３スイッチと、
第３電源線と前記駆動トランジスタのドレイン電極との導通及び非導通を切り換える第４スイッチとを含み、
前記第１スイッチ及び前記第２スイッチの各々は、前記スイッチングトランジスタである
請求項１〜４のいずれか１項に記載の表示装置。

【請求項6】

前記表示画素は、
ソース電極またはドレイン電極が前記駆動トランジスタのゲート電極に接続された第１スイッチと、
第１電極が前記第１スイッチを介して前記駆動トランジスタのゲート電極と導通し、第２電極が前記駆動トランジスタのソース電極及び前記発光素子のアノードと導通し、前記輝度信号の大きさに応じた電圧を保持するための蓄積容量と、
ソース電極またはドレイン電極が前記第１スイッチを介して前記駆動トランジスタのゲート電極に接続され、前記輝度信号を供給するための信号線と前記蓄積容量の前記第１電極との導通及び非導通を切り換える第２スイッチと、
ソース電極またはドレイン電極が前記駆動トランジスタのゲート電極に接続され、電源線と前記駆動トランジスタのゲート電極との導通及び非導通を切り換える第３スイッチとを含み、
前記第１スイッチ及び前記第２スイッチの各々は、前記スイッチングトランジスタである
請求項１〜４のいずれか１項に記載の表示装置。

【請求項7】

前記表示画素は、
第１電極が前記駆動トランジスタのゲート電極と導通し、前記輝度信号の大きさに応じた電圧を保持するための蓄積容量と、
前記輝度信号を供給するための信号線と前記蓄積容量の第２電極との導通及び非導通を切り換える第１スイッチと、
ソース電極またはドレイン電極が前記駆動トランジスタのゲート電極に接続され、電源線と前記蓄積容量の前記第１電極との導通及び非導通を切り換える第２スイッチと、
前記蓄積容量の第２電極と前記駆動トランジスタのソース電極との導通及び非導通を切り換える第３スイッチとを含み、
前記第２スイッチは、前記スイッチングトランジスタである
請求項１〜４のいずれか１項に記載の表示装置。

【請求項8】

前記表示装置は、さらに制御部を備え、
前記制御部は、
前記蓄積容量に前記輝度信号の大きさに応じた電圧を保持させ、
保持させた後に、前記蓄積容量の前記第１電極を前記駆動トランジスタのゲート電極と導通させ、かつ、前記蓄積容量の第２電極を前記駆動トランジスタのソース電極と導通させることにより、前記駆動トランジスタに流れる電流によって当該駆動トランジスタのソース電極の電位を変化させることで当該駆動トランジスタのゲート電極の電位を変化させる動作であるブートストラップ動作を実行し、
前記ブートストラップ動作を経て、前記発光素子を発光させる
請求項５〜７のいずれか１項に記載の表示装置。

【請求項9】

前記駆動トランジスタの半導体層は、チャネル幅方向の長さがチャネル長方向に亘って略一定である
請求項１〜８のいずれか１項に記載の表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、表示装置に関する。

【背景技術】

【0002】

電流駆動型の発光素子を用いた画像表示装置として、有機エレクトロルミネッセンス（ＥＬ）素子を用いた画像表示装置が知られている。この自発光する有機ＥＬ素子を用いた有機ＥＬ表示装置は、液晶表示装置に必要なバックライトが不要で装置の薄型化に最適である。また、視野角にも制限がないため、次世代の表示装置として実用化が期待されている。

【0003】

特許文献１には、アクティブマトリクス型の有機ＥＬ表示装置における表示画素の回路構成が開示されている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２００８−３１０３５２号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、このような表示画素では、高精度な画像表示を実現できないという問題がある。

【0006】

そこで、本開示は、高精度な画像表示を実現できる表示装置を提供する。

【課題を解決するための手段】

【0007】

本開示に係る表示装置の一態様は、供給される電流に応じて発光する発光素子と、輝度信号の大きさに応じた前記電流を前記発光素子に供給する駆動トランジスタと、ソース電極またはドレイン電極が前記駆動トランジスタのゲート電極に接続されたスイッチングトランジスタとを含む表示画素が複数配列されて構成される表示装置であって、前記スイッチングトランジスタは、ゲート電極と、当該ゲート電極に対向して設けられた半導体層と、当該半導体層上に、互いに間隔をあけて設けられたソース電極及びドレイン電極とを備え、前記スイッチングトランジスタのゲート電極は、平面視において、前記半導体層のチャネル領域の全域、前記チャネル領域以外の前記半導体層の少なくとも一部、前記ソース電極の全域、及び、前記ドレイン電極の全域に重なり、前記チャネル領域の幅は、前記チャネル領域以外の前記半導体層の幅よりも狭い。

【発明の効果】

【0008】

本開示における表示装置は、高精度な画像表示を実現できる。

【図面の簡単な説明】

【0009】

【図1】図１は、実施の形態１におけるスイッチングトランジスタの構成の一例を示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ’断面における断面図、（ｃ）は（ａ）のＢ−Ｂ’断面における断面図である。

【図2】図２は、図１に示すスイッチングトランジスタの各部のサイズを示す表である。

【図3A】図３Ａは、実施の形態１における表示画素の構成の一例を示す回路図である。

【図3B】図３Ｂは、実施の形態１における表示画素の動作の一例を示すタイミングチャートである。

【図4】図４は、駆動トランジスタのゲート電圧及びソース電圧を説明するための図であり、（ａ）はデータ書き込み完了時の各電圧を示し、（ｂ）は発光時の各電圧を示す。

【図5】図５は、カソード電圧の変動に対する画素電流の変動率を示すグラフである。

【図6A】図６Ａは、比較例における表示画面の一例を示す図である。

【図6B】図６Ｂは、実施の形態１における表示画面の一例を示す図である。

【図7A】図７Ａは、実施の形態２における表示画素の構成の一例を示す回路図である。

【図7B】図７Ｂは、実施の形態２における表示画素の動作の一例を示すタイミングチャートである。

【図8A】図８Ａは、実施の形態３における表示画素の構成の一例を示す回路図である。

【図8B】図８Ｂは、実施の形態３における表示画素の動作の一例を示すタイミングチャートである。

【図9】図９は、本開示の表示装置を内蔵した薄型フラットＴＶの外観図である。

【発明を実施するための形態】

【0010】

本開示に係る表示装置の一態様は、供給される電流に応じて発光する発光素子と、輝度信号の大きさに応じた前記電流を前記発光素子に供給する駆動トランジスタと、ソース電極またはドレイン電極が前記駆動トランジスタのゲート電極に接続されたスイッチングトランジスタとを含む表示画素が複数配列されて構成される表示装置であって、前記スイッチングトランジスタは、ゲート電極と、当該ゲート電極に対向して設けられた半導体層と、当該半導体層上に、互いに間隔をあけて設けられたソース電極及びドレイン電極とを備え、前記スイッチングトランジスタのゲート電極は、平面視において、前記半導体層のチャネル領域の全域、及び、前記チャネル領域以外の前記半導体層の少なくとも一部に重なり、前記チャネル領域の幅は、前記チャネル領域以外の前記半導体層の幅よりも狭い。

【0011】

このように、駆動トランジスタのゲート電極に接続されたスイッチングトランジスタにおいて、チャネル領域の幅は、チャネル領域以外の半導体層の幅よりも狭い。よって、スイッチングトランジスタの寄生容量を小さくすることができる。したがって、駆動トランジスタのゲート電極に付随する寄生容量を低減できる。その結果、高精度な画像表示を実現できる。

【0012】

また、前記スイッチングトランジスタのゲート電極は、平面視において、前記半導体層の全域に重なってもよい。

【0013】

また、前記半導体層は、酸化物半導体からなってもよい。

【0014】

これにより、スイッチングトランジスタのオフ時の電流を抑制しつつ、電子移動度が大きいことから、高い駆動能力を実現できる。

【0015】

また、前記スイッチングトランジスタは、さらに、前記半導体層上に設けられ、当該スイッチングトランジスタのソース電極及びドレイン電極に対応する複数のスルーホールが開口されたエッチングストッパ層を備えてもよい。

【0016】

これにより、スイッチングトランジスタのソース電極及びドレイン電極をエッチングによって形成する際に、エッチングダメージから半導体層を保護することができる。

【0017】

また、前記表示画素は、第１電極が前記駆動トランジスタのゲート電極と導通し、第２電極が前記駆動トランジスタのソース電極及び前記発光素子のアノードと導通し、前記輝度信号の大きさに応じた電圧を保持するための蓄積容量と、ソース電極またはドレイン電極が前記駆動トランジスタのゲート電極に接続され、前記輝度信号を供給するための信号線と前記蓄積容量の前記第１電極との導通及び非導通を切り換える第１スイッチと、ソース電極またはドレイン電極が前記駆動トランジスタのゲート電極に接続され、第１電源線と前記蓄積容量の前記第１電極との導通及び非導通を切り換える第２スイッチと、前記蓄積容量の第２電極と第２電源線との導通及び非導通を切り換える第３スイッチと、第３電源線と前記駆動トランジスタのドレイン電極との導通及び非導通を切り換える第４スイッチとを含み、前記第１スイッチ及び前記第２スイッチの各々は、前記スイッチングトランジスタであってもよい。

【0018】

このように、表示画素において第１スイッチ及び第２スイッチは上述のスイッチングトランジスタである。よって、表示画面の不均一の抑制、閾値補償能力の低下の抑制、及び、高フレームレート表示への対応といった高精度な画像表示を実現できる。

【0019】

また、前記表示画素は、ソース電極またはドレイン電極が前記駆動トランジスタのゲート電極に接続された第１スイッチと、第１電極が前記第１スイッチを介して前記駆動トランジスタのゲート電極と導通し、第２電極が前記駆動トランジスタのソース電極及び前記発光素子のアノードと導通し、前記輝度信号の大きさに応じた電圧を保持するための蓄積容量と、ソース電極またはドレイン電極が前記第１スイッチを介して前記駆動トランジスタのゲート電極に接続され、前記輝度信号を供給するための信号線と前記蓄積容量の前記第１電極との導通及び非導通を切り換える第２スイッチと、ソース電極またはドレイン電極が前記駆動トランジスタのゲート電極に接続され、電源線と前記駆動トランジスタのゲート電極との導通及び非導通を切り換える第３スイッチとを含み、前記第１スイッチ及び前記第２スイッチの各々は、前記スイッチングトランジスタであってもよい。

【0020】

また、前記表示画素は、第１電極が前記駆動トランジスタのゲート電極と導通し、前記輝度信号の大きさに応じた電圧を保持するための蓄積容量と、前記輝度信号を供給するための信号線と前記蓄積容量の前記第２電極との導通及び非導通を切り換える第１スイッチと、ソース電極またはドレイン電極が前記駆動トランジスタのゲート電極に接続され、電源線と前記蓄積容量の前記第１電極との導通及び非導通を切り換える第２スイッチと、前記蓄積容量の第２電極と前記駆動トランジスタのソース電極との導通及び非導通を切り換える第３スイッチとを含み、前記第２スイッチは、前記スイッチングトランジスタであってもよい。

【0021】

このように、表示画素において第１スイッチは上述のスイッチングトランジスタである。よって、表示画面の不均一の抑制、及び、高フレームレート表示への対応といった高精度な画像表示を実現できる。

【0022】

また、前記表示装置は、さらに制御部を備え、前記制御部は、前記蓄積容量に前記輝度信号の大きさに応じた電圧を保持させ、保持させた後に、前記蓄積容量の前記第１電極を前記駆動トランジスタのゲート電極と導通させ、かつ、前記蓄積容量の前記第２電極を前記駆動トランジスタのソース電極と導通させることにより、前記駆動トランジスタに流れる電流によって当該駆動トランジスタのソース電極の電位を変化させることで当該駆動トランジスタのゲート電極の電位を変化させる動作であるブートストラップ動作を実行し、前記ブートストラップ動作を経て、前記発光素子を発光させてもよい。

【0023】

また、前記駆動トランジスタの半導体層は、チャネル幅方向の長さがチャネル長方向に亘って略一定であってもよい。

【0024】

これにより、駆動トランジスタのオン特性の低下を抑制できる。

【0025】

以下、本開示に係る表示装置の一態様について、図面を参照しながら具体的に説明する。但し、必要以上に詳細な説明は省略する場合がある。例えば、既によく知られた事項の詳細説明や実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。

【0026】

なお、発明者らは、当業者が本開示を十分に理解するために添付図面および以下の説明を提供するのであって、これらによって特許請求の範囲に記載の主題を限定することを意図するものではない。例えば、以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態などは、一例であり、本開示を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。また、以下の各図は、模式図であり、必ずしも厳密に図示したものではない。

【0027】

（実施の形態１）
本実施の形態に係る表示装置は、供給される電流に応じて発光する発光素子と、輝度信号の大きさに応じた電流を発光素子に供給する駆動トランジスタと、ソース電極またはドレイン電極が駆動トランジスタのゲート電極に接続されたスイッチングトランジスタとを含む表示画素が複数配列されて構成される表示装置である。

【0028】

［スイッチングトランジスタの構成］
まず、本実施の形態におけるスイッチングトランジスタの構成について説明する。図１は、実施の形態１におけるスイッチングトランジスタの構成の一例を示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ’断面における断面図、（ｃ）は（ａ）のＢ−Ｂ’断面における断面図である。なお、（ｂ）では、後述するゲート電極及び半導体層は透視図で示されている。

【0029】

図１の（ｂ）に示すように、本実施の形態におけるスイッチングトランジスタ１００は、基板（図示せず）上に形成されたゲート電極１０１と、ゲート電極１０１に対向して設けられたゲート絶縁膜１０２と、ゲート絶縁膜１０２上に設けられた半導体層１０３と、半導体層１０３上に、互いに間隔をあけて設けられたソース電極１０５ｓ及びドレイン電極１０５ｄとを備える。さらに、スイッチングトランジスタ１００は、半導体層１０３上に設けられ、ソース電極１０５ｓ及びドレイン電極１０５ｄに対応する複数のスルーホールが開口されたエッチングストッパ層１０４を備える。

【0030】

ここで、ゲート電極１０１は、平面視において、半導体層１０３のチャネル領域の全域、及び、チャネル領域以外の半導体層の領域であるコンタクト領域の少なくとも一部に重なる。なお、以下、チャネル領域以外の半導体層１０３の領域をコンタクト領域と記載する場合がある。

【0031】

また、チャネル領域の幅ｃは、コンタクト領域の幅ｇよりも狭くなっている。これにより、本実施の形態におけるスイッチングトランジスタ１００は、チャネル領域の幅ｃがコンタクト領域の幅ｇと等しいスイッチングトランジスタと比較して、寄生容量を小さくすることができる。この詳細については後述する。

【0032】

なお、半導体層１０３における「幅」とは、スイッチングトランジスタ１００を平面視した場合のソース電極１０５ｓとドレイン電極１０５ｄとの並び方向に直交する方向における半導体層１０３の長さを指す。すなわち、半導体層１０３における電子の移動方向と直交する方向における半導体層１０３の長さを指す。

【0033】

図２は、図１に示すスイッチングトランジスタの各部のサイズを示す表である。この表には、チャネル領域の幅ｃとコンタクト領域の幅ｇとが同じであるスイッチングトランジスタを比較例として、この比較例におけるスイッチングトランジスタの各部のサイズと、本実施の形態（図中では本発明と記載）におけるスイッチングトランジスタの各部のサイズと、このようなサイズ構成による半導体層とゲート電極との重なり面積とが示されている。各部のサイズとしては、（i）ソース電極１０５ｓ及びドレイン電極ｄと半導体層１０３とのチャネル長方向のアライメントマージンａと、（ii）ソース電極１０５ｓ及びドレイン電極ｄと半導体層１０３とのチャネル幅方向のアライメントマージンｂと、（iii）チャネル領域の幅ｃと、（iv）半導体層１０３に接するソース電極１０５ｓとドレイン電極１０５ｄとの距離ｄと、（v）ソース電極１０５ｓ及びドレイン電極１０５ｄと半導体層１０３とのコンタクト箇所のチャネル幅方向の長さｅと、（vi）当該コンタクト箇所のチャネル長方向の長さｆとが示されている。

【0034】

図２に示すように、比較例におけるスイッチングトランジスタの形状と、本実施の形態におけるスイッチングトランジスタの形状とはほぼ同じであるが、チャネル領域の幅ｃのみ異なる。つまり、比較例ではチャネル領域の幅ｃがコンタクト領域の幅ｇと同じであるのに対し、本実施の形態ではチャネル領域の幅ｃがコンタクト領域の幅ｇよりも狭くなっている。言い換えると、平面視において、比較例の半導体層は矩形形状であるのに対し、本実施の半導体層１０３は当該矩形形状の中央部に凹部を設けた形状である。

【0035】

よって、半導体層とゲート電極との重なり面積は、比較例では２４０μｍ^２であるのに対し、本実施の形態では２１６μｍ^２となり、当該面積は、本実施の形態が比較例よりも小さくなっている。

【0036】

なお、図２の表に示した各数値は一例であり、本実施の形態におけるスイッチングトランジスタ１００の各部のサイズはこれに限らない。例えば、図２では、上記（iii）チャネル領域の幅ｃと上記（v）コンタクト箇所のチャネル幅方向の長さｅとは同一であるとしたが、これらは異なっていてもよく、さらに、これらの大小関係についても不問である。

【0037】

以下、本実施の形態におけるスイッチングトランジスタ１００の各構成要素について、詳細に説明する。

【0038】

＜ゲート電極＞
ゲート電極１０１は、基板上に形成された電極であり、例えば、金（Ａｕ）、銀（Ａｇ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、アルミニウム、銅（Ｃｕ）、タングステン、チタン、マンガン、クロムなどの金属、アルミニウムモリブデン、アルミニウム、銅モリブデン、銅マンガン、モリブデンタングステンなどの合金、酸化インジウム錫（ＩＴＯ）、アルミニウムドープ酸化亜鉛（ＡＺＯ）、ガリウムドープ酸化亜鉛（ＧＺＯ）などの透明導電材料を用いることができる。また、これらを積層した多層構造とすることもできる。

【0039】

＜ゲート絶縁膜＞
ゲート絶縁膜１０２は、ゲート電極１０１を覆うように設けられ、例えば、シリコン酸化膜や、シリコン窒化膜の単層構造若しくはこれらを積層した多層構造を用いることができる。あるいは、これらとシリコン酸窒化膜、酸化アルミニウム膜、酸化タンタル膜、酸化ハフニウム膜などを積層した多層構造を用いてもよい。

【0040】

＜半導体層＞
半導体層１０３は、ゲート電極１０１に対向して設けられている。具体的には、上述のように、コンタクト領域の全域、及び、チャネル領域の全域がゲート電極１０１に重なるように設けられている。すなわち、半導体層１０３の全域がゲート電極１０１に重なるように設けられている。つまり、半導体層１０３は積層方向から見てゲート電極１０１に包含される領域に配置されている。

【0041】

この半導体層１０３は、例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）及び亜鉛（Ｚｎ）のうち、少なくとも１種を含む酸化物半導体材料を用いることができる。例えば、アモルファス酸化インジウムガリウム亜鉛（ＩｎＧａＺｎＯ）を用いることができる。このように、半導体層１０３として酸化物半導体材料を用いることにより、スイッチングトランジスタ１００のオフ時の電流を抑制することができる。また、電子移動度が大きいことから、高い駆動能力を実現できる。

【0042】

ここで、上述したように、チャネル領域の幅は、コンタクト領域の幅よりも狭くなっている。図１の（ａ）に示すように、半導体層１０３は、平面視において、チャネル領域がコンタクト領域よりも窪んだ形状となっている。

【0043】

このように、チャネル領域の幅をコンタクト領域の幅よりも狭くすることにより、上述のようにスイッチングトランジスタ１００の寄生容量を小さくすることができる。その理由としては次のとおりである。

【0044】

すなわち、スイッチングトランジスタ１００の寄生容量は、ゲート電極１０１と半導体層１０３との重なり面積と、ゲート電極１０１と半導体層１０３との間に介在するゲート絶縁膜１０２とによって影響される。この寄生容量を軽減する方法としては、（ｉ）ゲート絶縁膜１０２の厚膜化、または、（ｉｉ）ゲート電極１０１と半導体層１０３との重なり面積の小型化が考えられる。

【0045】

しかしながら、（ｉ）ゲート絶縁膜１０２の厚膜化を行った場合、スイッチングトランジスタ１００にゲート電極が接続された駆動トランジスタのオン特性が低下する。よって、画素電流が低下し、その結果、輝度の低下に繋がる。

【0046】

そこで、（ｉｉ）ゲート電極１０１と半導体層１０３との重なり面積の小型化を行うことにより、スイッチングトランジスタ１００の寄生容量を軽減する方法が好ましい。よって、本実施の形態におけるスイッチングトランジスタ１００は、チャネル領域の幅をコンタクト領域の幅よりも狭くすることにより、このスイッチングトランジスタ１００の寄生容量の軽減を実現している。これにより、スイッチングトランジスタ１００にゲート電極が接続された駆動トランジスタのオン特性を低下させることなく、スイッチングトランジスタ１００の寄生容量を軽減することができる。

【0047】

＜エッチングストッパ層＞
エッチングストッパ層１０４は、半導体層１０３を覆うように設けられ、半導体層１０３をエッチングダメージから保護する絶縁性を有する層である。エッチングストッパ層１０４としては、例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、酸化アルミニウム膜などの無機材料からなる膜や、シリコン、酸素及びカーボンを含む有機材料を主として含有する膜などの単層構造又はこれらを積層した多層構造を用いることができる。

【0048】

このエッチングストッパ層１０４には、例えば、フォトリソグラフィー法及びエッチング法によって、ソース電極１０５ｓ及びドレイン電極１０５ｄに対応する複数のスルーホールが開口されている。

【0049】

＜ソース電極、ドレイン電極＞
ソース電極１０５ｓ及びドレイン電極１０５ｄは、半導体層１０３上に、互いに間隔をあけて設けられ、例えば、金（Ａｕ）、銀（Ａｇ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、アルミニウム、銅（Ｃｕ）、タングステン、チタン、マンガン、クロムなどの金属、アルミニウムモリブデン、アルミニウム、銅モリブデン、銅マンガン、モリブデンタングステンなどの合金、酸化インジウム錫（ＩＴＯ）、アルミニウムドープ酸化亜鉛（ＡＺＯ）、ガリウムドープ酸化亜鉛（ＧＺＯ）などの透明導電材料を用いることができる。また、これらを積層した多層構造とすることもできる。

【0050】

これらソース電極１０５ｓの一部及びドレイン電極１０５ｄの一部は、エッチングストッパ層１０４に形成されたスルーホールに埋められている。つまり、ソース電極１０５ｓ及びドレイン電極１０５ｄは、エッチングストッパ層１０４に開口されたスルーホールを介して半導体層１０３と接する。

【0051】

［表示画素］
本実施の形態における表示画素は、上述したようなスイッチングトランジスタ１００と、ゲート電極がスイッチングトランジスタ１００に接続された駆動トランジスタとを含むことにより、高精度な画像表示を実現できる。以下、本実施の形態における表示画素について具体的に説明する。

【0052】

＜構成＞
図３Ａは、本実施の形態における表示画素の構成を示す回路図である。なお、同回路図において点線で描かれている容量は、駆動トランジスタＴｄ２のゲート電極に接続される各構成要素の寄生容量であり、その他の構成要素の寄生容量は省略している。

【0053】

同図に示すように、本実施の形態における表示画素２００は、ＥＬ素子２０１と、駆動トランジスタＴｄ２と、ソース電極またはドレイン電極が駆動トランジスタＴｄ２のゲート電極に接続されたスイッチングトランジスタＴ２１、Ｔ２２とを含む。また、さらに、蓄積容量Ｃｓと、スイッチングトランジスタＴ２３、Ｔ２４とを含む。

【0054】

ＥＬ素子２０１は、発光素子の一例であり、供給される電流に応じて発光する。このＥＬ素子２０１は、アノードが駆動トランジスタＴｄ２およびスイッチングトランジスタＴ２４を介して電圧ＶＤＤが印加されている正電源線２１１に接続され、カソードが、電圧ＶＳＳが印加されている負電源線２１２に接続されている。

【0055】

駆動トランジスタＴｄ２は、輝度信号に応じた電流をＥＬ素子２０１に供給する。

【0056】

蓄積容量Ｃｓは、第１電極が駆動トランジスタＴｄ２のゲート電極と導通し、第２電極が駆動トランジスタＴｄ２のソース電極及びＥＬ素子２０１のアノードと導通し、輝度信号に応じた電圧を保持する。

【0057】

スイッチングトランジスタＴ２１は、第１スイッチの一例であり、ソース電極またはドレイン電極が駆動トランジスタＴｄ２のゲート電極に接続され、輝度信号を供給するための信号線と蓄積容量Ｃｓの第１電極との導通及び非導通を切り換える、例えばＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ；薄膜トランジスタ）である。

【0058】

スイッチングトランジスタＴ２２は、第２スイッチの一例であり、ソース電極またはドレイン電極が駆動トランジスタＴｄ２のゲート電極に接続され、電圧ＶＲＥＦが印加されている参照電源線２１３（第１電源線）と駆動トランジスタＴｄ２のゲート電極との導通及び非導通を切り換える、例えばＴＦＴである。

【0059】

スイッチングトランジスタＴ２３は、第３スイッチの一例であり、ＥＬ素子２０１のアノードと電圧ＶＲＳＴが印加されているリセット線２１４（第２電源線）との導通及び非導通を切り換える、例えばＴＦＴである。

【0060】

スイッチングトランジスタＴ２４は、第４スイッチの一例であり、電圧ＶＤＤが印加されている正電源線２１１（第３電源線）と駆動トランジスタＴｄ２のドレイン電極との導通及び非導通を切り換える、例えばＴＦＴである。

【0061】

ここで、スイッチングトランジスタＴ２１、Ｔ２２の各々は、上述したスイッチングトランジスタ１００のように構成されている。つまり、スイッチングトランジスタＴ２１、Ｔ２２の各々において、半導体層のチャネル領域の幅は、当該チャネル領域以外の半導体層の幅よりも狭くなっている。

【0062】

また、駆動トランジスタＴｄ２は、スイッチングトランジスタＴ２１、Ｔ２２と比較して、ほぼ同様の構成を有するが、半導体層に幅の狭い部分を設けないことが望ましい場合がある。

【0063】

この理由として、駆動トランジスタＴｄ２には、高い電流供給能力が求められることが挙げられる。つまり、駆動トランジスタＴｄ２には、良好なオン特性が求められる。ただし、オン特性は、駆動トランジスタＴｄ２のチャネル幅に依存し、チャネル幅が狭いほど低下する。そこで、駆動トランジスタＴｄ２では、平面視において、半導体層に幅の狭い部分を設けないことにより、チャネル幅を大きく確保する。すなわち、駆動トランジスタＴｄ２の半導体層は、チャネル幅方向の長さがチャネル長方向に亘って略一定である。つまり、当該半導体層は、平面視において略矩形形状である。

【0064】

これにより、駆動トランジスタＴｄ２のオン特性の低下を抑制できるので、高い電流供給能力を実現できる。

【0065】

ただし、表示画素サイズが縮小していくにつれて表示解像度が高くなっていくが、表示装置の表示輝度を一定にした場合、各画素に必要な電流は解像度が高くなるにつれて、低下していく。その際には、駆動トランジスタＴｄ２の寄生容量を小さくすることを目的として、半導体層に幅の狭い部分を設けても良い。

【0066】

＜動作＞
次に、このように構成された本実施の形態における表示画素２００の動作について説明する。図３Ｂは、本実施の形態における表示画素２００の動作の一例を示すタイミングチャートであり、図４は、駆動トランジスタＴｄ２のゲート電圧及びソース電圧を説明するための図である。図３Ｂには、スイッチングトランジスタＴ２１のゲートに印加される信号であるＳＣＡＮと、スイッチングトランジスタＴ２４のゲートに印加される信号であるＥＮＡＢＬＥと、スイッチングトランジスタＴ２２のゲートに印加される信号であるＲＥＳＥＴ１と、スイッチングトランジスタＴ２３のゲートに印加される信号であるＲＥＳＥＴ２との電圧波形が示されている。

【0067】

まず、時刻ｔ２１において、ＳＣＡＮとＥＮＡＢＬＥとＲＥＳＥＴ１との電圧レベルがＬＯＷに維持された状態で、ＲＥＳＥＴ２の電圧レベルがＬＯＷからＨＩＧＨに切り替えられる。すなわち、時刻ｔ２１において、スイッチングトランジスタＴ２１〜Ｔ２４が非導通状態（オフ状態）のままで、スイッチングトランジスタＴ２３が導通状態（オン状態）になる。

【0068】

これにより、ＥＬ素子２０１のアノードの電圧がＶＲＳＴにリセットされる。

【0069】

次に、時刻ｔ２２において、ＳＣＡＮとＥＮＡＢＬＥの電圧レベルがＬＯＷに維持され、ＲＥＳＥＴ２の電圧レベルがＨＩＧＨに維持された状態で、ＲＥＳＥＴ１の電圧レベルがＬＯＷからＨＩＧＨに切り替えられる。すなわち、時刻ｔ２２において、スイッチングトランジスタＴ２１、Ｔ２４は非導通状態（オフ状態）、かつ、スイッチングトランジスタＴ２３が導通状態（オン状態）のままで、スイッチングトランジスタＴ２２が導通状態（オン状態）になる。

【0070】

これにより、駆動トランジスタＴｄ２のゲート電極の電位が参照電源線２１３の電圧ＶＲＥＦに設定される。ここで、スイッチングトランジスタＴ２３が導通状態であるから、駆動トランジスタＴｄ２のゲート電極の電位はリセット線２１４の電圧ＶＲＳＴに設定されている。すなわち、駆動トランジスタＴｄ２のゲート電極および蓄積容量Ｃｓの第１電極には参照電源線２１３の電圧ＶＲＥＦが印加され、駆動トランジスタＴｄ２のソース電極および蓄積容量Ｃｓの第２電極およびＥＬ素子２０１のアノードにはリセット線２１４の電圧ＶＲＳＴが印加される。ここで、ＶＲＳＴ電圧はＶＲＳＴ−ＶＳＳ＜Ｖｔｈ（ＥＬ）となるように設定しておく。ここでＶｔｈ（ＥＬ）はＥＬ素子２０１の発光開始電圧であり、たとえばＶＳＳ＝０Ｖ、Ｖｔｈ（ＥＬ）＝２ＶとしてＶＲＳＴ＝−５Ｖである。

【0071】

次に、時刻ｔ２３において、ＳＣＡＮとＥＮＡＢＬＥとの電圧レベルがＬＯＷに維持され、ＲＥＳＥＴ１の電圧レベルがＨＩＧＨに維持された状態で、ＲＥＳＥＴ２の電圧レベルがＨＩＧＨからＬＯＷに切り替えられる。すなわち、時刻ｔ２３において、スイッチングトランジスタＴ２１及びスイッチングトランジスタＴ２４が非導通状態（オフ状態）、かつ、スイッチングトランジスタＴ２２が導通状態（オン状態）のままで、スイッチングトランジスタＴ２３が非導通状態（オフ状態）になる。

【0072】

これにより、スイッチングトランジスタＴ２４、駆動トランジスタＴｄ２、および、スイッチングトランジスタＴ２３を介して、正電源線２１１とリセット線２１４との間に貫通電流が流れてしまうのを抑制することができ、Ｖｔｈ検出動作に移行することが可能となる。

【0073】

次に、時刻ｔ２４において、ＳＣＡＮおよびＲＥＳＥＴ２の電圧レベルがＬＯＷ、ＲＥＳＥＴ１の電圧レベルがＨＩＧＨに維持された状態で、ＥＮＡＢＬＥの電圧レベルがＬＯＷからＨＩＧＨに切り替えられる。すなわち、時刻ｔ２４において、スイッチングトランジスタＴ２１、Ｔ２３は非導通状態（オフ状態）、かつ、スイッチングトランジスタＴ２２は導通状態（オン状態）に維持されつつ、スイッチングトランジスタＴ２４が導通状態（オン状態）になり、Ｖｔｈ検出動作が開始される。

【0074】

このとき、ＥＬ素子２０１は逆バイアス電圧状態であるため静電容量としてのみ機能し発光しない。一方、駆動トランジスタＴｄ２には、正電源線２１１の電圧ＶＤＤによりドレイン電流が供給され、それとともに駆動トランジスタＴｄ２のソース電位が変化する。言い換えると、駆動トランジスタＴｄ２は、正電源線２１１の電圧ＶＤＤにより供給されるドレイン電流が０となる電位までソース電位が変化する。

【0075】

このように、駆動トランジスタＴｄ２のゲート電圧に参照電源線２１３の電圧ＶＲＥＦを入力した状態で、スイッチングトランジスタＴ２４を導通状態（オン状態）にすると、駆動トランジスタＴｄ２のＶｔｈ検出期間を開始することができる。

【0076】

そして、Ｖｔｈ検出期間の終了時（時刻ｔ２５）には、ＥＮＡＢＬＥの電圧レベルがＨＩＧＨからＬＯＷに切り替えられる。駆動トランジスタＴｄ２のゲートソース間電圧は駆動トランジスタＴｄ２の閾値に相当する電位差となっており、この電圧は蓄積容量ＣｓとＥＬ素子２０１に保持（記憶）される。

【0077】

その後、ＲＥＳＥＴ１の電圧レベルがＨＩＧＨからＬＯＷに切り替えられることにより、スイッチングトランジスタＴ２２がオフする。

【0078】

次に、時刻ｔ２６において、ＥＮＡＢＬＥ、ＲＥＳＥＴ１及びＲＥＳＥＴ２の電圧レベルがＬＯＷに維持された状態で、ＳＣＡＮの電圧レベルがＬＯＷからＨＩＧＨに切り替えられる。すなわち、時刻ｔ２６において、スイッチングトランジスタＴ２２〜Ｔ２４は非導通状態（オフ状態）のままで、スイッチングトランジスタＴ２１が導通状態（オン状態）になる。

【0079】

これにより、蓄積容量Ｃｓには、時刻ｔ２４〜時刻ｔ２５で記憶された駆動トランジスタＴｄ２の閾値電圧Ｖｔｈに加えて、輝度信号電圧と参照電源線２１３の電圧ＶＲＥＦとの電圧差が、（ＥＬ素子２０１の容量）／（ＥＬ素子２０１の容量＋蓄積容量Ｃｓの容量）倍されて、記憶（保持）される。

【0080】

具体的には、蓄積容量Ｃｓの容量をＣ_Ｓ、ＥＬ素子２０１の容量をＣ_ＥＬ、輝度信号ＤＡＴＡの電圧をＶ_ＤＡＴＡとした場合、図４の（ａ）に示すように、駆動トランジスタＴｄ２のゲート電圧Ｖ_Ｇは次の式（１）で表される。

【0081】

Ｖ_Ｇ＝Ｖ_ＤＡＴＡ ・・・式（１）

【0082】

また、駆動トランジスタＴｄ２のソース電圧Ｖ_Ｓは次の式（２）で表される。つまり、輝度信号ＤＡＴＡ書き込み完了時のソース電圧Ｖ_Ｓは次の式（２）で表される。なお、以下、式中において、ＶＲＥＦ、ＶｔｈをそれぞれＶ_ＲＥＦ、Ｖ_ｔｈと記載する場合がある。

【0083】

【数1】

【0084】

次に、時刻ｔ２７において、ＥＮＡＢＬＥとＲＥＳＥＴ１とＲＥＳＥＴ２との電圧レベルがＬＯＷに維持された状態で、ＳＣＡＮの電圧レベルがＨＩＧＨからＬＯＷに切り替えられる。すなわち、時刻ｔ２７において、スイッチングトランジスタＴ２２〜Ｔ２４は非導通状態（オフ状態）のままで、スイッチングトランジスタＴ２１が非導通状態（オフ状態）になる。

【0085】

これにより、続く時刻ｔ２８においてスイッチングトランジスタＴ２４が導通状態（オン状態）になる前にスイッチングトランジスタＴ２１を確実に非導通状態（オフ状態）にすることができる。

【0086】

最後に、時刻ｔ２８において、ＳＣＡＮ、ＲＥＳＥＴ１及びＲＥＳＥＴ２の電圧レベルがＬＯＷに維持された状態で、ＥＮＡＢＬＥの電圧レベルがＬＯＷからＨＩＧＨに切り替えられる。すなわち、時刻ｔ２８において、スイッチングトランジスタＴ２１〜Ｔ２３は非導通状態（オフ状態）に維持されつつ、スイッチングトランジスタＴ２４が導通状態（オン状態）になる。

【0087】

このように、スイッチングトランジスタＴ２４が導通状態（オン状態）になることで、蓄積容量Ｃｓに蓄えられた電圧に応じた電流を駆動トランジスタＴｄ２がＥＬ素子２０１に供給する。その結果、ＥＬ素子２０１が発光する。

【0088】

このときの駆動トランジスタＴｄ２のソース電圧Ｖ_Ｓ’をＶ_{ＯＮ（ＥＬ）}とすると、駆動トランジスタＴｄ２のゲート電圧Ｖ_Ｇ’は次の式（３）で表される。つまり、発光時のゲート電圧Ｖ_Ｇ’は次の式（３）で表される。

【0089】

【数2】

【0090】

ただし、Ｃ_Ｐは駆動トランジスタＴｄ２のゲート電極に接続されたスイッチングトランジスタ（スイッチングトランジスタＴ２１、Ｔ２２）の合成寄生容量である。

【0091】

このように、輝度信号ＤＡＴＡの書き込み完了時から発光時にかけて、駆動トランジスタＴｄ２のソース電圧が上記式（２）で示される電圧からＶ_{ＯＮ（ＥＬ）}へ変動するのに伴い、駆動トランジスタＴｄ２のゲート電圧も変動する。このような、輝度信号ＤＡＴＡの書き込み後に、駆動トランジスタＴｄ２に流れる電流によって当該駆動トランジスタＴｄ２のソース電圧を変化させることで当該駆動トランジスタＴｄ２のゲート電圧を変化させる動作を「ブートストラップ動作」と称する。

【0092】

ここで、駆動トランジスタＴｄ２のゲート電極に付随する寄生容量がない理想状態、すなわち、合成寄生容量Ｃｐがない理想状態では、ゲート電圧の変動量はソース電圧の変動量であるＶ_Ｓ’―Ｖｓとなる。ただし、実際には合成寄生容量Ｃｐが存在するため、ゲート電圧の変動量は、ソース電圧の変動量に対する合成寄生容量Ｃｐと蓄積容量Ｃｓとの容量分割によって決定される。その結果、発光時のゲート電圧Ｖ_Ｇ’は、上記式（３）に示すように合成寄生容量Ｃｐと蓄積容量Ｃｓとの容量分割の影響を受けた値となる。

【0093】

よって、発光時の駆動トランジスタＴｄ２のゲート−ソース間電圧Ｖ_ＧＳは、次の式（４）で表される。

【0094】

【数3】

【0095】

上記式（４）の後ろの２つの項（第３項及び第４項）から明らかなように、発光時の駆動トランジスタＴｄ２のゲート−ソース間電圧Ｖ_ＧＳは、合成寄生容量Ｃ_Ｐが大きいほど、Ｖ_{ＯＮ（ＥＬ}への依存性が強くなるとともに、Ｖ_ｔｈの係数が１から減少してしまう。すなわち、合成寄生容量Ｃ_Ｐが大きいほど、発光時の駆動トランジスタＴｄ２のゲート−ソース間電圧Ｖ_ＧＳが理想的な値からずれてしまう。つまり、画素電流量が理想的な電流量からずれてしまうので、表示画素の輝度が理想的な輝度からずれてしまう。その結果、高精度な画像表示を実現することが困難になる。

【0096】

このように、輝度信号ＤＡＴＡの書き込み完了後に、駆動トランジスタＴｄ２のブートストラップ動作を経てＥＬ素子２０１を発光させる場合、合成寄生容量Ｃ_Ｐが大きいほど、表示画素の輝度が理想的な輝度からずれてしまう。

【0097】

ここで、本実施の形態における表示画素２００では、駆動トランジスタＴｄ２のゲート電極に接続された各スイッチングトランジスタ（スイッチングトランジスタＴ２１、Ｔ２２）は図１に示すスイッチングトランジスタ１００の構成を有する。よって、寄生容量が小さい。したがって、本実施の形態における表示画素２００は、駆動トランジスタＴｄ２のゲート電極に接続された各スイッチングトランジスタが上述の比較例で説明したスイッチングトランジスタである表示画素と比較して、Ｖ_{ＯＮ（ＥＬ）}への依存性を抑制することができ、閾値補償能力の低下を抑制することができる。つまり、高精度な画像表示を実現できる。これについて、以下、具体的に説明する。

【0098】

まず、発光時の駆動トランジスタＴｄ３のソース電圧（Ｖ_{ＯＮ（ＥＬ）}）に対するゲート−ソース間電圧Ｖ_ＧＳの依存性の抑制について説明する。

【0099】

発光時における駆動トランジスタＴｄ３のソース電圧Ｖ_{ＯＮ（ＥＬ）}は、発光時におけるＥＬ素子２０１のアノード−カソード間電圧をＶ_ＯＬＥＤとすると、次の式（５）で表される。

【0100】

Ｖ_{ＯＮ（ＥＬ）}＝ＶＳＳ＋Ｖ_ＯＬＥＤ ・・・式（５）

【0101】

すなわち、発光時における駆動トランジスタＴｄ３のソース電圧Ｖ_{ＯＮ（ＥＬ）}は、負電源線２１２の電圧によって影響される。したがって、上記式（４）の後ろから２つ目の項（第３項）から明らかなように、駆動トランジスタＴｄ２のゲート−ソース間電圧Ｖ_ＧＳは、負電源線２１２の電圧によって影響される。その結果、表示画素２００の画素電流は負電源線２１２の電圧によって影響される。

【0102】

図５は、カソード電圧ＶＳＳの変動に対する画素電流の変動率を示すグラフである。同図には、カソード電圧ＶＳＳの変動ΔＶＳＳに対する画素電流の変動率Ｉｐｉｘ／Ｉｐｉｘ（０）が示されている。

【0103】

同図に示すように、本実施の形態（図中では本発明と記載）における表示画素２００は、上記比較例で説明したスイッチングトランジスタを有する表示画素（以下、比較例における表示画素と記載）と比較して、画素電流の変動率が抑制されている。つまり、本実施の形態における表示画素２００は、比較例における表示画素と比較して、画素電流がカソード電圧ＶＳＳの変動を受けにくくなっている。

【0104】

すなわち、本実施の形態における表示画素２００では、駆動トランジスタＴｄ２のゲート電極に接続された各スイッチングトランジスタ（スイッチングトランジスタＴ２１、Ｔ２２）の寄生容量を小さくすることにより、駆動トランジスタＴｄ３のソース電圧Ｖ_{ＯＮ（ＥＬ）}に対するゲート−ソース間電圧Ｖ_ＧＳの依存性を抑制することができる。よって、本実施の形態における表示画素２００の画素電流は、比較例における表示画素と比較して、カソード電圧ＶＳＳの変動の影響を受けにくくなっている。

【0105】

ここで、負電源線２１２の電圧は、表示画面の中央部ほど電圧降下量が大きくなる。よって、表示画面の中央部の表示画素２００の画素電流ほど、負電源線２１２の電圧降下の影響を受ける。

【0106】

図６Ａは、比較例における表示画面の一例を示す図であり、図６Ｂは、本実施の形態における表示画面の一例を示す図である。なお、図６Ａに示す表示画面２５０Ａ、図６Ｂに示す表示画面２５０Ｂのいずれも、全表示画素に同一の輝度信号を与えた結果、表示された画面である。

【0107】

図６Ａに示すように、比較例における表示画面２５０Ａは、負電源線２１２の電圧降下の影響を受けて、表示画面の中央部ほど暗く表示されている。つまり、表示画面の不均一が生じている。

【0108】

これに対して、上述したように、本実施の形態における表示画素２００の画素電流は、比較例における表示画素と比較してカソード電圧ＶＳＳの変動の影響を受けにくい。よって、負電源線２１２の電圧降下の影響を受けにくい。したがって、図６Ｂに示すように、本実施の形態における表示画面２５０Ｂは、図６Ａに示す表示画面２５０Ａと比較して表示画面の不均一を抑制することができる。つまり、本実施の形態における表示画素２００は、駆動トランジスタＴｄ３のソース電圧Ｖ_{ＯＮ（ＥＬ）}に対するゲート−ソース間電圧Ｖ_ＧＳの依存性を抑制できることにより、表示画面の不均一を抑制できる。

【0109】

次に、閾値補償能力の低下の抑制について説明する。

【0110】

上記式（４）の最後の項（第４項）から明らかなように、駆動トランジスタＴｄ２のゲート−ソース間電圧Ｖ_ＧＳは、合成寄生容量Ｃｐが小さいほど、Ｖ_ｔｈの係数を１に近づけることができる。つまり、閾値電圧の補償を精度良く行うことができる。

【0111】

ここで、本実施の形態における表示画素２００では、駆動トランジスタＴｄ２のゲート電極に接続された各スイッチングトランジスタ（スイッチングトランジスタＴ２１、Ｔ２２）は図１に示すスイッチングトランジスタ１００の構成を有する。よって、寄生容量が小さい。

【0112】

したがって、本実施の形態における表示画素２００は、比較例における表示画素と比較して、式（４）におけるＶ_ｔｈの係数を１に近づけることができる。つまり、閾値電圧の補償を精度良く行うことができる。すなわち、閾値補償能力の低下を抑制することができる。

【0113】

また、本実施の形態における表示画素２００は、次のような効果を奏する。すなわち、スイッチングトランジスタＴ２１、Ｔ２２の各々の寄生容量を低減することができるので、スイッチングトランジスタＴ２１、Ｔ２２の導通及び非導通を制御する制御線の配線負荷を低減できる。よって、高フレームレート表示に対応できるようになる。

【0114】

［効果等］
以上のように、本実施の形態において、駆動トランジスタのゲート電極に接続されたスイッチングトランジスタ１００において、チャネル領域の幅は、チャネル領域以外の半導体層１０３の幅よりも狭い。よって、スイッチングトランジスタ１００の寄生容量を小さくすることができる。したがって、駆動トランジスタＴｄ２のゲート電極に付随する寄生容量を低減できる。その結果、高精度な画像表示を実現できる。

【0115】

具体的には、本実施の形態における表示画素２００において、スイッチングトランジスタＴ２１、Ｔ２２は上述のスイッチングトランジスタ１００である。よって、表示画面の不均一の抑制、閾値補償能力の低下の抑制、及び、高フレームレート表示への対応といった高精度な画像表示を実現できる。

【0116】

また、半導体層１０３は、酸化物半導体からなっていてもよい。これにより、スイッチングトランジスタ１００のオフ時の電流を抑制しつつ、電子移動度を大きくすることができ、高い駆動能力を実現できる。

【0117】

また、スイッチングトランジスタ１００は、ソース電極１０５ｓ及びドレイン電極１０５ｄが設けられていない半導体層上に設けられたエッチングストッパ層１０４を備える。

【0118】

これにより、スイッチングトランジスタ１００のソース電極１０５ｓ及びドレイン電極１０５ｄをエッチングによって形成する際に、エッチングダメージから半導体層１０３を保護することができる。

【0119】

なお、ゲート電極１０１は、平面視において、コンタクト領域（チャネル領域以外の半導体層１０３）の全域に重ならず、少なくとも一部に重なっていればよい。また、スイッチングトランジスタ１００はエッチングストッパ層１０４を備えなくてもよい。

【0120】

また、駆動トランジスタＴｄ２の半導体層は、チャネル幅方向の長さがチャネル長方向に亘って略一定であってもよい。

【0121】

これにより、駆動トランジスタＴｄ２のオン特性の低下を抑制できる。

【0122】

また、駆動トランジスタＴｄ２の寄生容量を小さくすることを目的として、半導体層に幅の狭い部分を設けても良い。これにより、合成寄生容量Ｃ_Ｐを小さくすることができ、表示画素の輝度を理想的な輝度に近づけることができる。

【0123】

（実施の形態２）
次に、実施の形態２に係る表示装置について説明する。本実施の形態に係る表示装置は、実施の形態１に係る表示装置と比較して、表示画素の構成及び動作が異なる。以下、本実施の形態について、実施の形態１と異なる点を中心に説明する。

【0124】

［表示画素］
本実施の形態における表示画素は、上述したようなスイッチングトランジスタ１００と、ゲート電極がスイッチングトランジスタ１００に接続された駆動トランジスタとを含む。以下、本実施の形態における表示画素について具体的に説明する。

【0125】

＜構成＞
図７Ａは、本実施の形態における表示画素の構成の一例を示す回路図である。なお、同回路図において点線で描かれている容量は駆動トランジスタＴｄ２のゲート電極に接続される各構成要素の寄生容量であり、その他の構成要素の寄生容量は省略している。

【0126】

同図に示すように、本実施の形態における表示画素３００は、ＥＬ素子３０１と、駆動トランジスタＴｄ３と、ソース電極またはドレイン電極が駆動トランジスタＴｄ３のゲート電極に接続されたスイッチングトランジスタＴ３１、Ｔ３２、Ｔ３５とを含む。また、さらに、蓄積容量Ｃｓを含む。

【0127】

ＥＬ素子３０１は、発光素子の一例であり、供給される電流に応じて発光する。このＥＬ素子３０１は、アノードが駆動トランジスタＴｄ３を介してＧＮＤ電位の正電源線３１１に接続され、カソードが、電圧ＶＳＳが印加されている負電源線３１２に接続されている。

【0128】

駆動トランジスタＴｄ３は、輝度信号に応じた電流をＥＬ素子３０１に供給する。

【0129】

蓄積容量Ｃｓは、第１電極がスイッチングトランジスタＴ３５を介して駆動トランジスタＴｄ３のゲート電極と導通し、第２電極が駆動トランジスタＴｄ３のソース電極及び発光素子のアノードと導通し、輝度信号に応じた電圧を保持する。

【0130】

スイッチングトランジスタＴ３５は、第１スイッチの一例であり、ソース電極またはドレイン電極が駆動トランジスタＴｄ３のゲート電極に接続された、例えばＴＦＴである。

【0131】

スイッチングトランジスタＴ３１は、第２スイッチの一例であり、ソース電極またはドレイン電極がスイッチングトランジスタＴ３５を介して駆動トランジスタＴｄ３のゲート電極に接続され、輝度信号を供給するための信号線と蓄積容量Ｃｓの第１電極との導通及び非導通を切り換える、例えばＴＦＴである。

【0132】

スイッチングトランジスタＴ３２は、第３スイッチの一例であり、ソース電極またはドレイン電極が駆動トランジスタＴｄ３のゲート電極に接続され、例えばＧＮＤ電位の正電源線３１１と駆動トランジスタＴｄ３のゲート電極との導通及び非導通を切り換える、例えばＴＦＴである。

【0133】

ここで、スイッチングトランジスタＴ３１、Ｔ３５の各々は、上述したスイッチングトランジスタ１００である。

【0134】

＜動作＞
次に、このように構成された本実施の形態における表示画素３００の動作について説明する。図７Ｂは、本実施の形態における表示画素３００の動作の一例を示すタイミングチャートである。同図には、負電源線３１２の電圧ＶＳＳと、スイッチングトランジスタＴ３５のゲートに印加される信号であるＭＥＲＧＥと、スイッチングトランジスタＴ３２のゲートに印加される信号であるＶＲＥＦと、スイッチングトランジスタＴ３１のゲートに印加される信号であるＳＣＡＮと、輝度信号ＤＡＴＡの電圧との電圧波形が示されている。

【0135】

まず、時刻ｔ３１において、ＭＥＲＧＥの電圧レベルがＨＩＧＨ、ＶＲＥＦとＳＣＡＮの電圧レベルがＬＯＷに維持された状態で、ＶＳＳの電圧レベルが負の電位から正の電位に切り替えられる。すなわち、時刻ｔ３１において、スイッチングトランジスタＴ３５は導通状態（オン状態）、スイッチングトランジスタＴ３１、Ｔ３２は非導通状態（オフ状態）のままで、ＥＬ素子３０１のカソード電圧が正の電位となる。

【0136】

これにより、駆動トランジスタＴｄ３に発光時と逆方向の電流が流れＥＬ素子３０１に電荷が蓄積され、ＥＬ素子３０１は逆バイアス状態となる。

【0137】

その後、図７Ｂに示す前処理期間において、ＭＥＲＧＥの電圧レベルをＨＩＧＨとしたまま、ＶＲＥＦの電圧レベルがＬＯＷからＨＩＧＨに切り替えられることより、スイッチングトランジスタＴ３５を導通状態（オン状態）としつつ、スイッチングトランジスタＴ３２を導通状態（オン状態）とする。かかるタイミングでスイッチングトランジスタＴ３２が動作することにより、ＥＬ素子３０１の容量に保持された逆バイアス電圧が正電源線３１１へ放出されることを効果的に抑制する。

【0138】

次に、時刻ｔ３２において、ＭＥＲＧＥの電圧レベルがＨＩＧＨ、ＳＣＡＮの電圧レベルがＬＯＷ、ＶＲＥＦの電圧レベルがＨＩＧＨに維持された状態で、ＶＳＳの電圧レベルが正の電位から０電位に切り替えられる。すなわち、時刻ｔ３２において、スイッチングトランジスタＴ３２およびＴ３５は導通状態（オン状態）、スイッチングトランジスタＴ３１は非導通状態（オフ状態）のままで、ＥＬ素子３０１のカソード電圧が０電位となる。

【0139】

これにより、ＥＬ素子３０１のアノード側に蓄積された負の電荷に基づいて、駆動トランジスタＴｄ３のゲート−ソース間電圧は閾値電圧よりも大きくなり、駆動トランジスタＴｄ３は導通状態（オン状態）となる。また、駆動トランジスタＴｄ３のドレイン電極はＧＮＤ電位の正電源線３１１に電気的に接続される一方、駆動トランジスタＴｄ３のソース電極は負電荷が蓄積されたＥＬ素子３０１に接続されている。したがって、駆動トランジスタＴｄ３においてはゲート電極とソース電極の間に電位差が発生し、ドレイン電極からソース電極に向かって電流が流れる。かかる電流が流れることによって、ＥＬ素子３０１に蓄積された負電荷の絶対値は徐々に減少し、駆動トランジスタＴｄ３のゲート−ソース間電圧も徐々に低くなる。

【0140】

そして、駆動トランジスタＴｄ３のゲート−ソース間電圧が閾値電圧（＝Ｖｔｈ）まで減少した時点で、駆動トランジスタＴｄ３は非導通状態（オフ状態）となり、ＥＬ素子３０１に蓄積された負電荷の絶対値の減少も停止する。このとき、駆動トランジスタＴｄ３のゲート−ソース間電圧は駆動トランジスタＴｄ３の閾値に相当する電位差となっており、この電圧は蓄積容量Ｃｓに保持（記憶）される。

【0141】

次に、図７Ｂに示すＶｔｈ検出期間において、ＭＥＲＧＥの電圧レベルがＨＩＧＨからＬＯＷに切り替えられた後で、時刻ｔ３３において、ＭＥＲＧＥの電圧レベルがＬＯＷ、ＶＲＥＦの電圧レベルがＨＩＧＨ、ＶＳＳの電圧レベルが０電位に維持された状態で、ＳＣＡＮの電圧レベルがＬＯＷからＨＩＧＨに切り替えられる。すなわち、時刻ｔ３３において、スイッチングトランジスタＴ３２は導通状態（オン状態）、スイッチングトランジスタＴ３５は非導通状態（オフ状態）のままで、スイッチングトランジスタＴ３１が導通状態（オン状態）になる。

【0142】

このとき、同時に、輝度信号ＤＡＴＡの電圧がＥＬ素子３０１の輝度に対応する電位Ｖ_Ｄ１に変化し、スイッチングトランジスタＴ３１を介して蓄積容量Ｃｓに電位Ｖ_Ｄ１が書き込まれ、書き込まれた電位は蓄積容量Ｃｓに記憶（保持）される。

【0143】

次に、時刻ｔ３４において、ＭＥＲＧＥの電圧レベルがＬＯＷ、ＶＲＥＦの電圧レベルがＨＩＧＨ、ＶＳＳの電圧レベルが０電位に維持された状態で、ＳＣＡＮの電圧レベルがＨＩＧＨからＬＯＷに切り替えられる。すなわち、時刻ｔ３４において、スイッチングトランジスタＴ３２は導通状態（オン状態）、スイッチングトランジスタＴ３５は非導通状態（オフ状態）のままで、スイッチングトランジスタＴ３１が非導通状態（オフ状態）に切り替えられる。

【0144】

これにより、蓄積容量Ｃｓに安定的に電圧が保持される。

【0145】

その後、ＶＲＥＦの電圧レベルがＨＩＧＨからＬＯＷに切り替えられる。つまり、スイッチングトランジスタＴ３２が導通状態（オン状態）から非導通状態（オフ状態）になる。

【0146】

次に、時刻ｔ３５において、ＶＲＥＦおよびＳＣＡＮの電圧レベルがＬＯＷに維持された状態で、ＭＥＲＧＥの電圧レベルがＬＯＷからＨＩＧＨに切り替えられ、ＶＳＳの電圧レベルが０電位から負の電位へと切り替えられる。すなわち、時刻ｔ３５において、スイッチングトランジスタＴ３１、Ｔ３２は非導通状態（オフ状態）のままで、スイッチングトランジスタＴ３５が導通状態（オン状態）になる。

【0147】

これにより、蓄積容量Ｃｓに蓄えられた電圧に応じた電流を駆動トランジスタＴｄ３がＥＬ素子３０１に供給する。その結果、ＥＬ素子３０１が発光する。

【0148】

このときの駆動トランジスタＴｄ３のソース電圧、つまり、ＥＬ素子３０１のアノード電圧は、上述の式（５）に示すように、負電源線３１２の電圧によって影響される。その結果、表示画素３００の画素電流は、実施の形態１における表示画素２００の画素電流と同様に、負電源線３１２の電圧によって影響される。

【0149】

ここで、本実施の形態において、駆動トランジスタＴｄ３のゲート電極に接続された各スイッチングトランジスタ（スイッチングトランジスタＴ３１、Ｔ３２、Ｔ３５）は、上述したスイッチングトランジスタ１００のように構成されている。よって、当該スイッチングトランジスタ（スイッチングトランジスタＴ３１、Ｔ３２、Ｔ３５）の寄生容量を小さくすることができるので、発光時の駆動トランジスタＴｄ３のソース電圧（Ｖ_{ＯＮ（ＥＬ）}）に対する駆動トランジスタＴｄ３のゲート−ソース間電圧の依存性を抑制することができる。したがって、本実施の形態における表示画素３００の画素電流は、実施の形態１における表示画素２００と同様に、負電源線３１２の電圧降下の影響を受けにくくなる。その結果、本実施の形態に係る表示装置は、実施の形態１に係る表示装置と同様に、表示画面の不均一を抑制することができる。

【0150】

また、実施の形態１で述べたように、駆動トランジスタＴｄ３のゲート−ソース間電圧は、合成寄生容量Ｃｐが小さいほど、閾値補償能力の低下を抑制することができる。ここで、本実施の形態における表示画素３００では、駆動トランジスタＴｄ３のゲート電極に接続された各スイッチングトランジスタ（スイッチングトランジスタＴ３１、Ｔ３２、Ｔ３５）は図１に示すスイッチングトランジスタ１００の構成を有する。よって、寄生容量が小さい。したがって、本実施の形態における表示画素３００は、実施の形態１における表示画素２００と同様に、閾値電圧の補償を精度良く行うことができる。つまり、閾値補償能力の低下を抑制することができる。

【0151】

また、本実施の形態における表示画素３００は、スイッチングトランジスタＴ３１、Ｔ３２、Ｔ３５の各々の寄生容量を低減することができるので、スイッチングトランジスタＴ３１、Ｔ３２、Ｔ３５の導通及び非導通を制御する制御線の配線負荷を低減できる。よって、実施の形態１における表示画素２００と同様に、高フレームレート表示に対応できるようになる。

【0152】

［効果等］
以上のように、本実施の形態における表示画素３００において、スイッチングトランジスタＴ３１、Ｔ３２、Ｔ３５の各々は上述のスイッチングトランジスタ１００である。したがって、本実施の形態における表示画素３００においても、実施の形態１と同様の効果を奏する。すなわち、表示画面の不均一の抑制、閾値補償能力の低下の抑制、及び、高フレームレート表示への対応といった高精度な画像表示を実現できる。

【0153】

（実施の形態３）
次に、実施の形態３に係る表示装置について説明する。本実施の形態に係る表示装置は、実施の形態１に係る表示装置と比較して、表示画素の構成及び動作が異なる。以下、本実施の形態について、実施の形態１と異なる点を中心に説明する。

【0154】

［表示画素］
本実施の形態における表示画素は、上述したようなスイッチングトランジスタ１００と、ゲート電極がスイッチングトランジスタ１００に接続された駆動トランジスタとを含む。以下、本実施の形態における表示画素について具体的に説明する。

【0155】

＜構成＞
図８Ａは、本実施の形態における表示画素の構成の一例を示す回路図である。なお、同回路図において点線で描かれている容量は、駆動トランジスタＴｄ２のゲート電極に接続される各構成要素の寄生容量であり、その他の構成要素の寄生容量は省略している。

【0156】

同図に示すように、本実施の形態における表示画素４００は、ＥＬ素子４０１と、駆動トランジスタＴｄ４と、ソース電極またはドレイン電極が駆動トランジスタＴｄ４のゲート電極に接続されたスイッチングトランジスタＴ４２とを含む。また、さらに、スイッチングトランジスタＴ４１、Ｔ４５と、蓄積容量Ｃｓとを含む。

【0157】

ＥＬ素子４０１は、発光素子の一例であり、供給される電流に応じて発光する。このＥＬ素子４０１は、アノードが駆動トランジスタＴｄ４を介して電圧ＶＤＤが印加されている正電源線４１１に接続され、カソードが、電圧ＶＳＳが印加されている負電源線４１２に接続されている。

【0158】

駆動トランジスタＴｄ４は、輝度信号に応じた電流をＥＬ素子４０１に供給する。

【0159】

蓄積容量Ｃｓは、第１電極が駆動トランジスタＴｄ４のゲート電極と導通し、輝度信号の大きさに応じた電圧を保持する。蓄積容量Ｃｓの第２電極は、スイッチングトランジスタＴ４５を介して駆動トランジスタＴｄ４のソース電極に接続されている。

【0160】

スイッチングトランジスタＴ４１は、第１スイッチの一例であり、輝度信号を供給するための信号線と蓄積容量Ｃｓの第２電極との導通及び非導通を切り換える、例えばＴＦＴである。

【0161】

スイッチングトランジスタＴ４２は、第２スイッチの一例であり、ソース電極またはドレイン電極が駆動トランジスタＴｄ４のゲート電極に接続され、電圧ＶＲＥＦが印加されている参照電源線４１３（電源線）と蓄積容量Ｃｓの第１電極との導通及び非導通を切り換える、例えばＴＦＴである。ここで電圧ＶＲＥＦはＶＲＥＦ−ＶＳＳ＜Ｖｔｈ（Ｔｄ４）＋Ｖｔｈ（ＥＬ）となるように設定されることが望ましく、Ｖｔｈ（Ｔｄ４）は駆動トランジスタＴｄ４の閾値電圧であり、Ｖｔｈ（ＥＬ）はＥＬ素子４０１の発光開始電圧である。

【0162】

スイッチングトランジスタＴ４５は、第３スイッチの一例であり、蓄積容量Ｃｓの第２電極と駆動トランジスタＴｄ４のソース電極との導通及び非導通を切り換える、例えばＴＦＴである。

【0163】

ここで、スイッチングトランジスタＴ４２は、上述したスイッチングトランジスタ１００である。

【0164】

＜動作＞
次に、このように構成された本実施の形態における表示画素４００の動作について説明する。図８Ｂは、本実施の形態における表示画素４００の動作の一例を示すタイミングチャートである。同図には、スイッチングトランジスタＴ４１のゲートに印加される信号であるＳＣＡＮと、スイッチングトランジスタＴ４２のゲートに印加される信号であるＲＥＳＥＴと、スイッチングトランジスタＴ４５のゲートに印加される信号であるＭＥＲＧＥとの電圧波形が示されている。

【0165】

まず、時刻ｔ４１において、ＳＣＡＮの電圧レベルがＬＯＷに維持され、かつ、ＭＥＲＧＥの電圧レベルがＨＩＧＨに維持された状態で、ＲＥＳＥＴの電圧レベルがＬＯＷからＨＩＧＨに切り替えられる。すなわち、時刻ｔ４１において、スイッチングトランジスタＴ４１が非導通状態（オフ状態）、かつ、スイッチングトランジスタＴ４５が導通状態（オン状態）のままで、スイッチングトランジスタＴ４２が導通状態（オン状態）になる。

【0166】

これにより、蓄積容量Ｃｓの第１電極及び駆動トランジスタＴｄ４のゲート電極の電圧はＶＲＥＦとなり、駆動トランジスタＴｄ４はオフ状態となって、駆動トランジスタＴｄ４からＥＬ素子４０１への電流の供給が停止する。

【0167】

その後、ＭＥＲＧＥの電圧レベルがＨＩＧＨからＬＯＷに切り替えられることにより、スイッチングトランジスタＴ４５が非導通状態（オフ状態）となる。

【0168】

次に、時刻ｔ４２において、ＲＥＳＥＴの電圧レベルがＨＩＧＨに維持され、かつ、ＭＥＲＧＥの電圧レベルがＬＯＷに維持された状態で、ＳＣＡＮの電圧レベルがＬＯＷからＨＩＧＨに切り替えられる。すなわち、時刻ｔ４２において、スイッチングトランジスタＴ４２が導通状態（オン状態）、かつ、スイッチングトランジスタＴ４５が非導通状態（オフ状態）のままで、スイッチングトランジスタＴ４１が導通状態（オン状態）になる。

【0169】

これにより、蓄積容量Ｃｓの第２電極の電圧が輝度信号ＤＡＴＡの電圧に設定される。ここで、蓄積容量Ｃｓの第１電極の電圧はＶＲＥＦに設定されているので、蓄積容量ＣｓにはＶＲＥＦと輝度信号の電圧との差分電圧が記憶（保持）される。

【0170】

次に、時刻ｔ４３において、ＲＥＳＥＴの電圧レベルがＨＩＧＨに維持され、かつ、ＭＥＲＧＥの電圧レベルがＬＯＷに維持された状態で、ＳＣＡＮの電圧レベルがＨＩＧＨからＬＯＷに切り替えられる。すなわち、時刻ｔ４３において、スイッチングトランジスタＴ４２が導通状態（オン状態）、かつ、スイッチングトランジスタＴ４５が非導通状態（オフ状態）のままで、スイッチングトランジスタＴ４１が非導通状態（オフ状態）になる。

【0171】

これにより、輝度信号ＤＡＴＡの電圧の書き込みが完了する。このように、スイッチングトランジスタＴ４５を非導通状態（オフ状態）とすることにより、駆動トランジスタＴｄ４を介してスイッチングトランジスタＴ４１にドレイン電流が流れ込むことを抑制する。よって、蓄積容量Ｃｓの第２電極の電位の変動を抑制できる。つまり、蓄積容量ＣｓはＶＲＥＦと輝度信号の電圧との差分電圧を正確に保持できる。

【0172】

次に、時刻ｔ４４において、ＳＣＡＮおよびＭＥＲＧＥの電圧レベルがＬＯＷに維持された状態で、ＲＥＳＥＴの電圧レベルがＨＩＧＨからＬＯＷに切り替えられる。すなわち、時刻ｔ４４において、スイッチングトランジスタＴ４１、Ｔ４５が非導通状態（オフ状態）のままで、スイッチングトランジスタＴ４２が非導通状態（オフ状態）になる。

【0173】

次に、時刻ｔ４５において、ＳＣＡＮおよびＲＥＳＥＴの電圧レベルがＬＯＷに維持された状態で、ＭＥＲＧＥの電圧レベルがＬＯＷからＨＩＧＨに切り替えられる。すなわち、時刻ｔ４５において、スイッチングトランジスタＴ４１、Ｔ４２が非導通状態（オフ状態）のままで、スイッチングトランジスタＴ４５が導通状態（オン状態）になる。

【0174】

これにより、蓄積容量Ｃｓに蓄えられた電圧に応じた電流を駆動トランジスタＴｄ４がＥＬ素子４０１に供給する。その結果、ＥＬ素子４０１が発光する。

【0175】

このときの駆動トランジスタＴｄ４のソース電圧、つまり、ＥＬ素子４０１のアノード電圧は、上述の式（５）に示すように、負電源線４１２の電圧によって影響される。その結果、表示画素４００の画素電流は、実施の形態１における表示画素２００の画素電流と同様に、負電源線４１２の電圧によって影響される。

【0176】

ここで、本実施の形態において、駆動トランジスタＴｄ４のゲート電極に接続されたスイッチングトランジスタＴ４２は、上述したスイッチングトランジスタ１００のように構成されている。よって、当該スイッチングトランジスタＴ４２の寄生容量を小さくすることができるので、発光時の駆動トランジスタＴｄ４のソース電圧（Ｖ_{ＯＮ（ＥＬ）}）に対する駆動トランジスタＴｄ４のゲート−ソース間電圧の依存性を抑制することができる。したがって、本実施の形態における表示画素４００の画素電流は、実施の形態１における表示画素２００と同様に、負電源線４１２の電圧降下の影響を受けにくくなる。その結果、本実施の形態に係る表示装置は、実施の形態１に係る表示装置と同様に、表示画面の不均一を抑制することができる。

【0177】

また、本実施の形態における表示画素４００は、スイッチングトランジスタＴ４２の寄生容量を低減することができるので、スイッチングトランジスタＴ４２の導通及び非導通を制御する制御線の配線負荷を低減できる。よって、実施の形態１における表示画素２００と同様に、高フレームレート表示に対応できるようになる。

【0178】

［効果等］
以上のように、本実施の形態における表示画素４００において、スイッチングトランジスタＴ４２は上述のスイッチングトランジスタ１００である。したがって、本実施の形態における表示画素４００においても、実施の形態１とほぼ同様の効果を奏する。すなわち、表示画面の不均一の抑制、及び、高フレームレート表示への対応ができる。つまり、高精度な画像表示を実現できる。

【0179】

（他の実施の形態）
以上のように、本出願において開示する技術の例示として、実施の形態を説明した。しかしながら、本開示における技術は、これに限定されず、適宜、変更、置き換え、付加、省略などを行った実施の形態にも適用可能である。また、上記実施の形態で説明した各構成要素を組み合わせて、新たな実施の形態とすることも可能である。

【0180】

そこで、以下、他の実施の形態をまとめて説明する。

【0181】

例えば、本開示に係る表示装置における表示画素の回路構成は、上記した回路構成に限らず、他の構成を有する回路構成であってもよい。また、表示画素の動作は、上記したタイミングチャートに示した動作に限らず、他の動作であってもよい。また、表示画素における各トランジスタは、Ｐチャネル型のトランジスタであってもよいし、Ｎチャネル型のトランジスタであってもよい。

【0182】

また、上記説明では発光素子の一例としてＥＬ素子を用いて説明したが、発光素子はＥＬ素子に限らず、電流に応じて発光強度が変化するデバイスであればどのような電流−光変換デバイスでもよい。

【0183】

また、例えば、上記回路構成と同様の機能を実現できる範囲で、ある素子に対して、直列又は並列に、トランジスタ、抵抗素子、又は容量素子等の素子を接続したものも本開示に含まれる。言い換えると、上記実施の形態における「接続される」とは、２つの端子（ノード）が直接接続される場合に限定されるものではなく、同様の機能が実現できる範囲において、当該２つの端子（ノード）が、素子を介して接続される場合も含む。

【0184】

また、上記で用いた数字は、本開示を具体的に説明するために例示するものであり、本開示は例示された数字に制限されない。

【0185】

例えば、チャネル領域の幅ｃは、上述した４μｍに限らず、コンタクト領域の幅ｇよりも狭ければよい。このとき、チャネル領域の幅の下限値としては、スイッチングトランジスタ１００を適用するトランジスタに要求される特性を満たす値であればよい。例えば、スイッチングトランジスタ１００が輝度信号ＤＡＴＡを供給するための信号線に接続されている輝度信号の書き込み用のトランジスタに適用される場合、チャネル領域の幅ｃは、書き込み期間内に輝度信号の書き込みを完了させられるような特性（例えば、電子移動度等）を満たす値であればよい。

【0186】

また、実施の形態１で説明した、輝度信号ＤＡＴＡの書き込み完了後に、駆動トランジスタＴｄ２のブートストラップ動作を経てＥＬ素子２０１を発光させる一連の動作は、他の実施の形態に適用してもよい。

【0187】

また、このような一連の動作は、表示画素の各スイッチングトランジスタの導通及び非導通を制御する制御部によって実現されてもよい。

【0188】

例えば、各実施の形態に係る表示装置は、図９に示されるようなテレビなどのＦＰＤ表示装置として実現できる。ここで、同図に示す表示装置５００は、制御部５１０を備えてもよく、当該制御部５１０は、蓄積容量Ｃｓに輝度信号ＤＡＴＡの大きさに応じた電圧を保持させ、保持させた後に、蓄積容量Ｃｓの第１電極を駆動トランジスタのゲート電極と導通させ、かつ、蓄積容量Ｃｓの第２電極を駆動トランジスタのソース電極と導通させることにより、駆動トランジスタに流れる電流によって当該駆動トランジスタのソース電極の電位を変化させることで当該駆動トランジスタのゲート電極の電位を変化させる動作であるブートストラップ動作を実行し、ブートストラップ動作を経て、ＥＬ素子（発光素子）を発光させてもよい。

【0189】

以上のように、本開示における技術の例示として、実施の形態を説明した。そのために、添付図面および詳細な説明を提供した。

【0190】

したがって、添付図面および詳細な説明に記載された構成要素の中には、課題解決のために必須な構成要素だけでなく、上記技術を例示するために、課題解決のためには必須でない構成要素も含まれ得る。そのため、それらの必須ではない構成要素が添付図面や詳細な説明に記載されていることをもって、直ちに、それらの必須ではない構成要素が必須であるとの認定をするべきではない。

【0191】

また、上述の実施の形態は、本開示における技術を例示するためのものであるから、請求の範囲またはその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。

【産業上の利用可能性】

【0192】

本発明は、表示装置に利用でき、特に、テレビなどのＦＰＤ表示装置に利用することができる。

【符号の説明】

【0193】

１００、Ｔ２１、Ｔ２２、Ｔ２３、Ｔ２４、Ｔ３１、Ｔ３２、Ｔ３５、Ｔ４１、Ｔ４２、Ｔ４５ スイッチングトランジスタ
１０１ ゲート電極
１０２ ゲート絶縁膜
１０３ 半導体層
１０４ エッチングストッパ層
１０５ｄ ドレイン電極
１０５ｓ ソース電極
２００、３００、４００ 表示画素
２０１、３０１、４０１ ＥＬ素子
２１１，３１１、４１１ 正電源線
２１２、３１２、４１２ 負電源線
２１３、４１３ 参照電源線
２１４ リセット線
２５０Ａ、２５０Ｂ 表示画面
５００ 表示装置
５１０ 制御部
Ｃｓ 蓄積容量
Ｔｄ２、Ｔｄ３、Ｔｄ４ 駆動トランジスタ

【図1】

【図2】

【図3A】

【図3B】

【図4】

【図5】

【図6A】

【図6B】

【図7A】

【図7B】

【図8A】

【図8B】

【図9】