特許 6357714 組込形フィルタを備えた多層電子構造体、および多層電子構造体の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6357714

(24)【登録日】2018年6月29日

(45)【発行日】2018年7月18日

(54)【発明の名称】組込形フィルタを備えた多層電子構造体、および多層電子構造体の製造方法

(51)【国際特許分類】

   H01L 23/12 20060101AFI20180709BHJP

   H05K 3/46 20060101ALI20180709BHJP

   H05K 1/16 20060101ALI20180709BHJP

【ＦＩ】

   H01L23/12 B

   H01L23/12 N

   H05K3/46 Q

   H05K3/46 N

   H05K1/16 A

【請求項の数】38

【全頁数】33

(21)【出願番号】特願2013-220624(P2013-220624)

(22)【出願日】2013年10月23日

(65)【公開番号】特開2015-35569(P2015-35569A)

(43)【公開日】2015年2月19日

【審査請求日】2016年10月20日

(31)【優先権主張番号】13/962,316

(32)【優先日】2013年8月8日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】512250968

【氏名又は名称】ツーハイ アクセス セミコンダクター カンパニー リミテッド

(74)【代理人】

【識別番号】100091683

【弁理士】

【氏名又は名称】▲吉▼川 俊雄

(74)【代理人】

【識別番号】100179316

【弁理士】

【氏名又は名称】市川 寛奈

(72)【発明者】

【氏名】ドロール フルウィッツ

(72)【発明者】

【氏名】アレックス フアン

【審査官】 井上 和俊

(56)【参考文献】

【文献】 特開２００４−２７４２６７（ＪＰ，Ａ）

【文献】 特開２００２−３６８４２８（ＪＰ，Ａ）

【文献】 特開２００５−００５５４８（ＪＰ，Ａ）

【文献】 特開２００７−２２０９４３（ＪＰ，Ａ）

【文献】 特開２０００−２９５００７（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２３／１２

Ｈ０５Ｋ １／１６

Ｈ０５Ｋ ３／４６

(57)【特許請求の範囲】

【請求項1】

少なくとも１つのフィーチャ層および少なくとも１つの隣接するビア層を備える複合電子構造体であって、前記層がＸＹ平面内に延在してかつ高さｚを有し、
前記複合電子構造体が、少なくとも１個のインダクタと連結される少なくとも１個のコンデンサを備え、
前記少なくとも１個のコンデンサは下側電極および誘電層を備え、前記少なくとも１つのフィーチャ層と少なくとも１つのビア柱との間にはさまれて前記ビア層の下部に組み込まれ、かつ、前記誘電体層上の前記少なくとも１つのビア柱のフットプリントのサイズが前記少なくとも１個のコンデンサの容量を規定し、
前記ビア柱が、ポリマーマトリクス内に埋め込まれ、そして、
前記少なくとも１個のインダクタがビア柱を用いて形成されることを特徴とする複合電子構造体。

【請求項2】

前記少なくとも１個のコンデンサおよび前記少なくとも１個のインダクタが、直列に連結されることを特徴とする請求項１に記載の複合電子構造体。

【請求項3】

前記ビア層の上に少なくとも第２のフィーチャ層を備え、そして、前記少なくとも１個のコンデンサおよび前記少なくとも１個のインダクタが前記フィーチャ層経由で並列に連結されることを特徴とする請求項１に記載の複合電子構造体。

【請求項4】

前記少なくとも１個のインダクタが、前記フィーチャ層内に製作されることを特徴とする請求項１に記載の複合電子構造体。

【請求項5】

前記少なくとも１個のインダクタが、螺旋状に巻きつけられることを特徴とする請求項４に記載の多層複合電子構造体。

【請求項6】

前記インダクタのインダクタンスが、少なくとも０．１ｎＨであることを特徴とする請求項４に記載の多層複合電子構造体。

【請求項7】

前記インダクタのインダクタンスが、５０ｎＨ未満であることを特徴とする請求項４に記載の多層複合電子構造体。

【請求項8】

更なるインダクタが、ビア層内に製作されることを特徴とする請求項４に記載の多層複合電子構造体。

【請求項9】

前記インダクタのインダクタンスが、少なくとも０．１ｎＨであることを特徴とする請求項１に記載の多層複合電子構造体。

【請求項10】

前記インダクタのインダクタンスが、１０ｎＨ未満であることを特徴とする請求項１に記載の多層複合電子構造体。

【請求項11】

前記少なくとも１個のインダクタおよび前記少なくとも１個のコンデンサが、フィルタを形成し、前記フィルタが、基本的ＬＣ低域フィルタ、ＬＣ高域フィルタ、ＬＣ直列帯域フィルタ、ＬＣ並列帯域フィルタおよび低域並列チェビシェフフィルタからなる群から選択されることを特徴とする請求項１に記載の多層複合電子構造体。

【請求項12】

前記ポリマーマトリクスが、ガラスファイバを更に備えることを特徴とする請求項１に記載の多層複合電子構造体。

【請求項13】

前記ポリマーマトリクスが、ポリイミド、エポキシ、ＢＴ（ビスマレイミド／トリアジン）およびそれらの混和物を備える群から選択されるポリマーを備えることを特徴とする請求項１に記載の多層複合電子構造体。

【請求項14】

前記ポリマーマトリクスが、０．５ミクロンと３０ミクロンとの間の平均粒子径および１５重量％と３０重量％との間の微粒子を有する無機粒状フィラーを更に備えることを特徴とする請求項１に記載の多層複合電子構造体。

【請求項15】

前記コンデンサが、セラミック誘電体を備えることを特徴とする請求項１に記載の多層複合電子構造体。

【請求項16】

前記コンデンサの前記誘電体が、Ｔａ２Ｏ５、ＴｉＯ_２、ＢａＯ_４ＳｒＴｉおよびＡｌ_２Ｏ_３からなる群のうち少なくとも１つを備えることを特徴とする請求項１に記載の多層複合電子構造体。

【請求項17】

前記下側電極が貴金属を備えることを特徴とする請求項１に記載の多層複合電子構造体。

【請求項18】

前記下側電極が、金、プラチナおよびタンタルからなる群から選択される金属を備えることを特徴とする請求項１７に記載の多層複合電子構造体。

【請求項19】

前記上側電極が、金、プラチナおよびタンタルからなる群から選択される金属を備えることを特徴とする請求項１７に記載の多層複合電子構造体。

【請求項20】

前記上側電極が、前記ビア柱を備えることを特徴とする請求項１７に記載の多層複合電子構造体。

【請求項21】

前記コンデンサが、コンデンサの容量を調整するように慎重に制御される前記ビア柱の断面積によって規定される断面積を有することを特徴とする請求項１に記載の多層複合電子構造体。

【請求項22】

前記少なくとも１個のコンデンサが、１．５ｐＦと３００ｐＦの間の容量を有することを特徴とする請求項１に記載の多層複合電子構造体。

【請求項23】

前記少なくとも１個のコンデンサが、５と１５ｐＦとの間の容量を有することを特徴とする請求項１に記載の多層複合電子構造体。

【請求項24】

請求項１に記載の多層複合電子構造体を製作する方法であって、第１電極およびセラミックの層を堆積することによってコンデンサを製作するステップと、前記セラミックの層上のビア柱のフットプリントのサイズが前記コンデンサの制御容量を規定するように、前記セラミックの層の一部の上にビア柱を付加するステップと、
銅をフォトレジストのパターンに電気メッキし、フォトレジストを剥離し、かつ積層することによってビア柱によって形成されるインダクタを製作するステップを含む方法。

【請求項25】

前記誘電材料が、Ｔａ２Ｏ５、ＴｉＯ_２、ＢａＯ_４ＳｒＴｉおよびＡｌ_２Ｏ_３からなる群から選択されることを特徴とする請求項２４に記載の方法。

【請求項26】

前記電極の層が、金、プラチナおよびタンタルからなる群から選択されることを特徴とする請求項２４に記載の方法。

【請求項27】

金、プラチナおよびタンタルからなる群から選択される上側電極を堆積するステップと、前記上側電極の上に正確に寸法を規定された銅ビア柱を堆積するステップと、前記コンデンサのサイズを制御するために余剰上側電極、誘電体および下側電極を選択的に除去するステップを更に含む請求項２４に記載の方法。

【請求項28】

前記余剰上側電極、前記誘電体および前記下側電極が、プラズマエッチングによって除去されることを特徴とする請求項２７に記載の方法。

【請求項29】

請求項２４に記載の方法であって、前記コンデンサが、以下のステップ、すなわち：
（ｉ）キャリアを調達するステップ；
（ｉｉ）バリア層を堆積するステップ；
（ｉｉｉ）バリア層を薄くするステップ；
（ｉｖ）前記バリア層より上に銅の薄層を堆積するステップ；
（ｖ）電極材の第１層を堆積するステップ；
（ｖｉ）誘電材料の層を堆積するステップ；
（ｖｉｉ）電極材の第２層を堆積するステップ；
（ｖｉｉｉ）前記第２電極の上に上部銅層を堆積するステップ、
（ｉｘ）前記上部銅層の上にフォトレジストを塗布しかつパターン化するステップ；
（ｘ）前記上部銅層の露出された銅をエッチング除去するステップ；
（ｘｉ）前記第２電極層の露出された材料、前記誘電材料の層内の露出された誘電材料および前記電極の第１層内の露出された材料をエッチング除去するステップ、および
（ｘｉｉ）前記フォトレジストを剥離するステップを含む方法によって製作されることを特徴とする方法。

【請求項30】

誘電材料の層を堆積するステップ（ｖｉ）がセラミックの層をスパッタリングするステップを含み、および、前もってまたはその後アルミニウムの層を堆積するステップ、そして次に、前記アルミニウムをより低密度アルミニウム−酸化物に酸化し、それによって酸化アルミニウムを前記セラミックの層内の欠陥に成長させるステップ、および前記欠陥を封止するステップを更に含むことを特徴とする請求項２９に記載の方法。

【請求項31】

前記キャリアが、犠牲銅基板およびそれに追加される銅の急速解放薄フィルムを備えた銅キャリアからなる群から選択されることを特徴とする請求項３０に記載の方法。

【請求項32】

請求項２４に記載の方法であって、インダクタが、少なくとも１個の銅ビアを露出するために薄くされる誘電ポリマーの上に銅シード層を堆積し、それによって導電接続をもたらすステップ；
フォトレジスト層を置くステップ；
細長い形状のビアを作り出すために前記フォトレジストをパターン化するステップ；
インダクタを作り出すために前記フォトレジストに銅を堆積するステップ；
前記フォトレジストを剥離するステップ；
前記シード層をエッチング除去し、かつ積層するステップによって製作されることを特徴とする方法。

【請求項33】

チタンシード層が、前記銅シード層の前に堆積されることを特徴とする請求項３２に記載の方法。

【請求項34】

請求項３３に記載の方法であって、インダクタが、少なくとも１個の銅ビアを露出するために薄くされる誘電ポリマーの上に銅シード層を堆積し、それによって導電接続をもたらすステップ；
フォトレジスト層を置くステップ；
螺旋フィーチャを作り出すために前記フォトレジストをパターン化するステップ；
インダクタを作り出すために銅を前記フォトレジストに堆積するステップ；
前記フォトレジストを剥離するステップ；
および前記シード層をエッチング除去するステップによって製作されることを特徴とする方法。

【請求項35】

積層するステップを更に含む請求項３４に記載の方法。

【請求項36】

チタンシード層が、前記銅シード層の前に堆積されることを特徴とする請求項３４に記載の方法。

【請求項37】

請求項３６に記載の方法であって、さらに：
ポリマーマトリクス内に前記フィルタの配列を埋め込むステップ；
ビアの端部を露出するために薄くするステップ；
前記薄くされたポリマーマトリクスの各側面にフォトレジストを置くことによって終端部を付加するステップ；
銅パッドを前記フォトレジストのパターンに堆積するステップ；
前記フォトレジストを剥離するステップ；
前記銅パッドの間にソルダーマスクを置いてかつ保護コーティングを塗布するステップを含む方法。

【請求項38】

前記保護コーティングが、ＥＮＥＰＩＧおよび有機ニスから選択されることを特徴とする請求項３７に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、フィルタのような受動素子および組込形フィルタを備えた多層相互接続構造体などを目的とする。

【背景技術】

【0002】

ますます複雑な電子構成部品の小型化に対するますますより大きな需要によって駆り立てられて、コンピュータおよび遠隔通信装置のような民生用電子機器が、より集積化されるようになっている。これは、誘電材料によって互いに電気的に絶縁される高密度の多数の導電層およびビアを有するＩＣ基板およびＩＣインターポーザのような支持構造体に対する要求を作り出した。

【0003】

この種の支持構造体に対する一般的な要件は、信頼性および適切な電気性能、薄さ、堅さ、平面性、良い熱放散および競争的な単価である。

【0004】

これらの要件を達成するための種々のアプローチのうち、層の間に相互接続ビアを作り出す１つの広く実現された製造技法が、メッキ技法によってその中に堆積される金属、通常銅によるその後の充填のために、その後置かれた誘電体基板中に最後の金属層まで通して穴開けするためにレーザーを使用する。ビアを作り出すこのアプローチは時には『ドリルアンドフィル』と称され、それによって作り出されるビアは、『ドリルアンドフィルビア』と称されることができる。

【0005】

複数の欠点が、ドリルアンドフィルビアアプローチにはある。各ビアが別々に穴開けされる必要があるので、処理率が限定され、精巧な多ビアＩＣ基板およびインターポーザを製作するコストがひどく高くなる。大きな配列では、ドリルアンドフィル方法論によって互いに極めて近傍に異なるサイズおよび形状を有する高密度の高品質ビアを生成することは、困難である。さらに、レーザー穴開けされたビアは誘電材料の厚さを通して内部に粗い側壁およびテーパーを有する。このテーパリングは、ビアの有効径を減少させる。それはまた、特に超小型ビア径で前の導電性金属層に対する電気接触に悪影響を与え、それによって信頼性問題を引き起こすかもしれない。その上、穴開けされる誘電体がポリマーマトリクスのガラスまたはセラミックファイバを備える複合材料である所で、側壁が特に粗く、この粗さが追加的な迷いインダクタンスを作り出す場合がある。

【0006】

穴開けされたビアホールの充填プロセスは、通常銅の電気メッキによって達成される。電気メッキ堆積技法は、陥凹形成に結びつく場合があり、そこで小型のクレータがビアの上部に出現する。あるいは、ビアチャネルが、それが保持することができるより多くの銅で充填されるところでオーバフィルが起こる場合があり、および、周囲の材料の上に突き出る半球形の上面が作り出される。高密度基板およびインターポーザを製作する時必要に応じて、その後ビアを順に重ねてスタックする時、陥凹形成およびオーバフィルの両方が困難を作り出す傾向がある。さらに、理解されるであろうことは、特にそれらがインターポーザまたはＩＣ基板設計の同じ相互接続層内でより小型のビアに近接している時、大きなビアチャネルは均一に充填するのが困難であることである。

【0007】

受け入れられるサイズおよび信頼性の範囲が時間とともに向上しているとはいえ、上記の欠点はドリルアンドフィル技術に固有であり、可能なビアサイズの範囲を限定している。レーザー穴開けが丸いビアチャネルを作り出すために最良であることが更に注意される。スロット形状のビアチャネルが理論的にレーザーミリングによって製作されることができるとはいえ、実際、製作されることができる幾何学形状の範囲はいくぶん限定され、および、与えられた支持構造体のビアは一般的に円柱形で実質的に同一である。

【0008】

ドリルアンドフィルによるビアの製作は高価であり、および相対的に費用効果的な電気メッキプロセスを使用してそれによって銅によって作り出されるビアチャネルを均一に一貫して充填することは困難である。

【0009】

複合誘電材料内にレーザー穴開けされたビアは、実用的に６０×１０^−６ｍ（６０ミクロン）の直径に限定され、かつそれでも、必要とされる除去プロセスの結果、穴開けされる複合材料の性質に起因する有意なテーパリング形状、同じく粗い側壁に苦しむ。

【0010】

前述のレーザー穴開けの他の限定に加えて、異なるサイズのビアチャネルが穴開けされて、そして次に、異なるサイズのビアを製作するために金属で充填される時、ビアチャネルが異なる速度で埋まるという理由から、同じ層内に異なる直径のビアを作り出すことが困難であるという点で、ドリルアンドフィル技術の付加的限定事項がある。従って、異なるサイズのビアに対して堆積技法を同時に最適化することは不可能であるので、ドリルアンドフィル技術を特徴づける陥凹形成またはオーバフィルの典型的課題は悪化する。

【0011】

ドリルアンドフィルアプローチの欠点の多くを克服する一代替案は、別名『パターンメッキ』技術を使用して、フォトレジスト内に作り出されるパターンに銅または他の金属を堆積することによってビアを製作することである。

【0012】

パターンメッキでは、シード層が最初に堆積される。次いで、フォトレジストの層がその上に堆積され、その後露光されてパターンを作り出し、かつシード層を露出させる溝を作るために選択的に除去される。ビア柱が、銅をフォトレジスト溝に堆積することによって作り出される。残りのフォトレジストが次いで除去され、シード層がエッチング除去され、一般的にポリマー含浸されたガラスファイバマットである誘電材料が、ビア柱をおおうためにその上におよびその周りに積層される。種々の技法およびプロセスが、次いで誘電材料を平坦化するために用いられ、ビア柱の上部を露出するためにそれの一部を除去し、そこで次の金属層を構築するためにそれによって接地に対する導電接続を可能にすることができる。所望の多層構造体を構築するためにこのプロセスを繰り返すことによって、金属導体およびビア柱の以降の層がその上に堆積されることができる。

【0013】

以下に『パネルメッキ』として知られる、代わりの、しかし密接に関連づけられた技術において、金属または合金の連続層が基板上へ堆積される。フォトレジストの層が基盤の上部に堆積され、パターンがその中に現像される。現像されたフォトレジストのパターンが剥離され、その下に金属を選択的に露出し、それが次いでエッチング除去されることができる。未現像のフォトレジストが下層金属をエッチング除去されることから保護して、直立したフィーチャおよびビアのパターンを残す。

【0014】

未現像のフォトレジストを剥離した後に、ポリマー含浸されたガラスファイバマットのような誘電材料が、直立した銅フィーチャおよび／またはビア柱周辺におよびその上に積層されることができる。平坦化の後、所望の多層構造体を構築するためにこのプロセスを繰り返すことによって、金属導体およびビア柱の以降の層がその上に堆積されることができる。上記したパターンメッキまたはパネルメッキ方法論によって作り出されるビア層は、一般的に銅由来の『ビア柱』およびフィーチャ層として公知である。

【0015】

理解されるであろうことは、マイクロエレクトロニクスの進化の全般的な推進力が高い信頼性を有するますますより小さい、より薄い、より軽いおよびより強力な製品を製作する方へ向けられるということである。厚い、コアを持つ相互接続部の使用は極薄の製品が到達可能であることを妨げる。相互接続ＩＣ基板または『インターポーザ』内にますますより高い密度の構造体を作り出すために、ますますより小さい接続部のますますより多くの層が必要とされる。実際に、時には互いの上に構成要素をスタックすることが、望ましい。

【0016】

メッキした積層構造体が銅または他の適切な犠牲基板上に堆積されるならば、基板がエッチング除去され、自立コアレス層状構造体を残すことができる。更なる層が、犠牲基板に以前に接着された側面上に堆積され、それによって両面ビルドアップを可能にすることができ、それが反りを最小化して平面性を達成するのを補助する。

【0017】

高密度相互接続部を製作するための１つの柔軟な技術が、誘電マトリクス内に金属ビアまたはフィーチャからなるパターンまたはパネルメッキした多層構造体を構築することである。金属は銅であることができ、誘電体はファイバ強化ポリマーであることができる。一般的に、例えばポリイミドのような、高ガラス転移温度（Ｔｇ）を備えたポリマーが使用される。これらの相互接続部は、コアを持つかまたはコアレスであることができ、かつ構成要素をスタックするためのキャビティを含むことができる。それらは、奇数または偶数の層を有することができる。可能にする技術は、Ａｍｉｔｅｃ−Ａｄｖａｎｃｅｄ Ｍｕｌｔｉｌａｙｅｒ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｔｅｃｈｎｏｌｏｇｉｅｓ社に付与された以前の特許内に記載されている。

【0018】

例えば、Ｈｕｒｗｉｔｚ他に付与された（特許文献１）が、上位の電子支持構造体の構成における前駆体としての用途のために、誘電体内にビア配列を含む自立膜を製作する一方法を記載し、犠牲キャリア上の誘電体周囲内に導電性ビアの膜を製作するステップと、自立積層配列を形成するために膜を犠牲キャリアから分離するステップとを含む。この種の自立膜に基づく電子基板は、積層配列を薄くして平坦化することによって形成され、ビアを終端することが続くことができる。この刊行物は、全体として本願明細書に引用したものとする。

【0019】

Ｈｕｒｗｉｔｚ他に付与された（特許文献２）が、第２のＩＣダイと直列に接続される第１のＩＣダイを支持するためのＩＣ支持体を製作するための一方法であって、このＩＣ支持体が絶縁周囲内の銅フィーチャおよびビアの交互層のスタックを備え、第１のＩＣダイがＩＣ支持体上へボンディング可能であり、および第２のＩＣダイがＩＣ支持体内部でキャビティ内にボンディング可能であり、キャビティが、銅ベースをエッチング除去し、かつビルトアップ銅を選択的にエッチング除去することによって形成される方法を記載する。この刊行物は、全体として本願明細書に引用したものとする。

【0020】

Ｈｕｒｗｉｔｚ他に付与された（特許文献３）が、以下のステップ、すなわち、（Ａ）第１のベース層を選択するステップと、（Ｂ）第１のベース層上へ第１の耐エッチング液バリア層を堆積するステップと、（Ｃ）交互の導電層および絶縁層の第１のハーフスタックを構築するステップであって、導電層が絶縁層を通してビアによって相互接続されるステップと、（Ｄ）第１のハーフスタック上へ第２のベース層を塗布するステップと、（Ｅ）第２のベース層にフォトレジストの保護コーティングを塗布するステップと、（Ｆ）第１のベース層をエッチング除去するステップと、（Ｇ）フォトレジストの保護コーティングを除去するステップと、（Ｈ）第１の耐エッチング液バリア層を除去するステップと、（Ｉ）交互の導電層および絶縁層の第２のハーフスタックを構築するステップであって、導電層が絶縁層を通してビアによって相互接続され、第２のハーフスタックが、第１のハーフスタックに実質的に対称のレイアップを有するステップと、（Ｊ）交互の導電層および絶縁層の第２のハーフスタック上へ絶縁層を塗布するステップと、（Ｋ）第２のベース層を除去するステップと、（Ｌ）スタックの外面上にビアの端部を露出することによって基板を終端し、かつそれに終端部を付加するステップと、を含む電子基板を製作する一方法を記載する。この刊行物は、全体として本願明細書に引用したものとする。

【0021】

Ｗｉｆｉ、ブルートゥースなどのような、ＲＦ（無線周波数）技術は、携帯電話および自動車を含む種々のデバイス内に広く実現されている。

【0022】

基底帯域処理およびメモリチップに加えて、ＲＦデバイスは特に種々の種類のコンデンサ、インダクタおよびフィルタのような受動素子を必要とする。この種の受動素子は表面実装されることができるが、ますますより強力な小型化およびコスト削減を可能にするために、この種のデバイスはチップまたは基板内に埋め込まれることができる。

【0023】

ビア柱製作プロセスの１つの利点は、単純な円柱形のものの代わりに形状化されたビアが生成されることができることである。これは、コンデンサの成型に大きな柔軟性を提供して、更にｘｙ面内の異なる位置の間で導体として機能する高インダクタンスビアの製作を可能にしてかつコンデンサおよびインダクタの組合せからなるフィルタの形成を容易にする。

【先行技術文献】

【特許文献】

【0024】

【特許文献1】米国特許第７，６８２，９７２号明細書、名称「先端多層コアレス支持構造体およびそれらの製作のための方法」

【特許文献2】米国特許第７，６６９，３２０号明細書、名称「チップパッケージング用のコアレスキャビティ基板およびそれらの製作」

【特許文献3】米国特許第７，６３５，６４１号明細書、名称「集積回路支持構造体およびそれらの製作」

【発明の概要】

【課題を解決するための手段】

【0025】

本発明の第１の態様が、少なくとも１つのフィーチャ層および少なくとも１つの隣接するビア層を備える複合電子構造体であって、前記層がＸＹ平面内に延在して高さｚを有し、この複合電子構造体が、少なくとも１個のインダクタと連結される少なくとも１個のコンデンサを備え、少なくとも１個のビアが少なくとも１個のコンデンサの上に立ち、かつ任意選択で上側電極を形成するように、この少なくとも１個のコンデンサが、下側電極および誘電層を備え、かつ少なくとも１つのフィーチャ層とビア柱にはさまれるビア層のベースに組み込まれており、ビア層がポリマーマトリクス内に埋め込まれ、そして、第１のフィーチャ層および隣接するビア層のうち少なくとも１つ内にこの少なくとも１個のインダクタが形成されることを特徴とする複合電子構造体を提供することを目的とする。

【0026】

任意選択で、少なくとも１個のコンデンサおよび少なくとも１個のインダクタが、直列に連結される。

【0027】

任意選択で、少なくとも１個のコンデンサおよび少なくとも１個のインダクタが、並列に連結される。

【0028】

少なくとも１個のインダクタが、フィーチャ層内に製作されることができる。

【0029】

フィーチャ層内の少なくとも１個のインダクタが、一般的に螺旋状に巻きつけられる。

【0030】

一般的に、フィーチャ層内のインダクタのインダクタンスが、少なくとも０．１ｎＨである。

【0031】

一般的に、フィーチャ層内のインダクタのインダクタンスが、５０ｎＨ未満である。

【0032】

任意選択で、更なるインダクタがビア層内に製作される。

【0033】

実施態様によっては、少なくとも１個のインダクタがビア層内に製作される。

【0034】

そのような場合、インダクタのインダクタンスは一般的に少なくとも１ｎＨである。

【0035】

そのような場合、インダクタのインダクタンスは一般的に１０ｎＨ未満である。

【0036】

いくつかの構造体では、少なくとも１個のインダクタおよび前記少なくとも１個のコンデンサがフィルタを形成し、前記フィルタが、基本的ＬＣ低域フィルタ、ＬＣ高域フィルタ、ＬＣ直列帯域フィルタ、ＬＣ並列帯域フィルタおよび低域並列チェビシェフフィルタからなる群から選択される。

【0037】

任意選択で、ポリマーマトリクスがポリイミド、エポキシ、ＢＴ（ビスマレイミド／トリアジン）およびそれらの混和物を備える群から選択されるポリマーを備える。

【0038】

任意選択で、ポリマーマトリクスがガラスファイバを更に備える。

【0039】

任意選択で、ポリマーマトリクスが０．５ミクロンと３０ミクロンとの間の平均粒子径および１５重量％と３０重量％との間の微粒子を有する無機粒状フィラーを更に備える。

【0040】

一般的に、コンデンサがセラミック誘電体を備える。

【0041】

任意選択で、コンデンサの誘電体がＴａ２Ｏ５、ＴｉＯ_２、ＢａＯ_４ＳｒＴｉおよびＡｌ_２Ｏ_３からなる群の少なくとも１つを備える。

【0042】

一般的に、下側電極が貴金属を備える。

【0043】

任意選択で、下側電極が金、プラチナおよびタンタルからなる群から選択される金属を備える。

【0044】

任意選択で、上側電極が金、プラチナおよびタンタルからなる群から選択される金属を備える。

【0045】

代わりとして、上側電極がビア柱を備える。

【0046】

実施態様によっては、コンデンサがコンデンサの容量を調整するために慎重に制御されるビア柱の断面積によって規定される断面積を有する。

【0047】

一般的に、少なくとも１個のコンデンサが１．５ｐＦと３００ｐＦとの間の容量を有する。

【0048】

任意選択で、少なくとも１個のコンデンサが５ｐＦと１５ｐＦとの間の容量を有する。

【0049】

第２の態様が、配列内にフィルタを製作する方法であって、第１電極およびセラミックの層を堆積することによってコンデンサを製作するステップと、セラミックの層上のビア柱のフットプリントのサイズがコンデンサの制御容量を規定するように、セラミックの層の部分の上にビア柱を付加するステップと、銅をフォトレジストのパターンに電気メッキすることによってインダクタを製作するステップと、フォトレジストを剥離して積層するステップを含む方法を提供することを目的とする。

【0050】

一般的に、誘電材料がＴａ２Ｏ５、ＴｉＯ_２、ＢａＯ_４ＳｒＴｉおよびＡｌ_２Ｏ_３からなる群から選択されるセラミック材料を備える。

【0051】

一般的に、電極の層が金、プラチナおよびタンタルからなる群から選択される。

【0052】

任意選択でこの方法が、金、プラチナおよびタンタルからなる群から選択される上側電極を堆積するステップと、上側電極の上に正確に寸法を規定された銅ビア柱を堆積するステップと、コンデンサのサイズを制御するために余剰上側電極、誘電体および下側電極を選択的に除去するステップを更に含む。

【0053】

任意選択で、余剰上側電極、誘電体および下側電極がプラズマエッチングによって除去される。

【0054】

実施態様によっては、コンデンサは以下のステップ、すなわち：（ｉ）キャリアを調達するステップ；（ｉｉ）バリア層を堆積するステップ；（ｉｉｉ）バリア層を薄くするステップ；（ｉｖ）キャリア層より上に銅の薄層を堆積するステップ；（ｖ）電極材の第１層を堆積するステップ；（ｖｉ）誘電材料の層を堆積するステップ；（ｖｉｉ）電極材の第２層を堆積するステップ；（ｖｉｉｉ）第２電極の上に上部銅層を堆積し、（ｉｘ）上部銅層の上にフォトレジストを塗布し、かつパターン化するステップ；（ｘ）上部銅層の露出された銅をエッチング除去するステップ；（ｘｉ）第２の電極層の露出された材料、誘電材料の層内の露出された誘電材料および電極の第１層内の露出された材料をエッチング除去するステップ、および（ｘｉｉ）フォトレジストを剥離するステップを含む方法によって製作される。

【0055】

任意選択で誘電材料の層を堆積するステップ（ｖｉ）が、セラミックの層をスパッタリングするステップを含み、かつ更に、アルミニウムの層を前もってまたはその後堆積し、そして次に、アルミニウムを低密度アルミニウム−酸化物に酸化し、それによって酸化アルミニウムをセラミックの層内の欠陥に成長させ、かつ欠陥を封止するステップを含む。

【0056】

任意選択で、キャリアが犠牲銅基板およびそれに追加される銅の急速解放薄フィルムを備えた銅キャリアから選択される。

【0057】

実施態様によっては、インダクタが、少なくとも１個の銅ビアを露出するために薄くされる誘電ポリマーの上に銅シード層を堆積し、それによって導電接続をもたらすステップ；フォトレジスト層を置くステップ；細長い形状のビアを作り出すためにフォトレジストをパターン化するステップ；インダクタを作り出すためにフォトレジストに銅を堆積するステップ；フォトレジストを剥離するステップ；シード層をエッチング除去し、積層するステップによって製作される。

【0058】

任意選択で、チタンシード層が銅シード層の前に堆積される。

【0059】

任意選択で、インダクタが少なくとも１個の銅ビアを露出するために薄くされる誘電ポリマーの上に、銅シード層を堆積し、それによって導電接続をもたらすステップ；フォトレジスト層を置くステップ；螺旋フィーチャを作り出すためにフォトレジストをパターン化するステップ；インダクタを作り出すためにフォトレジストに銅を堆積するステップ；フォトレジストを剥離するステップ、およびシード層をエッチング除去するステップによって製作される。

【0060】

一般的に、この方法が積層するステップを更に含む。

【0061】

実施態様によっては、チタンシード層が銅シード層の前に堆積される。

【0062】

実施態様によっては、フィルタの配列がポリマーマトリクス内に埋め込まれ；ビアの端部を露出するために薄くされ；次に、終端部が薄くされたポリマーマトリクスの各側面にフォトレジストを置くことによって付加され；フォトレジストのパターンに銅パッドを堆積し；フォトレジストを剥離し；銅パッドの間にソルダーマスクを置き、かつ保護コーティングを塗布する。

【0063】

保護コーティングが、ＥＮＥＰＩＧおよび有機ニスから選択されることができる。

【0064】

用語ミクロンまたはμｍは、マイクロメートルまたは１０^−６ｍを指す。

【図面の簡単な説明】

【0065】

本発明のより良い理解のためにおよびそれがどのように実行に移されることができるかを示すために、単に例証として添付の図面に、参照がここでなされる。

【0066】

ここで詳細に図面に対する特定の参照によって、示される詳細が例として、かつ、本発明の好適な実施態様に関する例証となる議論のためだけにあり、ならびに、本発明の原理および概念上の態様の最も役立って容易に理解される説明であると信じられることを提供するために提示される、と強調される。この点に関しては、本発明の基本理解のために必要であるより、より詳細に本発明の構造細部を示すために何の試みもなされず、図面と共になされる記述は、本発明のいくつかの形態が実際問題としてどのように具体化されることができるかを当業者にとって明らかにする。添付の図面において：

【0067】

【図1】従来の技術の多層複合支持構造体を通しての簡略断面図である；

【図2】ポリマーベースのマトリクス内の単一層コンデンサおよび銅ビアを含む基板を通しての概略断面図である；

【図3】フィーチャ層内のインダクタおよびインダクタと直列に連結されるコンデンサの上に立つビア柱層内の隣接するビア柱の概略投影である；

【図4】ビア柱のベースでコンデンサと直列に連結されるビア層内のインダクタビアの概略投影である；

【図5】一対のインダクタ、互いに直列にかつビアインダクタのビア層内のビア柱のベースでコンデンサに連結される、フィーチャ層内の１つおよびビア層内の１つ、の概略投影である；

【図6】コンデンサおよびインダクタが、ビア柱および第２の、上部フィーチャ層内のまたは多層構造体の外側上のトレースによって共に連結される、コンデンサと並列に連結されるフィーチャ層内のインダクタの概略投影である。

【図7】コンデンサおよび誘導ビアが第２の、上部フィーチャ層内のまたは多層構造体の外側上のトレースによって共に連結される、誘導ビアと直列にかつコンデンサと並列に連結されるフィーチャ層内のインダクタの概略投影である。

【図8(1)】コンデンサおよびインダクタからなる組込形フィルタを備えた基板を製作するためのプロセスを例示する流れ図である；

【図8(2)】コンデンサおよびインダクタからなる組込形フィルタを備えた基板を製作するためのプロセスを例示する流れ図である；

【図8(3)】コンデンサおよびインダクタからなる組込形フィルタを備えた基板を製作するためのプロセスを例示する流れ図である；

【図8(i)】コンデンサおよびインダクタからなる組込形フィルタを備えた基板を製作するためのプロセスを例示する一連の概略断面例証である；

【図8(ii)】コンデンサおよびインダクタからなる組込形フィルタを備えた基板を製作するためのプロセスを例示する一連の概略断面例証である；

【図8(iv)】コンデンサおよびインダクタからなる組込形フィルタを備えた基板を製作するためのプロセスを例示する一連の概略断面例証である；

【図8(v)】コンデンサおよびインダクタからなる組込形フィルタを備えた基板を製作するためのプロセスを例示する一連の概略断面例証である；

【図8(vi)】コンデンサおよびインダクタからなる組込形フィルタを備えた基板を製作するためのプロセスを例示する一連の概略断面例証である；

【図8(vii)】コンデンサおよびインダクタからなる組込形フィルタを備えた基板を製作するためのプロセスを例示する一連の概略断面例証である；

【図8(viii)】コンデンサおよびインダクタからなる組込形フィルタを備えた基板を製作するためのプロセスを例示する一連の概略断面例証である；

【図8(ix)】コンデンサおよびインダクタからなる組込形フィルタを備えた基板を製作するためのプロセスを例示する一連の概略断面例証である；

【図8(x)】コンデンサおよびインダクタからなる組込形フィルタを備えた基板を製作するためのプロセスを例示する一連の概略断面例証である；

【図8(xi)】コンデンサおよびインダクタからなる組込形フィルタを備えた基板を製作するためのプロセスを例示する一連の概略断面例証である；

【図8(xii)】コンデンサおよびインダクタからなる組込形フィルタを備えた基板を製作するためのプロセスを例示する一連の概略断面例証である；

【図8(xiii)】コンデンサおよびインダクタからなる組込形フィルタを備えた基板を製作するためのプロセスを例示する一連の概略断面例証である；

【図8(xiv)】コンデンサおよびインダクタからなる組込形フィルタを備えた基板を製作するためのプロセスを例示する一連の概略断面例証である；

【図8(xv)】コンデンサおよびインダクタからなる組込形フィルタを備えた基板を製作するためのプロセスを例示する一連の概略断面例証である；

【図8(xvi)】コンデンサおよびインダクタからなる組込形フィルタを備えた基板を製作するためのプロセスを例示する一連の概略断面例証である；

【図8(xvii)】コンデンサおよびインダクタからなる組込形フィルタを備えた基板を製作するためのプロセスを例示する一連の概略断面例証である；

【図8(xviii)】コンデンサおよびインダクタからなる組込形フィルタを備えた基板を製作するためのプロセスを例示する一連の概略断面例証である；

【図8(xix)】コンデンサおよびインダクタからなる組込形フィルタを備えた基板を製作するためのプロセスを例示する一連の概略断面例証である；

【図8(xx)】コンデンサおよびインダクタからなる組込形フィルタを備えた基板を製作するためのプロセスを例示する一連の概略断面例証である；

【図8(xxi)】コンデンサおよびインダクタからなる組込形フィルタを備えた基板を製作するためのプロセスを例示する一連の概略断面例証である；

【図8(xxii)】コンデンサおよびインダクタからなる組込形フィルタを備えた基板を製作するためのプロセスを例示する一連の概略断面例証である；

【図8(xxiii)】コンデンサおよびインダクタからなる組込形フィルタを備えた基板を製作するためのプロセスを例示する一連の概略断面例証である；

【図8(xxiv)】コンデンサおよびインダクタからなる組込形フィルタを備えた基板を製作するためのプロセスを例示する一連の概略断面例証である；

【図8(xxv)】コンデンサおよびインダクタからなる組込形フィルタを備えた基板を製作するためのプロセスを例示する一連の概略断面例証である；

【図8(xxvi)】コンデンサおよびインダクタからなる組込形フィルタを備えた基板を製作するためのプロセスを例示する一連の概略断面例証である；

【図8(xxvii)】コンデンサおよびインダクタからなる組込形フィルタを備えた基板を製作するためのプロセスを例示する一連の概略断面例証である；

【図8(xxviii)】コンデンサおよびインダクタからなる組込形フィルタを備えた基板を製作するためのプロセスを例示する一連の概略断面例証である；

【図8(xxix)】コンデンサおよびインダクタからなる組込形フィルタを備えた基板を製作するためのプロセスを例示する一連の概略断面例証である；

【図8(xxx)】コンデンサおよびインダクタからなる組込形フィルタを備えた基板を製作するためのプロセスを例示する一連の概略断面例証である；

【図8(xxxi)】コンデンサおよびインダクタからなる組込形フィルタを備えた基板を製作するためのプロセスを例示する一連の概略断面例証である；

【図8(xxxii)】コンデンサおよびインダクタからなる組込形フィルタを備えた基板を製作するためのプロセスを例示する一連の概略断面例証である；

【図9】図８のフィルタを終端するためのプロセスを例示する流れ図である；

【図9(xxxiii)】組込形フィルタを備えた基板を終端するためのプロセスを例示する一連の概略断面例証である；

【図9(xxxiv)】組込形フィルタを備えた基板を終端するためのプロセスを例示する一連の概略断面例証である；

【図9(xxxv)】組込形フィルタを備えた基板を終端するためのプロセスを例示する一連の概略断面例証である；

【図9(xxxvi)】組込形フィルタを備えた基板を終端するためのプロセスを例示する一連の概略断面例証である；

【図9(xxxvii)】組込形フィルタを備えた基板を終端するためのプロセスを例示する一連の概略断面例証である；

【図9(xxxviii)】組込形フィルタを備えた基板を終端するためのプロセスを例示する一連の概略断面例証である；

【図9(xxxix)】組込形フィルタを備えた基板を終端するためのプロセスを例示する一連の概略断面例証である；

【図9(xL)】組込形フィルタを備えた基板を終端するためのプロセスを例示する一連の概略断面例証である；

【図10a】基本的ＬＣ低域フィルタの概略３次元投影図である；

【図10b】図１１ａの基本的ＬＣ低域フィルタがどのようにＬＣフィルタ回路として代表されることができるかについて示す；

【図10c】図１０ａの基本的ＬＣ低域フィルタの概略断面である；

【図10d】コンデンサが、コンデンサの実効容量を規定するその上のビア柱に寸法を規定される図１０ａの基本的ＬＣ低域フィルタの概略断面である；

【図10e】頂部電極がその上のビア柱である図１０ａの基本的ＬＣ低域フィルタの概略断面である；

【図11a】基本的ＬＣ高域フィルタの概略３次元投影図である；

【図11b】図１１ａの基本的ＬＣ高域フィルタがどのようにＬＣフィルタ回路構成要素として代表されることができるかについて示す；

【図12a】基本的ＬＣ帯域直列フィルタの概略３次元投影図である；

【図12b】図１２ａの基本的ＬＣ帯域直列フィルタがどのようにＬＣフィルタ回路構成要素として代表されることができるかについて示す。

【図13a】コンデンサおよびインダクタを備える基本的ＬＣ帯域並列フィルタの概略３次元投影図である；

【図13b】図１３ａの基本的ＬＣ帯域並列フィルタがどのようにＬＣフィルタ回路構成要素として代表されることができるかについて示す；

【図14a】低域並列チェビシェフフィルタの概略３次元投影図である、および

【図14b】低域並列チェビシェフフィルタがＬＣフィルタとしてどのように代表されることができるかについて示す。

【0068】

理解されるであろうことは、図は概略例証だけであってかつ一定の比率でないことである。極めて薄い層が、厚く見えるかもしれない。フィーチャの幅が、それらの長さ、その他と釣合いを欠いているように見える場合がある。

【発明を実施するための形態】

【0069】

以下の記述では、ガラスファイバによって強化された、誘電マトリクス内の金属ビア、特にポリイミド、エポキシまたはＢＴ（ビスマレイミド／トリアジン）またはそれらの混合物のような、ポリマーマトリクス内の銅ビア柱からなる支持構造体が考慮される。

【0070】

後述する構造体は、コンデンサを含む。平行板コンデンサが電極、一般的に非常に高い誘電率を備えた材料の間にはさまれる誘電材料を備えるので、封入成形のために使用される誘電材料はそれをコンデンサの誘電体と区別するために以下に封入成形誘電体と称される。

【0071】

図は例証を示し、かつスケールを示す何の試みもなされない。さらに、少しの数のビアおよび個々のコンデンサおよびフィルタが示され、一方、個々の基板がいくつかのコンデンサおよびフィルタおよび多数のビアを含むことができる。実際に、一般的に大きな配列の基板が共に製作される。

【0072】

図１は、従来技術の多層複合支持構造体を通しての簡略断面図である。従来技術の多層支持構造体１００は、個々の層を絶縁する封入誘電体１１０、１１２、１１４、１１６の層によって隔てられる構成要素またはフィーチャ１０８の機能層１０２、１０４、１０６を含む。封入誘電層を通してのビア１１８が、隣接する機能またはフィーチャ層の間の電気的接続をもたらす。したがって、フィーチャ層１０２、１０４、１０６はＸＹ平面内の、層内に概ね配置されるフィーチャ１０８および封入誘電層１１０、１１２、１１４、１１６を横切って電流を導通するビア１１８を含む。ビア１１８は、最小のインダクタンスを有するように設計されていてかつその間に最小静電容量を有するように十分に隔てられる。

【0073】

ビアがドリルアンドフィル技術によって製作される所で、それらが誘電体内にレーザー穴を最初に穴開けすることによって製作されるので、ビアは一般に実質的に円形断面を有する。封入誘電体が異質で異方性であり、ならびに無機フィラーを備えたポリマーマトリックスおよびガラスファイバ強化材から成るので、それの円形の断面は一般的に粗くふちどられ、それの断面は真円形状から僅かにゆがめられるかもしれない。さらに、ビアはいくぶんテーパーがつく傾向があり、円柱状の代わりに逆円錐台形である。

【0074】

ここにて組み込まれる、Ｈｕｒｗｉｔｚ他に付与された（特許文献１）、（特許文献２）および（特許文献３）に記載されるように、フィーチャの面内方向寸法に何の実効上限もないということが、Ａｃｃｅｓｓのフォトレジストおよびパターンまたはパネルメッキおよび積層技術の特徴である。

【0075】

例えば（特許文献１）、（特許文献２）および（特許文献３）に記載されるように、図１の構造体は、代わりとしてフォトレジスト内に現像されるパターン内でメッキをすること（パターンメッキ）によって、またはパネルメッキし、次いで選択的にエッチングすることによって、どちらにせよ直立したビア柱を残し、そして次に、その上に封入誘電プリプレグを積層することによって製作されることができる。

【0076】

『ドリルアンドフィルビア』アプローチを使用して非円形ビアを製作することは、断面制御および形状における困難に起因して禁止的になる。レーザー穴あけの限界に起因する約５０−６０ミクロン直径の最小ビアサイズもまた、ある。これらの困難は、先に背景節で詳細に記載されたものであり、かつ、なかでも、銅ビアフィル電気メッキプロセスに起因する陥凹形成および／または半球形の成型、レーザー穴あけプロセスに起因するビアテーパリング形状および側壁の粗さ、およびポリマー／ガラス誘電体内に溝を生成する『ルーティング』モードでスロットをミリングするための高価なレーザー穴あけ機を使用することに起因するより高いコスト、に関連する。

【0077】

前述のレーザー穴開けの他の限定に加えて、異なるサイズのビアチャネルが穴開けされて、そして次に、異なるサイズのビアを製作するために金属で充填される時、ビアチャネルが異なる速度で埋まるという理由から、同じ層内に異なる直径のビアを作り出すことが困難であるという点で、ドリルアンドフィル技術の付加的限定事項がある。従って、異なるサイズのビアに対して堆積技法を同時に最適化することは不可能であるので、ドリルアンドフィル技術を特徴づける陥凹形成またはオーバフィル（半球形成）の典型的課題は悪化する。したがって、実用的用途において、基板の異質な性質に起因して、時々いくぶんゆがめられるが、ドリルアンドフィルビアは実質的に円形の断面を有し、および全てのビアが実質的に同様の断面を有する。

【0078】

さらに、ポリイミド／ガラスもしくはエポキシ／ガラスもしくはＢＴ（ビスマレイミド／トリアジン）／ガラスまたはセラミックおよび／または他のフィラー粒子とのそれらの混和物のような複合誘電材料内のレーザー穴開けされたビアが実用的に約６０×１０^−６ｍの直径に限定されることが注意され、かつそれでも、必要とされる除去プロセスの結果、穴開けされる複合材料の性質に起因する有意なテーパリング形状、同じく粗い側壁に苦しむ。

【0079】

メッキおよびフォトレジスト技法の柔軟性を使用して、広範囲にわたるビア形状およびサイズが、費用対効果が高い状態で製作されることができることが驚くべきことに見いだされた。さらに、異なるビア形状およびサイズが同じ層内に製作されることができる。金属シード層を最初に堆積し、そして次に、フォトレジスト材料を堆積し、かつその中に円滑な、まっすぐな、テーパーがつかない溝を発現させ、それが、露出されたシード層上へのパターンメッキによってこれらの溝に銅を堆積することによってその後埋められることができることによって、銅パターンメッキアプローチが使用される時、これは特に容易になる。ドリルアンドフィルビアアプローチとは対照的に、ビアポスト技術は陥凹なしで半球なしの銅コネクタを得るようにフォトレジスト層内の溝が充填されることを可能にする。銅の堆積の後、フォトレジストがその後剥離されて、金属シード層が除去され、および、永続的な、ポリマーガラス複合封入材料がその上におよびその周りに塗布される。このように作り出される『ビア導体』構造体は、Ｈｕｒｗｉｔｚ他に付与された（特許文献１）、（特許文献２）および（特許文献３）内に記載されるプロセスフローを使用することができる。

【0080】

ビア導体およびフィーチャに加えて、コンデンサおよびフィルタを作り出すための電気メッキ、ＰＶＤおよび封入成形技術を用いてビア柱技術を含む構造体内に、コンデンサおよびフィルタのような受動素子を製作することが可能であると見いだされた。

【0081】

図２に関して、１層平行板コンデンサ２０を通しての断面が、誘電層２２の上に成長される銅柱２６と共に、銅フィーチャ層２４の上に堆積される誘電材料層２２から成ることが示される。誘電材料は、例えば、Ｔａ_２Ｏ_５、ＢａＯ_４ＳｒＴｉ、ＴｉＯ_２、Ａｌ_２Ｏ_３であることができて、かつ例えばスパッタリングのような物理蒸着プロセスによってまたは化学蒸着プロセスによって堆積されることができる。

【0082】

高品質コンデンサを得るために、誘電体は、物理蒸気プロセスによって堆積されるＴａ_２Ｏ_５、ＢａＯ_４ＳｒＴｉ、ＴｉＯ_２を含むことができ、かつ、おそらくセラミックと一緒にスパッタすることによって、前もってまたはその後堆積されるアルミニウム金属の層を更に備えることができる。堆積した後に、構造体は炉またはオーブン内のどちらかの酸素の存在下でまたは赤外放射線に曝露することによって加熱される。アルミニウムは、現場で次いでアルミニウム酸化物（アルミナＡｌ_２Ｏ_３）に変わる。Ａｌ_２Ｏ_３がアルミニウムより高密度でないので、それは欠陥を広げてセラミック層に封止し、高い誘電率を確実にしてかつリークを防ぐ。

【0083】

銅柱２６、２８、３０、３２は、封入誘電材料３４内に封入される。銅柱２６、２８、３０、３２が電気メッキを使用してビア柱として製作されるところで、封入誘電材料３４は、銅柱２６、２８、３０、３２の上に積層されるガラスファイバ強化ポリマー樹脂プリプレグであることができる。

【0084】

銅フィーチャ層２４は、約＋−５ミクロンの許容誤差で、約１５ミクロンの厚みを有することができる。各ビア柱層が、一般的に約４０ミクロンであるが、例えば、２０ミクロンから８０ミクロンまでのどこかであることができる。終端パッドであることができる外側フィーチャ層２４、３８が、再び一般的に約１５ミクロンであるが、例えば、１０ミクロンから２５ミクロンまでのどこかであることができる。

【0085】

コンデンサの容量は、誘電層の誘電率掛けるコンデンサの表面積によって定義され、それはビア柱２６の面積割る誘電層２２の厚みである。

【0086】

図２の単純な１層コンデンサを使用して、誘電材料２２の厚みおよびそれの堆積プロセスを最適化することが可能である。容量は誘電材料２２のおよび金属電極の領域の誘電率の特性であり、それは、この場合、銅柱２６の断面積である。

【0087】

典型的実施態様において、一般的にタンタルからの、しかし、任意選択で金またはプラチナからの貴金属電極が、誘電層のいずれかの側面に塗布される。コンデンサは、したがって、ビア柱のベースでビア層内に組み込まれる。誘電層定数の厚みおよび性質を保って、ビア柱が上側電極を規定するところで、それは、容量を規定してかつ微調整するために用いることができる。

【0088】

以下により詳細に述べるように、タンタル電極が使われる所でさえ、電気メッキによって形成されることができ、およびしたがって円柱形である必要がないが、矩形または別の断面形状を有することができる、慎重に寸法を規定されたビア柱の堆積が、コンデンサの電極および誘電層のプラズマエッチング除去を可能にし、タンタルおよびタンタル酸化物を除去するが、銅を害しない、例えばフッ化水素および酸素のような、選択性エッチだけによってコンデンササンドイッチを残す。

【0089】

コンデンサおよびインダクタの組合せはフィルタとして機能することができ、チップを揺らぎ電流およびノイズから保護する。この種のフィルタは、ＷＩＦＩ、ブルートゥース、などのようなＲＦ電気通信に関して特に重要である。フィルタは、干渉を防ぐために、他の素子から回路の部品を絶縁するのに役立つことができる。

【0090】

図３を参照して、フィーチャ層内のインダクタ４０およびインダクタ４０と直列に連結されるコンデンサ４４の上に立つビア柱層内の隣接するビア柱４２の概略投影が示される。示される構造体は、銅から製作され、Ｔａ_２Ｏ_５、ＢａＯ_４ＳｒＴｉおよびＴｉＯ_２のような誘電材料を備え、かつ一般的にタンタルまたは別の貴金属の電極を有するコンデンサ４４を伴うことができる。一般的に、ビア柱は、フィラーを含むことができてかつ編ファイバプリプレグであることができるポリマー誘電体内に封入される。インダクタ４０を含むフィーチャ層が、コンデンサ４４と共に最初に堆積され、およびビア柱４２がその上に構築されることができ、ポリマーフィルムまたは編ファイバプリプレグであることができる、ポリマーベースの誘電材料が、フィーチャおよびビア層の上に積層されることができる。あるいは、ビア柱４２およびコンデンサ４４が製作されて最初に積層され、次いでその上にインダクタ４０が堆積されて積層されないままにしておかれることができるか、または、示されない付加的なビア層がその後積層されることができる。

【0091】

理解されるであろうことは、フィーチャ層が非常に薄く、一般的に約１０ミクロンであることである。ビア層は、しかしながらむしろより厚い。図４は、ビア柱５２のベースでコンデンサ５４と直列に連結されるビア層内に延在するインダクタビア５６の概略投影である。コンデンサ５４は、フィーチャ層内に堆積されるトレース５８によってインダクタビア５６に連結される。インダクタビア５６は、約３０ミクロンの厚みを有してかつ図３のフィーチャ層インダクタ４０とは異なる特性を有する。一般的に、インダクタビア４０は約０．１ｎＨから約１０ｎＨにわたるインダクタンスを有する高Ｑインダクタである。

【0092】

図５を参照して、一対のインダクタ、互いに直列にかつビアインダクタ６６のビア層内のビア柱６２のベースでコンデンサ６４に連結される、フィーチャ層内の第１のインダクタ６０およびビア層内の第２のインダクタ６６を含むフィルタが製作されることができる。

【0093】

理解されるであろうことは、なんらかのフィルタ目的のために、構成要素を並列に連結することが必要とされる。

【0094】

図６は、コンデンサ７４と並列に連結されるフィーチャ層内のインダクタ７０の概略投影である。コンデンサ７４およびインダクタ７０は、ビア柱７１、７２および第２の上部フィーチャ層内のまたは多層構造体の外側のトレース７８によって共に連結される。

【0095】

図７は、誘導ビア８６と直列にかつコンデンサ８４と並列に連結されるフィーチャ層内のインダクタ８０の概略投影であり、コンデンサ８４および誘導ビア８６が、第２の（上部として示される）フィーチャ層内のまたは多層構造体の外側のトレース８８によって共に連結される。

【0096】

図８および図８（ｉ）から８（ｘｘ）を参照して、誘電体内に埋め込まれるコンデンサを製作する方法が示される。図８（ｘｘ）内に示されるコンデンサ２４８は、異なる材料、一般的に金、プラチナまたはタンタルのような貴金属の専用の電極を有する。それが金またはプラチナより安価なので一般にタンタルが用いられる。

【0097】

第１に、キャリア２１０が調達される−ステップ８（ｉ）。キャリア２１０は、一般的に犠牲銅基板である。実施態様によっては、それはそれに追加される銅の急速解放薄フィルムを備えた銅キャリアであることができる。

【0098】

バリア層２１２が、銅キャリア２１０上へ堆積される−ステップ８（ｉｉ）。バリアメタル層２１２は、ニッケル、金、スズ、鉛、パラジウム、銀およびそれの組合せで製作されることができる。実施態様によっては、バリアメタル層は１ミクロンから１０ミクロンまでの範囲内の厚さを有する。一般的に、バリア層２１２はニッケルを備える。ニッケルの薄層は物理蒸着プロセスによってまたは化学堆積プロセスによって堆積されることができ、一般的に、それは銅キャリア上へスパッタリングされるかまたは電気メッキされる。高速な処理のために、バリア層２１２は電気メッキされることができる。平面性および円滑な表面を確実にするために、それは次いで、例えば化学機械研摩（ＣＭＰ）によって平坦化されることができる−ステップ８（ｉｉｉ）（図８（ｉｉｉ）は含まれてない）。

【0099】

銅の薄層２１４が、次にバリア層２１２上へ堆積される−ステップ８（ｉｖ）。銅層２１４の厚さは、一般的に数ミクロンであってかつスパッタリングによってまたは電気メッキによって製作されることができる。

【0100】

第１電極２１６が、次に堆積される−ステップ８（ｖ）。例証として、第１電極２１６はスパッタリングによってタンタルで製作されることができる。

【0101】

誘電層２１８が、次に堆積される−ステップ８（ｖｉ）。高性能コンデンサのために、誘電層２１８は、電荷リークを可能にする故障のリスクを冒さずに、できるかぎり薄く保持されなければならない。用いられることができる種々の候補材料が、ある。これらはＴａ_２Ｏ_５、ＢａＯ_４ＳｒＴｉおよびＴｉＯ_２を含み、例えば、それはスパッタリングによって堆積されることができる。一般的に、誘電層２１８の厚さは０．１から０．３ミクロンまでの範囲内にある。

【0102】

第２電極２２０が、次に堆積されることができるーステップ８（ｖｉｉ）。例証として、第２電極２２０がスパッタリングによってタンタルで製作されることができる。

【0103】

変形プロセスでは、第２貴電極２２０は塗布されない。むしろ、銅ビアが誘電体上へ直接堆積され、そのフットプリントがコンデンサの上側電極およびしたがって、有効面積および容量を規定する。

【0104】

さらに、電荷リークに結びつくかもしれない欠陥のないＴａ_２Ｏ_５、ＢａＯ_４ＳｒＴｉまたはＴｉＯ_２の薄い誘電層を製作することは、困難である。この問題を克服するために、いくつかの実施態様においてアルミニウム層（図示せず）が、Ｔａ_２Ｏ_５、ＢａＯ_４ＳｒＴｉまたはＴｉＯ_２層を堆積する前か後に堆積され、および酸素環境で熱に曝すことによって、アルミニウム層が、高誘電セラミックアルミナ（Ａｌ_２Ｏ_３）に酸化される。このように、欠陥を硬化させ、かつ、連続的薄型誘電体が電極を分離することを確実にすることが可能である。

【0105】

主プロセスにおいて、銅の更なる層２２２が第２電極２２０の上に堆積される−ステップ８（ｖｉｉｉ）。例えば、銅の更なる層２２２がスパッタリングによってまたは電気メッキによって堆積されることができる。例えば、パッド、導体およびインダクタを製作するために上部銅層２２２が、パターンプレートするためにフォトレジストを用いてまたは印刷してエッチングすることによってパターン化されることができる。フォトレジスト層２０８が銅キャリア２１０の下に塗布されることができ、および、第２のフォトレジスト層２２４が銅の更なる層２２２の上に塗布されてかつパターンに現像される−ステップ８（ｉｘ）。

【0106】

パターン化されたフォトレジスト２２４によって保護されない銅の更なる層２２２の領域が、エッチング除去される−ステップ８（ｘ）。ウエットエッチングが、用いられることができる。例証として、パターン化されたフォトレジスト２２４によって保護されない銅の更なる層２２２の領域をエッチング除去する一方法は、高い温度で水酸化アンモニウムの溶液に犠牲基板をさらすことから成る。代わりとして、塩化銅またはウエット塩化鉄エッチングが用いられることができる。

【0107】

露出された電極層２１６、２２０および誘電層２１８が、プラズマエッチングプロセスを用いてドライエッチングによって除去されることができる−ステップ８（ｘｉ）。例えば、フッ化水素および酸素がＴｉＯ_２またはＴａ_２Ｏ_５をエッチングするために用いられ、ならびにフッ化水素およびアルゴンがＢａＯ_４ＳｒＴｉ（ＢＳＴ）をエッチングするために用いられることができる。ＣＦ_４：Ｏ_２に対する典型的濃度比率は、５０：５０から９５：５の間の範囲内にあり、ここで９５はＣＦ_４に対するものである。ＣＦ_４：Ａｒに対する典型的濃度比率が、５０：５０から９５：５の間の任意の比率であることができ、ここで９５はＡｒに対するものである。

【0108】

変形方法では、前述のように、何の上側電極２２０も堆積されない。むしろ、銅ビアが誘電材料上へ直接製作される。ステンシルによってまたはレーザーによって、フォトレジストをパターン化することが、ビアの断面サイズおよび形状の正確な制御を可能にし、それは、上側電極として機能してかつ容量がビア電極の実効面積に比例するので、コンデンサの容量を規定する。

【0109】

主プロセスにおいて、パターン化されたフォトレジスト２２４と、同じく通常、類似したフォトレジスト層２２８によってまもなく置換され−それで保持されることができる第２のフォトレジスト層２０８が、次に剥離される−ステップ８（ｘｉｉ）。

【0110】

銅のシード層２２６が、コンデンサおよび露出された銅層２１４の上におよびそのまわりに堆積される。接着を助けるために、チタンの第１のシード層が最初に堆積されることができる−ステップ８（ｘｉｉｉ）図８（ｘｉｉｉ）。

【0111】

次に前方へ図８（ｘｉｖ）に対して異なるスケールへ移ると、更なるフォトレジスト層２２８が、銅基板を保護するために塗布され（層２０８が除去されたと想定して）、および、厚いフォトレジスト層２３０がシード層２２６の上に堆積されてかつパターン化される。銅の相互接続２３２が、フォトレジスト２３０によって作り出されるパターンに電気メッキされる−ステップ８（ｘｖ）。

【0112】

フォトレジスト２２８（２０８）、２３０が、次に剥離され、コンデンサ２４８をシード層２２６によって短絡されるままにしておき、かつ銅ビア柱２３２相互接続部が露出される−ステップ８（ｘｖｉ）。

【0113】

シード層２２６が、銅層２１４およびビア２３２に最小の損傷をもたらすが、しかし、銅層２１４および銅ビア２３２がコンデンサによって互いに絶縁されることを確実にする急速エッチングによってエッチング除去される−ステップ８（ｘｖｉｉ）。ポリマーベースの誘電材料２３４の層が、次に銅基板およびビアの上に積層される−ステップ８（ｘｖｉｉｉ）。ポリマーベースの誘電材料２３４は、一般的にポリイミド、エポキシまたはＢＴ（ビスマレイミド／トリアジン）またはそれらの混和物であってかつガラスファイバによって強化されることができる。実施態様によっては、ポリマー樹脂内の編ファイバマットからなるプリプレグが用いられることができる。ポリマーマトリクスが、０．５ミクロンと３０ミクロンとの間の平均粒子径を一般的に有する無機粒状フィラーを含むことができ、および、ポリマーは一般的に１５重量％と３０重量％との間の微粒子を含む。

【0114】

時には誘電体と呼ばれるとはいえ、ポリマーベースの誘電材料２３４は、一般的にＴａ_２Ｏ_５またはＢａＯ_４ＳｒＴｉまたはＴｉＯ_２のようなよりエキゾチックな材料である誘電層２１８のそれと比べて、より低い誘電率を有する。

【0115】

硬化後のポリマーベースの誘電材料２３４が、次いで薄くされて、例えば化学機械研摩（ＣＭＰ）によって平坦化され、それによって銅ビア２３２の端部を露出する−ステップ８（ｘｉｘ）。銅の更なるシード層２３６が、次いでポリマーベースの誘電材料２３４および銅ビア２３２の端部の上に堆積される−ステップ８（ｘｘ）。フォトレジスト層２３８がシード層２３６の上に堆積され、および、フォトレジスト層２３８がパターン化される−ステップ８（ｘｘｉ）。銅のフィーチャ層２４０が、次いでパターンに電気メッキされる−ステップ８（ｘｘｉｉ）。

【0116】

フォトレジスト２３８が、次に剥離されることができる−ステップ８（ｘｘｉｉｉ）。

【0117】

この段階で、下部銅層２１４が、銅の相互接続部２３２内に埋め込まれるコンデンサ２４８経由で、上部銅層２４０に銅相互接続部２３２によって連結される。

【0118】

更なるフォトレジスト層２４２が、堆積されてパターン化されることができ−ステップ８（ｘｘｉｖ）、および、銅ビア２４４がパターンに電気メッキされることができる−ステップ８（ｘｘｖ）。

【0119】

フォトレジスト２４２が剥離されることができ、直立した銅ビア２４４を残し−ステップ８（ｘｘｖｉ）、および、銅シード層２３６がエッチング除去される−ステップ８（ｘｖｉｉ）。これは、ドライプラズマエッチングによってまたは塩化銅によるもしくは塩化アンモニウム溶液による短期エッチングによって除去されることができる。

【0120】

本発明は、多くの変形が可能であり、図８（ｘｖｉｉｉ）を参照して、銅基板およびビアの上にポリマーベースの誘電材料２３４を積層する前に、構造体が、銅は耐性があるがタンタルおよび酸化チタンがエッチングされやすい、フッ化水素および酸素の混合物のようなプラズマエッチングによってプラズマエッチングされる。−ステップ１０（ｘｖｉｉｉ）。これは、ビア柱２３２のそれにまでコンデンサの寸法を減少させる。ビア柱２３２がフォトレジストに電気メッキすることによって製作されるので、これが、高精度で実質的に任意のサイズおよび形状に製作する可能性を提供し、かつ、高い実装密度を可能にするために、円形の代わりに正方形または矩形にすることができる。余剰コンデンサ材料を除去することは、構成要素の間の高い実装密度を可能にする。コンデンサ３４８またはコンデンサ２４８が次いで、一般的にポリイミド、エポキシまたはＢＴ（ビスマレイミド／トリアジン）またはそれらの混和物であるポリマーベースの誘電材料２３４内に埋め込まれてかつガラスファイバによって強化されることができる−１０（ｘｉｘ）。実施態様によっては、ポリマー樹脂内の編ファイバマットからなるプリプレグが、封入成形のために用いられることができる。ポリマーマトリクス２３４が、０．５ミクロンと３０ミクロンの間の平均粒子径を一般的に有する無機粒状フィラーを含むことができ、および、ポリマーは一般的に１５重量％と３０重量％の間の微粒子を含む。

【0121】

図８（ｘｘ）を参照して、誘電材料２３４は薄くされて平坦化されることができて、銅ビア２３２の端部を露出し、および、銅シード層２３６がその上に堆積されることができる−ステップ（ｘｘｉ）。フォトレジスト２３８が、堆積されてパターン化されることができ−ステップ（ｘｘｉｉ）、および、銅フィーチャ層２４０がパターンに堆積されることができる−ステップ（ｘｘｉｉｉ）。フォトレジスト２３８のパターンが、剥離されることができ、直立したフィーチャ層２４０を残し−ステップ（ｘｘｉｖ）、および、ビア２４４の更なる層が、より厚いフォトレジスト層２４２を置いてパターン化することによって構築され−ステップ８（ｘｘｉｖ）、そして次に、銅ビア２４４をパターン化されたフォトレジスト２３８にパターンメッキされることができる−ステップ８（ｘｘｖ）。

【0122】

銅キャリア２１０はまた、そのようにするために塩化銅または塩化アンモニウム溶液を一般的に用いて、エッチング除去されることができ−ステップ８（ｘｘｖｉ）、
（一般的にニッケル）バリア層２１２がエッチストップ層として機能する。

【0123】

バリア層２１４は次いで、プラズマエッチングのような適切なエッチング技法によってまたは特定の化学エッチング液によって除去されることができる−ステップ８（ｘｘｖｉｉ）。例えば、銅を除去することなくニッケルをエッチング除去するために、硝酸過酸化水素の混合物が用いられることができる。ニッケルを溶解する可能な代替物は、塩化水素酸＋過酸化水素、熱濃硫酸および塩化水素酸で酸性化される鉄（ＩＩＩ）塩化物を含む。

【0124】

ポリマー層２４６が次いで、薄くされて平坦化され−ステップ８（ｘｘｖｉｉｉ）、銅ビア２４４の端部を露出する。研削、研磨または組み合わせられた化学機械研摩（ＣＭＰ）が、用いられることができる。

【0125】

ここまで、高度な、高性能コンデンサ２４８が、ポリマーベースの誘電マトリックス２３４、２４６内に埋められた、銅フィーチャ層２１６、２４０および銅ビア２３２、２４４を備える複合構造体２５０にどのように埋め込まれることができるかについて示した。

【0126】

コンデンサプレートおよび誘電体の平面方向形状がフォトレジストをパターン化することによって決定されるので、理解されるであろうことは、コンデンサは実質的に任意の形状をとることができてかつ一般的に正方形または矩形であるが、円形であるかまたは実際に事実上任意の他の形状を有することができる。コンデンサは、１、２、３またはより多くの層を有することができる。誘電体の厚さが慎重に制御されることができるので、大きな範囲にわたって実質的に任意の容量を有するように本発明のコンデンサを調整することが可能であり、および、容量を正確に制御し、特定の動作周波数に対してそれを最適化することが可能である。

【0127】

また、注意されることは、ビア２４４はそれがドリルアンドフィル技術によって製作されないので、単純な円柱形のビア柱であることに制限されないことである。フォトレジスト２４２内でパターンに電気メッキを用いて製作することによって、ビア２４４はまた、実質的に任意の形状およびサイズを有することができる。ビア２４４がビア層内の広範囲のワイヤであることができるので、ビア２４４はインダクタであることができてかつ好ましくは約０．１ｎＨから約１０ｎＨまでにわたるインダクタンスを有する高Ｑインダクタである。この種の「インダクタビア」が、図８（ｘｘｘｖ）、その他を参照して以下に示されるフィーチャ層２１４、２４０および／または２６０、２６２からインダクタ構造体と組み合わせられることができることもまた、注意されるべきである。コンデンサ２４８およびインダクタ２４４の組合せは、ＲＦフィルタの提供を可能にする。

【0128】

ステップ９（ｘｘｘｉｉｉ）からステップ９（ｘＬ）を参照して、フィルタのポートを製作するための技術が、記述される。

【0129】

ステップ９（ｘｘｘｉｉｉ）を参照して、チタンシード層２５２が次にマトリクス２４６および銅（インダクタ）ビア２４４の露出端の上にスパッタリングされる。ステップ６（ｘｘｘｉｖ）を参照して、銅層２５４が、次にチタン層２５２の上にスパッタリングされる。

【0130】

ステップ９（ｘｘｘｖ）を参照して、フォトレジスト２５６、２５８の層が複合構造体２５０の各側面に置かれてパターン化される。ステップ９（ｘｘｘｖｉ）を参照して、銅２６０、２６２が、ポートを作り出すためにパターン化されたフォトレジスト２５６、２５８に電気メッキされる。

【0131】

ステップ９（ｘｘｘｖｉｉ）を参照して、フォトレジスト２５６、２５８の層が次に剥離され、直立した銅を残す。ステップ９（ｘｘｘｖｉｉｉ）を参照して、チタンおよび銅層がエッチング除去される。銅パッド２６０、２６２は、このプロセスでわずかに損傷を受ける。

【0132】

このように形成されるくぼみは、ソルダーマスク２６４で充填されることができ−ステップ９（ｘｘｘｉｘ）、および銅がＥＮＥＰＩＧ ２６６または他の適切な終端技術で保護される−ステップ９（ｘＬ）。

【0133】

図９（ｘＬ）の構造体を示す３次元表現である図１０ａ、等価回路図である図１０ｂ、および基本的に図９（ｘＬ）の構造体である図１０ｃを参照して、理解されるであろうことは、このように作り出される構造体は、基本的に４つのポート、Ｐ１、Ｐ２、Ｐ３、Ｐ４、コンデンサＣおよびインダクタＬからなる基本的ＬＣ低域フィルタ３００であることである。

【0134】

図１０ｄを参照して、図１０（ｘｘｘｉｉｉ）内に示されるプラズマエッチングステップを用いる変形製造技法において、ビアＶ２のフットプリントがコンデンサＣ２の容量およびサイズを規定し、そこで余剰材料がプラズマエッチングによってエッチング除去される。したがって、１０ｄは、上部ビア柱Ｖ２が図２から７の構造体のコンデンサの電極および誘電層のサイズを規定する図１０ａに等しい基本的ＬＣ低域フィルタの概略断面である。

【0135】

図１０ｅは、図１０ａのさらにもう一つの基本的ＬＣ低域フィルタの概略断面であり、コンデンサＣ３の頂部電極が、貴金属の上側電極を堆積することのないビア柱Ｖ３である。ここで、誘電体から銅シード層の全てを除去するために注意がなされなければならない。

【0136】

理解されるであろうことは、図８および図８（ｉ）から図８（ｘｘｘｉｉ）および図９（ｘｘｘｉｉｉ）から図９（ｘＬ）内に詳述される技術が、異なる特性を備えた非常に広い範囲のフィルタ回路を作り出すために用いられることができることである。例えば、図１１ａおよび１１ｂを参照して、基本的ＬＣ高域フィルタが製作されることができる。図１２ａおよび１２ｂを参照して、基本的ＬＣ直列帯域フィルタが製作されることができ、同様に図１３ａおよび１３ｂを参照して、基本的ＬＣ並列帯域フィルタが製作されることができる。図１４ａおよび１４ｂを参照して、適切な変形と共に必要な変更を加えて、低域並列チェビシェフフィルタが製作されることができる。

【0137】

単一フィルタが例示されたとはいえ、理解されるであろうことは、実際問題として、次いで分断されることができる大きなプレート内に、この種のフィルタの巨大な配列が共に製作されることである。他の構成要素が、フィルタと共に製作されることができる。フィルタ２６０は、基板に表面実装されるかまたはその周りに更なるフィーチャおよびビア層を堆積することによって基板に埋められることができる。

【0138】

一般に、何かが誤る場合、それが埋め込まれる構成要素および構造体が廃棄されなければならないという点で、埋め込み構成要素による固有の欠点がある。時には、問題の根本的原因を診断することは、構成要素が分離されずかつ個々にテストされることができないところで困難である場合がある。しかしながら、基板の表面上の高価な（面積）に対する要求および小型化に向けての一般的なトレンドに起因して、フィルタおよび他の受動素子を埋め込むことに有意な利点がある。

【0139】

それはフィルタおよび他の受動素子が表面実装のためのスタンドアローン製品として製作されることができる本発明の特徴であるが、最適化されることができ、そして次に、処理はこの種の構成要素を埋め込むために基板の製作処理に一体化されることができる。

【0140】

形成されるコンデンサの容量は、電極板面積、誘電体の厚さおよびその誘電率に依存する。一般的に、ＲＦフィルタ用のコンデンサは約５と約１５ｐＦの間の容量を有する。例えば９と１２ｐＦの間の、さらに１０と１１ｐＦの間の狭い範囲に容量を制御することが可能である。

【0141】

本発明のインダクタは、ナノヘンリーの範囲内のインダクタンスを有することができる。例えば０．２ｎＨから３００ｎＨ、しかし、一般的に１ｎＨから約１０ｎＨ。

【0142】

これらのインダクタのインダクタンスを、約４ｎＨから約８ｎＨの範囲まで有するような狭い範囲に、または、必要とされるところでは、例えば約５ｎＨと約６ｎＨの間の１ナノヘンリー未満の範囲にさえ、制御することが可能である。

【0143】

上記の記述は、説明だけとして提供される。理解されるであろうことは、本発明が多くの変形が可能であることである。

【0144】

本発明のいくつかの実施態様が、記述された。それにもかかわらず、種々の変更が本発明の主旨と範囲から逸脱することなく、なされることができることが理解される。したがって、他の実施態様は以下の請求項の範囲内である。

【0145】

したがって当業者は、本発明が上に特に図と共に記載されたものに限定されないということを認識する。むしろ本発明の範囲は、添付の請求の範囲によって規定され、かつ上記のさまざまな特徴の組合せおよび副組合せ、同じく、前述の記述を読み込むと即座に当業者に思いつくであろう、その変形例および変更の両方を含む。

【0146】

請求項において、語「備える（ｃｏｍｐｒｉｓｅ）」、および「備える（ｃｏｍｐｒｉｓｅｓ）」、「備えた（ｃｏｍｐｒｉｓｉｎｇ）」、等のようなその変形は、記載される構成要素が含まれるが、しかし、一般に他の構成要素の除外ではないことを示す。

【符号の説明】

【0147】

１００ 多層支持構造体
１０２、１０４、１０６ 機能層
１０８ 構成要素またはフィーチャ
１１０、１１２、１１４、１１６ 封入誘電層
１１８ ビア
２０ １層平行板コンデンサ
２２ 誘電層
２４ 銅フィーチャ層
２６、２８、３０、３２ 銅柱
３４ 封入誘電材料
２４、３８ 外側フィーチャ層
４０ インダクタ
４２ ビア柱
４４ コンデンサ
５２ ビア柱
５４ コンデンサ
５６ インダクタビア
５８ トレース
６０ 第１のインダクタ
６２ ビア柱
６４ コンデンサ
６６ 第２のインダクタ
７０ インダクタ
７１、７２ ビア柱
７４ コンデンサ
７８ トレース
８０ インダクタ
８４ コンデンサ
８６ 誘導ビア
８８ トレース
２０８ フォトレジスト層
２１０ キャリア
２１２ バリア層
２１４ 銅の薄層 バリア層
２１６ 第１電極
２１８ 誘電層
２２０ 第２電極
２２２ 上部銅層
２２４ 第２のフォトレジスト層
２２６ 銅のシード層
２２８ フォトレジスト層
２３０ フォトレジスト層
２３２ 銅相互接続部
２３４ ポリマーベースの誘電材料
２３６ 銅シード層
２３８ フォトレジスト
２４０ 銅フィーチャ層
２４２ 更なるフォトレジスト層
２４４ 銅ビア
２４６ ポリマー層
２４８ コンデンサ
２５０ 複合構造体
２５２ チタンシード層
２５４ 銅層
２５６、２５８ フォトレジスト
２６０、２６２ フィーチャ層
２６４ソルダーマスク
２６６ ＥＮＥＰＩＧ
３００ 基本的ＬＣ低域フィルタ
３４８ コンデンサ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8(1)】

【図8(2)】

【図8(3)】

【図8(i)】

【図8(ii)】

【図8(iv)】

【図8(v)】

【図8(vi)】

【図8(vii)】

【図8(viii)】

【図8(ix)】

【図8(x)】

【図8(xi)】

【図8(xii)】

【図8(xiii)】

【図8(xiv)】

【図8(xv)】

【図8(xvi)】

【図8(xvii)】

【図8(xviii)】

【図8(xix)】

【図8(xx)】

【図8(xxi)】

【図8(xxii)】

【図8(xxiii)】

【図8(xxiv)】

【図8(xxv)】

【図8(xxvi)】

【図8(xxvii)】

【図8(xxviii)】

【図8(xxix)】

【図8(xxx)】

【図8(xxxi)】

【図8(xxxii)】

【図9】

【図9(xxxiii)】

【図9(xxxiv)】

【図9(xxxv)】

【図9(xxxvi)】

【図9(xxxvii)】

【図9(xxxviii)】

【図9(xxxix)】

【図9(xL)】

【図10a】

【図10b】

【図10c】

【図10d】

【図10e】

【図11a】

【図11b】

【図12a】

【図12b】

【図13a】

【図13b】

【図14a】

【図14b】