特許 6359401 半導体装置およびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6359401

(24)【登録日】2018年6月29日

(45)【発行日】2018年7月18日

(54)【発明の名称】半導体装置およびその製造方法

(51)【国際特許分類】

   H01L 21/336 20060101AFI20180709BHJP

   H01L 29/786 20060101ALI20180709BHJP

   H01L 21/265 20060101ALI20180709BHJP

   H01L 21/76 20060101ALI20180709BHJP

   H01L 21/762 20060101ALI20180709BHJP

   H01L 21/20 20060101ALI20180709BHJP

   H01L 27/088 20060101ALI20180709BHJP

   H01L 21/8238 20060101ALI20180709BHJP

   H01L 27/092 20060101ALI20180709BHJP

【ＦＩ】

   H01L29/78 626C

   H01L21/265 602A

   H01L21/265 F

   H01L21/265 W

   H01L21/76 L

   H01L21/76 D

   H01L21/20

   H01L27/088 331E

   H01L27/092 B

   H01L27/092 C

   H01L27/092 E

   H01L29/78 616S

   H01L29/78 618F

   H01L29/78 627F

   H01L29/78 627D

   H01L29/78 618A

   H01L21/265 Z

【請求項の数】13

【全頁数】39

(21)【出願番号】特願2014-193986(P2014-193986)

(22)【出願日】2014年9月24日

(65)【公開番号】特開2016-66678(P2016-66678A)

(43)【公開日】2016年4月28日

【審査請求日】2017年5月22日

【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２３年度、独立行政法人新エネルギー・産業技術総合開発機構委託研究「低炭素社会を実現する超低電圧デバイスプロジェクト」、産業技術力強化法第１９条の適用を受ける特許出願

(73)【特許権者】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】100080001

【弁理士】

【氏名又は名称】筒井 大和

(74)【代理人】

【識別番号】100113642

【弁理士】

【氏名又は名称】菅田 篤志

(74)【代理人】

【識別番号】100117008

【弁理士】

【氏名又は名称】筒井 章子

(74)【代理人】

【識別番号】100147430

【弁理士】

【氏名又は名称】坂次 哲也

(72)【発明者】

【氏名】尾田 秀一

【審査官】 棚田 一也

(56)【参考文献】

【文献】 米国特許出願公開第２０１２／０１１２２０７（ＵＳ，Ａ１）

【文献】 特表２０１１−５３０８２６（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２１／２０

Ｈ０１Ｌ ２１／２６５

Ｈ０１Ｌ ２１／７６

Ｈ０１Ｌ ２１／７６２

Ｈ０１Ｌ ２１／８２３８

Ｈ０１Ｌ ２７／０８８

Ｈ０１Ｌ ２７／０９２

Ｈ０１Ｌ ２９／７８６

(57)【特許請求の範囲】

【請求項1】

半導体基板と、
前記半導体基板に形成された電界効果トランジスタと、
を備え、
前記半導体基板は、
第１基体と、
前記第１基体上、または、前記第１基体の上層部に形成された、第１導電型の第１半導体領域と、
前記第１半導体領域上に形成された絶縁層と、
前記絶縁層上に形成された半導体層と、
を有し、
前記第１基体は、シリコンからなり、
前記第１半導体領域は、シリコンカーバイドからなり、
前記第１半導体領域には、前記第１導電型の第１不純物が導入され、
前記第１半導体領域の厚さ方向における前記第１不純物の濃度分布は、前記第１半導体領域の上面と前記第１半導体領域の下面との間にピークを有し、
前記第１半導体領域の前記上面における前記第１不純物の濃度、および、前記第１半導体領域の前記下面における前記第１不純物の濃度のいずれも、前記ピークにおける前記第１不純物の濃度の半分よりも小さい、半導体装置。

【請求項2】

請求項１記載の半導体装置において、
前記第１半導体領域は、前記第１基体上にエピタキシャル成長している、半導体装置。

【請求項3】

請求項１記載の半導体装置において、
前記電界効果トランジスタは、
前記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の第１の側に位置する部分の前記半導体層に形成された、前記第１導電型とは反対の第２導電型の第２半導体領域と、
前記ゲート電極の前記第１の側と反対側に位置する部分の前記半導体層に形成された、前記第２導電型の第３半導体領域と、
を有する、半導体装置。

【請求項4】

請求項３記載の半導体装置において、
前記第１半導体領域には、前記第１導電型の第２不純物が導入され、
前記第１導電型は、ｐ型であり、
前記第２導電型は、ｎ型であり、
前記第２不純物は、ボロンからなる、半導体装置。

【請求項5】

請求項１記載の半導体装置において、
前記半導体基板は、前記第１半導体領域上に形成された第４半導体領域を有し、
前記絶縁層は、前記第１半導体領域上に前記第４半導体領域を介して形成されており、
前記第４半導体領域は、シリコンからなる、半導体装置。

【請求項6】

（ａ）第１半導体基板を用意する工程、
（ｂ）前記第１半導体基板に電界効果トランジスタを形成する工程、
を備え、
前記（ａ）工程では、第１基体と、前記第１基体上、または、前記第１基体の上層部に形成された第１半導体領域と、前記第１半導体領域上に形成された絶縁層と、前記絶縁層上に形成された半導体層と、を有する前記第１半導体基板を用意し、
前記（ｂ）工程では、前記第１半導体領域に、第１導電型の第１不純物を導入し、
前記第１基体は、シリコンからなり、
前記第１半導体領域は、シリコンカーバイドからなり、
前記（ｂ）工程にて導入された前記第１不純物の、前記第１半導体領域の厚さ方向における濃度分布は、前記第１半導体領域の上面と前記第１半導体領域の下面との間にピークを有し、
前記第１半導体領域の前記上面における前記第１不純物の濃度、および、前記第１半導体領域の前記下面における前記第１不純物の濃度のいずれも、前記ピークにおける前記第１不純物の濃度の半分よりも小さい、半導体装置の製造方法。

【請求項7】

請求項６記載の半導体装置の製造方法において、
前記（ａ）工程は、
（ａ１）前記第１基体上に、前記第１半導体領域をエピタキシャル成長させる工程、
（ａ２）前記第１半導体領域上に、前記絶縁層と、前記絶縁層上に配置された前記半導体層と、からなる積層体を転写する工程、
を有する、半導体装置の製造方法。

【請求項8】

請求項６記載の半導体装置の製造方法において、
前記（ｂ）工程は、
（ｂ１）前記半導体層上に、ゲート絶縁膜を介してゲート電極を形成する工程、
（ｂ２）前記ゲート電極の第１の側に位置する部分の前記半導体層に、前記第１導電型とは反対の第２導電型の第２半導体領域を形成し、前記ゲート電極の前記第１の側と反対側に位置する部分の前記半導体層に、前記第２導電型の第３半導体領域を形成する工程、
を有する、半導体装置の製造方法。

【請求項9】

請求項８記載の半導体装置の製造方法において、
前記第１導電型は、ｐ型であり、
前記第２導電型は、ｎ型であり、
前記第１不純物は、ボロンからなる、半導体装置の製造方法。

【請求項10】

請求項６記載の半導体装置の製造方法において、
前記（ｂ）工程は、
（ｂ３）前記第１半導体領域に、前記第１不純物をイオン注入する工程、
を有する、半導体装置の製造方法。

【請求項11】

請求項１０記載の半導体装置の製造方法において、
前記（ｂ）工程は、
（ｂ４）前記（ｂ３）工程の後、前記第１半導体基板を第１温度で熱処理する工程、
を有し、
前記第１温度は、８００℃以上である、半導体装置の製造方法。

【請求項12】

請求項６記載の半導体装置の製造方法において、
前記（ａ）工程では、前記第１半導体領域上に形成された第４半導体領域と、前記第１半導体領域上に前記第４半導体領域を介して形成された前記絶縁層と、を有する前記第１半導体基板を用意し、
前記第４半導体領域は、シリコンからなる、半導体装置の製造方法。

【請求項13】

請求項７記載の半導体装置の製造方法において、
前記（ａ１）工程では、前記第１基体と前記第１半導体領域とからなる第２半導体基板を用意し、
前記（ａ２）工程は、
（ａ３）半導体からなる第２基体と、前記第２基体上に形成された前記絶縁層と、からなる第３半導体基板を用意する工程、
（ａ４）前記（ａ１）工程および前記（ａ３）工程の後、前記絶縁層が前記第１半導体領域と対向した状態で、前記第３半導体基板を前記第２半導体基板上に貼り合わせる工程、
（ａ５）前記（ａ４）工程の後、前記絶縁層と、前記第２基体のうち前記第２半導体基板側の表層部と、を前記第２半導体基板上に残し、前記第２基体のうち前記表層部以外の部分を前記第２半導体基板上から除去する工程、
を含む、半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置およびその製造方法に関し、例えば、ＳＯＩ（Silicon On Insulator）基板に形成された半導体素子を備える半導体装置およびその製造方法に好適に利用できるものである。

【背景技術】

【0002】

半導体装置の高集積化が進むにつれて、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）等の電界効果トランジスタはスケーリング則に従い微細化される。しかしながら、電界効果トランジスタの微細化に伴って、短チャネル効果が発現するか、または、閾値電圧の均一性が低下することなどにより、半導体装置の性能が低下しやすくなる。

【0003】

一方、バルク基板上に埋め込み酸化膜であるＢＯＸ（Buried Oxide）層と半導体層であるＳＯＩ（Silicon On Insulator）層が形成されたＳＯＩ基板上のＭＩＳＦＥＴでは、バルク基板上のＭＩＳＦＥＴに比べて、短チャネル効果を抑制しやすく、閾値電圧のばらつきを小さくできるなど、半導体装置の性能が優れている。このことから、ＳＯＩ基板上のＭＩＳＦＥＴが、回路線幅が４０ｎｍの世代以降の半導体装置や低電力で動作する半導体装置を実現するために必要な技術と考えられている。

【0004】

特開２０１３−１９１７６０号公報（特許文献１）には、半導体装置において、シリコン基板とＢＯＸ層とＳＯＩ層とで構成された半導体基板の主面上に電界効果トランジスタが形成される技術が開示されている。

【0005】

特開２００４−３４９３１５号公報（特許文献２）には、酸化膜層、ＳｉＣエピタキシャル層、格子歪みを有するシリコン層がシリコン基板上に順次形成されている歪みＳＯＩ基板ウェハを、貼り合わせエッチバック法で製造する技術が開示されている。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】特開２０１３−１９１７６０号公報

【特許文献2】特開２００４−３４９３１５号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

上記したＳＯＩ基板上のＭＩＳＦＥＴとして、薄膜埋め込み酸化膜上のＳＯＩ（Silicon On Thin Buried oxide：ＳＯＴＢ）技術を用い、完全空乏型ＳＯＩ（Fully Depleted Silicon On Insulator：ＦＤ−ＳＯＩ）としてのＭＩＳＦＥＴを備える半導体装置がある。このようなＦＤ−ＳＯＩとしてのＭＩＳＦＥＴでは、ゲート電極下に位置する部分のＳＯＩ層は、不純物濃度が十分に低いチャネル、もしくは、不純物が導入されていないチャネル、いわゆるドーパントレスチャネルである。

【0008】

ＭＩＳＦＥＴがドーパントレスチャネルのＳＯＩの場合、閾値電圧は、ゲート電極の仕事関数により調整するか、または、ＢＯＸ層下部の基体内に、バックゲートに相当するグランドプレーン領域を設け、そのグランドプレーン領域の内部電位（Built-in Potential）により調整することができる。

【0009】

ところが、ゲート電極に含まれる導電膜としてポリシリコン膜を用いる場合、導電膜の仕事関数は、ソース・ドレイン領域を形成する際のイオン注入の注入条件の影響を受けるので、導電膜の仕事関数を自由に調整することは困難である。したがって、閾値電圧の調整は、グランドプレーン領域を形成する際のイオン注入量により内部電位を調整することが望ましい。

【0010】

一方、グランドプレーン領域にイオン注入を行った後、活性化アニールを行う際に、イオン注入された不純物は拡散しやすい。そのため、活性化アニールを行った後は、グランドプレーン領域全体における不純物濃度の平均値が低くなる。これにより、グランドプレーン領域の内部電位の絶対値が小さくなるので、閾値電圧を調整できる範囲が狭くなり、半導体装置の性能が低下する。

【0011】

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

【課題を解決するための手段】

【0012】

一実施の形態によれば、半導体装置は、ＳＯＩ基板と、ＳＯＩ基板に形成されたＭＩＳＦＥＴと、を備える。ＳＯＩ基板は、基体、基体上に形成されたグランドプレーン領域、グランドプレーン領域上に形成されたＢＯＸ層、および、ＢＯＸ層上に形成されたＳＯＩ層、を有する。基体は、シリコンからなり、グランドプレーン領域は、ＳｉＣからなるｐ型の半導体領域を含む。

【0013】

また、他の実施の形態によれば、半導体装置の製造方法は、ＳＯＩ基板を用意する工程と、ＳＯＩ基板にＭＩＳＦＥＴを形成する工程と、を備える。ＳＯＩ基板を用意する工程では、基体、基体上に形成された半導体領域、半導体領域上に形成されたＢＯＸ層、および、ＢＯＸ層上に形成されたＳＯＩ層、を有するＳＯＩ基板を用意する。基体は、シリコンからなり、半導体領域は、ＳｉＣからなる。ＳＯＩ基板にＭＩＳＦＥＴを形成する工程では、半導体領域に不純物を導入する。

【発明の効果】

【0014】

一実施の形態によれば、半導体装置の性能を向上させることができる。

【図面の簡単な説明】

【0015】

【図1】実施の形態１の半導体装置の要部断面図である。

【図2】実施の形態１の半導体装置の製造工程の一部を示すプロセスフロー図である。

【図3】実施の形態１の半導体装置の製造工程の一部を示すプロセスフロー図である。

【図4】実施の形態１の半導体装置の製造工程中の要部断面図である。

【図5】実施の形態１の半導体装置の製造工程中の要部断面図である。

【図6】実施の形態１の半導体装置の製造工程中の要部断面図である。

【図7】実施の形態１の半導体装置の製造工程中の要部断面図である。

【図8】実施の形態１の半導体装置の製造工程中の要部断面図である。

【図9】実施の形態１の半導体装置の製造工程中の要部断面図である。

【図10】実施の形態１の半導体装置の製造工程中の要部断面図である。

【図11】実施の形態１の半導体装置の製造工程中の要部断面図である。

【図12】実施の形態１の半導体装置の製造工程中の要部断面図である。

【図13】実施の形態１の半導体装置の製造工程中の要部断面図である。

【図14】実施の形態１の半導体装置の製造工程中の要部断面図である。

【図15】実施の形態１の半導体装置の製造工程中の要部断面図である。

【図16】実施の形態１の半導体装置の製造工程中の要部断面図である。

【図17】実施の形態１の半導体装置の製造工程中の要部断面図である。

【図18】実施の形態１の半導体装置の製造工程中の要部断面図である。

【図19】実施の形態１の半導体装置の製造工程中の要部断面図である。

【図20】実施の形態１の半導体装置の製造工程中の要部断面図である。

【図21】実施の形態１の半導体装置の製造工程中の要部断面図である。

【図22】実施の形態１の変形例における半導体装置の製造工程の一部を示すプロセスフロー図である。

【図23】実施の形態１の変形例における半導体装置の製造工程中の要部断面図である。

【図24】実施の形態１の変形例における半導体装置の製造工程中の要部断面図である。

【図25】実施の形態１の変形例における半導体装置の製造工程中の要部断面図である。

【図26】実施の形態１の変形例における半導体装置の製造工程中の要部断面図である。

【図27】実施の形態１の変形例における半導体装置の製造工程中の要部断面図である。

【図28】比較例１の半導体装置の要部断面図である。

【図29】ＳＯＩ基板の厚さ方向における不純物の濃度分布を示すグラフである。

【図30】実施の形態２の半導体装置の要部断面図である。

【図31】実施の形態２の半導体装置の製造工程の一部を示すプロセスフロー図である。

【図32】実施の形態２の半導体装置の製造工程中の要部断面図である。

【図33】実施の形態２の半導体装置の製造工程中の要部断面図である。

【図34】実施の形態２の半導体装置の製造工程中の要部断面図である。

【図35】実施の形態２の半導体装置の製造工程中の要部断面図である。

【図36】実施の形態２の半導体装置の製造工程中の要部断面図である。

【図37】ＳＯＩ基板の厚さ方向における不純物の濃度分布を示すグラフである。

【発明を実施するための形態】

【0016】

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

【0017】

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

【0018】

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

【0019】

以下、代表的な実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

【0020】

さらに、実施の形態で用いる図面においては、断面図であっても図面を見やすくするためにハッチングを省略する場合もある。

【0021】

（実施の形態１）
＜半導体装置の構造＞
初めに、本実施の形態１の半導体装置について、図面を参照して説明する。図１は、実施の形態１の半導体装置の要部断面図である。

【0022】

図１に示すように、本実施の形態１の半導体装置は、半導体基板としてのＳＯＩ基板ＳＢ１と、ＳＯＩ基板ＳＢ１に形成された電界効果トランジスタとしてのＭＩＳＦＥＴＱ１を備える。

【0023】

本実施の形態１の半導体装置では、ＭＩＳＦＥＴＱ１は、ＳＯＴＢ技術を用いたものであり、ＦＤ−ＳＯＩ技術を用いたものである。すなわち、本実施の形態１の半導体装置では、ＭＩＳＦＥＴＱ１のゲート電極下に位置する部分のＳＯＩ層は、不純物濃度が十分に低いチャネル、あるいは、不純物が導入されていないチャネル、いわゆるドーパントレスチャネルである。

【0024】

まず、ＳＯＩ基板ＳＢ１の具体的な構成について説明する。ＳＯＩ基板ＳＢ１は、基体ＳＳ１と、グランドプレーン領域ＧＰと、絶縁層、すなわち埋め込み酸化膜としてのＢＯＸ層３と、半導体層としてのＳＯＩ層４と、を有する。基体ＳＳ１上に、グランドプレーン領域ＧＰが形成され、グランドプレーン領域ＧＰ上に、ＢＯＸ層３が形成され、ＢＯＸ層３上に、ＳＯＩ層４が形成されている。また、ＳＯＩ層４には、半導体素子としてのＭＩＳＦＥＴＱ１が形成されている。

【0025】

なお、本願明細書では、説明の便宜上、ＳＯＩ基板ＳＢ１の主面ＰＳを、ＳＯＩ層４の上面と定義する。

【0026】

基体ＳＳ１は、例えばシリコン（Ｓｉ）基板からなり、好適には、シリコン単結晶基板からなる。ＢＯＸ層３は、例えば酸化シリコン膜からなる。ＢＯＸ層３の厚さは、例えば３０ｎｍ程度である。ＳＯＩ層４は、例えばシリコン単結晶層からなる。ＳＯＩ層４の厚さは、例えば２０ｎｍ程度である。

【0027】

グランドプレーン領域ＧＰは、半導体領域１を含む。半導体領域１は、例えばシリコンカーバイド（ＳｉＣ）膜などからなり、シリコン（Ｓｉ）基板からなる基体ＳＳ１が有する不純物の拡散係数よりも小さい不純物の拡散係数を有する。また、ＭＩＳＦＥＴＱ１がｎチャネル型のＭＩＳＦＥＴである場合には、半導体領域１には、例えばボロン（Ｂ）などからなるｐ型の不純物が導入されており、半導体領域１は、ｐ型の半導体領域である。

【0028】

これにより、後述する図２９を用いて説明するように、半導体領域１が例えばシリコン（Ｓｉ）基板からなる基体ＳＳ１の一部からなる場合など、シリコンからなる場合に比べ、半導体領域１における不純物の拡散係数を低くすることができる。そのため、活性化アニール後においても、半導体領域１における不純物の濃度を高くすることができ、ＳＯＩ層４に対する半導体領域１の電位、すなわち内部電位Ｖｂｉの絶対値を大きくすることができる。したがって、ＭＩＳＦＥＴＱ１の閾値電圧の可変範囲を広げることができる。半導体領域１の厚さＴＨ１は、グランドプレーン領域へのイオン注入のピーク値の半値幅で例えば７０ｎｍ程度である。

【0029】

好適には、ＳｉＣからなる半導体領域１は、Ｓｉからなる基体ＳＳ１上にエピタキシャル成長している。これにより、Ｓｉからなる基体ＳＳ１の上層部にカーボン（Ｃ）をイオン注入してＳｉＣからなる半導体領域１が形成される場合に比べ、半導体領域１の厚さＴＨ１を厚くすることができる。また、半導体領域１がエピタキシャル成長している場合、半導体領域１がイオン注入により形成される場合に比べ、半導体領域１中に導入されるカーボンの量を容易に増加させることができる。

【0030】

なお、半導体領域１が基体ＳＳ１上にエピタキシャル成長するとは、基体ＳＳ１上に半導体領域１が成長する際に、成長する半導体領域１の結晶が下地の基体ＳＳ１の結晶面にそろって配列するように、半導体領域１が成長することを意味する。

【0031】

好適には、シリコンカーバイド（ＳｉＣ）の組成式をＳｉ_１−ｘＣ_ｘと表記したときのｘ、すなわちシリコン（Ｓｉ）とカーボン（Ｃ）との和に対するカーボンの組成比は、０．０１以上である。ｘが０．０１以上の場合、半導体領域１がＳｉからなる場合に比べ、半導体領域１における不純物の拡散係数を確実に低くすることができる。

【0032】

より好適には、ｘは、０．０１〜０．１０である。ｘが０．１０以下の場合、基体ＳＳ１の上層部にカーボンをイオン注入してＳｉＣからなる半導体領域１を容易に形成することができる。

【0033】

さらに好適には、ｘは、０．０１〜０．０１４である。ｘが０．０１４以下の場合、基体ＳＳ１におけるＳｉの結晶格子と、半導体領域１におけるＳｉＣの結晶格子との格子定数の差が小さくなるので、ＳｉＣからなる半導体領域１に歪が入ることを防止または抑制することができる。

【0034】

また、後述する図２９を用いて説明するように、好適には、半導体領域１の厚さ方向における不純物の濃度分布は、半導体領域１の上面と半導体領域１の下面との間にピークを有し、半導体領域１の厚さＴＨ１は、ピークの半値幅ΔＲｐよりも厚い。あるいは、好適には、半導体領域１の厚さ方向における不純物の濃度分布は、半導体領域１の上面と半導体領域１の下面との間にピークを有し、半導体領域１の上面における不純物濃度、および、半導体領域１の下面における不純物濃度のいずれも、ピークにおける不純物濃度の半分よりも小さい。

【0035】

これにより、少なくともピークにおける不純物濃度すなわちピーク値の１／２以上の不純物濃度を有する部分が、半導体領域１の内部に包含されることになるので、半導体領域１における不純物の濃度を確実に高くすることができる。そして、活性化アニールを行った後においても、グランドプレーン領域ＧＰ全体における不純物濃度の平均値が低くなることを防止または抑制することができる。

【0036】

また、ＳＯＩ基板ＳＢ１は、素子分離領域ＡＲ０と、活性領域としてのＭＩＳＦＥＴ形成領域ＡＲ１と、を有する。素子分離領域ＡＲ０と、ＭＩＳＦＥＴ形成領域ＡＲ１とは、ＳＯＩ基板ＳＢ１の主面ＰＳ側に規定されている。素子分離領域ＡＲ０では、素子分離溝５の内部に、絶縁膜からなる素子分離膜６が形成されている。ＭＩＳＦＥＴ形成領域ＡＲ１は、素子分離領域ＡＲ０により区画された領域であり、ＭＩＳＦＥＴ形成領域ＡＲ１には、ＭＩＳＦＥＴＱ１が形成されている。

【0037】

本実施の形態１では、ＭＩＳＦＥＴ形成領域ＡＲ１で、ｎチャネル型のＭＩＳＦＥＴＱ１が形成される場合について説明する。しかし、ＭＩＳＦＥＴ形成領域ＡＲ１とは別のＭＩＳＦＥＴ形成領域で、導電型を逆の導電型にしたｐチャネル型のＭＩＳＦＥＴが形成されてもよく、また、ＣＭＩＳＦＥＴ（Complementary MISFET）などが形成されてもよい。

【0038】

ＭＩＳＦＥＴ形成領域ＡＲ１とは別のＭＩＳＦＥＴ形成領域で、ｐチャネル型のＭＩＳＦＥＴが形成される場合には、その別のＭＩＳＦＥＴ形成領域で、ＭＩＳＦＥＴ形成領域ＡＲ１における半導体領域１と同層に形成される半導体領域には、ｎ型の不純物が導入され、その半導体領域は、ｎ型の半導体領域である。

【0039】

ＭＩＳＦＥＴ形成領域ＡＲ１で、基体ＳＳ１の上層部には、ウェル領域７が形成されている。ウェル領域７は、例えばボロン（Ｂ）などのｐ型の不純物が導入されたｐ型の半導体領域である。ウェル領域７における不純物濃度は、例えば５×１０^１７〜５×１０^１８ｃｍ^−３程度である。

【0040】

ウェル領域７は、ＭＩＳＦＥＴ形成領域ＡＲ１から、平面視において、ＭＩＳＦＥＴ形成領域ＡＲ１の外部の領域ＡＲ２にかけて、形成されている。ＭＩＳＦＥＴ形成領域ＡＲ１と領域ＡＲ２との間には、素子分離領域ＡＲ０が設けられている。領域ＡＲ２に形成された部分のウェル領域７の上層部には、コンタクト領域ＣＲが形成されている。コンタクト領域ＣＲ上には、ＢＯＸ層３およびＳＯＩ層４を貫通してウェル領域７に達する開口部ＯＰが形成されており、開口部ＯＰの底部ではコンタクト領域ＣＲが露出している。このコンタクト領域ＣＲが露出した領域ＡＲ２は、タップと称され、コンタクト領域ＣＲと電気的に接続されたプラグＰＧが形成される領域である。すなわち、領域ＡＲ２では、コンタクト領域ＣＲ上に、プラグＰＧが形成され、領域ＡＲ２に位置する部分のウェル領域７は、コンタクト領域ＣＲを介して、プラグＰＧと電気的に接続されている。

【0041】

領域ＡＲ２に位置する部分のウェル領域７は、コンタクト領域ＣＲおよびプラグＰＧを介して、基板バイアスを印加する電圧発生回路と、電気的に接続されてもよい。これにより、グランドプレーン領域ＧＰに基板バイアスを印加することができ、グランドプレーン領域ＧＰに基板バイアスを印加しない場合に比べ、ＭＩＳＦＥＴＱ１の閾値電圧の可変範囲をさらに広げることができる。

【0042】

なお、ＭＩＳＦＥＴ形成領域ＡＲ１とは別のＭＩＳＦＥＴ形成領域で、ｐチャネル型のＭＩＳＦＥＴが形成される場合には、その別のＭＩＳＦＥＴ形成領域で、基体ＳＳ１の上層部には、ｎ型のウェル領域が形成される。

【0043】

また、領域ＡＲ３には、ＭＩＳＦＥＴＱ２が形成されている。このＭＩＳＦＥＴＱ２は主に入出力回路等に利用される高耐圧のトランジスタである。ＭＩＳＦＥＴＱ２はＭＩＳＦＥＴＱ１と異なり、ＳＯＩ層４およびＢＯＸ層３が除去された基体ＳＳ１の表面に形成されている。なお、以下の図面では説明簡略化のため、必要なときを除き、領域ＡＲ３とＭＩＳＦＥＴＱ２の説明は省略する。

【0044】

次に、ＭＩＳＦＥＴ形成領域ＡＲ１に形成されたｎチャネル型のＭＩＳＦＥＴＱ１の具体的な構成について説明する。

【0045】

ＭＩＳＦＥＴＱ１は、ＳＯＩ層４からなるチャネル領域ＣＨと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥと、絶縁膜ＩＦ１およびＩＦ２と、ＳＯＩ層４からなるエクステンション領域ＥＸ１およびＥＸ２と、サイドウォールスペーサＳＷ１およびＳＷ２と、半導体領域としてのソース・ドレイン領域ＳＤ１およびＳＤ２と、を有する。

【0046】

なお、本願明細書では、説明の便宜上、ＭＩＳＦＥＴＱ１を、チャネル領域ＣＨおよびエクステンション領域ＥＸ１およびＥＸ２など、ＢＯＸ層３よりも上方に形成された部分からなるものとして説明する。しかし、ＭＩＳＦＥＴＱ１の閾値電圧Ｖｔｈは、ゲート電極ＧＥに含まれる導電膜の仕事関数により調整されるのに加え、バックゲートに相当するグランドプレーン領域ＧＰの内部電位Ｖｂｉにより調整される。

【0047】

ＭＩＳＦＥＴ形成領域ＡＲ１では、ゲート電極ＧＥは、ＳＯＩ層４からなるチャネル領域ＣＨ上に、ゲート絶縁膜ＧＩを介して形成されている。

【0048】

ゲート絶縁膜ＧＩは、例えば酸化シリコン膜または酸窒化シリコン膜である。あるいは、ゲート絶縁膜ＧＩとして、例えば、酸化ハフニウム（ＨｆＯ_２）膜、酸化ジルコニウム（ＺｒＯ_２）膜、酸化アルミニウム（Ａｌ_２Ｏ_３）膜、酸化タンタル（Ｔａ_２Ｏ_５）膜または酸化ランタン（Ｌａ_２Ｏ_３）膜などの金属酸化物膜であるＨｉｇｈ−ｋ膜を用いることもできる。さらに、ゲート絶縁膜ＧＩとして、酸化シリコン膜または酸窒化シリコン膜とＨｉｇｈ−ｋ膜との積層膜を用いることもできる。

【0049】

なお、本願明細書では、Ｈｉｇｈ−ｋ膜とは、窒化シリコン膜の誘電率よりも高い誘電率を有する膜、すなわち高誘電率膜を意味する。

【0050】

ゲート電極ＧＥは、例えば不純物が導入されて低抵抗率とされている多結晶シリコン膜、すなわちドープトポリシリコン膜からなる。あるいは、ゲート電極ＧＥとして、例えば、窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜、窒化タングステン（ＷＮ）膜、炭化チタン（ＴｉＣ）膜、炭化タンタル（ＴａＣ）膜、炭化タングステン（ＷＣ）膜または窒化炭化タンタル（ＴａＣＮ）膜などの金属膜を用いることもできる。

【0051】

なお、ゲート電極ＧＥとして、これらの金属膜と多結晶シリコン膜との積層構造であるＭＩＰＳ（Metal Inserted Poly-silicon Stack）構造を有するものを用いることもできる。

【0052】

ＭＩＳＦＥＴ形成領域ＡＲ１では、平面視において、ゲート電極ＧＥの両側のうち、一方の側に位置する部分のＳＯＩ層４には、エクステンション領域ＥＸ１が形成され、他方の側に位置する部分のＳＯＩ層４には、エクステンション領域ＥＸ２が形成されている。エクステンション領域ＥＸ１およびＥＸ２の各々は、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物が導入されたｎ型の半導体領域である。エクステンション領域ＥＸ１およびＥＸ２の各々における不純物濃度は、例えば２×１０^１９ｃｍ^−３程度以上であり、好ましくは１×１０^２０ｃｍ^−３程度以上である。

【0053】

なお、ＭＩＳＦＥＴ形成領域ＡＲ１とは別のＭＩＳＦＥＴ形成領域で、ｐチャネル型のＭＩＳＦＥＴが形成される場合には、その別のＭＩＳＦＥＴ形成領域で、ＭＩＳＦＥＴ形成領域ＡＲ１におけるＳＯＩ層４と同層に形成されるＳＯＩ層には、ｐ型の不純物がイオン注入され、ｐ型のエクステンション領域が形成される。

【0054】

平面視において、ゲート電極ＧＥの一方の側の側面には、オフセットスペーサとしての絶縁膜ＩＦ１を介して、側壁絶縁膜としてのサイドウォールスペーサＳＷ１が形成されている。また、平面視において、ゲート電極ＧＥの他方の側の側面には、オフセットスペーサとしての絶縁膜ＩＦ２を介して、側壁絶縁膜としてのサイドウォールスペーサＳＷ２が形成されている。サイドウォールスペーサＳＷ１およびＳＷ２の各々は、例えば酸化シリコン膜からなる。

【0055】

ＭＩＳＦＥＴ形成領域ＡＲ１では、平面視において、サイドウォールスペーサＳＷ１を挟んでゲート電極ＧＥと反対側に位置する部分のＳＯＩ層４上、すなわちエクステンション領域ＥＸ１上に、選択エピタキシャル成長により成長したエピタキシャルシリコン膜からなるソース・ドレイン領域ＳＤ１が形成されている。また、ＭＩＳＦＥＴ形成領域ＡＲ１では、平面視において、サイドウォールスペーサＳＷ２を挟んでゲート電極ＧＥと反対側に位置する部分のＳＯＩ層４上、すなわちエクステンション領域ＥＸ２上に、選択エピタキシャル成長により成長したエピタキシャルシリコン膜からなるソース・ドレイン領域ＳＤ２が形成されている。

【0056】

ソース・ドレイン領域ＳＤ１およびＳＤ２の各々は、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物が導入されたｎ型の半導体領域である。ソース・ドレイン領域ＳＤ１およびＳＤ２の各々における不純物濃度は、エクステンション領域ＥＸ１およびＥＸ２のいずれにおける不純物濃度よりも高く、例えば５×１０^２０ｃｍ^−３程度以上である。

【0057】

ソース・ドレイン領域ＳＤ１は、エクステンション領域ＥＸ１に接触し、ソース・ドレイン領域ＳＤ１におけるｎ型の不純物濃度は、エクステンション領域ＥＸ１におけるｎ型の不純物濃度よりも高い。また、ソース・ドレイン領域ＳＤ２は、エクステンション領域ＥＸ２に接触し、ソース・ドレイン領域ＳＤ２におけるｎ型の不純物濃度は、エクステンション領域ＥＸ２におけるｎ型の不純物濃度よりも高い。

【0058】

これにより、エクステンション領域ＥＸ１とそれよりも高不純物濃度のソース・ドレイン領域ＳＤ１とからなり、ＬＤＤ（Lightly Doped Drain）構造を有するソース・ドレイン領域を形成することができる。また、エクステンション領域ＥＸ２とそれよりも高不純物濃度のソース・ドレイン領域ＳＤ２とからなり、ＬＤＤ構造を有するソース・ドレイン領域を形成することができる。

【0059】

あるいは、ソース・ドレイン領域ＳＤ１およびＳＤ２の各々として、平面視において、サイドウォールスペーサＳＷ１を挟んでゲート電極ＧＥと反対側、または、サイドウォールスペーサＳＷ２を挟んでゲート電極ＧＥと反対側に位置する部分のＳＯＩ層４にｎ型の不純物を導入して形成されたソース・ドレイン領域を用いることもできる。

【0060】

ＭＩＳＦＥＴ形成領域ＡＲ１では、ソース・ドレイン領域ＳＤ１およびＳＤ２、ならびに、ゲート電極ＧＥの各々の表面に、コバルトシリサイド層またはニッケルシリサイド層などの金属シリサイド層ＳＬが、例えばサリサイド（Salicide：Self Aligned Silicide）技術により、形成されている。なお、領域ＡＲ２では、コンタクト領域ＣＲの上面に、金属シリサイド層ＳＬが形成されている。

【0061】

ＳＯＩ基板ＳＢ１の主面ＰＳ上には、ｎチャネル型のＭＩＳＦＥＴＱ１を覆うように、層間絶縁膜ＩＬ１が形成されている。層間絶縁膜ＩＬ１は、例えば、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜とそれよりも厚い酸化シリコン膜との積層膜などからなり、層間絶縁膜ＩＬ１の上面は、平坦化されている。

【0062】

層間絶縁膜ＩＬ１にはコンタクトホールＣＮが形成されており、コンタクトホールＣＮ内には、導電性のプラグＰＧが形成されている。ＭＩＳＦＥＴ形成領域ＡＲ１では、コンタクトホールＣＮおよびプラグＰＧは、ソース・ドレイン領域ＳＤ１およびＳＤ２の各々の上、ならびに、ゲート電極ＧＥ上（図示せず）、などに形成され、領域ＡＲ２では、コンタクトホールＣＮおよびプラグＰＧは、コンタクト領域ＣＲ上に形成されている。ＭＩＳＦＥＴ形成領域ＡＲ１では、プラグＰＧの底部は、ソース・ドレイン領域ＳＤ１およびＳＤ２の各々、ならびに、ゲート電極ＧＥ（図示せず）、などと電気的に接続され、領域ＡＲ２では、プラグＰＧの底部は、コンタクト領域ＣＲと電気的に接続されている。

【0063】

プラグＰＧが埋め込まれた層間絶縁膜ＩＬ１上には、例えば酸化シリコン膜などからなる絶縁膜ＩＬ２が形成されており、絶縁膜ＩＬ２に形成された配線溝、すなわち開口部の内部に、第１層配線としての配線ＭＬ１が形成されている。ＭＩＳＦＥＴ形成領域ＡＲ１では、配線ＭＬ１は、プラグＰＧを介して、ソース・ドレイン領域ＳＤ１およびＳＤ２の各々、ならびに、ゲート電極ＧＥ（図示せず）、などと電気的に接続され、領域ＡＲ２では、配線ＭＬ１は、プラグＰＧを介して、コンタクト領域ＣＲと電気的に接続される。

【0064】

配線ＭＬ１として、例えばダマシン技術により形成された銅（Ｃｕ）を主導体膜とする導体膜を用いることができるが、他の形態として、パターニングされた例えばタングステン（Ｗ）膜またはアルミニウム（Ａｌ）膜などの導体膜を用いることもできる。

【0065】

＜半導体装置の製造方法＞
次に、本実施の形態１の半導体装置の製造方法について説明する。図２および図３は、実施の形態１の半導体装置の製造工程の一部を示すプロセスフロー図である。図４〜図２１は、実施の形態１の半導体装置の製造工程中の要部断面図である。

【0066】

本実施の形態１においては、ＭＩＳＦＥＴ形成領域ＡＲ１で、ｎチャネル型のＭＩＳＦＥＴＱ１（図１９参照）を形成する場合について説明する。しかし、ＭＩＳＦＥＴ形成領域ＡＲ１とは別のＭＩＳＦＥＴ形成領域で、導電型を逆にしたｐチャネル型のＭＩＳＦＥＴを形成してもよく、また、ＣＭＩＳＦＥＴ（Complementary MISFET）などを形成してもよい。

【0067】

初めに、図４〜図７を用いて、ＳＯＩ基板ＳＢ１を用意する工程を説明する。

【0068】

まず、図４に示すように、基体ＳＳ１を用意する（図２のステップＳ１１）。このステップＳ１１では、例えばシリコン（Ｓｉ）基板からなる基体ＳＳ１を用意する。好適には、基体ＳＳ１は、例えば面方位が（１００）、抵抗率が５Ωｃｍ程度のｐ型のシリコン単結晶基板からなる。基体ＳＳ１がシリコン単結晶基板からなることにより、後述するステップＳ１２において、基体ＳＳ１上に、半導体領域１ａを容易にエピタキシャル成長させることができる。

【0069】

次に、図４に示すように、基体ＳＳ１上に、半導体領域１ａをエピタキシャル成長させる（図２のステップＳ１２）。このステップＳ１２では、基体ＳＳ１上に、例えばシリコンカーバイド（ＳｉＣ）膜からなるグランドプレーン領域用の半導体領域１ａを、例えば化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法によりエピタキシャル成長させる。これにより、基体ＳＳ１と半導体領域１ａとからなる半導体基板ＳＢ２を用意することになる。

【0070】

好適には、シリコンカーバイド（ＳｉＣ）の組成式をＳｉ_１−ｘＣ_ｘと表記したときのｘ、すなわちシリコン（Ｓｉ）とカーボン（Ｃ）との和に対するカーボンの組成比は、０．０１以上である。ｘが０．０１以上の場合、半導体領域１ａがＳｉからなる場合に比べ、半導体領域１ａにおける不純物の拡散係数を確実に低くすることができる。

【0071】

本実施の形態１では、半導体領域１ａをエピタキシャル成長させる場合、後述する実施の形態１の変形例で半導体領域１ａをイオン注入により形成する場合に比べ、半導体領域１中に導入されるカーボンの量を容易に増加させることができる。例えばｘが０．１０を超える場合でも、ＳｉＣからなる半導体領域１ａを容易に形成することができる。

【0072】

さらに好適には、ｘは、０．０１〜０．０１４である。ｘが０．０１４以下の場合、基体ＳＳ１におけるＳｉの結晶格子と、半導体領域１ａにおけるＳｉＣの結晶格子との格子定数の差が小さくなるので、ＳｉＣからなる半導体領域１ａに歪が入ることを防止または抑制することができる。すなわち、後述のイオン注入では、必要な組成比を得るために高濃度のカーボンを注入する必要がある。このとき、注入量が多すぎると結晶に歪が発生してしまうおそれがある。これに対して、エピタキシャル成長させる場合では歪が入らないように、所望の組成比を構成しやすいという優位性がある。

【0073】

次に、図５に示すように、基体ＳＳ２を用意する（図２のステップＳ１３）。このステップＳ１３では、例えばシリコン（Ｓｉ）基板など半導体からなる基体ＳＳ２を用意する。好適には、基体ＳＳ２は、例えば面方位が（１００）、抵抗率が５Ωｃｍ程度のｐ型のシリコン単結晶基板からなる。基体ＳＳ２がシリコン単結晶基板からなることにより、基体ＳＳ２のうち表層部ＳＳ２１からなるＳＯＩ層４（図７参照）を、例えば面方位が（１００）であり、オリエンテーションフラットまたはノッチと平行な方向の結晶方位が＜１１０＞であるシリコン単結晶からなるものとすることができる。

【0074】

次に、図５に示すように、絶縁層３ａを形成する（図２のステップＳ１４）。このステップＳ１４では、基体ＳＳ２の表面に、例えば酸化シリコン膜からなる絶縁層３ａを例えば熱酸化法により形成する。絶縁層３ａの厚さは、例えば３０ｎｍである。これにより、基体ＳＳ２と、基体ＳＳ２上に形成された絶縁層３ａと、からなる半導体基板ＳＢ３を用意する。

【0075】

次に、図６に示すように、半導体基板ＳＢ３を半導体基板ＳＢ２上に貼り合わせる（図２のステップＳ１５）。このステップＳ１５では、絶縁層３ａが半導体領域１ａと対向した状態で、絶縁層３ａが半導体領域１ａと接触するように、半導体基板ＳＢ３と半導体基板ＳＢ２とを圧着させ、例えば１０００℃の高温に保持し、熱処理を施すことにより、半導体基板ＳＢ３を半導体基板ＳＢ２上に貼り合わせる。このとき、絶縁層３ａと半導体領域１ａとが接合される。

【0076】

次に、図７に示すように、半導体基板ＳＢ２上に貼り合わせた半導体基板ＳＢ３の基体ＳＳ２のうち半導体基板ＳＢ２側の表層部ＳＳ２１以外の部分を除去する（図２のステップＳ１６）。

【0077】

このステップＳ１６では、例えば半導体基板ＳＢ２上に貼り合わせた半導体基板ＳＢ３の基体ＳＳ２の厚さが例えば１５ｎｍ程度になるように研磨して薄化する。これにより、基体ＳＳ２のうち半導体基板ＳＢ２側の表層部ＳＳ２１以外の部分を半導体基板ＳＢ２上から除去し、絶縁層３ａと表層部ＳＳ２１とを半導体基板ＳＢ２上に残す。

【0078】

あるいは、このステップＳ１６では、例えばスマートカット（Smart Cut）技術などの他の手法を用いることもできる。例えばスマートカット技術を用いる場合には、ステップＳ１４において、絶縁層３ａを形成した後、表層部ＳＳ２１を表層部ＳＳ２１以外の部分の基体ＳＳ２と区画するように、基体ＳＳ２の上面から一定の深さ位置に、水素イオンを注入し、この水素イオン注入により欠陥が形成された欠陥形成面を形成する。そして、ステップＳ１５において、半導体基板ＳＢ３を半導体基板ＳＢ２上に室温で貼り合わせた後、ステップＳ１６において、例えば４００〜６００℃で熱処理することにより、欠陥形成面で、表層部ＳＳ２１以外の部分の基体ＳＳ２を分離して除去する。

【0079】

このような方法により、絶縁層３ａからなるＢＯＸ層３と、絶縁層３ａ上に配置された表層部ＳＳ２１からなる半導体層としてのＳＯＩ層４と、からなる積層体ＬＢを、半導体領域１上、すなわち半導体基板ＳＢ２上に、転写する。そして、基体ＳＳ１と、基体ＳＳ１上に形成された半導体領域１ａと、半導体領域１ａ上に形成されたＢＯＸ層３と、ＢＯＸ層３上に形成されたＳＯＩ層４と、を有するＳＯＩ基板ＳＢ１を用意する。

【0080】

次に、図８〜図１９を用いて、ＳＯＩ基板ＳＢ１にＭＩＳＦＥＴＱ１を製造する工程を説明する。

【0081】

まず、図８に示すように、素子分離膜６を形成する（図２のステップＳ１７）。このステップＳ１７では、まず、ＳＯＩ基板ＳＢ１の主面ＰＳ上に酸化シリコン膜（図示せず）および窒化シリコン膜（図示せず）を順次形成する。次いで、フォトリソグラフィ法により、ＭＩＳＦＥＴ形成領域ＡＲ１および領域ＡＲ２を区画する素子分離領域ＡＲ０を規定するレジスト膜（図示せず）を形成する。次いで、このレジスト膜をマスクとしたドライエッチング法で、素子分離領域ＡＲ０の窒化シリコン膜および酸化シリコン膜を除去し、続いて異方性ドライエッチング法で基体ＳＳ１の一部まで除去する。これにより、素子分離領域ＡＲ０に素子分離溝５を形成する。ここでは、エッチングガスを切り替えながらＳＯＩ層４、ＢＯＸ層３、半導体領域１ａおよび基体ＳＳ１をこの順にエッチングする。形成された素子分離溝５の深さは、例えば３００ｎｍである。

【0082】

次いで、高密度プラズマ（High Density Plasma：ＨＤＰ）ＣＶＤ法により、素子分離領域ＡＲ０、ＭＩＳＦＥＴ形成領域ＡＲ１および領域ＡＲ２で、ＳＯＩ基板ＳＢ１上に、酸化シリコン膜を形成する。次いで、素子分離領域ＡＲ０、ＭＩＳＦＥＴ形成領域ＡＲ１および領域ＡＲ２で、酸化シリコン膜を化学的機械的研磨（Chemical Mechanical Polishing：ＣＭＰ）法で研磨し、さらに、ＭＩＳＦＥＴ形成領域ＡＲ１および領域ＡＲ２で、ウェットエッチング法により窒化シリコン膜（図示せず）を除去する。これにより、素子分離領域ＡＲ０で、ＳＯＩ基板ＳＢ１の主面ＰＳに形成された素子分離溝５の内部に素子分離膜６が形成される。

【0083】

次に、図９に示すように、ｐ型のウェル領域７を形成する（図２のステップＳ１８）。このステップＳ１８では、ＭＩＳＦＥＴ形成領域ＡＲ１から領域ＡＲ２にかけて開口部が形成されたレジスト膜（図示せず）をマスクとして用いてｐ型の不純物をイオン注入することにより、ＭＩＳＦＥＴ形成領域ＡＲ１から領域ＡＲ２にかけて、例えばシリコン基板からなる基体ＳＳ１の上層部に、ｐ型のウェル領域７を形成する。ウェル領域７におけるｐ型の不純物の濃度が、例えば５×１０^１７〜５×１０^１８ｃｍ^−３程度になるように、イオン注入の際の注入条件が調整される。

【0084】

なお、図示しない別のＭＩＳＦＥＴ形成領域で、ｐチャネル型のＭＩＳＦＥＴを形成する場合には、別のレジスト膜をマスクとして用いてｎ型の不純物をイオン注入することにより、その別のＭＩＳＦＥＴ形成領域で、基体ＳＳ１に、ｎ型のウェル領域を形成することができる。

【0085】

また、ステップＳ１８の後、例えば１０００℃程度の温度で熱処理を行うことにより、ウェル領域７にイオン注入された不純物を活性化させることができる（半導体領域１ａにイオン注入された不純物を除き、以下、各半導体領域にイオン注入された不純物についても同様）。

【0086】

本実施の形態１では、ＳＯＩ層４の厚さは例えば１５ｎｍ程度であり、ＢＯＸ層３の厚さは例えば３０ｎｍ程度であり、半導体領域１ａの厚さは例えば７０ｎｍ程度であり、ＳＯＩ層４、ＢＯＸ層３および半導体領域１ａのいずれの厚さも極薄である。したがって、ＳＯＩ層４の上面から基体ＳＳ１に不純物をイオン注入する際、イオン注入の際の注入エネルギーを調整することにより、不純物のほとんどを基体ＳＳ１に導入することができる。

【0087】

なお、基体ＳＳ１の厚さ方向における不純物の濃度分布を調整するために、加速エネルギーおよび注入量の異なる複数回のイオン注入工程を組み合わせてもよい。この不純物の注入量や、その後にＳＯＩ基板に施される熱処理の温度と時間とによって、ｎチャネル型のＭＩＳＦＥＴＱ１の閾値電圧、および、図示しないｐチャネル型のＭＩＳＦＥＴの閾値電圧を、適度に調整することができる。

【0088】

次に、図１０に示すように、開口部ＯＰを形成する（図２のステップＳ１９）。このステップＳ１９では、領域ＡＲ２で、レジスト膜をマスクとした異方性ドライエッチング法により、ＳＯＩ層４の一部を除去し、続いてウェットエッチング法によりＢＯＸ層３を除去することにより、ＳＯＩ層４およびＢＯＸ層３を貫通して半導体領域１ａに達する開口部ＯＰを形成する。開口部ＯＰは、基体ＳＳ１との電気的接触を確保するために形成する。なお、図示はしないが、領域ＡＲ２だけではなく、領域ＡＲ３（図１参照）についても同様にＳＯＩ層４及びＢＯＸ層３が除去される。

【0089】

また、本実施の形態では領域ＡＲ２のようにＳＯＩ層４及びＢＯＸ層３が除去される領域について、半導体領域１ａを残しているが、代案として半導体領域１ａも除去することも可能である。領域ＡＲ２や領域ＡＲ３ではカーボンが導入されている半導体領域１ａが無い方がよい場合もある。すなわち、領域ＡＲ２及び領域ＡＲ３では基体ＳＳ１の表面にカーボンによる歪が結晶欠陥となり、特に領域ＡＲ３ではＭＩＳＦＥＴのチャネルにリーク経路が形成されてしまうおそれがあるからである。

【0090】

次に、図１１に示すように、半導体領域１を形成する（図２のステップＳ２０）。このステップＳ２０では、ＭＩＳＦＥＴ形成領域ＡＲ１に形成された開口部を有するレジスト膜をマスクとして用いて、半導体領域１ａにｐ型の不純物をイオン注入法により導入し、ｐ型の不純物が導入された半導体領域１ａからなる半導体領域１を形成する。これにより、半導体領域１からなるグランドプレーン領域ＧＰが形成される。

【0091】

半導体領域１ａに導入される不純物の導電型は、半導体領域１ａの下に位置するウェル領域７の導電型と同じである。また、ｐ型の不純物が導入された半導体領域１ａからなる半導体領域１におけるｐ型の不純物の濃度は、ウェル領域７におけるｐ型の不純物の濃度よりも高い。半導体領域１におけるｐ型の不純物の濃度が、例えば１×１０^１８〜２×１０^１９ｃｍ^−３程度になるように、イオン注入の際の注入条件が調整される。

【0092】

なお、ＭＩＳＦＥＴ形成領域ＡＲ１とは別のＭＩＳＦＥＴ形成領域で、ｐチャネル型のＭＩＳＦＥＴを形成する場合には、別のレジスト膜をマスクとして用いてｎ型の不純物をイオン注入する。これにより、その別のＭＩＳＦＥＴ形成領域で、ＭＩＳＦＥＴ形成領域ＡＲ１における半導体領域１と同層に形成され、ｎ型の不純物が導入された半導体領域からなるグランドプレーン領域を形成することができる。

【0093】

また、ステップＳ２０では、半導体領域１ａに不純物をイオン注入した後、例えば１０００℃程度の熱処理温度で、ＳＯＩ基板ＳＢ１の熱処理、すなわち活性化アニールを行うことができる。これにより、半導体領域１で、イオン注入された不純物を活性化することができる。

【0094】

好適には、熱処理温度は、８００〜１１００℃である。熱処理温度が、８００℃以上である場合、熱処理温度が８００℃未満の場合に比べ、半導体領域１にイオン注入された不純物を十分に活性化させることができる。また、熱処理温度が１１００℃以下の場合、熱処理温度が１１００℃を超える場合に比べ、ＳＯＩ基板ＳＢ１の各部分の変性などを防止または抑制することができる。

【0095】

後述する図２９を用いて説明するように、好適には、イオン注入を行った後、活性化アニールを行う前に、半導体領域１に導入された不純物の、半導体領域１の厚さ方向における濃度分布は、半導体領域１の上面と半導体領域１の下面との間にピークを有し、半導体領域１の厚さＴＨ１は、ピークの半値幅よりも大きい。このような場合、後述する図２９を用いて説明するように、イオン注入を行い、さらに活性化アニールを行った後も、半導体領域１の厚さ方向における不純物の濃度分布は、半導体領域１の上面と半導体領域１の下面との間にピークを有し、半導体領域１の厚さＴＨ１は、ピークの半値幅ΔＲｐよりも大きい。あるいは、好適には、半導体領域１の厚さ方向における不純物の濃度分布は、半導体領域１の上面と半導体領域１の下面との間にピークを有し、半導体領域１の上面における不純物濃度、および、半導体領域１の下面における不純物濃度のいずれも、ピークにおける不純物濃度の半分よりも小さい。

【0096】

これにより、少なくともピークにおける不純物濃度すなわちピーク値の１／２以上の不純物濃度を有する部分が、半導体領域１の内部に包含されることになるので、半導体領域１における不純物の濃度を確実に高くすることができる。そして、活性化アニールを行った後においても、グランドプレーン領域ＧＰ全体における不純物濃度の平均値が低くなることを防止または抑制することができる。

【0097】

なお、不純物をイオン注入する工程に代え、例えば半導体領域１を不純物を含んだ原料ガスを用いたＣＶＤ法で形成することにより、半導体領域１に不純物を導入することもできる。

【0098】

次に、図１２に示すように、チャネル領域ＣＨを形成する（図３のステップＳ２１）。このステップＳ２１では、必要に応じて、ＭＩＳＦＥＴ形成領域ＡＲ１で開口部が形成されたレジスト膜（図示せず）をマスクとして用いて、例えばｐ型の半導体領域としてのＳＯＩ層４にｎ型の不純物を注入して正味の不純物濃度を減少させ、ドーパントレスの半導体領域としてのチャネル領域ＣＨを形成する。チャネル領域ＣＨの不純物濃度は、２．５×１０^１８ｃｍ^−３程度以下であり、より好ましくは１×１０^１８ｃｍ^−３程度以下である。

【0099】

次に、図１３に示すように、絶縁膜１１、導電膜１２および絶縁膜１３を形成する（図３のステップＳ２２）。このステップＳ２２では、ＭＩＳＦＥＴ形成領域ＡＲ１で、ＳＯＩ層４上に、ゲート絶縁膜用の絶縁膜１１を形成した後、絶縁膜１１上にゲート電極用の導電膜１２を形成し、さらに、導電膜１２上にキャップ膜用の絶縁膜１３を形成する。なお、この際、領域ＡＲ２では、半導体領域１ａ上に、導電膜１２および絶縁膜１３が形成され、素子分離領域ＡＲ０では、素子分離膜６上に、導電膜１２および絶縁膜１３が形成される。

【0100】

絶縁膜１１は、例えばＨｆＳｉＯＮ系の高誘電率膜からなる。導電膜１２は、例えば厚さ１５ｎｍ程度の窒化チタン（ＴｉＮ）膜を形成し、その窒化チタン膜上に例えば厚さ８５ｎｍ程度の多結晶シリコン膜を順次堆積した積層膜からなる。この多結晶シリコン膜には、ゲート電極の導電率を十分に高くするために、高濃度の不純物を添加する。絶縁膜１３は、例えば厚さ５０ｎｍ程度の窒化シリコン膜からなる。

【0101】

次に、図１４に示すように、ゲート絶縁膜ＧＩ、ゲート電極ＧＥおよびキャップ膜ＣＰを形成する（図３のステップＳ２３）。このステップＳ２３では、ＭＩＳＦＥＴ形成領域ＡＲ１で、絶縁膜１３、導電膜１２および絶縁膜１１を、レジスト膜をマスクとして用いたドライエッチング法により加工する。これにより、チャネル領域ＣＨ上に残された部分の絶縁膜１１からなるゲート絶縁膜ＧＩ、ゲート絶縁膜ＧＩ上に残された部分の導電膜１２からなるゲート電極ＧＥ、および、ゲート電極ＧＥ上に残された部分の絶縁膜１３からなるキャップ膜ＣＰを形成する。すなわち、ＭＩＳＦＥＴ形成領域ＡＲ１で、ＳＯＩ層４からなるチャネル領域ＣＨ上に、ゲート絶縁膜ＧＩを介してゲート電極ＧＥを形成する。ゲート電極ＧＥのゲート幅は、例えば１００ｎｍ程度以下、ゲート長は、例えば５０ｎｍ程度以下である。ゲート電極ＧＥのゲート長を５０ｎｍ程度以下とするために、ここでは、ＡｒＦステッパを用いたフォトリソグラフィ法を使用する。

【0102】

次に、図１５に示すように、絶縁膜ＩＦ１およびＩＦ２を形成する（図３のステップＳ２４）。このステップＳ２４では、ＳＯＩ基板ＳＢ１の主面ＰＳ上に、例えば厚さ１０ｎｍ程度の酸化シリコン膜を形成した後、この酸化シリコン膜を異方性ドライエッチング法で加工する。これにより、ゲート電極ＧＥの一方の側面にオフセットスペーサとしての絶縁膜ＩＦ１を形成し、ゲート電極ＧＥの他方の側面にオフセットスペーサとしての絶縁膜ＩＦ２を形成する。

【0103】

次に、図１６に示すように、エクステンション領域ＥＸ１およびＥＸ２を形成する（図３のステップＳ２５）。このステップＳ２５では、ＭＩＳＦＥＴ形成領域ＡＲ１で、ゲート電極ＧＥをマスクとして用いて、ＳＯＩ層４に、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入する。

【0104】

図１６に示す例では、ＭＩＳＦＥＴ形成領域ＡＲ１で、上面にキャップ膜ＣＰが形成され、両側面に絶縁膜ＩＦ１およびＩＦ２が形成されたゲート電極ＧＥをマスクとして用いて、ＳＯＩ層４に、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入する。これにより、平面視において、絶縁膜ＩＦ１を挟んでゲート電極ＧＥと反対側に位置する部分のＳＯＩ層４に、ｎ型の半導体領域としてのエクステンション領域ＥＸ１を形成する。また、平面視において、絶縁膜ＩＦ２を挟んでゲート電極ＧＥと反対側に位置する部分のＳＯＩ層４に、ｎ型の半導体領域としてのエクステンション領域ＥＸ２を形成する。エクステンション領域ＥＸ１およびＥＸ２の各々におけるｎ型の不純物濃度は、例えば２×１０^１９ｃｍ^−３程度以上であり、好ましくは１×１０^２０ｃｍ^−３程度以上である。

【0105】

なお、ゲート電極ＧＥの両側面に絶縁膜ＩＦ１およびＩＦ２を形成しないようにすることもできる。また、絶縁膜ＩＦ１の形成の有無に関わらず、平面視において、ゲート電極ＧＥの一方の側に位置する部分のＳＯＩ層４に、ウェル領域７の導電型とは反対の導電型であるｎ型のエクステンション領域ＥＸ１を形成することになる。そして、絶縁膜ＩＦ２の形成の有無に関わらず、平面視において、ゲート電極ＧＥの他方の側に位置する部分のＳＯＩ層４に、ウェル領域７の導電型とは反対の導電型であるｎ型のエクステンション領域ＥＸ２を形成することになる。

【0106】

ただし、絶縁膜ＩＦ１を形成する場合、絶縁膜ＩＦ１の厚さを調整することにより、平面視において、エクステンション領域ＥＸ１のゲート電極ＧＥ側の端部位置の、ゲート電極ＧＥの側面からのオフセット距離を、調整することができる。また、絶縁膜ＩＦ２を形成する場合、絶縁膜ＩＦ２の厚さを調整することにより、平面視において、エクステンション領域ＥＸ２のゲート電極ＧＥ側の端部位置の、ゲート電極ＧＥの側面からのオフセット距離を、調整することができる。

【0107】

なお、ＭＩＳＦＥＴ形成領域ＡＲ１とは別のＭＩＳＦＥＴ形成領域で、ｐチャネル型のＭＩＳＦＥＴを形成する場合には、同様にゲート電極をマスクとして用いてｐ型の不純物をイオン注入する。これにより、その別のＭＩＳＦＥＴ形成領域で、ＭＩＳＦＥＴ形成領域ＡＲ１におけるＳＯＩ層４と同層に形成されたＳＯＩ層に、ｐ型の半導体領域としてのエクステンション領域を形成することができる。

【0108】

次に、図１７に示すように、サイドウォールスペーサＳＷ１およびＳＷ２を形成する（図３のステップＳ２６）。このステップＳ２６では、ＳＯＩ基板ＳＢ１の主面上に、例えば厚さ３０ｎｍ程度の窒化シリコン膜を形成した後、この窒化シリコン膜を異方性ドライエッチングで加工する。これにより、絶縁膜ＩＦ１のゲート電極ＧＥ側と反対側の側面に、サイドウォールスペーサＳＷ１を形成し、絶縁膜ＩＦ２のゲート電極ＧＥ側と反対側の側面に、サイドウォールスペーサＳＷ２を形成する。

【0109】

次に、図１８に示すように、半導体膜１４ａおよび１４ｂを形成する（図３のステップＳ２７）。このステップＳ２７では、ＭＩＳＦＥＴ形成領域ＡＲ１で、ゲート電極ＧＥ、絶縁膜ＩＦ１およびサイドウォールスペーサＳＷ１から露出した部分のエクステンション領域ＥＸ１すなわちＳＯＩ層４上に、例えば厚さ２０ｎｍ程度のエピタキシャルシリコン膜からなる半導体膜１４ａを、選択的に形成する。また、ＭＩＳＦＥＴ形成領域ＡＲ１で、ゲート電極ＧＥ、絶縁膜ＩＦ２およびサイドウォールスペーサＳＷ２から露出した部分のエクステンション領域ＥＸ２すなわちＳＯＩ層４上に、例えば厚さ２０ｎｍ程度のエピタキシャルシリコン膜からなる半導体膜１４ｂを、選択的に形成する。

【0110】

この半導体膜１４ａおよび１４ｂは、ＳＯＩ層４の表面を清浄にし、自然酸化膜を除去した状態で、例えばモノシランガスを原料とするＣＶＤ法により形成する。このとき、開口部ＯＰの底部に露出した半導体領域１ａ上、すなわち開口部ＯＰの内部にも、半導体膜１４ｃが形成される。

【0111】

なお、半導体膜１４ａおよび１４ｂの選択成長は必須ではなく、素子特性の要求によっては省略することもできる。

【0112】

次に、図１９に示すように、ソース・ドレイン領域ＳＤ１およびＳＤ２を形成する（図３のステップＳ２８）。このステップＳ２８では、ＭＩＳＦＥＴ形成領域ＡＲ１で、半導体膜１４ａおよび１４ｂにｎ型の不純物をイオン注入法により導入し、ｎ型の不純物が導入された半導体膜１４ａからなるｎ型のソース・ドレイン領域ＳＤ１を形成し、ｎ型の不純物が導入された半導体膜１４ｂからなるｎ型のソース・ドレイン領域ＳＤ２を形成する。

【0113】

ソース・ドレイン領域ＳＤ１におけるｎ型の不純物濃度は、エクステンション領域ＥＸ１におけるｎ型の不純物濃度よりも高く設定されており、例えば５×１０^２０ｃｍ^-３程度以上である。また、ソース・ドレイン領域ＳＤ２におけるｎ型の不純物濃度は、エクステンション領域ＥＸ２におけるｎ型の不純物濃度よりも高く設定されており、例えば５×１０^２０ｃｍ^-３程度以上である。また、ソース・ドレイン領域ＳＤ１は、半導体膜１４ａだけでなく、ＳＯＩ層４の内部に亘って形成されてもよく、ソース・ドレイン領域ＳＤ２は、半導体膜１４ｂだけでなく、ＳＯＩ層４の内部に亘って形成されてもよい。

【0114】

これにより、チャネル領域ＣＨと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥと、絶縁膜ＩＦ１およびＩＦ２と、エクステンション領域ＥＸ１およびＥＸ２と、サイドウォールスペーサＳＷ１およびＳＷ２と、ソース・ドレイン領域ＳＤ１およびＳＤ２と、を有する、ｎチャネル型のＭＩＳＦＥＴＱ１が、ＳＯＩ基板ＳＢ１に、形成される。

【0115】

なお、ＭＩＳＦＥＴ形成領域ＡＲ１とは別のＭＩＳＦＥＴ形成領域で、ｐチャネル型のＭＩＳＦＥＴを形成する場合には、別のレジスト膜をマスクとして用いてｐ型の不純物をイオン注入することにより、その別のＭＩＳＦＥＴ形成領域で、ｐ型のソース・ドレイン領域を形成することができる。

【0116】

次に、図２０に示すように、コンタクト領域ＣＲを形成する（図３のステップＳ２９）。このステップＳ２９では、領域ＡＲ２で開口部が形成されたレジスト膜をマスクとして用いて、開口部ＯＰの底部に露出した半導体膜１４ｃおよびその下に位置する半導体領域１ａにｐ型の不純物をイオン注入法により導入し、ｐ型の不純物が導入されたｐ型のコンタクト領域ＣＲを形成する。コンタクト領域ＣＲの導電型は、コンタクト領域ＣＲの下に位置する部分のウェル領域７の導電型と同じにすることができる。なお、図２０では図示を省略するが、その後、キャップ膜ＣＰをウェットエッチング等により除去し、ゲート電極ＧＥの上面を露出する。

【0117】

次に、図２１に示すように、金属シリサイド層ＳＬを形成する（図３のステップＳ３０）。このステップＳ３０では、ＭＩＳＦＥＴ形成領域ＡＲ１で、ソース・ドレイン領域ＳＤ１およびＳＤ２およびゲート電極ＧＥの各々の表面に、金属シリサイド層ＳＬを、例えばサリサイド技術により形成する。また、領域ＡＲ２では、コンタクト領域ＣＲの上面に、金属シリサイド層ＳＬが形成される。

【0118】

次に、図１に示すように、ＭＩＳＦＥＴ形成領域ＡＲ１では、ＳＯＩ基板ＳＢ１の主面ＰＳ上に、ｎチャネル型のＭＩＳＦＥＴＱ１を覆うように、層間絶縁膜ＩＬ１を形成する。そして、レジスト膜をマスクにしたドライエッチング法で層間絶縁膜ＩＬ１にコンタクトホールＣＮを形成した後、コンタクトホールＣＮ内に、導電性のプラグＰＧを形成する。ＭＩＳＦＥＴ形成領域ＡＲ１では、コンタクトホールＣＮおよびプラグＰＧは、ソース・ドレイン領域ＳＤ１およびＳＤ２の各々の上、ならびに、ゲート電極ＧＥ上（図示せず）、などに形成され、領域ＡＲ２では、コンタクトホールＣＮおよびプラグＰＧは、コンタクト領域ＣＲ上に形成される。

【0119】

その後、図１に示すように、プラグＰＧが埋め込まれた層間絶縁膜ＩＬ１上に、例えば酸化シリコン膜などからなる絶縁膜ＩＬ２を形成し、絶縁膜ＩＬ２に配線溝、すなわち開口部を形成した後、配線溝の内部に、第１層配線としての配線ＭＬ１を形成する。ＭＩＳＦＥＴ形成領域ＡＲ１では、配線ＭＬ１は、プラグＰＧを介して、ソース・ドレイン領域ＳＤ１およびＳＤ２、ならびに、ゲート電極ＧＥ（図示せず）、などと電気的に接続され、領域ＡＲ２では、配線ＭＬ１は、プラグＰＧを介して、コンタクト領域ＣＲと電気的に接続される。

【0120】

配線ＭＬ１として、例えばダマシン技術により形成された銅（Ｃｕ）を主導体膜とする導体膜からなる配線ＭＬ１を形成することができるが、他の形態として、パターニングされた例えばタングステン（Ｗ）膜またはアルミニウム（Ａｌ）膜などの導体膜からなる配線ＭＬ１を形成することもできる。

【0121】

その後、配線ＭＬ１が埋め込まれた絶縁膜ＩＬ２上に、さらに上層の配線を形成するが、その図示は省略する。以上の工程により、ＳＯＩ基板ＳＢ１と、ＭＩＳＦＥＴＱ１と、を備える本実施の形態１の半導体装置が製造される。

【0122】

＜半導体装置の製造方法の変形例＞
次に、本実施の形態１の半導体装置の製造方法の変形例について説明する。本変形例では、グランドプレーン領域用のＳｉＣからなる半導体領域を、エピタキシャル成長させるのではなく、イオン注入法により形成する。

【0123】

図２２は、実施の形態１の変形例における半導体装置の製造工程の一部を示すプロセスフロー図である。図２３〜図２７は、実施の形態１の変形例における半導体装置の製造工程中の要部断面図である。

【0124】

なお、以下では、実施の形態１の半導体装置の製造工程と異なる工程を中心に説明する。

【0125】

初めに、図２３〜図２５を用いて、ＳＯＩ基板ＳＢ１を用意する工程を説明する。

【0126】

まず、図２３に示すように、図２のステップＳ１１と同様の工程（図２２のステップＳ３１）を行って、基体ＳＳ１を用意する。ただし、本変形例では、実施の形態１と異なり、ステップＳ３１の後、図２のステップＳ１２と同様の工程を行わず、基体ＳＳ１上に、例えばＳｉＣ膜からなる半導体領域１をエピタキシャル成長させない。したがって、本変形例では、実施の形態１と異なり、基体ＳＳ１のみからなる半導体基板ＳＢ２を用意することになる。

【0127】

次に、図２のステップＳ１３およびステップＳ１４と同様の工程（図２２のステップＳ３２およびステップＳ３３）を行って、図５に示したように、基体ＳＳ２と絶縁層３ａとからなる半導体基板ＳＢ３を用意する。次いで、図２のステップＳ１５と同様の工程（図２２のステップＳ３４）を行って、図２４に示すように、半導体基板ＳＢ３を半導体基板ＳＢ２上に貼り合わせる。このステップＳ３４では、絶縁層３ａが基体ＳＳ１と対向した状態で、絶縁層３ａが基体ＳＳ１と接触するように、半導体基板ＳＢ３と半導体基板ＳＢ２とを圧着させ、例えば１０００℃の高温に保持し、熱処理を施すことにより、半導体基板ＳＢ３を半導体基板ＳＢ２上に貼り合わせる。このとき、絶縁層３ａと基体ＳＳ１とが接合される。

【0128】

次に、図２のステップＳ１６と同様の工程（図２２のステップＳ３５）を行って、図２５に示すように、半導体基板ＳＢ２上に貼り合わせた半導体基板ＳＢ３の基体ＳＳ２のうち半導体基板ＳＢ２側の表層部ＳＳ２１以外の部分を除去する。

【0129】

これにより、絶縁層３ａからなるＢＯＸ層３と、絶縁層３ａ上に配置された表層部ＳＳ２１からなる半導体層としてのＳＯＩ層４と、からなる積層体ＬＢを、基体ＳＳ１上、すなわち半導体基板ＳＢ２上に、転写する。そして、基体ＳＳ１と、基体ＳＳ１上に形成されたＢＯＸ層３と、ＢＯＸ層３上に形成されたＳＯＩ層４と、を有するＳＯＩ基板ＳＢ１を用意する。

【0130】

次に、図２６および図２７を用いて、ＭＩＳＦＥＴＱ１の製造工程を説明する。

【0131】

まず、図２のステップＳ１７〜ステップＳ１９と同様の工程（図２２のステップＳ３６〜ステップＳ３８）を行って、図２６に示すように、素子分離膜６を形成し、ｐ型のウェル領域７を形成し、開口部ＯＰを形成する。

【0132】

次に、図２７に示すように、半導体領域１ａを形成する（図２２のステップＳ３９）。このステップＳ３９では、ＭＩＳＦＥＴ形成領域ＡＲ１および領域ＡＲ２に形成された開口部を有するレジスト膜をマスクとして用いて、ｐ型のウェル領域７すなわち基体ＳＳ１に例えばカーボン（Ｃ）をイオン注入法により導入する。これにより、ｐ型のウェル領域７すなわち基体ＳＳ１の上層部に、例えばシリコンカーバイド（ＳｉＣ）からなるグランドプレーン領域用半導体領域１ａを形成する。

【0133】

好適には、シリコンカーバイド（ＳｉＣ）の組成式をＳｉ_１−ｘＣ_ｘと表記したときのｘ、すなわちシリコン（Ｓｉ）とカーボン（Ｃ）との和に対するカーボンの組成比は、０．０１以上である。ｘが０．０１以上の場合、半導体領域１ａがＳｉからなる場合に比べ、半導体領域１ａにおける不純物の拡散係数を確実に低くすることができる。

【0134】

より好適には、ｘは、０．０１〜０．１０である。ｘが０．１０以下の場合、ウェル領域７すなわち基体ＳＳ１の上層部にカーボンをイオン注入してＳｉＣからなる半導体領域１ａを容易に形成することができる。

【0135】

さらに好適には、ｘは、０．０１〜０．０１４である。ｘが０．０１４以下の場合、ウェル領域７すなわち基体ＳＳ１におけるＳｉの結晶格子と、半導体領域１ａにおけるＳｉＣの結晶格子との格子定数の差が小さくなるので、ＳｉＣからなる半導体領域１ａに歪が入ることを防止または抑制することができる。

【0136】

なお、半導体領域１ａを形成する工程については、ステップＳ３１を行って基体ＳＳ１を用意した後であって、後述するステップＳ４０で半導体領域１を形成する前のいずれの時点で行うこともできる。

【0137】

また、半導体領域１ａを形成するためのマスクは、ｐ型のウェル領域７を形成するためのマスクと同様のものを使用することができる。これにより、マスクの枚数が増えることがないので、製造コストを抑制することができる。

【0138】

また、選択的にカーボンをイオン注入できるので、前述のエピタキシャル成長させた場合と比べて設計の自由度が高い。カーボンをイオン注入すると結晶歪が大きくなる場合が考えられ、不必要な歪を発生させてしまう場合がある。そこで、ＭＩＳＦＥＴ形成領域ＡＲ１のように必要な領域のみにカーボンを注入させたい場合も想定される。すなわち、この変形例では、ＭＩＳＦＥＴ形成領域ＡＲ１のみにカーボンをイオン注入し、領域ＡＲ２および領域ＡＲ３（図１参照）にはカーボンをイオン注入しないようにすることもできる。

【0139】

次に、図２のステップＳ２０と同様の工程（図２２のステップＳ４０）を行って、図１１に示したのと同様に、半導体領域１を形成する。

【0140】

その後、図３のステップＳ２１〜図３のステップＳ３０と同様の工程を行って、図１に示すように、本実施の形態１の半導体装置が製造される。

【0141】

＜ＭＩＳＦＥＴの閾値電圧の制御について＞
次に、本実施の形態１の半導体装置におけるＭＩＳＦＥＴの閾値電圧の制御について、比較例１の半導体装置におけるＭＩＳＦＥＴの閾値電圧の制御と対比しながら説明する。

【0142】

図２８は、比較例１の半導体装置の要部断面図である。図２８に示すように、比較例１の半導体装置は、半導体基板としてのＳＯＩ基板ＳＢ１０１と、ＳＯＩ基板ＳＢ１０１に形成された電界効果トランジスタとしてのＭＩＳＦＥＴＱ１を備える。

【0143】

比較例１におけるＳＯＩ基板ＳＢ１０１は、実施の形態１におけるＳＯＩ基板ＳＢ１と同様に、基体ＳＳ１と、グランドプレーン領域ＧＰとしての半導体領域１０１と、ＢＯＸ層３と、ＳＯＩ層４と、を有する。しかし、比較例１のＳＯＩ基板ＳＢ１０１におけるグランドプレーン領域ＧＰとしての半導体領域１０１は、実施の形態１のＳＯＩ基板ＳＢ１におけるグランドプレーン領域ＧＰとしての半導体領域１と異なり、シリコンからなる。

【0144】

一方、比較例１におけるＭＩＳＦＥＴＱ１は、実施の形態１におけるＭＩＳＦＥＴＱ１と同様にすることができる。

【0145】

実施の形態１のＭＩＳＦＥＴＱ１および比較例１のＭＩＳＦＥＴＱ１のいずれも、同様にＳＯＴＢ技術を用いたものであり、ＦＤ−ＳＯＩ技術を用いたものである。すなわち、実施の形態１でも、比較例１でも、同様に、ＭＩＳＦＥＴＱ１のゲート電極ＧＥ下に位置する部分のＳＯＩ層４、すなわちチャネル領域ＣＨには、不純物が導入されていないか、チャネル領域ＣＨにおける不純物濃度が極めて低くなっており、いわゆるドーパントレスチャネルになっている。ＭＩＳＦＥＴＱ１が、このようなドーパントレスチャネルとしてのチャネル領域ＣＨを有する場合、閾値電圧Ｖｔｈの絶対値が小さくなるおそれがあるので、閾値電圧Ｖｔｈの絶対値が大きくなるように、調整する必要がある。

【0146】

このような実施の形態１のＭＩＳＦＥＴＱ１および比較例のＭＩＳＦＥＴＱ１のいずれにおいても、閾値電圧Ｖｔｈは、ゲート電極ＧＥに含まれる導電膜の仕事関数により調整されるか、または、バックゲートに相当するグランドプレーン領域としての半導体領域１０１または半導体領域１の内部電位Ｖｂｉにより調整される。ところが、ゲート電極ＧＥに含まれる導電膜としてポリシリコン膜を用いる場合、導電膜の仕事関数は、ソース・ドレイン領域を形成する際のイオン注入の注入条件の影響を受けるので、導電膜の仕事関数を調整することは困難である。したがって、実施の形態１のＭＩＳＦＥＴＱ１および比較例１のＭＩＳＦＥＴＱ１のいずれにおいても、閾値電圧Ｖｔｈの調整は、グランドプレーン領域ＧＰとしての半導体領域１０１または半導体領域１の内部電位Ｖｂｉにより調整することが望ましい。

【0147】

ここで、グランドプレーン領域ＧＰとしての半導体領域１０１または半導体領域１の内部電位Ｖｂｉは、下記式（１）により与えられる。

【0148】

Ｖｂｉ=（ｋＴ/ｑ）ｌｎ（Ｎａ・Ｎｄ/ｎｉ^２） 式（１）
式（１）において、ｋはボルツマン定数であり、Ｔは温度であり、ｑは単位電荷であり、Ｎａはアクセプター濃度であり、Ｎｄは、ドナー濃度であり、ｎｉは真性キャリア密度である。また、アクセプタ―濃度Ｎａは、グランドプレーン領域ＧＰにおけるｐ型の不純物濃度に等しく、ドナー濃度Ｎｄは、グランドプレーン領域ＧＰにおけるｎ型の不純物濃度に等しい。

【0149】

式（１）に示すように、グランドプレーン領域ＧＰとしての半導体領域１０１または半導体領域１における不純物濃度が低い場合、内部電位Ｖｂｉの絶対値も小さくなる。

【0150】

図２９は、ＳＯＩ基板の厚さ方向における不純物の濃度分布を示すグラフである。図２９は、比較例１、および、実施の形態１の実施例としての実施例１について、ＢＯＸ層３、グランドプレーン領域ＧＰとしての半導体領域１０１または半導体領域１、および、基体ＳＳ１すなわちウェル領域７の各々の内部におけるｐ型の不純物としてのボロンからなる不純物の濃度分布を、計算によって求めたものである。ＢＯＸ層３は、酸化シリコン（ＳｉＯ_２）からなり、半導体領域１はシリコンカーバイド（ＳｉＣ）からなり、半導体領域１０１および基体ＳＳ１はシリコン（Ｓｉ）からなるものとした。

【0151】

図２９の横軸は、ＢＯＸ層３の上面における深さ位置を０としたときの深さ位置を示し、図２９の縦軸は、ｐ型の不純物としてのボロンからなる不純物の不純物濃度を示す。図２９では、比較例１において、イオン注入を行った後、活性化アニールを行う前の濃度分布を「比較例１（アニール前）」と表記し、比較例１において、イオン注入を行い、さらに活性化アニールを行った後の濃度分布を「比較例１（アニール後）」と表記する。また、実施例１において、イオン注入を行い、さらに活性化アニールを行った後の濃度分布を「実施例１（アニール後）」と表記する。また、実施例１において、イオン注入を行った後、活性化アニールを行う前の濃度分布は、比較例１において、イオン注入を行った後、活性化アニールを行う前の濃度分布と同一であるものとした。

【0152】

なお、図２９の不純物の濃度分布の計算において、活性化アニールの熱処理温度を１０００℃とし、その熱処理温度におけるシリコン中のボロンの拡散係数を、２×１０^−１４ｃｍ^２ｓｅｃ^−１とした。また、シリコンカーバイドの組成比をＳｉ_０．９９Ｃ_０．０１とし、その組成比を有するシリコンカーバイド中の、上記した活性化アニールの熱処理温度におけるボロンの拡散係数を、２×１０^−１６ｃｍ^２ｓｅｃ^−１とした。

【0153】

比較例１において、イオン注入の際に、活性化アニールを行う前は、深さ方向、すなわち半導体領域１０１の厚さ方向における不純物の濃度分布は、半導体領域１０１の上面と半導体領域１０１の下面との間にピークを有する。そして、半導体領域１０１の厚さが、ピークの半値幅よりも大きくなるように、不純物がイオン注入されている。また、前述したように、実施例１においても、活性化アニールを行う前は、深さ方向、すなわち半導体領域１０１の厚さ方向における不純物の濃度分布は、比較例１と同様である。

【0154】

比較例１において、半導体領域１０１はＳｉからなるので、イオン注入を行った後、活性化アニールを行う際に、イオン注入された不純物は拡散しやすい。そのため、比較例１において、活性化アニールを行った後は、深さ方向、すなわち半導体領域１０１の厚さ方向における不純物の濃度分布は、半導体領域１０１の上面と半導体領域１０１の下面との間になおピークを有するものの、不純物の濃度分布におけるピーク高さは低くなり、ピークの半値幅は広くなる。その結果、比較例１において、活性化アニールを行った後は、グランドプレーン領域ＧＰ全体における不純物濃度の平均値が低くなる。これにより、前述した式（１）を用いて説明したように、グランドプレーン領域ＧＰの内部電位Ｖｂｉの絶対値が小さくなるので、閾値電圧Ｖｔｈを調整できる範囲が狭くなり、半導体装置の性能が低下する。

【0155】

また、半導体領域１０１における不純物濃度が低い場合、半導体領域１０１の抵抗も高くなる。そのため、プラグＰＧおよびコンタクト領域ＣＲを介してウェル領域７に基板電位Ｖｂを印加した場合に、例えば半導体領域１０１のうちＢＯＸ層３と接触する部分の電位が基板電位Ｖｂと等しくならないことなどにより、半導体領域１０１からなるグランドプレーン領域ＧＰの電位を精度よく調整することができない。

【0156】

さらに、比較例１では、活性化アニールを行う際に、半導体領域１０１にイオン注入された不純物がＢＯＸ層３側に拡散することにより、半導体領域１０１のうちＢＯＸ層３と接触する部分における不純物濃度が上昇する。その結果、半導体領域１０１にイオン注入された不純物がＢＯＸ層３まで拡散し、ＢＯＸ層３の絶縁性が低下し、半導体領域１０１からなるグランドプレーン領域ＧＰをバックゲートとし、ＢＯＸ層３をバックゲート用のゲート絶縁膜としたときの、ＢＯＸ層３のゲート絶縁膜としての信頼性が低下する。

【0157】

一方、実施例１では、半導体領域１は、１０００℃程度の温度でＳｉにおける不純物の拡散係数よりも小さい不純物の拡散係数を有するＳｉＣからなるので、イオン注入を行った後、活性化アニールを行う際に、イオン注入された不純物は拡散しにくい。そのため、実施例１において、活性化アニールを行った後は、深さ方向、すなわち半導体領域１の厚さ方向における不純物の濃度分布は、活性化アニールを行う前の不純物の濃度分布からほとんど変化しない。言い換えれば、実施例１では、活性化アニールを行う際に、不純物が拡散しにくいので、活性化アニールを行った後も、イオン注入を行った直後の不純物の濃度分布が維持される。

【0158】

すなわち、実施例１では、活性化アニールを行った後でも、なお、深さ方向、すなわち半導体領域１の厚さ方向における不純物の濃度分布は、半導体領域１の上面と半導体領域１の下面との間にピークを有し、半導体領域１の厚さＴＨ１は、ピークの半値幅ΔＲｐよりも大きい。あるいは、好適には、半導体領域１の厚さ方向における不純物の濃度分布は、半導体領域１の上面と半導体領域１の下面との間にピークを有し、半導体領域１の上面における不純物濃度、および、半導体領域１の下面における不純物濃度のいずれも、ピークにおける不純物濃度の半分よりも小さい。

【0159】

これにより、少なくともピークにおける不純物濃度すなわちピーク値の１／２以上の不純物濃度を有する部分が、半導体領域１の内部に包含されることになるので、半導体領域１における不純物の濃度を確実に高くすることができる。そのため、活性化アニールを行った後、グランドプレーン領域ＧＰ全体における不純物濃度の平均値が低くなることを防止または抑制することができる。したがって、前述した式（１）を用いて説明したように、内部電位Ｖｂｉの絶対値が小さくなることを防止または抑制することができ、閾値電圧Ｖｔｈを調整できる範囲を広げ、半導体装置の性能を向上させることができる。

【0160】

好適には、不純物の濃度分布のうち、少なくともピーク値の１／２以上の不純物濃度を有する部分が、半導体領域１の内部に包含される。あるいは、好適には、半導体領域１の厚さＴＨ１は、ピークの半値幅ΔＲｐの２倍よりも大きい。これにより、活性化アニールを行った後、グランドプレーン領域ＧＰ全体における不純物濃度の平均値が低くなることを、さらに確実に防止または抑制することができる。

【0161】

また、半導体領域１における不純物濃度が高い場合、半導体領域１の抵抗も低くなる。そのため、プラグＰＧおよびコンタクト領域ＣＲを介してウェル領域７に基板電位Ｖｂを印加した場合に、例えば半導体領域１のうちＢＯＸ層３と接触する部分の電位が基板電位Ｖｂと等しくなり、半導体領域１からなるグランドプレーン領域ＧＰの電位を精度よく調整することができる。

【0162】

さらに、実施例１では、活性化アニールを行う際に、半導体領域１にイオン注入された不純物がＢＯＸ層３側に拡散しにくくなり、半導体領域１のうちＢＯＸ層３と接触する部分における不純物濃度が上昇しにくくなる。その結果、半導体領域１にイオン注入された不純物がＢＯＸ層３まで拡散しないので、ＢＯＸ層３の絶縁性が向上し、ＢＯＸ層３をバックゲート用のゲート絶縁膜としたときの、ＢＯＸ層３のゲート絶縁膜としての信頼性が向上する。

【0163】

＜本実施の形態の主要な特徴と効果＞
本実施の形態１では、半導体装置は、ＳＯＩ基板ＳＢ１と、ＳＯＩ基板ＳＢ１に形成されたＭＩＳＦＥＴＱ１と、を備える。ＳＯＩ基板ＳＢ１は、基体ＳＳ１、基体ＳＳ１上に形成されたグランドプレーン領域ＧＰ、グランドプレーン領域ＧＰ上に形成されたＢＯＸ層３、および、ＢＯＸ層３上に形成されたＳＯＩ層４、を有する。基体ＳＳ１は、Ｓｉからなり、グランドプレーン領域ＧＰは、ＳｉＣからなるｐ型の半導体領域１を含む。

【0164】

例えばボロンなどのｐ型の不純物のＳｉＣ中における拡散係数は、Ｓｉ中におけるｐ型の不純物の拡散係数よりも小さい。そのため、半導体領域１に導入された不純物が、例えば熱処理などにより拡散し、半導体領域１における不純物濃度が低下することを防止または抑制することができる。したがって、半導体領域１を含むグランドプレーン領域ＧＰにおける内部電位Ｖｂｉの絶対値が小さくなることを防止または抑制することができ、閾値電圧Ｖｔｈを調整できる範囲が広くなり、半導体装置の性能を向上させることができる。

【0165】

また、半導体領域１の電気抵抗が高くなることを防止または抑制することができ、基板電位Ｖｂを印加する際に、半導体領域１を含むグランドプレーン領域ＧＰにおける電位を、印加された基板電位Ｖｂと略等しい電位にすることができる。さらに、半導体領域１に導入された不純物がＢＯＸ層３にも拡散することを防止または抑制することができ、ＢＯＸ層３のゲート絶縁膜としての信頼性を向上させることができる。よって、ＳＯＩ基板ＳＢ１と、ＳＯＩ基板ＳＢ１に形成されたＭＩＳＦＥＴＱ１とを備える半導体装置の性能を向上させることができる。

【0166】

また、ＭＩＳＦＥＴの微細化に伴って、短チャネル効果が発現するか、または、閾値電圧の均一性が低下することなどにより、半導体装置の性能が低下しやすくなる。しかし、このような場合でも、本実施の形態１によれば、半導体領域１における不純物の拡散係数を小さくすることができ、半導体領域１における不純物濃度が低下することを防止または抑制することができる。したがって、本実施の形態１によれば、ＭＩＳＦＥＴを微細化した場合でも、半導体装置の性能を向上させることができる。

【0167】

なお、前述したように、本実施の形態１の半導体装置は、ウェル領域７、グランドプレーン領域ＧＰ、チャネル領域ＣＨ、エクステンション領域ＥＸ１およびＥＸ２、ならびに、ソース・ドレイン領域ＳＤ１およびＳＤ２の各半導体領域の導電型をｐ型とｎ型との間で互いに入れ替えた場合にも、適用可能である。すなわち、本実施の形態１の半導体装置は、ＭＩＳＦＥＴとしてｐチャネル型のＭＩＳＦＥＴを備える半導体装置にも、適用可能である。また、本実施の形態１の半導体装置をｐチャネル型のＭＩＳＦＥＴを備える半導体装置に適用した場合も、ｎチャネル型のＭＩＳＦＥＴを備える半導体装置に適用した場合と同様の効果を有する。

【0168】

（実施の形態２）
実施の形態１の半導体装置では、ＳＯＩ基板の基体とＢＯＸ層との間に、グランドプレーン領域が設けられており、当該グランドプレーン領域はＳｉＣからなる半導体領域を含んでいた。それに対して、実施の形態２の半導体装置では、ＳＯＩ基板の基体とＢＯＸ層との間に、グランドプレーン領域が設けられているが、当該グランドプレーン領域は、ＳｉＣからなる半導体領域と、そのＳｉＣからなる半導体領域上に形成され、Ｓｉからなる半導体領域と、を含む。

【0169】

＜半導体装置の構造＞
図３０は、実施の形態２の半導体装置の要部断面図である。図３０に示すように、本実施の形態２の半導体装置は、半導体基板としてのＳＯＩ基板ＳＢ１と、ＳＯＩ基板ＳＢ１に形成された電界効果トランジスタとしてのＭＩＳＦＥＴＱ１と、を備える。

【0170】

本実施の形態２におけるＳＯＩ基板ＳＢ１は、実施の形態１におけるＳＯＩ基板ＳＢ１と同様に、基体ＳＳ１と、グランドプレーン領域ＧＰと、ＢＯＸ層３と、ＳＯＩ層４と、を有する。しかし、本実施の形態２のＳＯＩ基板ＳＢ１におけるグランドプレーン領域ＧＰは、実施の形態１のＳＯＩ基板ＳＢ１におけるグランドプレーン領域ＧＰと異なり、基体ＳＳ１上に形成され、シリコンカーバイド（ＳｉＣ）からなる半導体領域１と、半導体領域１上に形成され、シリコン（Ｓｉ）からなる半導体領域２と、を有する。すなわち、本実施の形態２の半導体装置は、グランドプレーン領域ＧＰを除き、図１に示した実施の形態１の半導体装置と同様の構造を有する。

【0171】

本実施の形態２では、グランドプレーン領域ＧＰは、半導体領域１と、半導体領域１上に形成された半導体領域２と、を含む。したがって、ＢＯＸ層３は、半導体領域１上に半導体領域２を介して形成されている。

【0172】

半導体領域１は、実施の形態１における半導体領域１と同様に、例えばシリコンカーバイド（ＳｉＣ）膜などからなり、シリコン（Ｓｉ）基板からなる基体ＳＳ１が有する不純物の拡散係数よりも小さい不純物の拡散係数を有する。また、ＭＩＳＦＥＴＱ１がｎチャネル型のＭＩＳＦＥＴである場合には、半導体領域１には、実施の形態１における半導体領域１と同様に、例えばホウ素（Ｂ）などからなるｐ型の不純物が導入されており、半導体領域１は、ｐ型の半導体領域である。これにより、半導体領域１にイオン注入を行った後、活性化アニールを行う際に、ＳｉＣからなる半導体領域１では、不純物が拡散しにくいので、活性化アニールを行った後も、イオン注入を行った直後の不純物の濃度分布が維持される。半導体領域１の厚さＴＨ１は、例えば７０ｎｍ程度である。

【0173】

好適には、ＳｉＣからなる半導体領域１は、Ｓｉからなる基体ＳＳ１上にエピタキシャル成長している。これにより、Ｓｉからなる基体ＳＳ１の上層部にカーボン（Ｃ）をイオン注入してＳｉＣからなる半導体領域１が形成される場合に比べ、半導体領域１の厚さＴＨ１を厚くすることができる。また、半導体領域１がエピタキシャル成長している場合、半導体領域１がイオン注入により形成される場合に比べ、半導体領域１中に導入されるカーボンの量を容易に増加させることができる。

【0174】

なお、実施の形態１と同様に、シリコンカーバイド（ＳｉＣ）の組成式をＳｉ_１−ｘＣ_ｘと表記したときのｘ、すなわちシリコン（Ｓｉ）とカーボン（Ｃ）との和に対するカーボンの組成比は、０．０１以上である。また、実施の形態１と同様に、より好適には、ｘは、０．０１〜０．１０であり、さらに好適には、０．０１〜０．０１４である。また、実施の形態１と同様に、好適には、半導体領域１の厚さ方向におけるｎ型の不純物の濃度分布は、半導体領域１の上面と半導体領域１の下面との間にピークを有し、半導体領域１の厚さＴＨ１は、ピークの半値幅ΔＲｐよりも厚い。あるいは、好適には、半導体領域１の厚さ方向における不純物の濃度分布は、半導体領域１の上面と半導体領域１の下面との間にピークを有し、半導体領域１の上面における不純物濃度、および、半導体領域１の下面における不純物濃度のいずれも、ピークにおける不純物濃度の半分よりも小さい。

【0175】

一方、半導体領域２は、例えばシリコン（Ｓｉ）膜などからなり、例えばＳｉＣ膜からなる半導体領域１が有する不純物の拡散係数よりも大きい不純物の拡散係数を有する。これにより、Ｓｉからなる半導体領域２では、ＳｉＣからなる半導体領域１から不純物が拡散してくるので、活性化アニールを行った後も、ＳｉＣからなる半導体領域１における不純物の濃度分布を維持しつつ、グランドプレーン領域ＧＰのうちＢＯＸ層３側の部分における不純物濃度を高くすることができる。半導体領域２の厚さＴＨ２は、例えば１０ｎｍ程度である。

【0176】

好適には、半導体領域２の厚さＴＨ２は、半導体領域１の厚さＴＨ１よりも小さい。これにより、活性化アニールを行った後、ＳｉＣからなる半導体領域１における不純物の濃度分布を維持する効果を十分確保しつつ、半導体領域２における不純物濃度を高くすることができる。

【0177】

また、半導体領域２は、例えばシリコン（Ｓｉ）膜などからなり、例えばシリコン酸化膜からなるＢＯＸ層３との親和性が高い。これにより、グランドプレーン領域ＧＰとＢＯＸ層３との界面付近において界面準位が発生することを、抑制することができる。

【0178】

＜半導体装置の製造方法＞
次に、本実施の形態２の半導体装置の製造方法について説明する。図３１は、実施の形態２の半導体装置の製造工程の一部を示すプロセスフロー図である。図３２〜図３６は、実施の形態２の半導体装置の製造工程中の要部断面図である。

【0179】

なお、以下では、実施の形態１の半導体装置の製造工程と異なる工程を中心に説明する。

【0180】

初めに、図３２〜図３４を用いて、ＳＯＩ基板ＳＢ１を用意する工程を説明する。

【0181】

まず、図３２に示すように、図２のステップＳ１１およびステップＳ１２と同様の工程（図３１のステップＳ４１およびステップＳ４２）を行って、半導体基板ＳＢ２を用意する。ただし、本実施の形態２では、実施の形態１と異なり、ステップＳ４２を行った後、半導体領域１ａ上に、例えばＳｉ膜からなるグランドプレーン領域用の半導体領域２ａを、例えばＣＶＤ法によりエピタキシャル成長させる（図３１のステップＳ４３）。これにより、本実施の形態２では、基体ＳＳ１と半導体領域１ａと半導体領域２ａとからなる半導体基板ＳＢ２を用意することになる。

【0182】

次に、図２のステップＳ１３およびステップＳ１４と同様の工程（図３１のステップＳ４４およびステップＳ４５）を行って、基体ＳＳ２と絶縁層３ａとからなる半導体基板ＳＢ３を用意する。次いで、図２のステップＳ１５と同様の工程（図３１のステップＳ４６）を行って、図３３に示すように、半導体基板ＳＢ３を半導体基板ＳＢ２上に貼り合わせる。このステップＳ４６では、絶縁層３ａが半導体領域２ａと対向した状態で、絶縁層３ａが半導体領域２ａと接触するように、半導体基板ＳＢ３と半導体基板ＳＢ２とを圧着させ、例えば１０００℃の高温に保持し、熱処理を施すことにより、半導体基板ＳＢ３を半導体基板ＳＢ２上に貼り合わせる。このとき、絶縁層３ａと半導体領域２ａとが接合される。

【0183】

次に、図２のステップＳ１６と同様の工程（図３１のステップＳ４７）を行って、図３４に示すように、半導体基板ＳＢ２上に貼り合わせた半導体基板ＳＢ３の基体ＳＳ２のうち半導体基板ＳＢ２側の表層部ＳＳ２１以外の部分を除去する。あるいは、このステップＳ４７では、実施の形態１で説明したのと同様に、例えばスマートカット技術などの他の手法を用いることもできる。

【0184】

これにより、絶縁層３ａからなるＢＯＸ層３と、ＢＯＸ層３上に配置された表層部ＳＳ２１からなる半導体層としてのＳＯＩ層４と、からなる積層体ＬＢを、半導体領域２ａ上、すなわち半導体基板ＳＢ２上に、転写する。そして、基体ＳＳ１と、基体ＳＳ１上に形成された半導体領域１ａと、半導体領域１ａ上に形成された半導体領域２ａと、半導体領域１ａ上に半導体領域２ａを介して形成されたＢＯＸ層３と、ＢＯＸ層３上に形成されたＳＯＩ層４と、を有するＳＯＩ基板ＳＢ１を用意する。

【0185】

次に、図３５および図３６を用いて、ＳＯＩ基板ＳＢ１にＭＩＳＦＥＴＱ１を製造する工程を説明する。

【0186】

まず、図２のステップＳ１７〜ステップＳ１９と同様の工程（図３１のステップＳ４８〜ステップＳ５０）を行って、図３５に示すように、素子分離膜６を形成し、ウェル領域７を形成し、開口部ＯＰを形成する。

【0187】

なお、前述の実施の形態１と同様に、開口部ＯＰを形成する際に、領域ＡＲ２および領域ＡＲ３（図１参照）の半導体領域１ａおよび半導体領域２ａを除去してもよい。

【0188】

次に、図２のステップＳ２０と同様の工程（図３１のステップＳ５１）を行って、図３６に示すように、半導体領域１および半導体領域２を形成する。このステップＳ５１では、ＭＩＳＦＥＴ形成領域ＡＲ１に形成された開口部を有するレジスト膜をマスクとして用いて、半導体領域１ａおよび半導体領域２ａにｐ型の不純物をイオン注入法により導入する。そして、ｐ型の不純物が導入された半導体領域１ａからなる半導体領域１を形成し、ｐ型の不純物が導入された半導体領域２ａからなる半導体領域２を形成する。これにより、半導体領域１および半導体領域２からなるグランドプレーン領域ＧＰが形成される。

【0189】

半導体領域１ａおよび半導体領域２ａに導入される不純物の導電型は、半導体領域１ａの下に位置するウェル領域７の導電型と同じである。また、ｐ型の不純物が導入された半導体領域１ａからなる半導体領域１におけるｐ型の不純物の濃度は、ウェル領域７におけるｐ型の不純物の濃度より高い。半導体領域１におけるｐ型の不純物の濃度が、例えば１×１０^１８〜２×１０^１９ｃｍ^−３程度になるように、イオン注入の際の注入条件が調整される。

【0190】

また、ステップＳ５１では、半導体領域１ａおよび半導体領域２ａに不純物をイオン注入した後、例えば１０００℃程度の温度で、ＳＯＩ基板ＳＢ１の熱処理、すなわち活性化アニールを行うことができる。これにより、半導体領域１および半導体領域２で、イオン注入された不純物を活性化させることができる。

【0191】

その後、図３のステップＳ２１〜図３のステップＳ３０と同様の工程を行って、図３０に示すように、本実施の形態２の半導体装置が製造される。

【0192】

＜ＭＩＳＦＥＴの閾値電圧の制御について＞
次に、本実施の形態２の半導体装置におけるＭＩＳＦＥＴの閾値電圧の制御について、実施の形態１で説明した比較例１と同様の構造を有する比較例２の半導体装置におけるＭＩＳＦＥＴの閾値電圧の制御と対比しながら説明する。

【0193】

図３７は、ＳＯＩ基板の厚さ方向における不純物の濃度分布を示すグラフである。図３７は、比較例２、および、実施の形態２の実施例としての実施例２について、グランドプレーン領域ＧＰとしての半導体領域１０１または半導体領域１および半導体領域２、ならびに、基体ＳＳ１すなわちウェル領域７の各々の内部におけるｐ型の不純物としてのボロンからなる不純物の濃度分布を、計算によって求めたものである。半導体領域１はシリコンカーバイド（ＳｉＣ）からなり、半導体領域１０１、半導体領域２および基体ＳＳ１はシリコン（Ｓｉ）からなるものとした。

【0194】

図３７の横軸は、グランドプレーン領域ＧＰの上面における深さ位置を０としたときの深さ位置を示し、図３７の縦軸は、ｐ型の不純物としてのボロンからなる不純物の不純物濃度を示す。図３７では、比較例２において、イオン注入を行った後、活性化アニールを行う前の濃度分布を「比較例２（アニール前）」と表記し、比較例２において、イオン注入を行い、さらに活性化アニールを行った後の濃度分布を「比較例２（アニール後）」と表記する。また、実施例２において、イオン注入を行い、さらに活性化アニールを行った後の濃度分布を「実施例２（アニール後）」と表記する。また、実施例２において、イオン注入を行った後、活性化アニールを行う前の濃度分布は、比較例２において、イオン注入を行った後、活性化アニールを行う前の濃度分布と同一であるものとした。

【0195】

なお、図３７の不純物の濃度分布の計算において、活性化アニールの熱処理温度、シリコン中のボロンの拡散係数、シリコンカーバイドの組成比、シリコンカーバイド中のボロンの拡散係数を、図２９の不純物の濃度分布の計算における値と同一とした。

【0196】

比較例２において、イオン注入の際に、活性化アニールを行う前は、深さ方向、すなわち半導体領域１０１の厚さ方向における不純物の濃度分布は、半導体領域１０１の上面と半導体領域１０１の下面との間にピークを有する。そして、半導体領域１０１の厚さが、ピークの半値幅よりも大きくなるように、不純物がイオン注入されている。また、前述したように、実施例２においても、活性化アニールを行う前は、深さ方向、すなわち半導体領域１および半導体領域２の厚さ方向における不純物の濃度分布は、比較例２と同様である。

【0197】

比較例２において、半導体領域１０１はＳｉからなるので、イオン注入を行った後、活性化アニールを行う際に、イオン注入された不純物は拡散しやすい。そのため、比較例２において、活性化アニールを行った後は、深さ方向、すなわち半導体領域１０１の厚さ方向における不純物の濃度分布は、半導体領域１０１の上面と半導体領域１０１の下面との間になおピークを有するものの、不純物の濃度分布におけるピーク高さは低くなり、ピークの半値幅は広くなる。その結果、比較例２において、活性化アニールを行った後は、グランドプレーン領域ＧＰ全体における不純物濃度の平均値が低くなる。これにより、前述した式（１）を用いて説明したように、グランドプレーン領域ＧＰの内部電位Ｖｂｉの絶対値が小さくなるので、閾値電圧Ｖｔｈを調整できる範囲が狭くなり、半導体装置の性能が低下する。

【0198】

一方、実施例２では、半導体領域１は、１０００℃程度の温度でＳｉにおける不純物の拡散係数よりも小さい不純物の拡散係数を有するＳｉＣからなるので、イオン注入を行った後、活性化アニールを行う際に、イオン注入された不純物は拡散しにくい。そのため、実施例２において、活性化アニールを行った後は、深さ方向、すなわち半導体領域１の厚さ方向における不純物の濃度分布は、活性化アニールを行う前の、不純物の濃度分布からほとんど変化しない。言い換えれば、実施例２では、活性化アニールを行う際に、不純物が拡散しにくいので、活性化アニールを行った後も、イオン注入を行った直後の不純物の濃度分布が維持される。

【0199】

すなわち、実施例２では、活性化アニールを行った後でも、なお、深さ方向、すなわち半導体領域１の厚さ方向における不純物の濃度分布は、半導体領域１の上面と半導体領域１の下面との間にピークを有し、半導体領域１の厚さＴＨ１は、ピークの半値幅ΔＲｐよりも大きい。あるいは、好適には、半導体領域１の厚さ方向における不純物の濃度分布は、半導体領域１の上面と半導体領域１の下面との間にピークを有し、半導体領域１の上面における不純物濃度、および、半導体領域１の下面における不純物濃度のいずれも、ピークにおける不純物濃度の半分よりも小さい。

【0200】

これにより、少なくともピークにおける不純物濃度すなわちピーク値の１／２以上の不純物濃度を有する部分が、半導体領域１の内部に包含されることになるので、半導体領域１における不純物の濃度を確実に高くすることができる。そのため、活性化アニールを行った後、グランドプレーン領域ＧＰ全体における不純物濃度の平均値が低くなることを防止または抑制することができる。したがって、前述した式（１）を用いて説明したように、内部電位Ｖｂｉの絶対値が小さくなることを防止または抑制することができ、閾値電圧Ｖｔｈを調整できる範囲を広げ、半導体装置の性能を向上させることができる。

【0201】

また、実施例２では、半導体領域１とＢＯＸ層３との間に、Ｓｉ膜からなる半導体領域２が設けられている。これにより、Ｓｉからなる半導体領域２では、ＳｉＣからなる半導体領域１から不純物が拡散してくるので、活性化アニールを行った後も、ＳｉＣからなる半導体領域１における不純物の濃度分布を維持しつつ、グランドプレーン領域のうちＢＯＸ層３側の部分である半導体領域２における不純物濃度を高くすることができる。

【0202】

好適には、半導体領域２の厚さＴＨ２は、半導体領域１の厚さＴＨ１よりも小さい。これにより、活性化アニールを行った後、ＳｉＣからなる半導体領域１における不純物の濃度分布を維持する効果を十分確保しつつ、半導体領域２における不純物濃度を高くすることができる。

【0203】

なお、実施例２でも、実施例１と同様に、半導体領域１における不純物濃度が高い場合、半導体領域１の抵抗も低くなる。また、図３７では図示しないが、実施例２でも、実施例１と同様に、活性化アニールを行う際に、半導体領域１および半導体領域２にイオン注入された不純物がＢＯＸ層３側に拡散しにくくなり、グランドプレーン領域ＧＰのうちＢＯＸ層３と接触する部分における不純物濃度が上昇しにくくなる。

【0204】

＜本実施の形態の主要な特徴と効果＞
本実施の形態２では、実施の形態１と同様に、半導体装置は、ＳＯＩ基板ＳＢ１と、ＳＯＩ基板ＳＢ１に形成されたＭＩＳＦＥＴＱ１と、を備える。ＳＯＩ基板ＳＢ１は、基体ＳＳ１、基体ＳＳ１上に形成されたグランドプレーン領域ＧＰ、グランドプレーン領域ＧＰ上に形成されたＢＯＸ層３、および、ＢＯＸ層３上に形成されたＳＯＩ層４、を有する。基体ＳＳ１は、Ｓｉからなり、グランドプレーン領域ＧＰは、ＳｉＣからなるｐ型の半導体領域１を含む。これにより、実施の形態２の半導体装置は、実施の形態１の半導体装置が有する効果と同様の効果を有する。

【0205】

一方、本実施の形態２では、実施の形態１と異なり、グランドプレーン領域ＧＰは、ＳｉＣからなるｐ型の半導体領域１に加え、ＳｉＣからなるｐ型の半導体領域１上に形成された、Ｓｉからなるｐ型の半導体領域２を含む。

【0206】

これにより、Ｓｉからなる半導体領域２では、ＳｉＣからなる半導体領域１から不純物が拡散してくるので、活性化アニールを行った後も、ＳｉＣからなる半導体領域１における不純物の濃度分布を維持しつつ、グランドプレーン領域ＧＰのうちＢＯＸ層３側の部分である半導体領域２における不純物濃度を高くすることができる。

【0207】

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

【符号の説明】

【0208】

１、１ａ、２、２ａ 半導体領域
２ 基体
３ ＢＯＸ層
３ａ 絶縁層
４ ＳＯＩ層
５ 素子分離溝
６ 素子分離膜
７ ウェル領域
１１、１３ 絶縁膜
１２ 導電膜
１４ａ〜１４ｃ 半導体膜
ＡＲ０ 素子分離領域
ＡＲ１ ＭＩＳＦＥＴ形成領域
ＡＲ２、ＡＲ３ 領域
ＣＨ チャネル領域
ＣＮ コンタクトホール
ＣＰ キャップ膜
ＣＲ コンタクト領域
ＥＸ１、ＥＸ２ エクステンション領域
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＧＰ グランドプレーン領域
ＩＦ１、ＩＦ２、ＩＬ２ 絶縁膜
ＩＬ１ 層間絶縁膜
ＬＢ 積層体
ＭＬ１ 配線
ＯＰ 開口部
ＰＧ プラグ
ＰＳ 主面
Ｑ１、Ｑ２ ＭＩＳＦＥＴ
ＳＢ１ ＳＯＩ基板
ＳＢ２、ＳＢ３ 半導体基板
ＳＤ１、ＳＤ２ ソース・ドレイン領域
ＳＬ 金属シリサイド層
ＳＳ１、ＳＳ２、ＳＳ３ 基体
ＳＳ２１ 表層部
ＳＷ１、ＳＷ２ サイドウォールスペーサ
ＴＨ１、ＴＨ２ 厚さ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】

【図31】

【図32】

【図33】

【図34】

【図35】

【図36】

【図37】