特許 6360175 複数のコアのゲート長を変動させるシステムおよび方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6360175

(24)【登録日】2018年6月29日

(45)【発行日】2018年7月18日

(54)【発明の名称】複数のコアのゲート長を変動させるシステムおよび方法

(51)【国際特許分類】

   H01L 21/8234 20060101AFI20180709BHJP

   H01L 27/088 20060101ALI20180709BHJP

   H01L 21/822 20060101ALI20180709BHJP

   H01L 27/04 20060101ALI20180709BHJP

   H01L 21/82 20060101ALI20180709BHJP

【ＦＩ】

   H01L27/088 C

   H01L27/04 A

   H01L21/82 B

【請求項の数】15

【全頁数】22

(21)【出願番号】特願2016-540885(P2016-540885)

(86)(22)【出願日】2014年7月30日

(65)【公表番号】特表2016-534574(P2016-534574A)

(43)【公表日】2016年11月4日

(86)【国際出願番号】US2014048944

(87)【国際公開番号】WO2015034602

(87)【国際公開日】20150312

【審査請求日】2017年7月4日

(31)【優先権主張番号】14/017,635

(32)【優先日】2013年9月4日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】507364838

【氏名又は名称】クアルコム，インコーポレイテッド

(74)【代理人】

【識別番号】100108453

【弁理士】

【氏名又は名称】村山 靖彦

(74)【代理人】

【識別番号】100163522

【弁理士】

【氏名又は名称】黒田 晋平

(72)【発明者】

【氏名】ミン・チャイ

(72)【発明者】

【氏名】サミット・セングプタ

(72)【発明者】

【氏名】チョック・ヒン・ガン

(72)【発明者】

【氏名】プル・チダムバラム

【審査官】 宇多川 勉

(56)【参考文献】

【文献】 特表２０１２−５３３８２７（ＪＰ，Ａ）

【文献】 特開２０１２−０５９９３２（ＪＰ，Ａ）

【文献】 特開２０１１−２５３９３１（ＪＰ，Ａ）

【文献】 特開２０１０−００４００３（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／８２３４

Ｈ０１Ｌ ２１／８２

Ｈ０１Ｌ ２１／８２２

Ｈ０１Ｌ ２７／０４

Ｈ０１Ｌ ２７／０８８

(57)【特許請求の範囲】

【請求項1】

第１のトランジスタの第１のゲートを形成するステップであって、前記第１のゲートが第１の長さを有し、前記第１のトランジスタが半導体ダイの第１のコア内に配置される、ステップと、
第２のトランジスタの第２のゲートを形成するステップであって、前記第２のゲートが、前記第１の長さよりも短い第２の長さを有し、前記第２のトランジスタが前記半導体ダイの第２のコア内に配置され、前記第１のコアが、前記第２のコアと比較して、前記半導体ダイのより中心近くに配置され、前記第２のトランジスタと前記第１のトランジスタとが対応するトランジスタである、ステップと、
を含む方法。

【請求項2】

前記第１のコアが、トランジスタレイアウトで配置される第１の複数のトランジスタを含み、前記第２のコアが、前記トランジスタレイアウトで配置される第２の複数のトランジスタを含み、前記対応するトランジスタが、前記トランジスタレイアウトにおいて対応する位置でそれぞれのコアに配置される一対のトランジスタを含む、請求項１に記載の方法。

【請求項3】

前記第１の複数のトランジスタの各トランジスタの第１の対応するゲート長が、前記第２の複数のトランジスタの対応する各トランジスタの第２の対応するゲート長よりも実質的に同量だけ長い、請求項２に記載の方法。

【請求項4】

前記半導体ダイの第３のコアの第３のトランジスタの第３のゲートを形成するステップであって、前記第３のゲートが前記第１の長さを有する、ステップと、
前記半導体ダイの第４のコアの第４のトランジスタの第４のゲートを形成するステップであって、前記第４のゲートが前記第２の長さを有し、前記第３のコアが、前記第４のコアと比較して、前記半導体ダイのより中心近くに配置される、ステップと、
をさらに含む、請求項１に記載の方法。

【請求項5】

第３のトランジスタの第３のゲートを形成するステップをさらに含み、前記第３のゲートが、前記第１の長さとは異なる第３の長さを有し、前記第３のトランジスタが、第２の半導体ダイの第３のコア内に配置される、請求項１に記載の方法。

【請求項6】

第４のトランジスタの第４のゲートを形成するステップをさらに含み、前記第４のゲートが前記第２の長さを有し、前記第４のトランジスタが、第２の半導体ダイの第４のコア内に配置される、請求項５に記載の方法。

【請求項7】

前記第３のコアが、前記第４のコアと比較して、前記第２の半導体ダイの第２の中心のより近くに配置される、請求項６に記載の方法。

【請求項8】

前記第１の長さおよび前記第３の長さが、ウェハ上の前記半導体ダイの第１の位置に基づいて、および前記ウェハ上の前記第２の半導体ダイの第２の位置に基づいて求められる、請求項６に記載の方法。

【請求項9】

前記第１の長さおよび前記第３の長さが、ウェハ上の半導体ダイの位置に対応する、又は、製造プロセス変動データを含む実験データに基づいて求められる、請求項６に記載の方法。

【請求項10】

前記半導体ダイの第３のコア内に配置される第３のトランジスタの第３のゲートを形成するステップであって、前記第３のゲートが第３の長さを有する、ステップと、
前記半導体ダイの第４のコア内に配置される第４のトランジスタの第４のゲートを形成するステップであって、前記第４のゲートが第４の長さを有する、ステップと、をさらに含み、
前記第１の長さが、前記第２の長さを第１の量だけ増大させることによって求められ、前記第３の長さが、前記第４の長さを第２の量だけ増大させることによって求められ、前記第１の量が前記第２の量とは異なり、前記第３のトランジスタと前記第４のトランジスタとが対応するトランジスタである、請求項１に記載の方法。

【請求項11】

前記第１の長さを使用して前記第１のゲートを形成する前に、
前記第２の長さを使用して前記第１のテストコアおよび前記第２のテストコアを形成するステップと、
前記第１のテストコアに関連する第１の性能パラメータを測定するステップと、
前記第２のテストコアに関連する第２の性能パラメータを測定するステップと、
前記第１の性能パラメータと前記第２の性能パラメータとの間の差に基づいて前記第１の長さを求めるステップと、
をさらに含む、請求項１に記載の方法。

【請求項12】

前記第１の性能パラメータが、前記第１のテストコアの漏れ電流の第１の量であり、前記第２の性能パラメータが、前記第２のテストコアの漏れ電流の第２の量である、請求項１１に記載の方法。

【請求項13】

前記第１の性能パラメータが、前記第１のテストコアの第１のクロック速度であり、前記第２の性能パラメータが、前記第２のテストコアの第２のクロック速度である、請求項１１に記載の方法。

【請求項14】

前記第１のテストコアが前記第１の長さを使用して形成され、前記第２のテストコアが前記第２の長さを使用して形成されるとき、前記差が、前記第１の性能パラメータと前記第２の性能パラメータとの間の第２の差よりも大きい、請求項１１に記載の方法。

【請求項15】

第１のトランジスタを含む半導体ダイの第１のコアであって、前記第１のトランジスタが第１のゲートを含み、前記第１のゲートが第１の長さを有する、第１のコアと、
第２のトランジスタを含む前記半導体ダイの第２のコアであって、前記第２のトランジスタが、前記第１の長さよりも短い第２の長さを有する第２のゲートを含み、前記第１のコアが、前記第２のコアよりも半導体ダイの中心近くに配置され、前記第２のトランジスタと前記第１のトランジスタとが対応するトランジスタである、第２のコアと、
を備える装置。

【発明の詳細な説明】

【技術分野】

【0001】

関連出願の相互参照
本願は、参照によりその内容全体が本明細書に明確に組み込まれる、同一出願人が所有する２０１３年９月４日出願の米国非仮特許出願第１４／０１７６３５号の優先権を主張する。

【0002】

本開示は、一般にはプロセッサコアに関する。

【背景技術】

【0003】

技術の進歩の結果、コンピューティングデバイスはより小型でより強力になっている。たとえば、小型、軽量であり、ユーザによる持ち運びが容易な、ポータブルワイヤレス電話、携帯情報端末（ＰＤＡ）、ページングデバイスなどのワイヤレスコンピューティングデバイスを含む様々なポータブルパーソナルコンピューティングデバイスが現在存在している。より具体的には、セルラー電話、インターネットプロトコル（ＩＰ）電話などのポータブルワイヤレス電話は、ワイヤレスネットワークを介して音声およびデータパケットを通信し得る。さらに、多くのそのようなワイヤレス電話は、その中に組み込まれる他のタイプのデバイスを含む。たとえばワイヤレス電話は、デジタルスチルカメラ、デジタルビデオカメラ、デジタルレコーダ、およびオーディオファイルプレーヤをも含み得る。さらに、そのようなワイヤレス電話は、インターネットにアクセスするために使用され得る、ウェブブラウザアプリケーションなどのソフトウェアアプリケーションを含む実行可能命令を処理し得る。したがって、これらのワイヤレス電話は、著しいコンピューティング能力を含み得る。

【0004】

電子デバイス（たとえば、ワイヤレス電話、ラップトップコンピュータ、タブレットなど）は、シングルコアプロセッサと比較して処理能力を向上させるためにマルチコアプロセッサを利用し得る。マルチコアプロセッサは、複数の中央演算処理装置（「コア」）を含み、マルチコアプロセッサの各コアは同一の設計を有し得る。しかしながら、従来型マルチコアプロセッサは、製造プロセス変動やマルチコアプロセッサにわたる様々なエッチ／ローディング効果などによる、コア間漏れ電流変動（たとえば、２つのコアが著しく異なる漏れ電流を有し得る）およびコア間クロック速度変動（たとえば、２つのコアが著しく異なるクロック速度を有し得る）を受ける。品質スクリーニングがしばしば最低の性能のコア（たとえば、最大の漏れ電流を有するコア）によって決定されるので、コア間漏れ電流変動は、マルチコアプロセッサの製造歩留まりを低下させ得る。許容しきい値を超えるコア間クロック速度変動のために特定のマルチコアプロセッサに欠陥があることが判明し得るので、コア間クロック速度変動はまた、製造歩留まりを低下させる。

【発明の概要】

【課題を解決するための手段】

【0005】

コア間漏れ電流変動および／またはコア間性能変動を低減するシステムおよび方法が開示される。マルチコアプロセッサが製造されるとき、記載の技法は、マルチコアプロセッサの異なるコアのトランジスタの多結晶シリコンゲートを選択的に形成し得、それによって、選択されたコアの多結晶シリコンゲートが、選択されないコアと比較して増大したゲート長を有する。

【0006】

たとえば、半導体ダイ（たとえば、マルチコアプロセッサ）は複数のコアを含み得る。複数のコアは、第１のコア、第２のコア、第３のコア、および第４のコアを含み得る。第１のコアは、第２のコアよりも半導体ダイの中心近くに配置され得る。第３のコアは、第４のコアよりも半導体ダイの中心近くに配置され得る。第１のコアおよび第３のコアは内部コアであり得、第２のコアおよび第４のコアは外部コアであり得る。内部コアのトランジスタの多結晶シリコンゲートは、第１の長さを有し得る。外部コアの対応するトランジスタの多結晶シリコンゲートは、第１の長さよりも短い第２の長さを有し得る。第１の長さは、半導体ダイに関する実験データに基づいて決定され得る。

【0007】

特定の実施形態では、方法が、第１のトランジスタの第１の多結晶シリコンゲートを形成することを含み、第１の多結晶シリコンゲートは第１の長さを有する。第１のトランジスタは第１のコア内に配置される。方法はまた、第２のトランジスタの第２の多結晶シリコンゲートを形成することをも含み、第２の多結晶シリコンゲートは、第１の長さよりも短い第２の長さを有する。第２のトランジスタは第２のコア内に配置され、第１のコアは、第２のコアと比較して、半導体ダイのより中心近くに配置される。

【0008】

別の特定の実施形態では、装置が、第１のトランジスタを含む第１のコアを含む。第１のトランジスタは第１の多結晶シリコンゲートを含み、第１の多結晶シリコンゲートは第１の長さを有する。装置はまた、第２のトランジスタを含む第２のコアをも含む。第２のトランジスタは、第１の長さよりも短い第２の長さを有する第２の多結晶シリコンゲートを含む。第１のコアは、第２のコアよりも半導体ダイの中心近くに配置される。

【0009】

開示される実施形態のうちの少なくとも１つによってもたらされる１つの特定の利点は、マルチコアプロセッサの１つまたは複数のコア（たとえば、内部コア）を、マルチコアプロセッサの１つまたは複数の他のコア（たとえば、外部コア）と比較して増大した多結晶シリコンゲート長を使用して製造することによって、マルチコアプロセッサのコア間漏れ電流変動および／またはコア間クロック速度変動を低減できることである。以下の節を含む本願全体を検討した後、本開示の他の態様、利点、および特徴が明らかとなるであろう：図面の簡単な説明、発明を実施するための形態、および特許請求の範囲。

【図面の簡単な説明】

【0010】

【図1】異なるゲート長を使用して製造されたマルチコアプロセッサの特定の例示的実施形態の図である。

【図2】異なるゲート長を使用して製造されたマルチコアプロセッサの別の特定の例示的実施形態の図である。

【図3】異なるゲート長を使用してマルチコアプロセッサを製造する方法の特定の例示的実施形態の流れ図である。

【図4】異なるゲート長を使用して製造されたマルチコアプロセッサを含むポータブルデバイスのブロック図である。

【図5】異なるゲート長を使用して製造されたマルチコアプロセッサを含む電子デバイスを製造するための製造プロセスの特定の例示的実施形態のデータ流れ図である。

【発明を実施するための形態】

【0011】

図１は、異なる多結晶シリコンゲート長を使用して製造されたマルチコアプロセッサの特定の例示的実施形態を示す。マルチコアプロセッサは、複数のコアを含む半導体ダイ１０２として製造され得る。たとえば、半導体ダイ１０２は、第１のコア１０４、第２のコア１０６、第３のコア１０８、および第４のコア１１０を含み得る。各コア１０４〜１１０は複数のトランジスタを含み得る。第１のコア１０４および第３のコア１０８は、それぞれ第２のコア１０６および第４のコア１１０と比較して、半導体ダイ１０２のより中心近くに配置され得る。第１のコア１０４および第３のコア１０８は内部コアと呼ばれ得、第２のコア１０６および第４のコア１１０は外部コアと呼ばれ得る。

【0012】

例示的な非限定的例として、半導体ダイ１０２は、２８ナノメートル（ｎｍ）プロセスを使用して製造され得る。実験データは、内部コア１０４、１０８は、外部コア１０６、１１０よりも高いクロック速度および高い漏れ電流を有することを示し得る。したがって、ゲート長以外のデバイス寸法を修正することなく、コア１０４〜１１０間の漏れ電流変動およびクロック速度変動を低減するために、コア１０４および１０８が、コア１０６および１１０と比較して、特定の量だけ「大型化」され得る。

【0013】

たとえば、第１のコア１０４は、第１のトランジスタ１１２、第２のトランジスタ１１４、および第３のトランジスタ１１６を含み得る。各トランジスタ１１２〜１１６は、異なるゲート長（たとえば、トランジスタの多結晶シリコンゲート長）を有し得る。一例として、第１のトランジスタ１１２はゲート長Ｌ１を有し得る。第２のトランジスタ１１４は、ゲート長Ｌ１よりも長いゲート長Ｌ１’を有し得る。第３のトランジスタ１１６は、ゲート長Ｌ１’よりも長いゲート長Ｌ１’’を有し得る。第２のコア１０６は、第４のトランジスタ１１８、第５のトランジスタ１２０、および第６のトランジスタ１２２を含み得る。各トランジスタ１１８〜１２２は異なるゲート長を有し得る。たとえば、第４のトランジスタ１１８はゲート長Ｌ２を有し得る。第５のトランジスタ１２０は、ゲート長Ｌ２よりも長いゲート長Ｌ２’を有し得る。第６のトランジスタ１２２は、ゲート長Ｌ２’よりも長いゲート長Ｌ２’’を有し得る。第３のコア１０８のトランジスタのゲート長は、第１のコア１０４の対応するトランジスタ（たとえば、トランジスタ１１２〜１１６）のゲート長と同一のゲート長（たとえば、ゲート長Ｌ１〜Ｌ１’’）を有し得る。第４のコア１１０のトランジスタのゲート長は、第２のコア１０６の対応するトランジスタ（たとえば、トランジスタ１１８〜１２２）のゲート長と同一のゲート長（たとえば、ゲート長Ｌ２〜Ｌ２’’）を有し得る。

【0014】

第１のコア１０４のトランジスタは、漏れ電流変動および／またはクロック速度変動を低減するために、第２のコア１０６の対応するトランジスタと比較して大型化され得る。たとえば、第１のトランジスタ１１２と第４のトランジスタ１１８が、対応するトランジスタであり得る。第１のトランジスタ１１２は、ソース（Ｓ）と、ドレイン（Ｄ）と、ゲート長Ｌ１を有する第１の多結晶シリコンゲート層１２４とを含み得る。第１のトランジスタ１１２はまた、ゲート長Ｌ１を有する第１の酸化物層１２６をも含み得る。第４のトランジスタ１１８は、ゲート長Ｌ２を有する第２の多結晶シリコンゲート層１２８を含み得る。第４のトランジスタ１１８はまた、ゲート長Ｌ２を有する第２の酸化物層１３０をも含み得る。ゲート長Ｌ１は、ゲート長Ｌ２と比較して１ｎｍだけ大型化され得る（すなわち、Ｌ１＝Ｌ２＋１ｎｍ）。

【0015】

第１のコア１０４のトランジスタは、第２のコア１０６の対応するトランジスタと比較して同じ量だけ大型化され得る。たとえば、ゲート長Ｌ１とＬ２との間の差がゲート長Ｌ１’とＬ２’との間の差とほぼ同じとなり、ゲート長Ｌ１’’とＬ２’’との間の差とほぼ同じとなるように、ゲート長Ｌ１、Ｌ１’、およびＬ１’’が大型化され得る。特定の実施形態では、ゲート長Ｌ１、Ｌ１’、およびＬ１’’はそれぞれ１ｎｍだけ大型化される（すなわち、Ｌ１＝Ｌ２＋１ｎｍ、Ｌ１’＝Ｌ２’＋１ｎｍ、Ｌ１’’＝Ｌ２’’＋１ｎｍ）。別の特定の実施形態では、ゲート長Ｌ１、Ｌ１’、およびＬ１’’はそれぞれ、２ｎｍまたは別の量だけ大型化される。ゲート長Ｌ２、Ｌ２’、および／またはＬ２’’は、多結晶シリコンゲート層および／または酸化物層の標準長さに対応し得、ゲート長Ｌ１、Ｌ１’、および／またはＬ１’’は、標準長さと比較して増大した長さに対応し得る。特定の実施形態では、製造中にコア１０４および１０８を１ｎｍだけ大型化すること（すなわち、コア１０６および１１０のゲート長と比較してコア１０４および１０８のゲート長（Ｌ１、Ｌ１’、およびＬ１’’）を１ｎｍだけ増大させること）は、そのような大型化なしにコア１０４および１０８を製造することと比較して、コア１０４および１０８の漏れ電流を５％低減し得る。

【0016】

大型化ゲート長（たとえば、ゲート長Ｌ１、ゲート長Ｌ１’、および／またはゲート長Ｌ１’’）を求めるために、内部コア（たとえば、第１のコア１０４および第３のコア１０８）および外部コア（たとえば、第２のコア１０６および第４のコア１１０）が第１の半導体ダイ上に製造され得、したがって、対応する内部コアのトランジスタの多結晶シリコンゲートおよび外部コアの多結晶シリコンゲートが標準長さを有する（たとえば、第１のトランジスタ１１２および第４のトランジスタ１１８がゲート長Ｌ２を有し、第２のトランジスタ１１４および第５のトランジスタ１２０がゲート長Ｌ２’を有し、第３のトランジスタ１１６および第６のトランジスタ１２２がゲート長Ｌ２’’を有する）。性能変動を求めるために、第１の半導体ダイのコアに関連する性能パラメータが比較され得る。たとえば、コア間漏れ電流変動を求めるために、内部コアの漏れ電流と外部コアの漏れ電流とが比較され得る（たとえば、第２のコア１０６の漏れ電流と比較した第１のコア１０４の漏れ電流、または第４のコア１１０の漏れ電流と比較した第３のコア１０８の漏れ電流）。別の例として、コア間クロック速度変動を求めるために、内部コアのクロック速度と外部コアのクロック速度とが比較され得る。漏れ電流変動および／またはクロック速度変動は、温度効果および／またはプロセス変動によるものであり得る。コア間漏れ電流変動および／またはコア間クロック速度変動に基づいて、大型化されたゲート長が求められ得る。たとえば、コア間漏れ電流変動および／またはコア間クロック速度変動が第１の範囲以内（たとえば、５％以下）にあるとき、大型化ゲート長は、標準長さに比べて１ｎｍの増大である。コア間漏れ電流変動および／またはコア間クロック速度変動が第２の範囲以内（たとえば、５％超）にあるとき、大型化ゲート長は、標準長さに比べて２ｎｍの増大であり得る。大型化ゲート長は、漏れ電流変動および／またはクロック速度変動を低減するように求められ得る。

【0017】

たとえば、第１のコア１０４と第２のコア１０６との間の漏れ電流変動は６ミリアンペア（ｍＡ）であり得、第１のコア１０４と第２のコア１０６との間のクロック速度変動は４０メガヘルツ（ＭＨｚ）であり得る。第３のコア１０８と第４のコア１１０との間の漏れ電流変動は４ｍＡであり得、第３のコア１０８と第４のコア１１０との間のクロック速度変動は３０ＭＨｚであり得る。漏れ電流変動および／またはクロック速度変動に基づいて、漏れ電流変動および／またはクロック速度変動を低減するために、大型化ゲート長が、対応する標準長さよりも１ナノメートル（ｎｍ）だけ長くなるように求められ得る。したがって、内部コアおよび外部コアが第２の半導体ダイ上に製造されるとき、内部コアのトランジスタの多結晶シリコンゲートが、１ｎｍの長さだけ普遍的に増大（「大型化」）され得る。別の例では、あらゆる内部コア内で大型化ゲート長を有するように内部コア内のゲートを同じ量（たとえば、１ｎｍ）だけ大型化する代わりに、各内部コアが、異なる量だけ個々に大型化され得る。たとえば、第１のコア１０４が１ｎｍだけ大型化され得（たとえば、第１のコア１０４内のゲートが１ｎｍの長さだけ増大される）、第３のコア１０８が２ｎｍだけ大型化され得る。

【0018】

内部コアの対応するトランジスタの多結晶シリコンゲートの長さを増大させることによって、短チャネル効果による内部コアの漏れ電流が低減され得る。したがって、内部コアと外部コアとの間の漏れ電流変動が低減され得る。さらに、内部コアの対応するトランジスタの多結晶シリコンゲートの長さを増大させることによって、内部コアのトランジスタの送信時間（トランジスタがソースからドレインに電荷を移送するのにかかる時間量）が増大し得る。したがって、トランジスタのスイッチング能力が低減され得、内部コアのクロック速度が低減され、内部コアと外部コアとの間のクロック速度変動が低減され得る。

【0019】

半導体ダイ１０２は、ウェハ上に製造される複数の半導体ダイのうちの１つであり得る。特定の実施形態では、複数の半導体ダイの各々の中の対応する半導体ダイのより中心近くに配置されるコアが、ウェハにわたって同量またはほぼ同量だけ大型化される。たとえば、複数の半導体ダイの各々の中の対応する半導体ダイのより中心近くに配置されるコアが、１ｎｍだけ大型化され得る。別の特定の実施形態では、図２で説明されるように、第１の半導体ダイのコアと、第２の半導体ダイの対応するコアとが、ウェハ上の第１の半導体ダイおよび第２の半導体ダイの位置に基づいて、異なる量だけ大型化され得る。図１は、第１のコア１０４のトランジスタ１１２、１１４、および１１６が３つの異なるゲート長を有し、第２のコア１０６のトランジスタ１１４、１２０、および１２２が異なるゲート長を有することを示すが、別の実施形態では第１のコア１０４および第２のコア１０６のトランジスタが４つ以上の異なるゲート長または２つ以下の異なるゲート長を有し得ることを理解されたい。

【0020】

増大したゲート長は漏れ電流およびスイッチング速度を低減し得るので、半導体ダイの１つまたは複数の他のコアを大型化することなく、半導体ダイの１つまたは複数のコアを大型化することによって、半導体ダイのコア間漏れ電流変動および／またはコア間クロック速度変動が低減され得る。コア間漏れ電流変動および／またはコア間クロック速度変動が低減されて、半導体ダイの歩留まりが高まり得る。大型化は、半導体ダイのゲートを製造するために単一マスク修正を使用することによって実施され得る。単一マスクの修正は、半導体ダイの製造プロセスの比較的小さい変更である。したがって、コア大型化を実施するために単一マスク修正を使用することは、製造プロセスの完全な再設計と比較して、製造の複雑さを低減し得る。

【0021】

図２は、第１のレチクル２０４、第２のレチクル２０６、第３のレチクル２０８、および第４のレチクル２１０を含む複数のレチクルを含むウェハ２０２を示す。各レチクル２０４〜２１０は、ウェハ２０２の特定の部分に対応し得る。マルチコアプロセッサなどの半導体デバイスが、各レチクル２０４〜２１０内の半導体ダイとして形成され得る。たとえば、第１の半導体ダイ２１２、第２の半導体ダイ２１４、第３の半導体ダイ２１６、および第４の半導体ダイ２１８を含む複数の半導体ダイが、マスクを使用して第１のレチクル２０４内に製造され得る。半導体ダイ２１２〜２１８のコピーが、レチクル２０６〜２１０内に形成され得る。図２はレチクル２０４内に４つの半導体ダイを示すが、任意の数の半導体ダイがレチクル２０４内に製造され得ることを理解されたい。

【0022】

各半導体ダイ２０４〜２１０は複数のコアを含み得る。たとえば、第１の半導体ダイ２１２は、第１のコア２２０、第２のコア２２２、第３のコア２２４、および第４のコア２２６を含み得る。第２の半導体ダイ２１４は、第５のコア２２８、第６のコア２３０、第７のコア２３２、および第８のコア２３４を含み得る。

【0023】

各半導体ダイ２１２〜２１８の各コアの大型化（それが行われる場合）の量は、ウェハ２０２の製造プロセスに関する実験データによって個々に決定され得る。実験データは、製造プロセス変動の対象となるプロセス変動データおよび／またはコアの性能データ（たとえば、コアの漏れ電流、コアのクロック速度など）を含み得る。例示のために、第１の半導体ダイ２１２のコアが、第２の半導体ダイ２１４のコア、第３の半導体ダイ２１６のコア、および／または第４の半導体ダイ２１８のコアとは異なる量だけ大型化され得る。たとえば、レチクル２０４内に半導体ダイ２１２〜２１８を含むウェハ２０２の第１の反復が製造され得る。半導体ダイ２１２〜２１８のコアのトランジスタの多結晶シリコンゲート層および／または酸化物層が、第１の反復では単一の長さ（たとえば、ゲート長Ｌ１）に従って製造され得る。第１の反復での各半導体ダイ２１２〜２１８のコア間漏れ電流変動および／またはコア間クロック速度変動が測定され、実験データが生成され得る。コア間漏れ電流変動および／またはコア間クロック速度変動は、製造プロセス変動によるものであり得る。

【0024】

実験データに基づいて、各半導体ダイ２１２〜２１８の各コアの大型化の量が個々に決定され得る。実験データは、コア間漏れ電流変動および／またはコア間クロック速度変動がレチクル２０４内の半導体ダイ２１２〜２１８の位置に依存することを示し得る。たとえば、レチクル２０４の左側のレチクルフィールド２３６上の半導体ダイ（たとえば、第１の半導体ダイ２１２および第３の半導体ダイ２１６）のコアは、レチクル２０４の右側のレチクルフィールド２３８上の半導体ダイ（たとえば、第２の半導体ダイ２１４および第４の半導体ダイ２１８）のコアとは異なるコア間漏れ電流変動および／またはコア間クロック速度変動を有し得る。

【0025】

一例として、実験データは、左側のレチクルフィールド２３６上で、第１の半導体ダイ２１２の内部コア（たとえば、第１のコア２２０および第３のコア２２４）が第１の半導体ダイ２１２の外部コア（たとえば、第２のコア２２２および第４のコア２２６）よりも６ｍＡ高い漏れ電流を有し得ることを示し得る。実験データはまた、右側のレチクルフィールド２３８上で、第２の半導体ダイ２１４の内部コア（たとえば、第５のコア２２８および第７のコア２３２）が外部コア（たとえば、第６のコア２３０および第８のコア２３４）よりも１０ｍＡ高い漏れ電流を有し得ることを示し得る。実験データに基づいて、ウェハ２０２の第２の反復の製造中に、第１の半導体ダイ２１２の内部コアが１ｎｍだけ大型化され得、第２の半導体ダイ２１４の内部コアが２ｎｍだけ大型化され得、第１の半導体ダイ２１２および第２の半導体ダイ２１４の外部コアが、異なるコア間漏れ電流変動を低減し、かつ／またはコア間クロック速度変動を低減するために、標準長さ（たとえば、図１のＬ２〜Ｌ２’’のゲート長）を使用して形成され得る。別の例では、第２の半導体ダイ２１４の内部コアがウェハ２０２の第２の反復で大型化され得、一方、第１の半導体ダイ２１２の内部コアが第２の反復で不変のままであり得、またはその逆である。

【0026】

別の例では、半導体ダイのいくつかまたはすべてのコア（内部コアおよび／または外部コア）が、コア間漏れ電流変動および／またはコア間クロック速度変動をさらに低減するために、実験データに基づいて異なる量だけ個々に大型化され得る。たとえば、実験データは、第１のコア２２０が第２のコア２２２よりも４ｍＡ高い漏れ電流を有し得ること、および第３のコア２２４が第４のコア２２６よりも８ｍＡ高い漏れ電流を有し得ることを示し得る。実験データに基づいて、第１のコア２２０が１ｎｍだけ大型化され得（たとえば、第１のコア２２０のトランジスタのゲート長が、第２のコア２２２の対応するトランジスタのゲート長に比べて１ｎｍだけ増大される）、第３のコア２２４が２ｎｍだけ大型化され得る（たとえば、第３のコア２２４のトランジスタのゲート長が、第４のコア２２６の対応するトランジスタのゲート長に比べて２ｎｍだけ増大される）。第２のコア２２２および／または第４のコア２２６も実験データに基づいて大型化され得る。

【0027】

図１〜図２は、半導体ダイの内部コア（たとえば、図１の第１のコア１０４、図２の第１のコア２２０など）の多結晶シリコンゲート長が半導体ダイの対応する外部コア（たとえば、第２のコア１０６、第２のコア２２２など）の多結晶シリコンゲート長に比べて大型化され得ることを示すが、外部コアが内部コアよりも高い漏れ電流および／または高速のクロック速度を有するとき、外部コアの多結晶シリコンゲート長が内部コアの多結晶シリコンゲート長に比べて大型化され得ることを理解されたい。

【0028】

図３は、異なる多結晶シリコンゲート長を使用してマルチコアプロセッサを製造する方法３００の特定の例示的実施形態の流れ図を示す。方法３００は、３０２において、第１のトランジスタの第１の多結晶シリコンゲートを形成することを含む。第１の多結晶シリコンゲートは第１の長さを有し、第１のトランジスタが第１のコア内に配置される。たとえば、図１を参照すると、第１のトランジスタ１１２は、ゲート長Ｌ１を有する第１の多結晶シリコンゲート層１２４を含み得る。

【0029】

方法３００はまた、３０４において、第２のトランジスタの第２の多結晶シリコンゲートを形成することを含む。第２の多結晶シリコンゲートは第１の長さよりも短い第２の長さを有する。第２のトランジスタが第２のコア内に配置され、第１のコアが、第２のコアと比較して半導体ダイのより中心近くに配置される。たとえば、図１を参照すると、第４のトランジスタ１１８は、ゲート長Ｌ２を有する第２の多結晶シリコンゲート層１２８を含み得る。ゲート長Ｌ１は、ゲート長Ｌ２と比較して１ｎｍだけ大型化され得る。したがって、方法３００は、大型化ゲート長を使用して複数のコアを含む半導体ダイを製造することを可能にし得る。大型化ゲート長の使用は、コア間漏れ電流変動および／またはコア間クロック速度変動を低減し得る。

【0030】

特定の実施形態では、方法３００は、第３のコアの第３のトランジスタの第３の多結晶シリコンゲートを形成することを含む。第３の多結晶シリコンゲートは第１の長さを有する。たとえば、図１を参照すると、第３のコア１０８のトランジスタのゲート長は、第１のコア１０４の対応するトランジスタ（たとえば、トランジスタ１１２〜１１６）のゲート長と同一のゲート長（たとえば、ゲート長Ｌ１〜Ｌ１’’）を有し得る。方法３００はまた、第４のコアの第４のトランジスタの第４の多結晶シリコンゲートを形成することをも含み得る。第４の多結晶シリコンゲートは第２の長さを有する。第３のコアは、第４のコアと比較して半導体ダイのより中心近くに配置される。たとえば、図１を参照すると、第４のコア１１０のトランジスタのゲート長は、第２のコア１０６の対応するトランジスタ（たとえば、トランジスタ１１８〜１２２）のゲート長と同一のゲート長（たとえば、ゲート長Ｌ２〜Ｌ２’’）を有し得る。第３のコア１０８は、第４のコア１１０と比較して半導体ダイ１０２のより中心近くに配置され得る。

【0031】

別の特定の実施形態では、方法３００は、第３のコア内に配置される第３のトランジスタの第３の多結晶シリコンゲートを形成すること、および第４のコア内に配置される第４のトランジスタの第４の多結晶シリコンゲートを形成することを含む。第３の多結晶シリコンゲートは第３の長さを有し、第４の多結晶シリコンゲートは第４の長さを有する。第１の長さは、第２の長さを第１の量だけ増大させることによって求められる。第３の長さは、第４の長さを第２の量だけ増大させることによって求められる。第１の量は第２の量とは異なる。第１のトランジスタと第２のトランジスタとは対応するトランジスタであり、第３のトランジスタと第４のトランジスタとは対応するトランジスタである。たとえば、図２を参照すると、実験データに基づいて、第１のコア２２０が１ｎｍだけ大型化され得（たとえば、第１のコア２２０のトランジスタのゲート長が、第２のコア２２２の対応するトランジスタのゲート長に比べて１ｎｍだけ増大される）、第３のコア２２４が２ｎｍだけ大型化され得る（たとえば、第３のコア２２４のトランジスタのゲート長が、第４のコア２２６の対応するトランジスタのゲート長に比べて２ｎｍだけ増大される）。

【0032】

別の特定の実施形態では、方法３００は、第１の長さを使用して第１の多結晶シリコンゲートを形成する前に、第２の長さを使用して第１のコアおよび第２のコアを形成することを含む。たとえば、図１を参照すると、内部コア（たとえば、第１のコア１０４および第３のコア１０８）および外部コア（たとえば、第２のコア１０６および第４のコア１１０）が、第１の半導体ダイ上に製造され得、したがって、対応する内部コアのトランジスタの多結晶シリコンゲートおよび外部コアの多結晶シリコンゲートが標準長さを有する（たとえば、第１のトランジスタ１１２および第４のトランジスタ１１８がゲート長Ｌ２を有し、第２のトランジスタ１１４および第５のトランジスタ１２０がゲート長Ｌ２’を有し、第３のトランジスタ１１６および第６のトランジスタ１２２がゲート長Ｌ２’’を有する）。

【0033】

方法３００はまた、第１の長さを使用して第１の多結晶シリコンゲートを形成する前に、第１のコアに関連する第１の性能パラメータを測定すること、および第２のコアに関連する第２の性能パラメータを測定することをも含み得る。たとえば、図１を参照すると、内部コアの漏れ電流と、外部コアの漏れ電流とが比較され、コア間漏れ電流変動が求められ得る（たとえば、第２のコア１０６の漏れ電流と比較した第１のコア１０４の漏れ電流、または第４のコア１１０の漏れ電流と比較した第３のコア１０８の漏れ電流）。別の例として、内部コアのクロック速度と、外部コアのクロック速度とが比較され、コア間クロック速度変動が求められ得る。

【0034】

方法３００は、第１の長さを使用して第１の多結晶シリコンゲートを形成する前に、第１の性能パラメータと第２の性能パラメータとの間の差に基づいて第１の長さを求めることをさらに含み得る。たとえば、図１を参照すると、コア間漏れ電流変動および／またはコア間クロック速度変動に基づいて、差が第１のしきい値未満であるときに第１の値を有し、差が第２のしきい値以上であるときに第２の値を有することなどによって、大型化ゲート長が求められ得る。

【0035】

図４に、異なるゲート長の複数のコアを有するプロセッサ（たとえば、図１の半導体ダイ１０２、図２の半導体ダイ２１２〜２１８のいずれか）を含む通信デバイス４００を示す。図３で説明した方法、またはそのいくつかの部分が、通信デバイス４００の構成要素を製造するのに使用され得る。

【0036】

通信デバイス４００は、メモリ４３２に結合された、デジタル信号プロセッサ（ＤＳＰ）やマルチコアプロセッサなどのプロセッサ４１０を含む。メモリ４３２は、命令４５６を格納する非一時的有形コンピュータ可読および／またはプロセッサ可読記憶デバイスであり得る。命令４５６は、プロセッサ４１０によって実行可能であり得る。プロセッサ４１０は、第１のゲート長（たとえば、図１のゲート長Ｌ１、ゲート長Ｌ１’、ゲート長Ｌ１’’、またはそれらの組合せ）を使用して製造された第１のコア４４８と、第２のゲート長（たとえば、ゲート長Ｌ２、ゲート長Ｌ２’、ゲート長Ｌ２’’、またはそれらの組合せ）を使用して製造された第２のコア４５０と、第３のゲート長を使用して製造された第３のコア４５２と、第４のゲート長を使用して製造された第４のコア４５４とを含む複数のコアを含み得る。

【0037】

第１のコア４４８および／または第３のコア４５２は、プロセッサ４１０の内部コア（たとえば、図１の第１のコア１０４および／または第３のコア１０８、図２の第１のコア２２０および／または第３のコア２２４、図２の第５のコア２２８および／または第７のコア２３２）に対応し得る。第２のコア４５０および／または第４のコア４５４は、プロセッサ４１０の外部コア（たとえば、第２のコア１０６および／または第４のコア１１０、第２のコア２２２および／または第４のコア２２６、第６のコア２３０および／または第８のコア２３４）に対応し得る。特定の実施形態では、第１のゲート長は、第２のゲート長に比べて増大したゲート長に対応する。別の特定の実施形態では、第３のゲート長は、第４のゲート長に比べて増大したゲート長に対応する。別の特定の実施形態では、第１のコア４４８および第３のコア４５２が同量だけ大型化される。別の特定の実施形態では、第１のコア４４８および第３のコア４５２が異なる量だけそれぞれ大型化される。

【0038】

図４は、通信デバイス４００がプロセッサ４１０およびディスプレイデバイス４２８に結合されたディスプレイコントローラ４２６をも含み得ることを示す。コーダ／デコーダ（コーデック）４３４もプロセッサ４１０に結合され得る。スピーカ４３６およびマイクロフォン４３８が、コーデック４３４に結合され得る。図４はまた、プロセッサ４１０に結合されたワイヤレスコントローラ４４０をも示す。ワイヤレスコントローラ４４０は、トランシーバ４４６を介してアンテナ４４２と通信している。ワイヤレスコントローラ４４０、トランシーバ４４６、およびアンテナ４４２は、通信デバイス４００によるワイヤレス通信を可能にするワイヤレスインターフェースを表し得る。通信デバイス４００は多数のワイヤレスインターフェースを含み得、異なるワイヤレスネットワークは、異なるネットワーキング技術またはネットワーキング技術の組合せ（たとえば、Ｂｌｕｅｔｏｏｔｈ低エネルギー、近距離場通信、Ｗｉ−Ｆｉ、セルラーなど）をサポートするように構成される。

【0039】

特定の実施形態では、プロセッサ４１０、ディスプレイコントローラ４２６、メモリ４３２、コーデック４３４、ワイヤレスコントローラ４４０、およびトランシーバ４４６が、システムインパッケージまたはシステムオンチップデバイス４２２内に含まれる。特定の実施形態では、入力デバイス４３０および電源４４４が、システムオンチップデバイス４２２に結合される。その上、特定の実施形態では、図４に示されるように、ディスプレイデバイス４２８、入力デバイス４３０、スピーカ４３６、マイクロフォン４３８、アンテナ４４２、および電源４４４が、システムオンチップデバイス４２２の外部にある。しかしながら、ディスプレイデバイス４２８、入力デバイス４３０、スピーカ４３６、マイクロフォン４３８、アンテナ４４２、および電源４４４の各々が、インターフェースやコントローラなどのシステムオンチップデバイス４２２の構成要素に結合され得る。

【0040】

記載の実施形態と共に、装置が、処理のための第１の手段を含む。処理のための第１の手段は第１のトランジスタを含む。第１のトランジスタは第１の多結晶シリコンゲートを含み、第１の多結晶シリコンゲートは第１の長さを有する。たとえば、処理のための第１の手段は、図１の第１のコア１０４、第３のコア１０８、図２の第１のコア２２０、第３のコア２２４、第５のコア２２８、第７のコア２３２、第３の半導体ダイ２１６のコア（たとえば、内部コア、対応するコアに比べて多い漏れ電流および／または高速のクロック速度を有するコア）、第４の半導体ダイ２１８のコア（たとえば、内部コア、対応するコアに比べて多い漏れ電流および／または高速なクロック速度を有するコア）、プロセッサによって実行可能なデータおよび／または命令を処理するように構成された１つまたは複数のデバイス、あるいはそれらの組合せを含み得る。

【0041】

装置はまた、処理のための第２の手段をも含む。処理のための第２の手段は第２のトランジスタを含む。第２のトランジスタは、第１の長さよりも短い第２の長さを有する第２の多結晶シリコンゲートを含む。処理のための第１の手段は、処理のための第２の手段よりも半導体ダイの中心近くに配置される。たとえば、処理のための第２の手段は、図１の第２のコア１０６、第４のコア１１０、図２の第２のコア２２２、第４のコア２２６、第６のコア２３０、第８のコア２３４、第３の半導体ダイ２１６のコア（たとえば、外部コア、対応するコアに比べて少ない漏れ電流および／または低速なクロック速度を有するコア）、第４の半導体ダイ２１８のコア（たとえば、外部コア、対応するコアに比べて少ない漏れ電流および／または低速なクロック速度を有するコア）、プロセッサによって実行可能なデータおよび／または命令を処理するように構成された１つまたは複数のデバイス、あるいはそれらの組合せを含み得る。

【0042】

上記の開示されるデバイスおよび機能は、コンピュータ可読媒体上に格納されたコンピュータファイル（たとえばＲＴＬ、ＧＤＳＩＩ、ＧＥＲＢＥＲなど）内に設計および構成され得る。いくつかの、またはすべてのそのようなファイルが、そのようなファイルに基づいてデバイスを製作する製作ハンドラに提供され得る。得られる製品は半導体ウェハを含み、次いで半導体ウェハが半導体ダイに切断され、半導体チップ内にパッケージングされる。次いでチップが、前述のデバイスで利用される。図５は、電子デバイス製造プロセス５００の特定の例示的実施形態を示す。

【0043】

物理デバイス情報５０２が、リサーチコンピュータ５０６などの製造プロセス５００において受信される。物理デバイス情報５０２は、図１の半導体ダイ１０２、図２の半導体ダイ２１２〜２１８のいずれか、図４のプロセッサ４１０、またはそれらの組合せなどの半導体デバイスの少なくとも１つの物理的性質を表す設計情報を含み得る。たとえば、物理デバイス情報５０２は、リサーチコンピュータ５０６に結合されたユーザインターフェース５０４を介して入力される物理パラメータ、材料特性、および構造情報を含み得る。リサーチコンピュータ５０６は、メモリ５１０などのコンピュータ可読媒体に結合された、１つまたは複数の処理コアなどのプロセッサ５０８を含む。メモリ５１０は、プロセッサ５０８に、物理デバイス情報５０２をファイルフォーマットに準拠するように変換させ、ライブラリファイル５１２を生成させるように実行可能なコンピュータ可読命令を格納し得る。

【0044】

特定の実施形態では、ライブラリファイル５１２は、変換された設計情報を含む少なくとも１つのデータファイルを含む。たとえば、ライブラリファイル５１２は、電子設計自動化（ＥＤＡ：ｅｌｅｃｔｒｏｎｉｃ ｄｅｓｉｇｎ ａｕｔｏｍａｔｉｏｎ）ツール５２０と共に使用するために提供される、図１の半導体ダイ１０２、図２の半導体ダイ２１２〜２１８、図４のプロセッサ４１０、またはそれらの任意の組合せを含むデバイスを含む半導体デバイスのライブラリを含み得る。

【0045】

ライブラリファイル５１２は、メモリ５１８に結合された、１つまたは複数の処理コアなどのプロセッサ５１６を含む設計コンピュータ５１４において、ＥＤＡツール５２０と共に使用され得る。ＥＤＡツール５２０は、設計コンピュータ５１４のユーザが、ライブラリファイル５１２の、図１の半導体ダイ１０２、図２の半導体ダイ２１２〜２１８のいずれか、図４のプロセッサ４１０、またはそれらの組合せを含む回路を設計することを可能にするために、プロセッサ実行可能命令としてメモリ５１８に格納され得る。たとえば、設計コンピュータ５１４のユーザは、設計コンピュータ５１４に結合されたユーザインターフェース５２４を介して回路設計情報５２２を入力し得る。回路設計情報５２２は、図１の半導体ダイ１０２、図２の半導体ダイ２１２〜２１８のいずれか、図４のプロセッサ４１０、またはそれらの任意の組合せなどの半導体デバイスの少なくとも１つの物理的性質を表す設計情報を含み得る。例示のために、回路設計特性は、特定の回路の識別および回路設計内の他の要素に対する関係、位置決め情報、フィーチャサイズ情報、相互接続情報、または半導体デバイスの物理的性質を表す他の情報を含み得る。

【0046】

設計コンピュータ５１４は、ファイルフォーマットに準拠するように、回路設計情報５２２を含む設計情報を変換するように構成され得る。例示のために、ファイル形成は、回路レイアウトについての平面幾何形状、テキストラベル、および他の情報をグラフィックデータシステム（ＧＤＳＩＩ）ファイルフォーマットなどの階層フォーマットで表すデータベースバイナリファイルフォーマットを含み得る。設計コンピュータ５１４は、他の回路または情報に加えて、図１の半導体ダイ１０２、図２の半導体ダイ２１２〜２１８のいずれか、図４のプロセッサ４１０、またはそれらの組合せについて記述する情報を含むＧＤＳＩＩファイル５２６などの変換された設計情報を含むデータファイルを生成するように構成され得る。例示のために、データファイルは、図１の半導体ダイ１０２、図２の半導体ダイ２１２〜２１８のいずれか、図４のプロセッサ４１０、またはそれらの組合せを含み、ＳＯＣ内の追加の電子回路および構成要素をも含むシステムオンチップ（ＳＯＣ）に対応する情報を含み得る。

【0047】

図１の半導体ダイ１０２、図２の半導体ダイ２１２〜２１８のいずれか、図４のプロセッサ４１０、またはそれらの組合せをＧＤＳＩＩファイル５２６内の変換された情報に従って製造するために、ＧＤＳＩＩファイル５２６が製作プロセス５２８において受信され得る。製作プロセス５２８は、メモリ内に格納されたプロセッサ実行可能命令にアクセスするプロセッサによって制御され得る。命令は、製作プロセス５２８の異なる段階を実施するようにプロセッサによって実行可能であり得る。プロセッサは、通信デバイス、セルフォン、スマートフォン、タブレットコンピュータ、ラップトップコンピュータ、携帯情報端末（ＰＤＡ）、およびコンピュータからなるグループから選択されたデバイス内に統合され得る。

【0048】

たとえば、製作プロセス５２８は、第１のトランジスタの第１の多結晶シリコンゲートと、第２のトランジスタの第２の多結晶シリコンゲートの形成を含み得る。第１の多結晶シリコンゲートは第１の長さを有し、第１のコア内に配置される。第２の多結晶シリコンゲートは、第１の長さよりも短い第２の長さを有し、第２のコア内に配置される。第１のコアは、第２のコアと比較して半導体ダイのより中心近くに配置される。プロセッサ実行可能命令に基づいて、プロセッサは、（たとえば、化学気相堆積プロセスを介して）第１のトランジスタおよび第２のトランジスタの多結晶シリコンゲートとなるべき基板上に多結晶シリコン層を堆積させるように半導体製作マシンに命令するように、堆積段階中に半導体製作マシンにコマンドを送り得る。プロセッサは、エッチングを実施して、第１のトランジスタの多結晶シリコンゲートが大型化された長さ（たとえば、図１のゲート長Ｌ１〜Ｌ１’’）を有し、第２のトランジスタの多結晶シリコンゲートが標準長さ（たとえば、ゲート長Ｌ２〜Ｌ２’’）を有するような多結晶シリコンゲートを形成するように、パターニング段階中に半導体製作マシンにコマンドを送り得る。

【0049】

製作プロセス５２８はまた、第１の長さを使用して第１の多結晶シリコンゲートを形成する前に、第２の長さを使用して第１のコアおよび第２のコアを形成することをも含み得る。たとえば、プロセッサ実行可能命令に基づいて、プロセッサは、（堆積プロセス、エッチングプロセスなどを介して）標準長さを使用して第１のコアおよび第２のコアを製作するように、半導体製作マシンにコマンドを送り得る。

【0050】

製作プロセス５２８は、第１の長さを使用して第１の多結晶シリコンゲートを形成する前に、第１のコアに関連する第１の性能パラメータを測定することをさらに含み得る。たとえば、プロセッサ実行可能命令に基づいて、プロセッサは、第１のコアの１つまたは複数の性能パラメータ（たとえば、漏れ電流、クロック速度など）を測定するように、半導体製作マシンまたは測定マシンにコマンドを送り得る。測定された１つまたは複数の性能パラメータは、メモリ、半導体製作マシンのメモリ、測定マシンのメモリ、またはそれらの組合せの中に格納され得る。

【0051】

製作プロセス５２８は、第１の長さを使用して第１の多結晶シリコンゲートを形成する前に、第２のコアに関連する第２の性能パラメータを測定することをさらに含み得る。たとえば、プロセッサ実行可能命令に基づいて、プロセッサは、第２のコアの１つまたは複数の性能パラメータ（たとえば、漏れ電流、クロック速度など）を測定するように、半導体製作マシンまたは測定マシンにコマンドを送り得る。測定された１つまたは複数の性能パラメータは、メモリ、半導体製作マシンのメモリ、測定マシンのメモリ、またはそれらの組合せの中に格納され得る。

【0052】

製作プロセス５２８は、第１の長さを使用して第１の多結晶シリコンゲートを形成する前に、第１の性能パラメータと第２の性能パラメータとの間の差に基づいて第１の長さを求めることをさらに含み得る。たとえば、プロセッサ実行可能命令に基づいて、プロセッサは、第１のコアの測定された１つまたは複数の性能パラメータと、第２のコアの対応する測定された１つまたは複数の性能パラメータとの間の差を計算し得る。あるいは、プロセッサは、差を計算するように半導体製作マシンまたは測定マシンにコマンドを送り得る。差を使用して、プロセッサは、対応する標準長さ（たとえば、ゲート長Ｌ２、ゲート長Ｌ２’、ゲート長Ｌ２’’、または組合せ）にオフセットを加えることによって、第１の長さ（たとえば、ゲート長Ｌ１、ゲート長Ｌ１’、ゲート長Ｌ１’’、またはそれらの組合せ）を求め得る。プロセッサは、ルックアップテーブル内のオフセットをルックアップし得、またはモデルに従ってオフセットを計算し得る。あるいは、プロセッサは、（たとえば、ルックアップテーブルを使用することによって）第１の長さを求めるように半導体製作マシンまたは測定マシンに命令し得る。

【0053】

製作プロセス５２８の別の例として、デバイス製造プロセスは、代表的マスク５３２として示される、フォトリソグラフィ処理と共に使用されるマスクなどの１つまたは複数のマスクを作成するために、マスク製造業者５３０にＧＤＳＩＩファイル５２６を提供することを含み得る。マスク５３２は、１つまたは複数のウェハ５３４を生成するために、製作プロセス５２８中に使用され得、１つまたは複数のウェハ５３４は試験され、代表的ダイ５３６などのダイに分離され得る。ダイ５３６は、図１の半導体ダイ１０２、図２の半導体ダイ２１２〜２１８のいずれか、図４のプロセッサ４１０、またはそれらの組合せを含むデバイスを含む回路を含む。

【0054】

デバイス製造プロセスは、大型化ゲート長を決定するためにダイ５３６の複数の反復を製造し得る。たとえば、マスク製造業者５３０は、マスク５３２の２つの反復を作成し得る。マスク５３２の第１の反復は、ダイ５３６のコアが標準長さ（たとえば、ゲート長Ｌ２〜Ｌ２’’）を有するように作成され得る。ダイ５３６の第１の反復は、マスク５３２の第１の反復を使用して製造され得る。ダイ５３６の第１の反復のコアの性能パラメータが、性能パラメータ変動（たとえば、コア間漏れ電流変動、コア間クロック速度変動など）を求めるように測定され得る。性能パラメータ変動に基づいて、大型化ゲート長が求められ得る。たとえば、性能パラメータ変動に基づいて、ルックアップテーブル内のオフセット値をルックアップすることによって、またはモデルに従ってオフセット値を計算することによって大型化ゲート長が求められ得る（たとえば、コア間漏れ電流変動が５％未満であるとき、オフセット値は１ｎｍである）。

【0055】

マスク５３２の第２の反復は、ダイ５３６の１つまたは複数のコア（たとえば、内部コア）が大型化ゲート長を使用して作成され得、ダイ５３６の１つまたは複数のコア（たとえば、外部コア）が標準ゲート長を使用して作成され得るように作成され得る。ダイ５３６の第２の反復は、マスク５３２の第２の反復を使用して製造され得る。

【0056】

ダイ５３６（たとえば、ダイ５３６の第２の反復）がパッケージングプロセス５３８に供給され、ダイ５３６が代表的パッケージ５４０内に組み込まれる。たとえば、パッケージ５４０は、システムインパッケージ（ＳｉＰ）構成などの、単一のダイ５３６または複数のダイを含み得る。パッケージ５４０は、電子デバイスエンジニアリング連合評議会（ＪＥＤＥＣ）規格などの１つまたは複数の規格または仕様に準拠するように構成され得る。

【0057】

パッケージ５４０に関する情報が、コンピュータ５４６に格納される構成要素ライブラリなどを介して、様々な製品設計者に配布され得る。コンピュータ５４６は、メモリ５５０に結合された、１つまたは複数の処理コアなどのプロセッサ５４８を含み得る。プリント回路板（ＰＣＢ）ツールが、ユーザインターフェース５４４を介してコンピュータ５４６のユーザから受信されたＰＣＢ設計情報５４２を処理するために、プロセッサ実行可能命令としてメモリ５５０に格納され得る。ＰＣＢ設計情報５４２は、回路板上のパッケージングされる半導体デバイスの物理的位置決め情報を含み得、パッケージ５４０に対応するパッケージングされる半導体デバイスは、図１の半導体ダイ１０２、図２の半導体ダイ２１２〜２１８のいずれか、図４のプロセッサ４１０、またはそれらの組合せを含む。

【0058】

コンピュータ５４６は、ＰＣＢ設計情報５４２を変換して、回路板上のパッケージングされる半導体デバイスの物理的位置決め情報、ならびにトレースやバイアなどの電気的接続のレイアウトを含むデータを伴う、ＧＥＲＢＥＲファイル５５２などのデータファイルを生成するように構成され得、パッケージングされる半導体デバイスは、図１の半導体ダイ１０２、図２の半導体ダイ２１２〜２１８のいずれか、図４のプロセッサ４１０、またはそれらの組合せを含むパッケージ５４０に対応する。別の実施形態では、変換されたＰＣＢ設計情報によって生成されるデータファイルは、ＧＥＲＢＥＲフォーマット以外のフォーマットを有し得る。

【0059】

ＧＥＲＢＥＲファイル５５２は、ボード組立てプロセス５５４において受信され、ＧＥＲＢＥＲファイル５５２内に格納される設計情報に従って製造される、代表的ＰＣＢ５５６などのＰＣＢを作成するのに使用され得る。たとえば、ＧＥＲＢＥＲファイル５５２は、ＰＣＢ製造プロセスの様々なステップを実施するために１つまたは複数のマシンにアップロードされ得る。ＰＣＢ５５６には、パッケージ５４０を含む電子構成要素が実装され、代表的プリント回路アセンブリ（ＰＣＡ）５５８が形成され得る。

【0060】

ＰＣＡ５５８が製品製造プロセス５６０において受信され、第１の代表的電子デバイス５６２および第２の代表的電子デバイス５６４などの１つまたは複数の電子デバイス内に統合され得る。例示的な非限定的な例として、第１の代表的電子デバイス５６２、第２の代表的電子デバイス５６４、またはその両方は、図１の半導体ダイ１０２、図２の半導体ダイ２１２〜２１８のいずれか、図４のプロセッサ４１０、またはそれらの組合せがその中に統合される、携帯電話、スマートフォン、タブレットコンピュータ、ラップトップコンピュータ、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、携帯情報端末などのポータブルデータユニット、全地球測位システム（ＧＰＳ）対応デバイス、ナビゲーションデバイス、メータ読取り機器などの固定位置データユニット、またはデータまたはコンピュータ命令を格納または検索する任意の他のデバイス、またはそれらの任意の組合せのグループから選択され得る。別の例示的な非限定的な例として、電子デバイス５６２および５６４のうちの１つまたは複数は、図１の半導体ダイ１０２、図２の半導体ダイ２１２〜２１８のいずれか、図４のプロセッサ４１０、またはそれらの組合せがその中に統合される、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテイメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定位置データユニット、コンピュータ、またはそれらの組合せなどのリモートユニットであり得る。図５は本開示の教示によるリモートユニットを示すが、本開示はこれらの図示されるユニットに限定されない。本開示の実施形態は、メモリおよびオンチップ回路を含む能動集積回路を含む任意のデバイス内で適切に利用され得る。

【0061】

例示的プロセス５００で説明されるように、図１の半導体ダイ１０２、図２の半導体ダイ２１２〜２１８のいずれか、図４のプロセッサ４１０、またはそれらの組合せを含むデバイスが製作され、処理され、電子デバイス内に組み込まれ得る。図１〜４に関連して開示される実施形態の１つまたは複数の態様が、ライブラリファイル５１２、ＧＤＳＩＩファイル５２６、ＧＥＲＢＥＲファイル５５２内などの様々な処理段階で含められ、リサーチコンピュータ５０６のメモリ５１０、設計コンピュータ５１４のメモリ５１８、コンピュータ５４６のメモリ５５０、ボード組立てプロセス５５４などの様々な段階において使用される１つまたは複数の他のコンピュータもしくはプロセッサ（図示せず）のメモリに格納され、マスク５３２、ダイ５３６、パッケージ５４０、ＰＣＡ５５８、プロトタイプ回路やデバイス（図示せず）などの他の製品、またはそれらの任意の組合せなどの１つまたは複数の他の物理的実施形態にも組み込まれ得る。物理デバイス設計から最終的製品までの製造の様々な代表的段階が示されるが、別の実施形態では、より少ない段階が使用され得、または追加の段階が含まれ得る。同様に、プロセス５００は、プロセス５００の様々な段階を実施する単一のエンティティあるいは１つまたは複数のエンティティによって実施され得る。

【0062】

本明細書で「第１の」、「第２の」などの名称を使用する要素へのいかなる参照も、それらの要素の量または順序を全般的に限定するものではないことを理解されたい。むしろ、これらの名称は、２つ以上の要素または要素の例を区別する便利な方法として本明細書で使用され得る。したがって、第１および第２の要素への参照は、ただ２つの要素が利用され得ること、または何らかの形で第１の要素が第２の要素に先行しなければならないことを意味するわけではない。さらに、別段に明記されていない限り、要素のセットは１つまたは複数の要素を含み得る。

【0063】

本明細書では、「求める、決定する（ｄｅｔｅｒｍｉｎｉｎｇ）」という用語は、多種多様な動作を包含する。たとえば、「求める、決定する」ことは、計算すること、処理すること、導出すること、調査すること、ルックアップすること（たとえば、テーブル、データベース、または別のデータ構造をルックアップすること）、確認することなどを含み得る。さらに、「求める、決定する」ことは、受信すること（たとえば、情報を受信すること）、アクセスすること（たとえば、メモリ内のデータにアクセスすること）などを含み得る。さらに、「求める、決定する」ことは、解決すること、選択すること、選ぶこと、確立することなど含み得る。

【0064】

本明細書では、項目のリストの「少なくとも１つ」を指す語句は、単一の部材を含む、それらの項目の任意の組合せを指す。一例として、「ａ、ｂ、またはｃのうちの少なくとも１つ」は、ａ、ｂ、ｃ、ａ−ｂ、ａ−ｃ、ｂ−ｃ、およびａ−ｂ−ｃを包含するものとする。

【0065】

様々な例示的構成要素、ブロック、構成、モジュール、回路、およびステップが、その機能に関して上記で全般的に説明された。そのような機能がハードウェアとして実装されるか、それともプロセッサ実行可能命令として実装されるかは、特定の応用例と、システム全体に課される設計制約とに依存する。さらに、前述の方法の様々な動作（たとえば、図３および図５に示される任意の動作）は、様々なハードウェアおよび／またはプロセッサ実行可能ソフトウェア構成要素、回路、および／またはモジュールなどの、動作を実施することができる任意の適切な手段によって実施され得る。当業者は記載の機能を特定の応用例ごとに様々な方式で実装し得るが、そのような実装決定が本開示の範囲からの逸脱を引き起こすと解釈されるべきではない。

【0066】

本開示に関連して説明される様々な例示的な論理ブロック、構成、モジュール、回路、およびアルゴリズムステップは、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プログラマブル論理デバイス（ＰＬＤ）、ディスクリートゲートもしくはトランジスタロジック、ディスクリートハードウェア構成要素（たとえば、電子ハードウェア）、プロセッサによって実行されるコンピュータソフトウェア、または本明細書で説明される機能を実行するように設計されたそれらの任意の組合せを用いて実装または実施され得ることを、当業者はさらに理解されよう。汎用プロセッサはマイクロプロセッサであり得るが、代替として、プロセッサは、任意の市販のプロセッサ、コントローラ、マイクロコントローラ、または状態機械であり得る。プロセッサはまた、コンピューティングデバイスの組合せ、たとえばＤＳＰとマイクロプロセッサの組合せ、複数のマイクロプロセッサ、１つまたは複数のマイクロプロセッサとＤＳＰコア、または任意の他のそのような構成として実装され得る。

【0067】

１つまたは複数の態様では、記載の機能は、ハードウェア、ソフトウェア、ファームウェア、またはそれらの任意の組合せで実装され得る。ソフトウェアで実装される場合、機能は、コンピュータ可読媒体上に１つまたは複数のコンピュータ実行可能命令またはコードとして格納され得る。コンピュータ可読媒体は、ある場所から別の場所へのコンピュータプログラムデータの転送を容易にする任意の媒体を含む、コンピュータ可読記憶媒体および通信媒体を含む。記憶媒体は、コンピュータによってアクセスし得る任意の入手可能な媒体であり得る。限定ではなく例として、そのようなコンピュータ可読記憶媒体は、ランダムアクセスメモリ（ＲＡＭ）、読取り専用メモリ（ＲＯＭ）、プログラマブル読取り専用メモリ（ＰＲＯＭ）、消去可能ＰＲＯＭ（ＥＰＲＯＭ）、電気消去可能ＰＲＯＭ（ＥＥＰＲＯＭ）、レジスタ、ハードディスク、リムーバブルディスク、コンパクトディスク読取り専用メモリ（ＣＤ−ＲＯＭ）、他の光学ディスクストレージ、磁気ディスクストレージ、磁気記憶デバイス、または、命令もしくはデータの形態でプログラムコードを記憶するために使用され得、コンピュータによってアクセスされ得る任意の他の媒体を含み得る。代替として、コンピュータ可読媒体（たとえば、記憶媒体）は、プロセッサと一体であり得る。プロセッサおよび記憶媒体は、特定用途向け集積回路（ＡＳＩＣ）内にあり得る。ＡＳＩＣは、コンピューティングデバイスまたはユーザ端末内にあり得る。代替として、プロセッサおよび記憶媒体は、コンピューティングデバイスまたはユーザ端末内に別個の構成要素としてあり得る。

【0068】

さらに、任意の接続がコンピュータ可読媒体と適切に呼ばれる。たとえば、ソフトウェアが、同軸ケーブル、光ファイバケーブル、撚線対、デジタル加入者線（ＤＳＬ）、または赤外線、無線、マイクロ波などのワイヤレス技術を使用して、ウェブサイト、サーバ、または他のリモートソースから送信される場合、同軸ケーブル、光ファイバケーブル、撚線対、ＤＳＬ、または赤外線、無線、マイクロ波などのワイヤレス技術が、媒体の定義に含まれる。本明細書では、ディスク（ｄｉｓｋ）およびディスク（ｄｉｓｃ）は、コンパクトディスク（ｄｉｓｃ）（ＣＤ）、レーザディスク（ｄｉｓｃ）、光ディスク（ｄｉｓｃ）、デジタルバーサタイルディスク（ｄｉｓｃ）（ＤＶＤ）、フロッピィディスク（ｄｉｓｋ）を含み、ディスク（ｄｉｓｋ）は通常、データを磁気的に再現し、一方、ディスク（ｄｉｓｃ）は、データをレーザで光学的に再現する。したがって、いくつかの態様では、コンピュータ可読媒体は、非一時的コンピュータ可読媒体（たとえば、有形媒体）を含み得る。上記の組合せもコンピュータ可読媒体の範囲内に含まれるべきである。

【0069】

本明細書で開示される方法は、１つまたは複数のステップまたは動作を含む。方法ステップおよび／または動作は、特許請求の範囲から逸脱することなく、互いに交換され得る。言い換えれば、ステップまたは動作の特定の順序が指定されない限り、特定のステップおよび／または動作の順序および／または使用は、本開示の範囲から逸脱することなく修正され得る。

【0070】

いくつかの態様は、本明細書で提示された動作を実行するためのコンピュータプログラム製品を含み得る。たとえば、コンピュータプログラム製品は、その上に格納（および／または符号化）された命令を有するコンピュータ可読記憶媒体を含み得、命令は、本明細書で説明される動作を実行するために１つまたは複数のプロセッサによって実行可能である。コンピュータプログラム製品は、パッケージング材料を含み得る。

【0071】

さらに、本明細書で説明される方法および技法を実施するためのモジュールおよび／または他の適切な手段が、ユーザ端末および／または基地局によって適切にダウンロードおよび／または取得され得ることを理解されたい。あるいは、本明細書で説明される様々な方法は、記憶手段（たとえば、ＲＡＭ、ＲＯＭ、またはコンパクトディスク（ＣＤ）などの物理的記憶媒体）を介して提供され得る。その上、本明細書に記載された方法および技法を提供するための任意の他の適切な技法が利用され得る。本開示の範囲は、上記で示される厳密な構成および構成要素に限定されないことを理解されたい。

【0072】

開示される実施形態の前の説明は、開示される実施形態を当業者が作成または使用することを可能にするために提供される。上記は本開示の態様を対象とするが、本開示の他の態様は、それらの基本的な範囲から逸脱することなく考案され得、範囲は、以下の特許請求の範囲によって決定される。本開示または特許請求の範囲から逸脱することなく、本明細書で説明される実施形態の構成、動作、および細部に様々な修正、変更、および変形が行われ得る。したがって、本開示は、本明細書の実施形態に限定されるものではなく、以下の特許請求の範囲およびその均等物によって定義される原理および新規な特徴に適合する、可能な最大の範囲が与えられるべきである。

【符号の説明】

【0073】

１０２ 半導体ダイ
１０４ 第１のコア
１０６ 第２のコア
１０８ 第３のコア
１１０ 第４のコア
１１２ 第１のトランジスタ
１１４ 第２のトランジスタ
１１６ 第３のトランジスタ
１１８ 第４のトランジスタ
１２０ 第５のトランジスタ
１２２ 第６のトランジスタ
１２４ 第１の多結晶シリコンゲート層
１２６ 第１の酸化物層
１２８ 第２の多結晶シリコンゲート層
１３０ 第２の酸化物層
２０２ ウェハ
２０４ 第１のレチクル
２０６ 第２のレチクル
２０８ 第３のレチクル
２１０ 第４のレチクル
２１２ 第１の半導体ダイ
２１４ 第２の半導体ダイ
２１６ 第３の半導体ダイ
２１８ 第４の半導体ダイ
２２０ 第１のコア
２２２ 第２のコア
２２４ 第３のコア
２２６ 第４のコア
２２８ 第５のコア
２３０ 第６のコア
２３２ 第７のコア
２３４ 第８のコア
２３６ 左側のレチクルフィールド
２３８ 右側のレチクルフィールド
４００ 通信デバイス
４１０ プロセッサ
４２６ ディスプレイコントローラ
４２８ ディスプレイデバイス
４３０ 入力デバイス
４３２ メモリ
４３４ コーダ／デコーダ（コーデック）
４３６ スピーカ
４３８ マイクロフォン
４４０ ワイヤレスコントローラ
４４２ アンテナ
４４４ 電源
４４６ トランシーバ
４４８ 第１のコア
４５０ 第２のコア
４５２ 第３のコア
４５４ 第４のコア
４５６ 命令
５００ 電子デバイス製造プロセス
５０２ 物理デバイス情報
５０４ ユーザインターフェース
５０６ リサーチコンピュータ
５０８ プロセッサ
５１０ メモリ
５１２ ライブラリファイル
５１４ 設計コンピュータ
５１６ プロセッサ
５１８ メモリ
５２０ 電子設計自動化（ＥＤＡ）ツール
５２２ 回路設計情報
５２４ ユーザインターフェース
５２６ ＧＤＳＩＩファイル
５２８ 製作プロセス
５３０ マスク製造業者
５３２ 代表的マスク
５３４ ウェハ
５３６ 代表的ダイ
５３８ パッケージングプロセス
５４０ 代表的パッケージ
５４２ プリント回路板（ＰＣＢ）設計情報
５４４ ユーザインターフェース
５４６ コンピュータ
５４８ プロセッサ
５５０ メモリ
５５２ ＧＥＲＢＥＲファイル
５５４ ボード組立てプロセス
５５６ 代表的ＰＣＢ
５５８ 代表的プリント回路アセンブリ（ＰＣＡ）
５６０ 製品製造プロセス
５６２ 第１の代表的電子デバイス
５６４ 第２の代表的電子デバイス

【図1】

【図2】

【図3】

【図4】

【図5】