特許 6360194 ＳｉＧｅＣ層をエッチストップとする接合型半導体構造

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6360194

(24)【登録日】2018年6月29日

(45)【発行日】2018年7月18日

(54)【発明の名称】ＳｉＧｅＣ層をエッチストップとする接合型半導体構造

(51)【国際特許分類】

   H01L 21/02 20060101AFI20180709BHJP

   H01L 27/12 20060101ALI20180709BHJP

【ＦＩ】

   H01L21/02 B

   H01L27/12 B

【請求項の数】8

【全頁数】9

(21)【出願番号】特願2016-558195(P2016-558195)

(86)(22)【出願日】2015年3月18日

(65)【公表番号】特表2017-509158(P2017-509158A)

(43)【公表日】2017年3月30日

(86)【国際出願番号】US2015021243

(87)【国際公開番号】WO2015148212

(87)【国際公開日】20151001

【審査請求日】2016年9月20日

(31)【優先権主張番号】14/223,060

(32)【優先日】2014年3月24日

(33)【優先権主張国】US

【早期審査対象出願】

【前置審査】

(73)【特許権者】

【識別番号】507364838

【氏名又は名称】クアルコム，インコーポレイテッド

(74)【代理人】

【識別番号】100108453

【弁理士】

【氏名又は名称】村山 靖彦

(74)【代理人】

【識別番号】100163522

【弁理士】

【氏名又は名称】黒田 晋平

(72)【発明者】

【氏名】スティーヴン・エー・ファネリ

【審査官】 鈴木 和樹

(56)【参考文献】

【文献】 米国特許第０５９０６７０８（ＵＳ，Ａ）

【文献】 米国特許第０６８１５２７８（ＵＳ，Ｂ１）

【文献】 特表２０１４−５０４４５７（ＪＰ，Ａ）

【文献】 特開２００４−３３６０４８（ＪＰ，Ａ）

【文献】 特表２００７−５００４３４（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００６／０１７２５０５（ＵＳ，Ａ１）

【文献】 米国特許出願公開第２００８／０２１３９７３（ＵＳ，Ａ１）

【文献】 米国特許出願公開第２００６／０１９９３５３（ＵＳ，Ａ１）

【文献】 米国特許第０７２６８０６３（ＵＳ，Ｂ１）

【文献】 米国特許第０６３２３１０８（ＵＳ，Ｂ１）

【文献】 特表２０１２−５１８２９０（ＪＰ，Ａ）

【文献】 D. J. Godbey、外５名，Fabrication of Bond and Etch-Back Silicon on Insulator Using a Strained Si0.7Ge0.3 Layer as an Etch Stop，Journal of The Electrochemical Society [ONLINE]，The Electrochemical Society，１９９０年１２月３１日，第１３７巻，第１０号，ｐ．３２１９−３２２３，[DL from ECS Digital Library]

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／０２

Ｈ０１Ｌ ２７／１２

(57)【特許請求の範囲】

【請求項1】

第１の接合材料を含む第１のウエハを形成するステップと、
基板と、ＳｉＧｅＣ層と、活性層と、第２の接合材料とを含む第２のウエハを形成するステップであって、前記活性層は前記ＳｉＧｅＣ層と前記第２の接合材料の間にあるステップと、
前記第１および第２の接合材料において前記第２のウエハを前記第１のウエハに接合するステップと、
前記ＳｉＧｅＣ層をエッチストップとして使用して前記基板を除去するステップと
を備え、
前記ＳｉＧｅＣ層を、チャネルに歪みを誘起する歪誘起層として残し、
前記活性層はゲートおよびチャネルを含み、
前記第２のウエハを前記第１のウエハに前記接合するステップは、前記ゲートを前記チャネルと前記第１のウエハの間にあらしめ、
前記チャネルは、前記ＳｉＧｅＣ層と接している、
方法。

【請求項2】

前記第２のウエハを前記形成するステップは、前記第２のウエハを前記第１のウエハに接合するステップより前に前記ＳｉＧｅＣ層および前記活性層を形成するステップを含む、
請求項１に記載の方法。

【請求項3】

前記第２のウエハはバルクシリコンウエハである、
請求項１に記載の方法。

【請求項4】

前記第１のウエハを前記形成するステップは、前記第１のウエハの中にトラップリッチ層を形成するステップを含む、
請求項１に記載の方法。

【請求項5】

第１のウエハと、
前記第１のウエハの表面にある第１の接合材料と、
前記第１のウエハに接合される第２のウエハと、
前記第２のウエハ内にある活性層と、
前記第２のウエハ内にある、チャネルに歪みを誘起する歪誘起層としてのＳｉＧｅＣ層と、
前記第２のウエハの表面にあり、かつ前記第１の接合材料に接合されている第２の接合材料と
を含む半導体構造であって、
前記第１のウエハとは反対側の前記活性層上にある前記第２のウエハが基板を含んでおらず、
前記活性層はゲートおよびチャネルを含み、前記ゲートは前記チャネルと前記第１のウエハの間にあり、
前記チャネルは、前記ＳｉＧｅＣ層と接している、
半導体構造。

【請求項6】

前記第１のウエハ内にトラップリッチ層をさらに含む、
請求項５に記載の半導体構造。

【請求項7】

ハンドルウエハと、
前記ハンドルウエハ内にある第１の接合材料と、
前記ハンドルウエハに接合されるバルクシリコンウエハと、
前記バルクシリコンウエハ内にある活性層と、
前記バルクシリコンウエハ内にあり、かつ前記第１の接合材料に接合されている第２の接合材料と、
前記ハンドルウエハとは反対側の前記活性層上にある前記バルクシリコンウエハ内にある、チャネルに歪みを誘起する歪誘起層としてのＳｉＧｅＣ層と
を含む半導体構造であって、
前記バルクシリコンウエハが基板を含んでおらず、
前記ハンドルウエハは前記半導体構造に構造強度を与え、
前記活性層はゲートおよびチャネルを含み、前記ゲートは前記チャネルと前記ハンドルウエハの間にあり、
前記チャネルは、前記ＳｉＧｅＣ層と接している、
半導体構造。

【請求項8】

前記ハンドルウエハ内にトラップリッチ層をさらに含む、
請求項７に記載の半導体構造。

【発明の詳細な説明】

【技術分野】

【0001】

関連出願の相互参照
本出願は、参照によりその全体が本明細書に組み込まれる、２０１４年３月２４日出願の米国特許出願第１４／２２３，０６０号の優先権を主張する。

【背景技術】

【0002】

層転写、またはウエハ接合の技法を使用して、バルク基板層、埋込み酸化物（ＢＯＸ）層、および半導体層を有するセミコンダクタオンインシュレータ（ＳＯＩ）ウエハの層を形成することができる。その後、能動デバイスおよび導電性の配線を有する集積回路（ＩＣ）を半導体層中および半導体層上に形成することができる。

【0003】

代替の層転写プロセスは、ＳＯＩウエハ（すでに形成済みの能動デバイス層を含む）から始め、ＳＯＩウエハを反転させ、ＳＯＩウエハをハンドルウエハに接合し、次いでバルク基板およびＢＯＸを除去すればよい。このようにして、能動デバイス層がハンドルウエハに転写される。さらに、ハンドルウエハに事前に他の処理を施し、得られた接合半導体構造が、必要な処理ステップすべてを経た単一ウエハでは達成困難な望ましい特徴を有するようにしてもよい。たとえば、ハンドルウエハはトラップリッチ層を有する基板を含み、得られた半導体構造が能動デバイス層と基板の間にトラップリッチ層を含むようにしてもよい。しかしながら、単一ウエハを使用し、能動デバイス層より前にウエハにトラップリッチ層が形成されている場合、能動デバイス層を形成するために使用された処理技法がトラップリッチ層を劣化させた可能性がある。したがって本実施例では、個別に処理されたウエハを対象とする層転写プロセスにより、より良い最終製品を得ることができる。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】米国特許第８，４６６，０３６号

【発明の概要】

【発明が解決しようとする課題】

【0005】

いくつかの点において、または適用例によっては、ＳＯＩ技術の開発は従来のバルク半導体プロセスよりも進展した。しかしながらＳＯＩウエハは通常、単純なバルク半導体ウエハより複雑で高価である。追加費用の部分は能動デバイスの製造が開始可能となる前にＳＯＩウエハを作製するために必要な追加の処理ステップによるものである。

【課題を解決するための手段】

【0006】

いくつかの実施形態においては、半導体構造は第１のウエハ（たとえばハンドルウエハ）と第２のウエハ（たとえばバルクシリコンウエハ）とを互いに接合して形成されている。第２のウエハは、基板と、ＳｉＧｅＣ（シリコンゲルマニウムカーボン）層と、活性層とを含む。基板は、ＳｉＧｅＣ層をエッチストップとして用いて、第１のウエハとは反対側の活性層上にある第２のウエハから除去される。

【0007】

いくつかの実施形態においては、その後ＳｉＧｅＣ層は除去されるが、他のいくつかの実施形態においては、歪み誘起層として残される。いくつかの実施形態においては、活性層およびＳｉＧｅＣ層は２枚のウエハが互いに接合される前に形成される。いくつかの実施形態においては、活性層はゲートおよびチャネルを含み、第２のウエハを第１のウエハに接合した後、ゲートはチャネルと第１のウエハの間にある。いくつかの実施形態においては、第１のウエハはトラップリッチ層を含む。

【図面の簡単な説明】

【0008】

【図1】本発明の一実施形態による、半導体構造の簡略断面図である。

【図2】本発明の一実施形態による、図１に示す半導体構造を形成するために用いられ得る第１のウエハの異なる製造段階における簡略断面図である。

【図3】本発明の一実施形態による、図１に示す半導体構造を形成するために用いられ得る第１のウエハの異なる製造段階における簡略断面図である。

【図4】本発明の一実施形態による、図１に示す半導体構造を形成するために用いられ得る第２のウエハの簡略断面図である。

【図5】本発明の一実施形態による、図１に示す半導体構造の異なる製造段階における簡略断面図である。

【図6】本発明の一実施形態による、図１に示す半導体構造の異なる製造段階における簡略断面図である。

【図7】本発明の一実施形態による、図１に示す半導体構造の異なる製造段階における簡略断面図である。

【発明を実施するための形態】

【0009】

ここで、１つまたは複数の実施例が添付の図面に示されている、本開示の発明の実施形態について詳細に述べる。各実施例は本技術の説明として提供するものであり、本技術を限定するものではない。実際、本技術をその趣旨および範囲から逸脱することなく修正および変形可能であることは、当業者にとっては明らかである。たとえば、一実施形態の一部として図示または記述された特徴が、別の実施形態とともに使用され、さらなる実施形態をもたらしてもよい。したがって、本発明の主題は添付の特許請求の範囲およびその均等物におけるそのようなすべての修正および変形を包含することが意図される。

【0010】

本発明の一実施形態による半導体構造１００が図１に示されている。半導体構造１００はＩＣチップ（図示せず）全体に組み込まれてもよい。半導体構造１００は通常、第１のウエハ１０１および第１のウエハと互いに接合された第２のウエハ１０２の残余部分を含む。いくつかの実施形態においては、第１のウエハ１０１は半導体構造１００に構造強度を与えるハンドルウエハである。いくつかの実施形態においては、第２のウエハ１０２はセミコンダクタオンインシュレータ（ＳＯＩ）ウエハではなく、バルク半導体ウエハである。第２のウエハ１０２はバルク半導体ウエハであってよいので、ＣＭＯＳ処理の前の第２のウエハ１０２の初期コストは、通常、ＳＯＩウエハよりも低い。また、ＳＯＩウエハの標準基板および埋込み酸化物（ＢＯＸ）は、第２のウエハ１０２の残余部分と同等の構造を形成するために除去する必要があるので、半導体構造１００を形成するためにＳＯＩウエハから始める必要はない。したがって本発明の利点は、より安価なバルク半導体ウエハを第２のウエハ１０２に用いることができる点である。さらなる利点については以下の説明で明らかになる。

【0011】

第１のウエハ１０１は通常、ボンディング層１０３、トラップリッチ層１０４、および基板層１０５を含む。追加の構成要素も第１のウエハ１０１に組み込んでもよいが、簡単のために図示しない。

【0012】

第２のウエハ１０２の残余部分は通常、少なくとも活性層１０６を含む。活性層１０６は通常、能動デバイス１０７および絶縁層１０８をその中に含む。能動デバイス１０７は通常、ソース１０９、ドレイン１１０、チャネル１１１、およびゲート１１２を含む。いくつかの実装形態においては、活性層１０６もボンディング層を含む。あるいは絶縁層１０８（または少なくともその外表面の薄い部分）がボンディング層として機能してもよい。追加の構成要素も活性層１０６に組み込んでもよいが、簡単のために図示しない。

【0013】

第１のウエハ１０１のトラップリッチ層１０４は、トラップリッチ層１０４内の荷電キャリアのキャリア寿命を大幅に短縮するため、寄生表面伝導に対して効果的に働く。キャリアは遠くまで移動できないので、基板層１０５の有効抵抗値は維持され、活性層１０６から見た静電容量は活性層１０６における信号に依存しない。下記に示す半導体構造１００を形成するためのプロセスは通常、トラップリッチ層１０４の効果を維持し、半導体構造１００がその一部であるＩＣチップ全体の完全性の破壊を最小限に抑える。

【0014】

本発明の一実施形態による半導体構造１００を形成するためのプロセスを、図２〜図７を参照して本明細書にて説明する。第２のウエハ１０２は通常、図２に示すように、バルク半導体（たとえばシリコンなど）基板２００から始める。シリコンゲルマニウムカーボン（ＳｉＧｅＣ）層２０１および半導体層２０２はバルク半導体基板２００中またはバルク半導体基板２００上に形成される。ＳｉＧｅＣ層２０１はバルク半導体基板２００上にエピタキシャル成長させるか、バルク半導体基板２００中にイオン注入するか、あるいは任意の他の適切なプロセスにより形成してよい。半導体層２０２はＳｉＧｅＣ層２０１上にエピタキシャル成長させてよい。ＳｉＧｅＣ層２０１がイオン注入により形成され、注入が十分深い場合、半導体層２０２は注入したＳｉＧｅＣ層２０１の上のバルク半導体基板２００の一部であってよい（または一部から形成されてよい）。

【0015】

能動デバイス１０７および絶縁層１０８は図３に示すように、ＣＭＯＳ処理によって半導体層２０２内および半導体層２０２上に形成される。このようにして活性層１０６は、チャネル１１１をゲート１１２との間に有するＳｉＧｅＣ層２０１の上に形成される。さらに、いくつかの実施形態においては、後の第１のウエハ１０１との融着を見越して、絶縁層１０８の表面が研磨されるか、またはボンディング層（図示せず）が絶縁層１０８上に形成される。

【0016】

個別のプロセスにおいて、たとえば図２および図３に全体として示された第２のウエハ１０２を形成するためのプロセスの任意の部分と同時に、図４に示すように第１のウエハ１０１が形成される。トラップリッチ層１０４およびボンディング層１０３は任意の適切な方法、たとえば全体が本明細書に記載されたものとして参照により本明細書に組み込まれる、米国特許第８，４６６，０３６号に記載の任意の適切な１つまたは複数のプロセスにより形成されてよい。

【0017】

図５に示すように、第２のウエハ１０２は反転され、第１のウエハ１０１に接合される。したがって、２枚のウエハ１０１および１０２は対面して接合される。すなわち第２のウエハ１０２の正面または上面にある絶縁層１０８が第１のウエハ１０１の正面または上面にあるボンディング層１０３に接合される。したがってゲート１１２はチャネル１１１および第１のウエハ１０１の間にある。

【0018】

バルク半導体基板２００は第２のウエハ１０２から全体的に除去される。この除去は２ステップのプロセスで行われてよい。まず、図６に示すように、バルク半導体基板２００の大部分が研削により除去される。次いで残りの半導体材料が、たとえば図７に示すように、ＳｉＧｅＣ層２０１に対して選択的なウェットエッチングにより除去される。したがってＳｉＧｅＣ層２０１はエッチストップ層として機能する。ＳｉＧｅＣ層２０１に達したとき、エッチング速度が低下し、バルク半導体基板２００のすべての半導体材料を完全にまたは均一に除去することができる。

【0019】

次いでＳｉＧｅＣ層２０１は、たとえば別のウェットエッチングにより除去され、図１に示すような半導体構造１００を形成してもよい。あるいは、ＳｉＧｅＣ層２０１はチャネル１１１に歪みを誘起する歪み誘起層として残してもよい。ＳｉＧｅＣ層２０１は、歪み層としてチャネル１１１内の移動度を増加させ、ＩＣ全体の性能を向上させるという利点をもたらす。歪み誘起層の利点は、たとえばＰ＋エッチストップ層などの他のタイプのエッチストップ層では得られない。

【0020】

半導体構造１００および半導体構造１００を形成するプロセスにより、通常、活性層１０６を比較的薄い層として形成することができる。このプロセスを第２のウエハ１０２の代わりにＳＯＩウエハを用いるプロセスと対比する。そのような状況において、ＳＯＩウエハのＢＯＸは下にある基板を除去するためのエッチストップ層として使うことができる。また、得られた構造は比較的薄い活性層を有する可能性がある。しかしながら本発明は高価でないバルク半導体ウエハで同様の結果を得る。さらに、上記のプロセスをＰ＋エッチストップ層などの異なるタイプのエッチストップを用いるプロセスと対比する。そのような状況において、Ｐ＋エッチストップ層内のドーパントはＣＭＯＳ処理における高温耐性が大幅に低い。したがって、Ｐ＋ドーパントは後続のＣＭＯＳ処理の間半導体ウエハ内を拡散し、それによりソース１０９、ドレイン１１０、およびチャネル１１１にドーパントを添加し、ソース１０９、ドレイン１１０、およびチャネル１１１の特性を変化させる可能性がある。Ｐ＋エッチストップ層におけるこの問題を回避するため、Ｐ＋エッチストップ層はバルク半導体基板２００の内のより一層深くに形成するか、半導体層２０２を大幅に厚くしなければならない。どちらにしても、活性層１０６は本発明ほど薄く形成することはできない。

【0021】

いくつかの実施形態においては、活性層１０６は研磨ストッププロセスにより比較的薄く作ることができる。このプロセスは選択的ＣＭＰを用いて第２のウエハ１０２上にパターニングされたＳＴＩ（シャロートレンチ分離）領域上で停止してもよい。

【0022】

本発明の別の利点は層転写プロセスに関する。エッチストップ層のための一般的な適用例は、ＣＭＯＳ処理の前にＳＯＩウエハを形成するために層転写を行うものである。しかしながら、ＳｉＧｅＣエッチストップ層をＣＭＯＳ処理より前にＳＯＩウエハを形成するために使用する場合、転写された膜は後続の処理のために平滑に研磨（たとえばＣＭＰなど）しなければならない。このプロセスは難易度が高くＣＭＰプロセスによって能動デバイス層が不均一になりやすい。これに対し本発明のいくつかの実施形態においては、ＳｉＧｅＣ層２０１はまず第２のウエハ１０２において処理され、次いでハンドルウエハ（たとえば第１のウエハ１０１）に層転写される。言い換えれば、ＣＭＯＳ処理をエピまたは注入されたＳｉＧｅＣ層２０１とともに行い、次いでプロセスの終了に向かって、すなわち能動デバイス１０７が作製された後、ハンドルウエハに層転写される。図３の段階において第２のウエハ１０２上に存在する傾向のある粗い表面は、この表面上に他の能動デバイスを作製しないので研磨する必要はない。

【0023】

本発明の実施形態を、主にその特定の実施形態に関して議論してきたが、他の変形形態も可能である。記載された構造またはプロセスの様々な構成を、本明細書で提示した構成の代わりにまたは構成に加えて使用してもよい。たとえば、追加の不働態化層および絶縁層を必要に応じて記載した層の中間に配置してもよい。

【0024】

上記の説明は単に例として記載したものであり、本発明を限定すること意図したものではないことを当業者は諒解されよう。本開示は、本発明が単一ウエハに実装されたシステムに限定されることを示したものではない。本開示は、本発明が特定の形式の半導体処理または集積回路を必要とするシステムに限定されることを示したものではない。本開示は本発明をシリコンをベースとする半導体デバイスに限定するものではない。概して、提示した図は１つの可能な構成を示すことを意図したに過ぎず、多くの変形形態が可能である。また、本発明に適合する方法およびシステムは、半導体構造を含む広範囲の用途において使用するのに好適であることも当業者は諒解されよう。

【0025】

本明細書について、本発明の特定の実施形態に関して詳細に説明してきたが、上記のことを理解すると、これらの実施形態に対する改変形態、変形形態、および均等物を容易に想到し得ることが当業者には諒解されよう。当業者により本発明に、本発明の趣旨および範囲から逸脱することなく、添付の特許請求の範囲により詳細に記載したこれらおよび他の修正、変形を実施することができる。

【符号の説明】

【0026】

１００ 半導体構造
１０１ 第１のウエハ
１０２ 第２のウエハ
１０３ ボンディング層
１０４ トラップリッチ層
１０５ 基板層
１０６ 活性層
１０７ 能動デバイス
１０８ 絶縁層
１０９ ソース
１１０ ドレイン
１１１ チャネル
１１２ ゲート
２００ バルク半導体基板
２０１ シリコンゲルマニウムカーボン（ＳｉＧｅＣ）層、ＳｉＧｅＣ層
２０２ 半導体層

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】