特許 6363540 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6363540

(24)【登録日】2018年7月6日

(45)【発行日】2018年7月25日

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 29/872 20060101AFI20180712BHJP

   H01L 29/47 20060101ALI20180712BHJP

   H01L 29/861 20060101ALI20180712BHJP

   H01L 29/868 20060101ALI20180712BHJP

   H01L 29/78 20060101ALI20180712BHJP

   H01L 29/12 20060101ALI20180712BHJP

   H01L 21/336 20060101ALI20180712BHJP

   H01L 29/06 20060101ALI20180712BHJP

【ＦＩ】

   H01L29/86 301E

   H01L29/86 301D

   H01L29/48 E

   H01L29/91 D

   H01L29/91 F

   H01L29/78 652N

   H01L29/78 652T

   H01L29/78 658J

   H01L29/06 301V

   H01L29/06 301G

【請求項の数】8

【全頁数】13

(21)【出願番号】特願2015-51679(P2015-51679)

(22)【出願日】2015年3月16日

(65)【公開番号】特開2016-171272(P2016-171272A)

(43)【公開日】2016年9月23日

【審査請求日】2017年2月27日

(73)【特許権者】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(73)【特許権者】

【識別番号】317011920

【氏名又は名称】東芝デバイス＆ストレージ株式会社

(74)【代理人】

【識別番号】100119035

【弁理士】

【氏名又は名称】池上 徹真

(74)【代理人】

【識別番号】100141036

【弁理士】

【氏名又は名称】須藤 章

(74)【代理人】

【識別番号】100088487

【弁理士】

【氏名又は名称】松山 允之

(72)【発明者】

【氏名】尾原 亮一

(72)【発明者】

【氏名】野田 隆夫

【審査官】 早川 朋一

(56)【参考文献】

【文献】 国際公開第２０１３／１０５３５０（ＷＯ，Ａ１）

【文献】 特開２０１１−２０４７１０（ＪＰ，Ａ）

【文献】 特開２０１３−０６９７４９（ＪＰ，Ａ）

【文献】 特開２００８−１０３５２９（ＪＰ，Ａ）

【文献】 特開２００３−１０１０３９（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／７３９

Ｈ０１Ｌ ２１／３３１

Ｈ０１Ｌ ２９／８６１−２９／８８５

Ｈ０１Ｌ ２１／３２９

Ｈ０１Ｌ ２９／０６−２９／１０

(57)【特許請求の範囲】

【請求項1】

第１の面と第２の面を有する半導体基板と、
前記半導体基板に設けられる素子領域と、
前記素子領域の周囲の前記半導体基板に設けられる終端領域であって、
前記半導体基板の第１の面に設けられる第１導電型の第１の半導体領域と、
前記第１の半導体領域と前記第２の面との間に設けられる第２導電型の第２の半導体領域と、
前記第１の半導体領域上に設けられる第１の絶縁膜と、
前記第１の半導体領域上に設けられ、前記第１の絶縁膜の間にある第２の絶縁膜と、を有する終端領域と、
前記素子領域の第１の面上に設けられ、前記第１の半導体領域に電気的に接続される第１の電極と、
前記半導体基板の前記第２の面上に設けられる第２の電極と、
を備え、
前記第１の絶縁膜はシリコン酸化膜であり、前記第２の絶縁膜は樹脂膜である半導体装置。

【請求項2】

前記第１の半導体領域に接する部分の前記第２の絶縁膜は前記素子領域を囲む環状である請求項１記載の半導体装置。

【請求項3】

前記第１の絶縁膜の間に挟まれる部分の前記第２の絶縁膜の幅は１μｍ以上である請求項１又は請求項２記載の半導体装置。

【請求項4】

前記第１の半導体領域の第１の位置の第１導電型の不純物濃度が、前記第１の位置よりも前記素子領域から遠い前記第１の半導体領域の第２の位置の第１導電型の不純物濃度よりも高い請求項１乃至請求項３いずれか一項記載の半導体装置。

【請求項5】

前記半導体基板はＳｉＣ基板である請求項１乃至請求項４いずれか一項記載の半導体装置。

【請求項6】

前記素子領域の前記第１の面に前記第２の半導体領域が設けられ、
前記第１の電極が前記第２の半導体領域に電気的に接続される請求項１乃至請求項５いずれか一項記載の半導体装置。

【請求項7】

前記素子領域が、前記第１の面に設けられる第１導電型の第３の半導体領域を有し、
前記第１の電極が前記第３の半導体領域に電気的に接続される請求項１乃至請求項６いずれか一項記載の半導体装置。

【請求項8】

前記素子領域が、
前記第１の面に設けられる第１導電型の第３の半導体領域と、
前記第３の半導体領域内に設けられる第２導電型の第４の半導体領域と、
前記第３の半導体領域上に設けられるゲート絶縁膜と、
前記ゲート絶縁膜上に設けられるゲート電極と、を有し、
前記第１の電極が前記第３の半導体領域及び前記第４の半導体領域に電気的に接続される請求項１乃至請求項６いずれか一項記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体装置に関する。

【背景技術】

【0002】

半導体デバイスの信頼性を劣化させる要因として、絶縁膜中に含まれる電荷による特性変動が知られている。絶縁膜中に含まれる電荷が半導体デバイスの動作、或いは待機中に半導体デバイス内を移動し、半導体デバイスの耐圧の変動やリーク電流の変動を引き起こす。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１１−１８７７６７号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明が解決しようとする課題は、信頼性の向上を可能とする半導体装置を提供することにある。

【課題を解決するための手段】

【0005】

実施形態の半導体装置は、第１の面と第２の面を有する半導体基板と、前記半導体基板に設けられる素子領域と、前記素子領域の周囲の前記半導体基板に設けられる終端領域であって、前記半導体基板の第１の面に設けられる第１導電型の第１の半導体領域と、前記第１の半導体領域と前記第２の面との間に設けられる第２導電型の第２の半導体領域と、前記第１の半導体領域上に設けられる第１の絶縁膜と、前記第１の半導体領域上に設けられ、前記第１の絶縁膜の間にある第２の絶縁膜と、を有する終端領域と、前記素子領域の第１の面上に設けられ、前記第１の半導体領域に電気的に接続される第１の電極と、前記半導体基板の前記第２の面上に設けられる第２の電極と、を備え、前記第１の絶縁膜はシリコン酸化膜であり、前記第２の絶縁膜は樹脂膜である。

【図面の簡単な説明】

【0006】

【図1】第１の実施形態の半導体装置の模式断面図である。

【図2】第１の実施形態の半導体装置の模式平面図である。

【図3】比較形態の半導体装置の模式断面図である。

【図4】第２の実施形態の半導体装置の模式断面図である。

【図5】第３の実施形態の半導体装置の模式断面図である。

【図6】第４の実施形態の半導体装置の模式断面図である。

【図7】第５の実施形態の半導体装置の模式断面図である。

【図8】第６の実施形態の半導体装置の模式断面図である。

【図9】第６の実施形態の半導体装置の模式平面図である。

【発明を実施するための形態】

【0007】

以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。

【0008】

また、以下の説明において、ｎ^＋、ｎ、ｎ⁻及び、ｐ^＋、ｐ、ｐ⁻の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ^＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ⁻はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ^＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ⁻はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ^＋型、ｎ⁻型を単にｎ型、ｐ^＋型、ｐ⁻型を単にｐ型と記載する場合もある。

【0009】

（第１の実施形態）
本実施形態の半導体装置は、第１の面と第２の面を有する半導体基板と、半導体基板に設けられる素子領域と、素子領域の周囲の前記半導体基板に設けられる終端領域であって、半導体基板の第１の面に設けられる第１導電型の第１の半導体領域と、第１の半導体領域と第２の面との間に設けられる第２導電型の第２の半導体領域と、第１の半導体領域上に設けられる第１の絶縁膜と、第１の半導体領域上に設けられ、第１の絶縁膜の間にある第２の絶縁膜と、を有する終端領域と、素子領域の第１の面上に設けられ、第１の半導体領域に電気的に接続される第１の電極と、半導体基板の前記第２の面上に設けられる第２の電極と、を備える。

【0010】

図１は、本実施形態の半導体装置の模式断面図である。図２は、本実施形態の半導体装置の模式平面図である。図２は、半導体基板直上の絶縁膜のパターンを示す。図１は、図２のＡＡ’断面を示す。本実施形態の半導体装置はショットキーバリアダイオード（ＳＢＤ）である。

【0011】

ＳＢＤ１００は、素子領域と、素子領域を囲む終端領域とを備える。素子領域は、ＳＢＤ１００の順方向バイアス時に主に電流が流れる領域として機能する。終端領域は、ＳＢＤ１００の逆方向バイアス時に、素子領域の端部に印加される電界の強度を緩和し、ＳＢＤ１００の素子耐圧を向上させる領域として機能する。

【0012】

ＳＢＤ１００は、半導体基板１０、ｐ型のリサーフ領域（第１の半導体領域）１２、ｎ⁻型のドリフト領域（第２の半導体領域）１４、ｎ^＋型のカソード領域１６、フィールド酸化膜（第１の絶縁膜）１８、アノード電極（第１の電極）２０、カソード電極（第２の電極）２２、及び、パッシベーション膜（第２の絶縁膜）２４を備える。

【0013】

半導体基板１０は、第１の面と、第１の面に対向する第２の面を備えている。図１においては、第１の面とは図の上側の面であり、第２の面とは図の下側の面である。

【0014】

半導体基板１０は、例えば、４Ｈ−ＳｉＣ構造のＳｉＣ基板である。半導体基板１０の膜厚は、例えば、５μｍ以上６００μｍ以下である。

【0015】

ｐ型のリサーフ領域（第１の半導体領域）１２は、半導体基板１０の第１の面に素子領域を囲んで設けられる。ｐ型のリサーフ領域１２は、ｐ型不純物を含有する。ｐ型不純物は、例えば、アルミニウム（Ａｌ）である。ｐ型不純物の不純物濃度は、例えば、１×１０^１６ｃｍ^−３以上１×１０^１９ｃｍ^−３以下である。

【0016】

ｎ⁻型のドリフト領域（第２の半導体領域）１４は、ｐ型のリサーフ領域１２と第２の面との間に設けられる。素子領域の第１の面にもｎ⁻型のドリフト領域１４が設けられる。ｎ⁻型のドリフト領域１４は、ｎ型不純物を含有する。ｎ型不純物は、例えば、窒素（Ｎ）である。ｎ型不純物の不純物濃度は、例えば、５×１０^１４ｃｍ^−３以上５×１０^１６ｃｍ^−３以下である。

【0017】

ｎ^＋型のカソード領域１６は、半導体基板１０の第２の面に設けられる。ｎ^＋型のカソード領域１６は、ｎ型不純物を含有する。ｎ型不純物は、例えば、窒素（Ｎ）である。ｎ型不純物の不純物濃度は、例えば、１×１０^１８ｃｍ^−３以上１×１０^２０ｃｍ^−３以下である。

【0018】

フィールド酸化膜（第１の絶縁膜）１８は、ｐ型のリサーフ領域１２上に設けられる。フィールド酸化膜１８は、素子領域に開口部（第１の開口部）を備える。また、フィールド酸化膜１８は、ｐ型のリサーフ領域１２上に開口部（第２の開口部）を備える。フィールド酸化膜１８は、例えば、シリコン酸化膜である。フィールド酸化膜１８の膜厚は、例えば、０．０１μｍ以上１０μｍ以下である。

【0019】

アノード電極（第１の電極）２０は、フィールド酸化膜１８の開口部（第１の開口部）で、ｎ⁻型のドリフト領域１４とｐ型のリサーフ領域１２に接する。アノード電極２０とｎ⁻型のドリフト領域１４とのコンタクトは、ショットキーコンタクトである。アノード電極２０とｐ型のリサーフ領域１２とのコンタクトは、オーミックコンタクトであることが望ましい。

【0020】

アノード電極２０は金属である。アノード電極２０は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層膜である。

【0021】

カソード電極２２は、半導体基板１０の第２の面に接して設けられる。カソード電極２２は、ｎ^＋型のカソード領域１６に接して設けられる。カソード電極２２とｎ^＋型のカソード領域１６とのコンタクトは、オーミックコンタクトであることが望ましい。

【0022】

カソード電極２２は金属である。カソード電極２２は、例えば、ニッケルシリサイドを含む積層膜から構成される。

【0023】

パッシベーション膜（第２の絶縁膜）２４は、フィールド酸化膜１８上、及び、アノード電極２０上に設けられる。パッシベーション膜２４は、ｐ型のリサーフ領域１２上のフィールド酸化膜１８の開口部（第２の開口部）に埋め込まれ、ｐ型のリサーフ領域１２と接する。フィールド酸化膜１８の開口部（第２の開口部）において、パッシベーション膜２４はフィールド酸化膜１８の間に挟まれる。

【0024】

図２に示すように、ｐ型のリサーフ領域１２に接する部分のパッシベーション膜２４は素子領域を囲む環状のパターンである。

【0025】

パッシベーション膜２４は、例えば、樹脂膜である。パッシベーション膜２４は、例えば、ポリイミドである。

【0026】

次に、本実施形態のＳＢＤ１００の作用及び効果について説明する。

【0027】

図３は、比較形態の半導体装置の模式断面図である。比較形態の半導体装置は、ＳＢＤ９００である。ＳＢＤ９００は、パッシベーション膜２４がフィールド酸化膜１８に挟まれる構造を備えない以外は、第１の実施形態の半導体装置と同様である。

【0028】

ＳＢＤ９００は、終端領域にｐ型のリサーフ領域１２を備える。ＳＢＤ９００の逆方向バイアス時には、ｐ型のリサーフ領域１２とｎ⁻型のドリフト領域１４との間のｐｎ接合に逆バイアスが印加される。逆バイアスが印加される際に、ｐ型のリサーフ領域１２が空乏化することにより素子領域の端部に印加される電界の強度が緩和され、ＳＢＤ１００の耐圧が向上する。

【0029】

終端領域のフィールド酸化膜１８には、ｐｎ接合に逆バイアスが印加された際に、横方向の電界が印加される。横方向の電界により、フィールド酸化膜１８中の電荷が横方向に移動する。電荷がフィールド酸化膜１８中を移動することにより、終端領域のチャージバランスが崩れる。このため、耐圧変動や、リーク電流変動等の信頼性不良が生じる恐れがある。

【0030】

フィールド酸化膜１８中を移動する電荷は、例えば、水素イオン、フッ素イオン、塩素イオン、又は、ナトリウムイオン等である。

【0031】

本実施形態のＳＢＤ１００では、ｐ型のリサーフ領域１２に接し、フィールド酸化膜１８の間に挟まれるパッシベーション膜２４を設けることで、フィールド酸化膜１８を横方向に分断する。このため、フィールド酸化膜１８中の電荷が横方向に移動することが抑制される。したがって、終端領域のチャージバランスが崩れることを防止できる。よって、ＳＢＤ１００の特性変動が抑制され信頼性が向上する。

【0032】

フィールド酸化膜１８中の電荷の横方向の移動の抑制は、フィールド酸化膜１８とパッシベーション膜２４との界面が、エネルギー障壁として機能することによる。

【0033】

電荷の移動を、更に抑制する観点から、フィールド酸化膜１８に挟まれる部分のパッシベーション膜２４の幅（図１中の“ｗ”）が、１μｍ以上であることが望ましい。

【0034】

ＳＢＤ１００では、ｐ型のリサーフ領域１２に接する部分のパッシベーション膜２４は、素子領域を囲む環状のパターンである。このため、フィールド酸化膜１８はｐ型のリサーフ領域１２上で、横方向に完全に分断されている。したがって、フィールド酸化膜１８中の電荷の横方向の移動が効果的に抑制される。

【0035】

なお、ＳｉＣのように、シリコン（Ｓｉ）に比べバンドギャップの広い材料を用いたＳＢＤでは、材料自体の耐圧が高いため、基板中の電界強度も大きくなるよう設計される。このため、フィールド酸化膜１８中の電界強度も大きくなる。したがって、ワイドギャップ半導体を用いたＳＢＤでは、シリコンを用いたＳＢＤよりも、終端領域のチャージバランスが崩れることによる信頼性不良が発生しやすい。よって、本実施形態は、ＳｉＣのようなワイドギャップ半導体を用いたＳＢＤに、特に有効である。

【0036】

本実施形態では、ｐ型のリサーフ領域１２に接する部分のパッシベーション膜２４が３個である場合を例に説明したが、必ずしも３個に限らず、１個又は２個、又は、４個以上であってもかまわない。

【0037】

本実施形態では、ｐ型のリサーフ領域１２に接する部分のパッシベーション膜２４が環状である場合を例に説明したが、環状のパターンに限定されるものではない。フィールド酸化膜１８を横方向に一部でも分断するパターンであればかまわない。

【0038】

本実施形態によれば、終端領域のフィールド酸化膜１８中の電荷の移動を抑制することにより、信頼性の向上を可能とするＳＢＤ１００が実現される。

【0039】

（第２の実施形態）
本実施形態の半導体装置は、第１の半導体領域の第１の位置の第１導電型の不純物濃度が、第１の位置よりも素子領域から遠い第１の半導体領域の第２の位置の第１導電型の不純物濃度よりも高い以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。

【0040】

図４は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置はＳＢＤ２００である。

【0041】

ＳＢＤ２００は、ｐ型のリサーフ領域１２が、第１のｐ型領域１２ａ、第２のｐ型領域１２ｂ、第３のｐ型領域１２ｃを備える。ｐ型不純物の不純物濃度が、第１のｐ型領域１２ａ、第２のｐ型領域１２ｂ、第３のｐ型領域１２ｃの順で低下する。ｐ型のリサーフ領域１２内で、素子領域に近い位置（第１の位置）のｐ型不純物の不純物濃度が、素子領域よりも遠い位置（第２の位置）のｐ型不純物の不純物濃度よりも高い。

【0042】

本実施形態によれば、第１の実施形態と同様、終端領域のフィールド酸化膜１８中の電荷の移動を抑制することにより、信頼性の向上を可能とするＳＢＤ２００が実現される。更に、ｐ型のリサーフ領域１２内に濃度分布を設けることで、ＳＢＤ２００の耐圧が向上する。

【0043】

（第３の実施形態）
本実施形態の半導体装置は、第２の絶縁膜がパッシベーション膜と異なる膜である以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。

【0044】

図５は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置はＳＢＤ３００である。

【0045】

ＳＢＤ３００は、ｐ型のリサーフ領域１２に接し、フィールド酸化膜１８の間に挟まれる分離絶縁膜（第２の絶縁膜）２６を設ける。分離絶縁膜２６上にパッシベーション膜２４が設けられる。

【0046】

分離絶縁膜２６は、例えば、窒化膜又は酸窒化膜である。分離絶縁膜２６は、例えば、シリコン窒化膜である。

【0047】

本実施形態によれば、第１の実施形態と同様、終端領域のフィールド酸化膜１８中の電荷の移動を抑制することにより、信頼性の向上を可能とするＳＢＤ３００が実現される。更に、第２の絶縁膜をパッシベーション膜２４とは異なる膜とすることで、フィールド酸化膜１８を分断する膜の材料を、電荷移動抑制の観点から最適化できる。

【0048】

（第４の実施形態）
本実施形態の半導体装置は、素子領域が、前記第１の面に設けられる第１導電型の第３の半導体領域を有し、第１の電極が第３の半導体領域に電気的に接続される以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。

【0049】

図６は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置はＰＩＮダイオード４００である。

【0050】

ＰＩＮダイオード４００は、素子領域が、第１の面に設けられるｐ型のアノード領域（第３の半導体領域）４０を備える。終端領域の構造は、第１の実施形態と同様である。

【0051】

アノード電極（第１の電極）２０と、ｐ型のアノード領域（第３の半導体領域）４０は電気的に接続される。アノード電極（第１の電極）２０は、ｐ型のアノード領域（第３の半導体領域）４０に接する。

【0052】

本実施形態によれば、第１の実施形態と同様、終端領域のフィールド酸化膜１８中の電荷の移動を抑制することにより、信頼性の向上を可能とするＰＩＮダイオード４００が実現される。

【0053】

（第５の実施形態）
本実施形態の半導体装置は、素子領域が、第１の面に設けられる第１導電型の第３の半導体領域と、第３の半導体体領域内に設けられる第２導電型の第４の半導体領域と、第３の半導体領域上に設けられるゲート絶縁膜と、ゲート絶縁膜上に設けられるゲート電極とを有し、第１の電極が前記第３の半導体領域及び前記第４の半導体領域に電気的に接続されるる以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。

【0054】

図７は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置はＭＯＳＦＥＴ５００である。

【0055】

ＭＯＳＦＥＴ５００は、素子領域が、第１の面に設けられるｐ型のベース領域（第３の半導体領域）４２、ｎ^＋型のソース領域（第４の半導体領域）４４、ゲート絶縁膜４６、ゲート電極４８、層間膜５０、ｎ^＋型のドレイン領域１７、ソース電極（第１の電極）２１、ドレイン電極（第２の電極）２３を備える。

【0056】

ソース電極（第１の電極）２１と、ｐ型のベース領域（第３の半導体領域）４２及びｎ^＋型のソース領域（第４の半導体領域）４４は、電気的に接続される。ゲート電極４８と、ソース電極２１は、層間膜５０で絶縁される。

【0057】

終端領域の構造は、第１の実施形態と同様である。

【0058】

本実施形態によれば、第１の実施形態と同様、終端領域のフィールド酸化膜１８中の電荷の移動を抑制することにより、信頼性の向上を可能とするＭＯＳＦＥＴ５００が実現される。

【0059】

（第６の実施形態）
本実施形態の半導体装置は、第１の面と第２の面を有する半導体基板と、半導体基板に設けられる素子領域と、素子領域の周囲の半導体基板に設けられる終端領域であって、半導体基板の第１の面に設けられる第１導電型の第１の半導体領域と、第１の半導体領域と第２の面との間に設けられる第２導電型の第２の半導体領域と、第１の半導体領域内に設けられ、第１の半導体領域よりも浅く、第１の半導体領域よりも不純物濃度の高い第１導電型の第３の半導体領域と、を有する終端領域と、素子領域の第１の面上に設けられ、第１の半導体領域に電気的に接続される第１の電極と、半導体基板の第２の面上に設けられる第２の電極と、を備える。

【0060】

図８は、本実施形態の半導体装置の模式断面図である。図９は、本実施形態の半導体装置の模式平面図である。図９は、半導体基板表面の半導体領域のパターンを示す。図８は、図９のＢＢ’断面を示す。本実施形態の半導体装置はＳＢＤ６００である。

【0061】

ＳＢＤ６００は、素子領域と、素子領域を囲む終端領域とを備える。素子領域は、ＳＢＤ６００の順方向バイアス時に主に電流が流れる領域として機能する。終端領域は、ＳＢＤ６００のが逆方向バイアス時に、素子領域の端部に印加される電界の強度を緩和し、ＳＢＤ６００の素子耐圧を向上させる領域として機能する。

【0062】

ＳＢＤ６００は、半導体基板１０、ｐ型のリサーフ領域（第１の半導体領域）１２、ｎ⁻型のドリフト領域（第２の半導体領域）１４、ｎ^＋型のカソード領域１６、フィールド酸化膜１８、アノード電極（第１の電極）２０、カソード電極（第２の電極）２２、パッシベーション膜２４、及び、ｐ^＋型の分離領域（第３の半導体領域）３０を備える。

【0063】

半導体基板１０は、第１の面と、第１の面に対向する第２の面を備えている。図８においては、第１の面とは図の上側の面であり、第２の面とは図の下側の面である。

【0064】

半導体基板１０は、例えば、４Ｈ−ＳｉＣ構造のＳｉＣ基板である。半導体基板１０の膜厚は、例えば、５μｍ以上６００μｍ以下である。

【0065】

ｐ型のリサーフ領域（第１の半導体領域）１２は、半導体基板１０の第１の面に素子領域を囲んで設けられる。ｐ型のリサーフ領域１２は、ｐ型不純物を含有する。ｐ型不純物は、例えば、アルミニウム（Ａｌ）である。ｐ型不純物の不純物濃度は、例えば、１×１０^１６ｃｍ^−３以上１×１０^１９ｃｍ^−３以下である。

【0066】

ｎ⁻型のドリフト領域（第２の半導体領域）１４は、ｐ型のリサーフ領域１２と第２の面との間に設けられる。素子領域の第１の面にもｎ⁻型のドリフト領域１４が設けられる。ｎ⁻型のドリフト領域１４は、ｎ型不純物を含有する。ｎ型不純物は、例えば、窒素（Ｎ）である。ｎ型不純物の不純物濃度は、例えば、５×１０^１４ｃｍ^−３以上５×１０^１６ｃｍ^−３以下である。

【0067】

ｎ^＋型のカソード領域１６は、半導体基板１０の第２の面に設けられる。ｎ^＋型のカソード領域１６は、ｎ型不純物を含有する。ｎ型不純物は、例えば、窒素（Ｎ）である。ｎ型不純物の不純物濃度は、例えば、１×１０^１８ｃｍ^−３以上１×１０^２０ｃｍ^−３以下である。

【0068】

フィールド酸化膜１８は、ｐ型のリサーフ領域１２上に設けられる。フィールド酸化膜１８は、素子領域に開口部を備える。フィールド酸化膜１８は、例えば、シリコン酸化膜である。フィールド酸化膜１８の膜厚は、例えば、０．０１μｍ以上１０μｍ以下である。

【0069】

アノード電極（第１の電極）２０は、フィールド酸化膜１８の開口部で、ｎ⁻型のドリフト領域１４とｐ型のリサーフ領域１２に接する。アノード電極２０とｎ⁻型のドリフト領域１４とのコンタクトは、ショットキーコンタクトである。アノード電極２０とｐ型のリサーフ領域１２とのコンタクトは、オーミックコンタクトであることが望ましい。

【0070】

アノード電極２０は金属である。アノード電極２０は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層膜である。

【0071】

カソード電極２２は、半導体基板１０の第２の面に接して設けられる。カソード電極２２は、ｎ^＋型のカソード領域１６に接して設けられる。カソード電極２２とｎ^＋型のカソード領域１６とのコンタクトは、オーミックコンタクトであることが望ましい。

【0072】

カソード電極２２は金属である。カソード電極２２は、例えば、ニッケルシリサイドを含む積層膜から構成される。

【0073】

パッシベーション膜２４は、フィールド酸化膜１８上、及び、アノード電極２０上に設けられる。パッシベーション膜２４は、例えば、樹脂膜である。パッシベーション膜２４は、例えば、ポリイミドである。

【0074】

ｐ^＋型の分離領域（第３の半導体領域）３０は、ｐ型のリサーフ領域１２内に設けられる。ｐ^＋型の分離領域（第３の半導体領域）３０は、半導体基板１０の第１の面に設けられる。ｐ^＋型の分離領域３０は、ｐ型不純物を含有する。ｐ型不純物は、例えば、アルミニウム（Ａｌ）である。

【0075】

ｐ^＋型の分離領域３０は、ｐ型のリサーフ領域１２よりも浅く、ｐ型のリサーフ領域１２よりも不純物濃度が高い。ｐ^＋型の分離領域３０の不純物濃度は、例えば、１×１０^１８ｃｍ^−３以上１×１０^２０ｃｍ^−３以下である。

【0076】

ｐ^＋型の分離領域３０は、ｐ型のリサーフ領域１２とｎ⁻型のドリフト領域１４との間に逆バイアスが印加される際に、完全に空乏化しないよう、不純物濃度、幅、深さ等が設定される。

【0077】

図９に示すように、ｐ^＋型の分離領域３０は素子領域を囲む環状のパターンである。

【0078】

次に、本実施形態のＳＢＤ４００の作用及び効果について説明する。

【0079】

終端領域のフィールド酸化膜１８には、ｐｎ接合に逆バイアスが印加された際に、横方向の電界が印加される。横方向の電界により、フィールド酸化膜１８中の電荷が横方向に移動する。電荷がフィールド酸化膜１８中を移動することにより、終端領域のチャージバランスが崩れる。このため、耐圧変動や、リーク電流変動等の信頼性不良が生じる恐れがある。

【0080】

本実施形態のＳＢＤ６００では、ｐ型のリサーフ領域１２内に、ｐ型のリサーフ領域１２よりも浅く、ｐ型のリサーフ領域１２よりも不純物濃度が高いｐ^＋型の分離領域３０を設ける。ｐ型のリサーフ領域１２とｎ⁻型のドリフト領域１４との間のｐｎ接合に逆バイアスが印加される際に、ｐ^＋型の分離領域３０の少なくとも一部が空乏化しない。このため、ｐ^＋型の分離領域３０中の空乏化しない領域には電界が発生しない。このため、ｐ^＋型の分離領域３０直上のフィールド酸化膜１８中の横方向の電界が緩和され、フィールド酸化膜１８中の電荷が横方向に移動することを抑制される。したがって、終端領域のチャージバランスが崩れることを防止できる。よって、ＳＢＤ６００の特性変動が抑制され信頼性が向上する。

【0081】

ＳＢＤ６００では、ｐ^＋型の分離領域３０は素子領域を囲む環状のパターンである。このため、フィールド酸化膜１８中の電荷の横方向の移動が効果的に抑制される。

【0082】

本実施形態では、ｐ^＋型の分離領域３０が３個である場合を例に説明したが、必ずしも３個に限らず、１個又は２個、又は、４個以上であってもかまわない。

【0083】

本実施形態では、ｐ^＋型の分離領域３０が環状である場合を例に説明したが、環状のパターンに限定されるものではない。

【0084】

本実施形態によれば、終端領域のフィールド酸化膜１８中の電荷の移動を抑制することにより、信頼性の向上を可能とするＳＢＤ６００が実現される。

【0085】

以上、実施形態では、ＳｉＣの結晶構造として４Ｈ−ＳｉＣの場合を例に説明したが、本発明は６Ｈ−ＳｉＣ、３Ｃ−ＳｉＣ等、その他の結晶構造のＳｉＣを用いたデバイスに適用することも可能である。また、ＳｉＣ以外の、シリコン、ＧａＮ系半導体等、その他の半導体を用いたデバイスに適用することも可能である。

【0086】

また、実施形態では、主に、ＳＢＤを例に説明したが、素子領域の周囲に終端領域を備えるデバイスであれば、ＰＩＮダイオード、ＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｕｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等、その他のデバイスにも本発明を適用することが可能である。

【0087】

また、実施形態では、第１導電型がｐ型、第２導電型がｎ型の場合を例に説明したが、第１導電型をｎ型、第２導電型をｐ型とすることも可能である。

【0088】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0089】

１０ 半導体基板
１２ ｐ型のリサーフ領域（第１の半導体領域）
１４ ｎ⁻型のドリフト領域（第２の半導体領域）
１８ フィールド酸化膜（第１の絶縁膜）
２０ アノード電極（第１の電極）
２１ ソース電極（第１の電極）
２２ カソード電極（第２の電極）
２３ ドレイン電極（第２の電極）
２４ パッシベーション膜（第２の絶縁膜）
２６ 分離絶縁膜（第２の絶縁膜）
３０ ｐ^＋型の分離領域（第３の半導体領域）
４０ ｐ型のアノード領域（第３の半導体領域）
４２ ｐ型のベース領域（第３の半導体領域）
４４ ｎ^＋型のソース領域（第４の半導体領域）
４６ ゲート絶縁膜
４８ ゲート電極
１００ ＳＢＤ（半導体装置）
２００ ＳＢＤ（半導体装置）
３００ ＳＢＤ（半導体装置）
４００ ＰＩＮダイオード（半導体装置）
５００ ＭＯＳＦＥＴ（半導体装置）
６００ ＳＢＤ（半導体装置）

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】