特許 6367312 ＩＣダイおよび電圧チューナを有する半導体パッケージ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6367312

(24)【登録日】2018年7月13日

(45)【発行日】2018年8月1日

(54)【発明の名称】ＩＣダイおよび電圧チューナを有する半導体パッケージ

(51)【国際特許分類】

   H01L 25/04 20140101AFI20180723BHJP

   H01L 25/18 20060101ALI20180723BHJP

【ＦＩ】

   H01L25/04 Z

【請求項の数】15

【全頁数】13

(21)【出願番号】特願2016-508930(P2016-508930)

(86)(22)【出願日】2013年12月6日

(65)【公表番号】特表2016-518715(P2016-518715A)

(43)【公表日】2016年6月23日

(86)【国際出願番号】US2013073683

(87)【国際公開番号】WO2014171977

(87)【国際公開日】20141023

【審査請求日】2016年10月26日

(31)【優先権主張番号】13/866,893

(32)【優先日】2013年4月19日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】591025439

【氏名又は名称】ザイリンクス インコーポレイテッド

【氏名又は名称原語表記】ＸＩＬＩＮＸ ＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】110001195

【氏名又は名称】特許業務法人深見特許事務所

(72)【発明者】

【氏名】ボ，タオ・エイチ・ティ

(72)【発明者】

【氏名】ガン，アンディ・エイチ

(72)【発明者】

【氏名】リ，シャオ−ユ

(72)【発明者】

【氏名】クライン，マシュー・エイチ

【審査官】 木下 直哉

(56)【参考文献】

【文献】 特開２００３−１１００２４（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１１／００４２７９５（ＵＳ，Ａ１）

【文献】 米国特許出願公開第２００４／０１６４３９３（ＵＳ，Ａ１）

【文献】 米国特許出願公開第２０１２／０２２１８７３（ＵＳ，Ａ１）

【文献】 特開２００５−４９９７０（ＪＰ，Ａ）

【文献】 特開昭６１−５９５１５（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２５／００−２５／１８

(57)【特許請求の範囲】

【請求項1】

半導体パッケージであって、
インターポーザと、
前記インターポーザ上に配置され前記インターポーザを介して互いに結合された複数の集積回路（ＩＣ）ダイとを備え、前記複数のＩＣダイのうちの第１のＩＣダイは、前記複数のＩＣダイのうちの別のＩＣダイの定格クロック速度よりも高い定格クロック速度を有し、
前記複数のＩＣダイに電力を供給するために前記複数のＩＣダイにそれぞれ結合されたプログラム可能な複数の電圧チューナと、
前記プログラム可能な複数の電圧チューナのそれぞれに結合された複数の制御素子とを備え、
前記複数の電圧チューナのうちの第１の電圧チューナは前記第１のＩＣダイに結合され、
前記複数の電圧チューナのうちの各電圧チューナは、前記複数の制御素子のうちのそれぞれの制御素子においてプログラムされた値によって選択された電圧レベルを供給するように構成され、
前記複数の制御素子の各々は、前記プログラムされた値を不揮発的に保持する読み出し素子であり、
前記第１の電圧チューナは、前記第１の電圧チューナに対する電圧入力の電圧レベルを低減し、低減した電圧を前記第１のＩＣダイに出力するようにプログラムされ、
前記電圧チューナは前記インターポーザに配置されている、半導体パッケージ。

【請求項2】

前記複数の電圧チューナのうちの前記第１の電圧チューナ以外の電圧チューナは、それぞれのＩＣダイに対する変更なしで入力電圧を与えるようにプログラムされている、請求項１に記載の半導体パッケージ。

【請求項3】

前記複数の電圧チューナのうちの各電圧チューナは、前記各電圧チューナに対する電圧入力を低減し、低減した電圧を対応する前記ＩＣダイに出力するようにプログラムされている、請求項１に記載の半導体パッケージ。

【請求項4】

パッケージ基板をさらに備え、
前記インターポーザは前記パッケージ基板上に配置されている、請求項１〜３のいずれか一項に記載の半導体パッケージ。

【請求項5】

前記ＩＣダイは機能的に等価である、請求項１〜４のいずれか一項に記載の半導体パッケージ。

【請求項6】

前記ＩＣダイはフィールドプログラマブルゲートアレイである、請求項１〜４のいずれか一項に記載の半導体パッケージ。

【請求項7】

前記ＩＣダイは機能的に異なる、請求項１〜４のいずれか一項に記載の半導体パッケージ。

【請求項8】

各電圧チューナは、前記複数の制御素子のうちの前記それぞれの制御素子において前記プログラムされた値によって選択可能な一連の１つ以上の抵抗器である、請求項１から請求項７のいずれか１項に記載の半導体パッケージ。

【請求項9】

電子システムを構築する方法であって、
複数のＩＣダイのそれぞれの定格クロック速度を決定することと、
前記複数のＩＣダイをビンに分類することとを含み、各ビンの前記ＩＣダイは、前記電子システムを構築する際に、前記システム内のＩＣダイ間の適切なセットアップ時間およびホールド時間を危うくすることなく、前記ビンの前記ＩＣダイのうちのいずれかを使用できるようにする範囲に含まれる定格クロック速度を有し、
前記それぞれの定格クロック速度および前記電子システムの目標電力プロファイルに基づいて、ビンの複数のＩＣダイのそれぞれの電圧レベルを決定することと、
前記複数のＩＣダイをインターポーザに装着することと、
前記複数のＩＣダイに電力を供給するために、前記インターポーザ上の前記ＩＣダイ各々を、前記インターポーザの回路層に配置された複数のプログラム可能な電圧チューナのうちの対応するプログラム可能な電圧チューナに結合することと、
複数の制御素子を、それぞれの値でプログラムすることとを含み、前記複数の制御素子の各々は、前記プログラムされた値を不揮発的に保持する読み出し素子であり、各電圧チューナは、前記インターポーザ上の前記ＩＣダイのうちの１つのＩＣダイに、前記それぞれの値によって選択された前記それぞれの電圧レベルを供給する、方法。

【請求項10】

前記複数のＩＣダイのうちの第１のＩＣダイは、前記複数のＩＣダイのうちの別のＩＣダイの定格クロック速度よりも高い定格クロック速度を有し、
前記ＩＣダイを対応する電圧チューナに結合することは、前記複数の電圧チューナのうちの第１の電圧チューナを前記インターポーザ上の第１のＩＣダイに結合することを含み、
前記プログラムすることは、前記第１の電圧チューナを、入力電圧レベルを低減し、低減した電圧を前記第１のＩＣダイに出力するようにプログラムすることを含む、請求項９に記載の方法。

【請求項11】

前記プログラムすることは、前記複数の電圧チューナのうちの前記第１の電圧チューナ以外の電圧チューナを、それぞれのＩＣダイに対する変更なしで入力電圧を与えるようにプログラムすることを含む、請求項１０に記載の方法。

【請求項12】

前記プログラムすることは、前記複数の電圧チューナのうちの前記第１の電圧チューナ以外の各電圧チューナを、入力電圧を低減し、低減した電圧を対応するＩＣダイに出力するようにプログラムすることを含む、請求項１０に記載の方法。

【請求項13】

各電圧チューナは、一連の１つ以上の抵抗器であり、前記方法は、前記１つ以上の抵抗器の１つ以上を、前記複数の制御素子のうちの前記それぞれの制御素子において前記プログラムされた値に応じて選択することを含む、請求項９に記載の方法。

【請求項14】

電子システムであって、
プリント回路基板と、
前記プリント回路基板上に搭載された半導体パッケージとを備え、
前記半導体パッケージは、
パッケージ基板と、
前記パッケージ基板上に配置されたインターポーザと、
前記インターポーザ上に配置され前記インターポーザを介して互いに結合された複数の集積回路（ＩＣ）ダイとを含み、前記複数のＩＣダイのうちの第１のＩＣダイは、前記複数のＩＣダイのうちの別のＩＣダイの定格クロック速度よりも高い定格クロック速度を有し、
前記複数のＩＣダイに電力を供給するために前記複数のＩＣダイにそれぞれ結合されたプログラム可能な複数の電圧チューナと、
前記プログラム可能な複数の電圧チューナにそれぞれ結合された複数の制御素子とを備え、
前記複数の電圧チューナのうちの第１の電圧チューナは前記第１のＩＣダイに結合され、
前記複数の電圧チューナのうちの各電圧チューナは、前記複数の制御素子のうちのそれぞれの制御素子においてプログラムされた値によって選択された電圧レベルを供給するように構成され、
前記複数の制御素子の各々は、前記プログラムされた値を不揮発的に保持する読み出し素子であり、
前記第１の電圧チューナは、前記第１の電圧チューナに対する電圧入力の電圧レベルを低減し、低減した電圧を前記第１のＩＣダイに出力するようにプログラムされており、
前記電圧チューナは前記インターポーザの回路層に配置されている、電子システム。

【請求項15】

各電圧チューナは、前記複数の制御素子のうちの前記それぞれの制御素子において前記プログラムされた値によって選択可能な一連の１つ以上の抵抗器である、請求項１４に記載の電子パッケージ。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は概して定格クロック速度が異なる複数のダイを有するマルチダイ半導体パッケージに関する。

【背景技術】

【0002】

背景
機能および種類が同一の電子機器が異なる速度グレード（たとえば異なるクロック周波数で機能することができる）で販売されていることがよくある。このような機器の中には、パッケージ内において、積層された同一種類および機能の複数の集積回路（ＩＣ）ダイを有するものがある。これら同一種類のＩＣダイは、同一の設計仕様に基づいているであろうが、製造のばらつきが原因で、到達可能な最大動作クロック周波数（または定格クロック速度）が異なることがある。

【0003】

このパッケージ内のＩＣダイ間の適切なセットアップ時間およびホールド時間を維持するためには、このパッケージのために選ばれたＩＣダイ間の速度差が大きすぎてはならない。このため、製造されたＩＣダイを、各グループがそのグループに適した範囲内の速度のＩＣダイを有する、複数のグループに分類してもよい。これらグループはビンと呼ばれることがある。１つのビンの複数のＩＣダイがそれぞれ種々異なる速度を有する場合があるものの、すべての速度はそのビンに対して指定された速度範囲に含まれる。各装置またはパッケージは、特定のビンの複数のダイを用いて構成し得る。１つのビンのＩＣダイから作成されたパッケージは、別のビンのＩＣダイから作成されたパッケージの速度グレードと異なる速度グレードを有する場合がある。

【0004】

上記１つのビンの複数のＩＣダイの速度範囲により、パッケージを作成する際に、適切なセットアップ時間およびホールド時間を危うくすることなく、このビンのＩＣダイのうちのいずれかを使用することができる。しかしながら、パッケージの定格電力を満たすためには、各パッケージにおいて、１つのビンの高速ＩＣダイ（定格クロック速度がより高いダイ）に対していくらかの比率の低速ＩＣダイ（定格クロック速度がより低いダイ）を使用すればよい。しかしながら、このビンの高速ＩＣダイに対する低速ＩＣダイの比率は、パッケージにとって望ましい比率に見合っていない場合がある。高速ダイの数が多すぎ低速ダイの数が少なすぎると、いくつかの高速ダイが廃棄され結果として製造コストが増すことがある。

【発明の概要】

【課題を解決するための手段】

【0005】

概要
半導体パッケージは、インターポーザと、インターポーザ上に配置されインターポーザを介して互いに結合された複数の集積回路（ＩＣ）ダイとを備える。複数のＩＣダイのうちの第１のＩＣダイは、複数のＩＣダイのうちの別のＩＣダイの定格クロック速度よりも高い定格クロック速度を有する。プログラム可能な複数の電圧チューナが複数のＩＣダイにそれぞれ結合されている。複数の電圧チューナのうちの第１の電圧チューナは第１のＩＣダイに結合され、第１の電圧チューナは、第１の電圧チューナに対する電圧入力の電圧レベルを低減し、低減した電圧を第１のＩＣダイに出力するようにプログラムされている。

【0006】

このような半導体パッケージのうちのいくつかにおいて、下記事項うちの１つ以上が当てはまり得る。複数の電圧チューナのうちの第１の電圧チューナ以外の電圧チューナは、それぞれのＩＣダイに対する変更なしで入力電圧を与えるようにプログラムされてもよく、複数の電圧チューナのうちの各電圧チューナは、各電圧チューナに対する電圧入力を低減し、低減した電圧を対応するＩＣダイに出力するようにプログラムされてもよく、電圧チューナはインターポーザに配置されていてもよく、電圧チューナは複数のＩＣダイに配置されていてもよく、半導体パッケージはパッケージ基板をさらに備えていてもよく、インターポーザはパッケージ基板上に配置され、電圧チューナはパッケージ基板上に配置され、電圧チューナはＩＣダイにワイヤボンディングされていてもよく、ＩＣダイは機能的に等価であってもよく、ＩＣダイはフィールドプログラマブルゲートアレイであってもよく、および／または、ＩＣダイは機能的に異なっていてもよい。

【0007】

また、電子システムを構築する方法が提供される。この方法は、複数のＩＣダイのそれぞれの定格クロック速度を決定することを含む。複数のＩＣダイのうちの第１のダイは、複数のダイのうちの別のダイの定格クロック速度よりも高い定格クロック速度を有すると決定される。複数のＩＣダイのそれぞれの電圧レベルは、それぞれの定格クロック速度および電子システムの目標電力プロファイルに基づいて決定される。ＩＣダイはインターポーザに装着され、インターポーザ上のＩＣダイ各々は複数の電圧チューナのうちの対応する電圧チューナに結合される。各電圧チューナは、インターポーザ上のＩＣダイのうちの１つのＩＣダイにそれぞれの電圧レベルを供給するようにプログラムされている。

【0008】

このような方法のうちのいくつかにおいて、下記事項のうちの１つ以上が当てはまり得る。複数のＩＣダイのうちの第１のＩＣダイは、複数のＩＣダイのうちの別のＩＣダイの定格クロック速度よりも高い定格クロック速度を有していてもよく、ＩＣダイを対応する電圧チューナに結合することは、複数の電圧チューナのうちの第１の電圧チューナをインターポーザ上の第１のＩＣダイに結合することを含んでいてもよく、プログラムすることは、第１の電圧チューナを、入力電圧レベルを低減し、低減した電圧を第１のＩＣダイに出力するようにプログラムすることを含んでいてもよく、プログラムすることは、複数の電圧チューナのうちの第１の電圧チューナ以外の電圧チューナを、それぞれのＩＣダイに対する変更なしで入力電圧を与えるようにプログラムすることを含んでいてもよく、および／または、プログラムすることは、複数の電圧チューナのうちの第１の電圧チューナ以外の各電圧チューナを、入力電圧を低減し、低減した電圧を対応するＩＣダイに出力するようにプログラムすることを含んでいてもよい。

【0009】

また、電子システムが提供される。このシステムは、プリント回路基板と、プリント回路基板上に搭載された半導体パッケージとを備える。半導体パッケージは、パッケージ基板と、パッケージ基板上に配置されたインターポーザと、インターポーザ上に配置されインターポーザを介して互いに結合された複数の集積回路（ＩＣ）ダイとを含む。複数のＩＣダイのうちの第１のＩＣダイは、複数のＩＣダイのうちの別のＩＣダイの定格クロック速度よりも高い定格クロック速度を有する。プログラム可能な複数の電圧チューナがプリント回路基板上に配置され複数のＩＣダイにそれぞれ結合されている。複数の電圧チューナのうちの第１の電圧チューナは第１のＩＣダイに結合され、第１の電圧チューナは、第１の電圧チューナに対する電圧入力の電圧レベルを低減し、低減した電圧を第１のＩＣダイに出力するようにプログラムされている。

【0010】

その他の特徴は、以下の詳細な説明および請求項を考慮することによってわかるであろう。

【0011】

回路および方法のさまざまな局面および特徴は、以下の詳細な説明を検討し図面を参照すれば明らかになるであろう。

【図面の簡単な説明】

【0012】

【図1】ＩＣパッケージを示し、このパッケージの各ＩＣダイの電力はそれぞれの電圧チューナによって制御される。

【図2】複数のＩＣダイを有するＩＣパッケージの断面図を示し、ＩＣダイは各々、それぞれの電圧チューナおよびプログラム可能な制御素子を有する。

【図3】複数のＩＣダイを有するＩＣパッケージの断面図を示し、パッケージには各ＩＣダイそれぞれの電圧チューナおよびプログラム可能な制御素子が配置されている。

【図4】複数のＩＣダイを有するＩＣパッケージの断面図を示し、各電圧チューナはパッケージ基板に装着されている。

【図5】複数のＩＣダイを有するＩＣパッケージの断面図を示し、各電圧チューナはプリント回路基板に装着されている。

【図6】ＩＣダイおよび対応する電圧チューナを有する半導体パッケージを作成するプロセスのフローチャートである。

【図7】上記教示に従う１つまたは複数のＩＣダイから作成し得るプログラム可能な論理ＩＣの一例のブロック図である。

【発明を実施するための形態】

【0013】

詳細な説明
あるビンの低速ダイに対する高速ダイの望ましくない割合に関連する課題に対処するために、ビンの複数のＩＣダイを有するように作成された半導体パッケージを、これらＩＣダイそれぞれの電圧チューナを含むようにすればよい。電圧チューナがパッケージ内の各ＩＣダイの消費電力を制御することにより、電圧チューナがない場合に可能な高速ダイよりも多くの高速ダイを使用することができる。たとえば、ある定格電力を満たすＩＣパッケージを作成する際に３つの低速ＩＣダイと１つの高速ＩＣダイを使用しようとするもののこの比率にするとビンの高速ダイは多すぎ低速ダイは少なすぎる場合、パッケージにおいてこのビンの高速ダイを低速ダイの代わりに使用すればよい。パッケージ内のこれら高速ダイの消費電力を低減するためには、パッケージ内の高速ダイに対する入力電圧を電圧チューナによって低減すればよい。入力電圧を低減するとＩＣダイの消費電力および動作速度が低下することはわかっているので、高速ダイを制御してあたかも低速ダイであるかのように動作させればよい。

【0014】

図１はＩＣパッケージ１００を示し、このパッケージの各ＩＣダイの電力はそれぞれの電圧チューナによって制御される。この例のパッケージはＩＣダイ１０２、１０４、１０６、および１０８を含み、これらダイの電源電圧はそれぞれ電圧チューナ１１０、１１２、１１４、および１１６によって制御される。制御素子１１８、１２０、１２２、および１２４によって示されるように、電圧チューナは各々個別にプログラム可能である。電力は電源線１３０によって電圧チューナに供給される。

【0015】

ＩＣダイ１０２、１０４、１０６、および１０８は、インターポーザ（図示せず）上に配置されインターポーザによって相互に結合されてもよい。４つのＩＣダイが示されているが、用途の要件に応じて、パッケージはこれよりも多いかまたは少ないＩＣダイを含み得ることが理解されるであろう。図１に示されるパッケージが表わし得る用途では、このパッケージにとって望ましい定格電力を得るために、１つの高速ＩＣダイに対して３つの低速ＩＣダイという比率が好ましい。パッケージを構成するために使用するビンにおいて低速ＩＣダイが少なすぎ高速ＩＣダイが多すぎる場合、所望の低速ダイのうちの１つ以上の代わりに１つの高速ダイを使用してもよい。たとえば、用途にとって、ビンの高速ＩＣダイに対する低速ＩＣダイの割合として３：１が好ましい場合は、ＩＣダイ１０２、１０４、１０６を低速ＩＣダイとしＩＣダイ１０８を高速ＩＣダイとしてパッケージを作成すればよい。しかしながら、ビンの高速ＩＣダイに対する低速ＩＣダイの割合が３：１ではなく１：１の場合は、ＩＣダイ１０８だけでなくそれよりも多いＩＣダイを高速ＩＣダイとすればよい。たとえば、ＩＣダイ１０２、１０４または１０６のうちの１つ以上を高速ＩＣダイとしてもよい。高速ダイである、ＩＣダイ１０２、１０４および１０６のうちの１つ以上に結合された電圧チューナは、これら１つ以上のダイに対する電源電圧を低減して結果としてパッケージが所望の定格電力を有するようにすればよい。低速ダイに結合された電圧チューナは、それぞれのＩＣダイを変えることなく入力電源電圧を送るようにプログラムすればよい。

【0016】

電圧チューナおよび制御素子の実装は、用途の要件に応じて変化し得ることが理解されるであろう。実装例では、各電圧チューナは、制御要素においてプログラムされた値によって選択された一連の１つ以上の抵抗器であってもよい。制御素子はたとえばＰＲＯＭ、ＥＰＲＯＭ、またはＥＥＰＲＯＭ、またはＥＦＵＳＥであってもよい。

【0017】

ＩＣダイは、機能的に互いに異なっていても機能的に互いに等価であってもよい。たとえば、ＩＣダイは、異なる特定用途向け集積回路（ＡＳＩＣ）ダイであってもよく、または、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）ダイの機能的に等価のインスタンスであってもよい。

【0018】

ビンの高速ＩＣダイと組合わせて使用する低速ＩＣダイがこのビンにない場合は、半導体パッケージを作成する際にすべての高速ダイを使用してもよい。このパッケージ内のＩＣダイすべての電圧チューナを、ＩＣダイに対する電源電圧を適切なレベルに低減するようにプログラムしてもよい。

【0019】

図２は、複数のＩＣダイを有するＩＣパッケージの断面図を示し、ＩＣダイは各々、それぞれの電圧チューナおよびプログラム可能な制御素子を有する。電圧チューナ２０２および２０４は、インターポーザ２０８（またはマザーダイ）の回路層２０６に配置されている。制御素子２１０および２１２もインターポーザの回路層に配置されている。

【0020】

この半導体パッケージは、インターポーザ２０８と、ドーターＩＣダイ２３２および２３４と、パッケージ基板２１８とを含む。２つのＩＣダイ２３２および２３４のみが示されているが、さまざまな実装例においてその他のダイがパッケージに含まれる場合があることが理解されるであろう。この組立品は、典型的にはパッケージング材料（図示せず）に封入される。半導体パッケージは、はんだボールグリッドアレイ（ＢＧＡ）２２４によってプリント回路基板２２２上に搭載されている。ボールグリッドアレイは、対応する基板およびプリント回路基板のコンタクトパッドとともに、半導体パッケージと外部環境との間の電気的および機械的接続性を与える。

【0021】

はんだバンプアレイ２２６によってパッケージ基板２１８上に搭載されているインターポーザ２０８は、典型的にはシリコンである半導体基板を含み、この基板は、回路層２０６およびダイの表面または裏面に形成された集積回路に対する基体を提供する。シリコン貫通電極（ＴＳＶ）（たとえばＴＳＶ２２８）が、上記シリコンに形成されて、回路層２０６と裏面または上面のコンタクトパッド２３０との間の電気的接続性を与える。

【0022】

ドーターＩＣダイ２３２および２３４はそれぞれ集積回路層２３６および２３８を有する。各ドーターＩＣダイの表面には、典型的には集積回路層に結合されたコンタクトパッド（たとえばコンタクトパッド２４０）のアレイが設けられている。はんだバンプ（たとえばはんだバンプ２４２）は、ドーターＩＣダイの集積回路とインターポーザ２０８の集積回路との間の電気的接続を与える。

【0023】

電圧チューナ２０２および２０４は、はんだバンプアレイ２２６のはんだバンプ、パッケージ基板２１８、バンプアレイ２２４のはんだバンプ、およびプリント回路基板２２２のうちの１つ以上を介して電源電圧を受ける。電源電圧は、インターポーザの回路層２０６を介して電圧チューナに分配されてもよい。電圧チューナ２０２の出力ノード（図示せず）は、はんだバンプ２５２およびコンタクトパッド２５４によってＩＣダイ２３２に結合されたＴＳＶ２２０に接続される。コンタクトパッド２５４はＩＣダイ２３２の回路層２３６に接続され、はんだバンプ２５２を有するコンタクトパッドは、ＩＣダイの電力ノード、バンプ、またはピンと呼んでもよい。電圧チューナ２０４の出力ノード（図示せず）も同様に、ＴＳＶ２６２、はんだバンプ２６４、およびコンタクトパッド２６６によってＩＣダイ２３４に結合されている。

【0024】

制御素子２１０および２１２は、たとえばスキャンテスト回路によってまたはＥＦＵＳＥをプログラムすることによってプログラムされてもよい。

【0025】

図３は、複数のＩＣダイを有するＩＣパッケージの断面図を示し、パッケージには各ＩＣダイそれぞれの電圧チューナおよびプログラム可能な制御素子が配置されている。電圧チューナ３１２および３１６は、プログラム可能な制御素子３１４および３１８とともに、ＩＣダイ３２２および３２４に配置されている。ＩＣダイ３２２および３２４は、パッケージ基板３２８上に搭載されているインターポーザ３２６上に搭載されている。電源電圧は、電圧チューナ３１２に、はんだ接続３３２、ＴＳＶ３３４、アレイ３３６のはんだ接続、パッケージ基板３２８のビアおよびルーティングワイヤ（図示せず）、アレイ３３８のはんだ接続、ならびに、プリント回路基板３３０のビアおよびルーティングワイヤ（図示せず）によって入力される。ＩＣダイがインターポーザに装着されインターポーザがパッケージ基板に装着されパッケージ基板がプリント回路基板３３０に装着される構造は、図２に示し先に説明したものと同様であってもよい。

【0026】

電圧チューナ３１２およびプログラム可能な制御素子３１４は、回路層３４０の一部としてＩＣダイ３２２に形成される。同様に、電圧チューナ３１６およびプログラム可能な制御素子３１８は、回路層３４２の一部としてＩＣダイ３２４に形成される。電圧チューナ３１２の入力ノード（図示せず）は電源電圧をはんだ接続３３２から受け、この電圧チューナの出力ノード（図示せず）は回路層３４０の電源電圧配線に結合される。プログラム可能な制御素子３１８と電圧チューナとの結合は、回路層３４２の信号線によって与えられる。電圧チューナ３１６およびプログラム可能な制御素子３１８は同様にＩＣダイ３２４に配置される。制御素子３１４および３１８は、たとえばスキャンテスト回路によってまたはＥＦＵＳＥをプログラムすることによってプログラムされてもよい。

【0027】

図４は、複数のＩＣダイを有するＩＣパッケージの断面図を示し、各電圧チューナはパッケージ基板に装着されている。電圧チューナ４０２および４０４は、プログラム可能な制御素子４０６および４０８とともに、パッケージ基板４１０に配置されている。ＩＣダイ４１２および４１４は、プリント回路基板４１８上に搭載されているパッケージ基板４１０上に搭載されているインターポーザ４１６上に搭載されている。ＩＣダイがインターポーザに装着されインターポーザがパッケージ基板に装着されパッケージ基板がプリント回路基板４１８に装着される構造は、図２に示し先に説明したものと同様であってもよい。

【0028】

ワイヤボンド４２０は、電圧チューナ４０２の出力ノード（図示せず）をＩＣダイ４１２の電力パッド４２２に接続する。この電力パッドはＩＣダイ４１２の回路層４２４にＴＳＶ４２６によって接続される。電圧チューナ４０４は同様にＩＣダイ４１４に接続される。電源電圧は、電圧チューナ４０２に、ビア４２８、電力線４３０、ビア４３２、アレイ４３４のはんだ接続、ならびに、プリント回路基板４１８のビアおよびルーティングワイヤ（図示せず）によって、入力される。電源電圧は同様に電圧チューナ４０４への入力として与えられる。

【0029】

電圧チューナ４０２および４０４ならびにプログラム可能な制御素子４０６および４０８は、パッケージ基板４１０に表面実装される。制御素子は、たとえばスキャンテスト回路によってまたはＥＦＵＳＥをプログラムすることによってプログラムされてもよい。

【0030】

図５は、複数のＩＣダイを有するＩＣパッケージの断面図を示し、各電圧チューナはプリント回路基板に装着されている。電圧チューナ５０２および５０４は、プログラム可能な制御素子５０６および５０８とともに、プリント回路基板５１０上に配置されている。ＩＣダイ５１２および５１４は、プリント回路基板５１０上に搭載されているパッケージ基板５１８上に搭載されているインターポーザ５１６上に搭載されている。ＩＣダイがインターポーザに装着されインターポーザがパッケージ基板に装着されパッケージ基板がプリント回路基板５１０に装着される構造は、図２に示し先に説明したものと同様であってもよい。

【0031】

プリント回路トレース５３２は、電圧チューナ５０２の出力ノード（図示せず）をはんだ接続５３４に接続する。電源電圧は、プリント回路トレース５３６によって入力ノード（図示せず）に接続される。プリント回路トレース５３８は、電圧チューナ５０４の出力ノード（図示せず）をはんだ接続５４０に接続する。電源電圧は、別のプリント回路トレース（図示せず）によってトレース５３６に接続されてもよいプリント回路トレース５４２によって入力ノード（図示せず）に接続される。

【0032】

電源電圧は、ＩＣダイ５１２に、はんだ接続５４４のうちの１つ、ビア（たとえばビア５４６）、はんだ接続５４８のうちの１つ、パッケージ基板５１８の１つ以上のビアおよび導電線（図示せず）、ならびに、電圧チューナ５０２の出力ノードに接続されたはんだ接続５３４によって、入力される。電源電圧は同様にＩＣダイ５１４に与えられる。

【0033】

電圧チューナ５０２および５０４ならびにプログラム可能な制御素子５０６および５０８は、プリント回路基板５１０に表面実装される。制御素子はたとえばスキャンテスト回路によってまたはＥＦＵＳＥをプログラムすることによってプログラムされてもよい。

【0034】

図６は、ＩＣダイおよび対応する電圧チューナを有する半導体パッケージを作成するプロセスのフローチャートである。ブロック６０２で、複数のＩＣダイが作成される。ある用途の例において、ダイは同一の仕様で作成されてもよい。ブロック６０４で、各ダイの速度グレードが決定される。速度グレードは、ＩＣダイを動作させることができる最大クロック速度であってもよい。ブロック６０６で、ダイの個々の速度グレードおよび構成する半導体パッケージの目標電力プロファイルに基づいて、このパッケージの作成に使用するダイについて所望の電源電圧レベルを決定する。目標電力プロファイルは、半導体パッケージが消費するはずの電力の最大レベルを特定し得る。この目標電力プロファイルに適合するために、ＩＣダイのうちの１つ以上に対する電圧レベルを低減してもよい。ブロック６０８で、インターポーザ上に積層されたＩＣダイを有しダイがそれぞれの電圧チューナに結合されたパッケージを作成する。ブロック６１０で、電圧チューナが、所望のレベルの電源電圧をＩＣダイに供給するようプログラムされる。

【0035】

図７は、上記教示に従う１つまたは複数のＩＣダイから作成し得るプログラム可能な論理ＩＣの一例のブロック図である。このプログラム可能なＩＣの一例はフィールドプログラマブルゲートアレイ（ＦＰＧＡ）である。しかしながら、本明細書に記載の構造および方法は、ＦＰＧＡまたはその他のプログラム可能な論理ＩＣに限定されるのではなく、プログラム不能なＩＣ、部分的にプログラム可能なＩＣ、または、プログラム可能なＩＣ、プログラム不能なＩＣ、もしくは部分的にプログラム可能なＩＣの何らかの組合せを含む、その他のＩＣに適用し得る。

【0036】

ＦＰＧＡは、そのアレイ内において数種類のプログラム可能な論理ブロックを含み得る。たとえば、図７は、多数の異なるプログラム可能なタイルを含むＦＰＧＡアーキテクチャ（７００）を示す。このタイルは、マルチギガビットトランシーバ（ＭＧＴ７０１）、構成可能な論理ブロック（ＣＬＢ７０２）、ランダムアクセスメモリブロック（ＢＲＡＭ７０３）、入出力ブロック（ＩＯＢ７０４）、構成およびクロック論理（ＣＯＮＦＩＧ／ＣＬＯＣＫＳ７０５）、デジタル信号処理ブロック（ＤＳＰ７０６）、専用入出力ブロック（Ｉ／Ｏ７０７）、例としてたとえばクロックポート、および、デジタルクロックマネージャ、アナログデジタル変換器、システムモニタリング論理等のその他のプログラム可能な論理７０８を含む。いくつかのＦＰＧＡはまた、専用プロセッサブロック（ＰＲＯＣ７１０）ならびに内部および外部再構成ポート（図示せず）を含む。

【0037】

いくつかのＦＰＧＡでは、プログラム可能な各タイルは、隣接する各タイルにおける対応する相互接続素子へのおよびこの素子からの標準接続を有するプログラム可能な相互接続素子（ＩＮＴ７１１）を含む。したがって、プログラム可能な相互接続素子をまとめて、図示のＦＰＧＡのプログラム可能な相互接続構造を実現する。プログラム可能な相互接続素子ＩＮＴ７１１はまた、図７の上部に含まれる例によって示されるように、同一タイル内のプログラム可能な論理素子へのおよびこの素子からの接続を含む。

【0038】

たとえば、ＣＬＢ７０２は、ユーザ論理を実現するようにプログラムできる構成可能な論理素子ＣＬＥ７１２と、１つのプログラム可能な相互接続素子ＩＮＴ７１１とを含み得る。ＢＲＡＭ７０３は、１つ以上のプログラム可能な相互接続素子に加えてＢＲＡＭ論理素子（ＢＲＬ７１３）を含み得る。典型的に、１つのタイルに含まれる相互接続素子の数は、このタイルの幅に依存する。示されているＦＰＧＡにおいて、ＢＲＡＭタイルの幅は５つのＣＬＢの幅と同一であるが、この数は他の数（たとえば４つ）であっても使用できる。ＤＳＰタイル７０６は、適切な数のプログラム可能な相互接続素子に加えてＤＳＰ論理素子（ＤＳＰＬ７１４）を含み得る。ＩＯＢ７０４は、たとえば、プログラム可能な相互接続素子ＩＮＴ７１１の１つのインスタンスに加えて、入出力論理素子（ＩＯＬ７１５）の２つのインスタンスを含み得る。当業者には明らかであるように、たとえば入出力論理素子７１５に接続された実際の入出力パッドは、示されているさまざまな論理ブロックよりも上に積層された金属を用いて接続され、典型的には入出力論理素子７１５の領域に限定されない。

【0039】

示されているＦＰＧＡにおいて、ダイの中心近くの水平領域（図７で影が付けられて示される）は、構成、クロック、およびその他の制御論理に使用される。この水平領域から延在する垂直領域７０９を用いてクロックおよび構成信号をＦＰＧＡの幅全体を通して分配する。

【0040】

図７に示されるアーキテクチャを用いるいくつかのＦＰＧＡは、ＦＰＧＡの大部分を構成する通常の行構造を壊す他の論理ブロックを含む。他の論理ブロックは、プログラム可能なブロックおよび／または専用論理である。たとえば、図７に示されるプロセッサブロックＰＲＯＣ７１０はＣＬＢおよびＢＲＡＭのいくつかの行にまたがっている。

【0041】

なお、図７は、代表的なＦＰＧＡアーキテクチャを示すことだけを意図している。１行の論理ブロックの数、行の相対的な高さ、行の数および順序、行に含まれる論理ブロックの種類、論理ブロックの相対的な大きさ、および図７の上端に含まれる配線／論理実装は、専ら代表的なものである。たとえば、実際のＦＰＧＡでは、ＣＬＢがある場合は常に典型的にはＣＬＢの隣接する２つ以上の行があることでユーザ論理を効率的に実装するのが容易になる。

【0042】

場合によっては局面および特徴を個々の図面に記載してもよいが、１つの図面の特徴と別の図面の特徴との組合わせは、明確に示されていないかまたは明確に組合わせとして説明されていないが、可能である。

【0043】

開示された特徴は、さまざまな半導体パッケージに応用できると考えられる。本明細書を考慮すればその他の局面および特徴は当業者には明らかであろう。明細書および図面は例にすぎず本発明の真の範囲は以下の請求項によって示されることが意図されている。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】