特許 6367575 二次電池搭載回路チップ及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6367575

(24)【登録日】2018年7月13日

(45)【発行日】2018年8月1日

(54)【発明の名称】二次電池搭載回路チップ及びその製造方法

(51)【国際特許分類】

   H01L 21/822 20060101AFI20180723BHJP

   H01L 27/04 20060101ALI20180723BHJP

   H01M 10/0562 20100101ALI20180723BHJP

【ＦＩ】

   H01L27/04 A

   H01L27/04 E

   H01M10/0562

【請求項の数】16

【全頁数】22

(21)【出願番号】特願2014-33854(P2014-33854)

(22)【出願日】2014年2月25日

(65)【公開番号】特開2015-159222(P2015-159222A)

(43)【公開日】2015年9月3日

【審査請求日】2016年12月26日

(73)【特許権者】

【識別番号】000153018

【氏名又は名称】株式会社日本マイクロニクス

(73)【特許権者】

【識別番号】310005722

【氏名又は名称】グエラテクノロジー株式会社

(74)【代理人】

【識別番号】100158229

【弁理士】

【氏名又は名称】水野 恒雄

(72)【発明者】

【氏名】津国 和之

(72)【発明者】

【氏名】井上 龍雄

(72)【発明者】

【氏名】檜皮 清康

(72)【発明者】

【氏名】殿川 孝司

(72)【発明者】

【氏名】中澤 明

【審査官】 棚田 一也

(56)【参考文献】

【文献】 特開２００６−２８６６９０（ＪＰ，Ａ）

【文献】 特開２００５−３４０４７９（ＪＰ，Ａ）

【文献】 特開２００４−２１４４０４（ＪＰ，Ａ）

【文献】 特開２００８−１５９３９９（ＪＰ，Ａ）

【文献】 国際公開第２０１３／１８３１３２（ＷＯ，Ａ１）

【文献】 特開２０００−１８３２８７（ＪＰ，Ａ）

【文献】 特開平０３−２５３０６６（ＪＰ，Ａ）

【文献】 特開平１０−０５１０１７（ＪＰ，Ａ）

【文献】 特開２０００−１０６３６６（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／８２２

Ｈ０１Ｌ ２７／０４

(57)【特許請求の範囲】

【請求項1】

回路と一体的に形成される二次電池搭載回路チップであって、
多層配線された前記回路の最上部配線層の少なくとも一部の領域、又は、全面を、面構造の負電極又は正電極とし、前記二次電池の負電極又は正電極と共通に使用して、回路に面した領域に前記二次電池を形成したことを特徴とする二次電池搭載回路チップ。

【請求項2】

前記二次電池を多層配線された回路の最上部に形成し、さらに多層配線された回路の裏面にも形成したことを特徴とする請求項１に記載の二次電池搭載回路チップ。

【請求項3】

前記二次電池の下部電極及び／又は上部電極は回路の配線層及びビアホールにより回路内部の電源層配線と接続されることを特徴とする請求項１又は２に記載の二次電池搭載回路チップ。

【請求項4】

前記二次電池は実装時に他の電気部品に電力を供給できるように配置されたパッドに接続することを特徴とする請求項１又は２に記載の二次電池搭載回路チップ。

【請求項5】

前記二次電池の制御を行う回路が設けられており、二次電池の電極が配線及びビアホールを通して接続していること、
を特徴とする請求項１又は２に記載の二次電池搭載回路チップ。

【請求項6】

前記回路チップには電子回路、論理回路、センサーまたはＭＥＭＳにより形成された要素部品を有していることを特徴とする請求項１又は２に記載の二次電池搭載回路チップ。

【請求項7】

前記二次電池は、電極で分割された複数個の二次電池であること、
を特徴とする請求項１又は２に記載の二次電池搭載回路チップ。

【請求項8】

複数の前記二次電池が積層されていること、
を特徴とする請求項１又は２に記載の二次電池搭載回路チップ。

【請求項9】

パッシベーションされた回路面に前記二次電池を直接作製したことを特徴とする請求項１又は２に記載の二次電池搭載回路チップ。

【請求項10】

前記二次電池の下部電極及び上部電極が回路チップの外部を通して、回路チップ内の電源配線あるいは二次電池制御回路に接続することを特徴とする請求項１又は２に記載の二次電池搭載回路チップ。

【請求項11】

前記二次電池の下部電極及び上部電極を回路チップの基板を貫通するビアホールを通して回路内の電源配線あるいは二次電池制御回路に接続することを特徴とする請求項１又は２に記載の二次電池搭載回路チップ。

【請求項12】

前記二次電池は量子電池であることを特徴とする請求項１又は２に記載の二次電池搭載回路チップ。

【請求項13】

回路上に二次電池を搭載した二次電池搭載回路チップの製造方法であって、
ウェハに形成された複数個の回路に対してパッシベーションされた上面は、多層配線された前記回路の最上部配線層の少なくとも一部の領域、又は、全面を、面構造の負電極又は正電極であり、前記二次電池の負電極又は正電極と共通に使用して、回路チップ毎に分割され、かつ回路チップが電気的に接続する領域を除いた領域、かつパッシベーション下層の配線と接続部分を含む領域にパターニングされた下部電極層を形成する下部電極層形成工程と、
前記ウェハの下部電極上に電気を蓄える充電層を、充電層用材料の塗布・焼成により形成する充電層形成工程と、
少なくとも、前記充電層上およびパッシベーション層の下層配線と接続する領域に、パターニングされた上部電極層を形成する上部電極層形成工程と、
からなることを特徴とする二次電池搭載回路チップの製造方法。

【請求項14】

前記上部電極層形成工程において、
複数の二次電池を形成するように、前記上部電極を分割してパターニングすること、
を特徴とする請求項１３に記載の二次電池搭載回路チップの製造方法。

【請求項15】

前記充電層形成工程は、
前記下部電極層が形成されたウェハの表面又は裏面の、少なくとも全ての下部電極層を含む領域に、充電層用材料の塗布・焼成により、電気を蓄える充電層を形成する充電層形成工程と、
前記下部電極層に対応して充電層用フォトレジストパターンを形成する充電層用フォトレジストパターン形成工程と、
前記充電層用フォトレジストパターンのない充電層領域を除去する充電層除去工程と、 前記充電層用フォトレジストパターンを除去する充電層用フォトレジストパターン除去工程と、
からなることを特徴とする請求項１３に記載の二次電池搭載回路チップの製造方法。

【請求項16】

前記製造方法において、二次電池形成後に電池を試験する工程と二次電池に電圧を印加することにより、コンディショニングを行なうコンディショニング工程と有する請求項１３又は１４に記載の二次電池搭載回路チップの製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、シリコン基板等に作製された回路に二次電池を一体形成する二次電池搭載回路チップの構造及び製造方法に関する。

【背景技術】

【0002】

電気を充電して保存することができる二次電池は、鉛蓄電池、ニッケル・カドミウム蓄電池やリチウムイオン二次電池等が開発され実用に供されているが、近年、薄膜形成可能な全固体二次電池が注目され、その安全性と実装空間の狭小化により小型機器への適用が進められている。

【0003】

非特許文献１では、眼の病気である緑内障等に対して、その原因となる眼圧を測定するための小型装置に二次電池を搭載している。眼の中に入れて圧力を測定するため、小型化可能な薄膜リチウム電池が搭載されている。図１８は、非特許文献１に開示されているＩＯＰＭ（Ｉｎｔｒａｏｃｕｌａｒ Ｐｒｅｓｓｕｒｅ Ｍｏｎｉｔｅｒ：眼球内圧力モニタ）である。ＩＯＰＭは、眼球に入れるため、マイクロサイズの機器であり、一体型の電源として薄膜リチウムイオン二次電池が使用されている。圧力センサー１００の上部に薄膜リチウムイオン二次電池１０２が搭載され、さらに制御用のマイクロプロセッサや記憶素子等の回路部１０４が搭載されている。これらの圧力センサー１００、薄膜リチウムイオン電池１０２と回路部は、個別のディスクリート部品を物理的に重ね合わせている。

【0004】

非特許文献２には、図１９に示したように、環境モニタリングや医療分野における生体モニタリングなどで使用され、充電や電池交換を必要としない小型センサーが開示されている。消費電力を抑えて長期間動作するセンサーユニットは従来から発表されているが、小型の電池では電源容量が不足するため、電池の大きさが障害となってセンサーユニット全体を小型化することができなかった。このため、マイクロプロセッサやセンサーの制御に省電力技術を導入して、さらに内蔵する太陽電池とリチウム電池も薄膜化により小型にし、長期間にわたって動作する小型センサーユニットを開発した。センサーユニットの外観は、３．５ｍｍ×２．５ｍｍ×１．０ｍｍの大きさで体積は８．７５ｍｍ^３である。上部には４つの太陽電池セル１２４があり、これらの合計面積は２ｍｍ^２である。その下に３２ｂｉｔマイクロプロセッサ１２２、およびメモリと薄膜リチウムイオン二次電池１２０が格納されている。薄膜リチウムイオン二次電池の体積は２．９ｍｍ^３と極めて小さい。

【0005】

小型センサーに埋め込まれる薄膜リチウムイオン二次電池１２０は、シリコンウェハに複数個のチップが作製され、切断され個別のチップにしている。そしてチップは、そのまま、あるいは実装のためパッケージされ、テープに装着して、実装装置で回路基板に実装され、ハンダ付けされる。このように、チップ化された二次電池は、一つの部品として取り扱うことができる。

【0006】

特許文献１には、基板の上に固体薄膜二次電池を形成することにより固体薄膜二次電池をモノリシックに内蔵させた半導体装置、さらに、これにより電子素子と固体薄膜二次電池がモノリシックに回路構成されている半導体装置が開示されている。固体薄膜二次電池は、全固体リチウムイオン二次電池であり、半導体素子基板の表面改質により形成した多孔質膜を負極活物質とする固体薄膜二次電池を該基板上に形成することにより固体薄膜二次電池をモノリシックに内蔵させている。

【0007】

図２０に示すように、モノリシック二次電池内蔵型半導体素子基板のＩＣ／ＬＳＩチップ１１６は、モノリシックに形成した固体薄膜二次電池を内部結線１１２−１，１１２−２によりＩＣ／ＬＳＩ部に接続されている。ＩＣ／ＬＳＩチップ１１６の基板には、メモリ回路部１１４に電力を供給するためのモノリシック固体薄膜二次電池群１１０−１、及び主として論理回路部１１３に電力を供給するためのモノリシック二次電池群１１０−２が回路群と一緒に集積されている。両者は、それぞれ複数の内部結線により電気的に接続することができる。外部結線も可能であるが、この場合は、モノリシック方式のメリットは大幅に失われることになると考えられている。

【0008】

特許文献２にも、固体電池として全固体リチウムイオン二次電池を搭載した半導体素子基板が開示されている。

【0009】

特許文献３には、固体電池上に半導体チップを搭載した電池搭載型集積回路装置が開示されている。固体電池は、正極と負極と固体電解質とを含む充電要素と、充電要素の外部に保護膜とを有し、保護膜を多層構造として、その内の少なくとも一層が正の電位を有している。保護膜により、充放電を担うイオンの集積回路への拡散を防止して、半導体装置の特性劣化や誤動作を阻止することにより、パッケージに取り込むことができるため、実装面積を削減した電池搭載型集積回路装置を提供することが出来る。

【0010】

図２１に示したように、電池搭載用に作製したリードフレーム１２０上に銀ペーストを塗布して、固体電池１２２を２００℃で加熱して設置している。その上に液状エポキシ樹脂を塗布して、半導体チップ１２４を設置し、絶縁被膜された直径１００μｍの金ワイヤーで、半導体チップとリードフレーム、固体電池１２２とリードフレーム１２８をハンダ付けしてワイヤリングし、エポキシ樹脂１２６で封止している。

【先行技術文献】

【特許文献】

【0011】

【特許文献1】特開２００４−２８１５９３号公報

【特許文献2】特開２００４−３２００１１号公報

【特許文献3】特開２００７−０２６９８２号公報

【非特許文献】

【0012】

【非特許文献1】Ｇｒｅｇｏｒｙ Ｃｈｅｎ， Ｈａｓｓａｎ Ｇｈａｅｄ， Ｒａｚｉ−ｕｌ Ｈａｑｕｅ， Ｍｉｃｈａｅｌ Ｗｉｅｃｋｏｗｓｋｉ，Ｙｅｊｏｏｎｇ Ｋｉｍ， Ｇｙｏｕｈｏ Ｋｉｍ， Ｄａｖｉｄ Ｆｉｃｋ， Ｄａｅｙｅｏｎ Ｋｉｍ， Ｍｉｎｇｏｏ Ｓｅｏｋ，Ｋｅｎｓａｌｌ Ｗｉｓｅ， Ｄａｖｉｄ Ｂｌａａｕｗ， Ｄｅｎｎｉｓ Ｓｙｌｖｅｓｔｅｒ Ａ Ｃｕｂｉｃ−Ｍｉｌｌｉｍｅｔｅｒ Ｅｎｅｒｇｙ−Ａｕｔｏｎｏｍｏｕｓ Ｗｉｒｅｌｅｓｓ，Ｉｎｔｒａｏｃｕｌａｒ Ｐｒｅｓｓｕｒｅ ＭｏｎｉｔｏｒＩＳＳＣＣ ２０１１／ＳＥＳＳＩＯＮ １７／ＢＩＯＭＥＤＩＣＡＬ＆ＤＩＳＰＬＡＹＳ／１７．６

【非特許文献2】Ｃｈｅｎ， Ｇ．， ｅｔ ａｌ．， Ｍｉｌｌｉｍｅｔｅｒ−Ｓｃａｌｅ Ｎｅａｒｌｙ Ｐｅｒｐｅｔｕａｌ Ｓｅｎｓｏｒ Ｓｙｓｔｅｍ ｗｉｔｈ Ｓｔａｃｋｅｄ Ｂａｔｔｅｒｙ ａｎｄ Ｓｏｌａｒ Ｃｅｌｌｓ， ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ， ｐｐ． ２８８−２８９，（２０１０）

【発明の概要】

【発明が解決しようとする課題】

【0013】

上述したように、固体薄膜二次電池を半導体基板に搭載する技術に関しては様々な提案がなされているが、大別すると、固体薄膜二次電池を回路チップとして別途作製し、物理的に半導体基板に搭載して一体化した構造と、半導体基板に固体薄膜二次電池の作製領域を設けて、固体薄膜二次電池を作製した構造である。

【0014】

固体薄膜二次電池は、従来の二次電池であるニッケル・カドミウム蓄電池や鉛蓄電池に対して、薄くて小型であるため、二次電池の大幅な省スペース化が可能である。また、マイクロバッテリーのように極小のバッテリーとすることも可能であることから、。よって、回路チップとして一体的に搭載するだけで二次電池付きの半導体基板や小型機器を実現することが可能である。さらに、回路に直接二次電池を形成することも可能である。

【0015】

しかしながら、近年の携帯電話に代表されるように電子機器の小型化・軽量化の技術の進展は著しい。そのため、それらに搭載する固体薄膜二次電池自体のさらなる小型化が求められる。

【0016】

この課題を解決するためには、二次電池自体の単位体積あたりの容量を増大させることも有効である。

【0017】

製造方法についても次のことがいえる。すなわち、半導体集積回路素子は、ＩＣ（Ｉｎｔｅｇｒｅａｔｅｄ Ｃｉｒｃｕｉｔ）チップ、あるいは、集積回路チップとも呼ばれて、一般にシリコンウェハに複数個同時に形成し、ダイシングにより個別のチップに切断されるが、このようなシリコンウェハ上に、複数個同時に固体薄膜二次電池付きの半導体基板を作製する製造方法についての先行技術は見当たらない。

【0018】

また、固体薄膜二次電池を回路チップに直接搭載するためには、回路チップへ影響のないプロセスが必要であるが、従来の固体薄膜二次電池の作製に高温のプロセスが必要な場合、あるいはプレスなどの工程が必要な場合が多い。しかし、これらの方法は、回路チップが破壊されるため、固体薄膜二次電池を回路チップに直接搭載する方法としては、プロセス的に適合しない。

【0019】

以上に鑑み、本発明は、固体薄膜二次電池を一体的に形成した回路チップに関しての構造、及び、その製造方法を提供することを目的としている。

【課題を解決するための手段】

【0020】

本発明の二次電池搭載回路チップは、回路と一体的に形成される二次電池搭載回路チップであって、回路に面した領域に二次電池を形成したことを特徴とする。回路は、少なくとも、論理回路、センサーまたはＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ）により形成された要素部品を有しており、電子回路で構成された論理回路、メモリ素子やＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）あるいは、電子回路に、機械要素部品、センサー、又はアクチュエータいずれかを加えたＭＥＭＳなど、機能素子を形成した回路である。回路のチップ基板はシリコンのほか、ＳｉＣ、ガラスなど機能素子が形成できるものであれば特に制限はない。

【0021】

本発明の別の二次電池搭載回路チップは、回路と二次電池を一体構成としたことを特徴とした二次電池搭載回路チップであり、別途二次電池作製用の基板を必要としないため、半導体集積回路チップの厚み（数百μｍ）に対し、数μｍの増加にしかならない。また、平面的にも二次電池の動作を制御するわずかな回路が追加されるだけであり、二次電池を搭載してもほとんど外形が大きくならないことを特徴としている。

【0022】

搭載される二次電池は、多層配線された回路の最上部を二次電池として積層し、あるいは、回路の裏面に二次電池を形成する。また、多層配線された回路の最上部に二次電池を形成し、さらに回路の裏面に二次電池を形成してもよいし、裏面のみに二次電池を形成してもよい。

【0023】

二次電池の下部電極及び／又は上部電極は回路の配線層及びビアホールにより回路内部の電源層配線と接続される。また、二次電池は実装時に他の電気部品に電力を供給できるように配置されたパッドに接続することもできる。

【0024】

回路には、二次電池の制御を行う回路が設けられており、二次電池の電極が配線及びビアホールを通して接続している。

【0025】

二次電池は、分割された複数個の二次電池であってもよいし、複数の二次電池を積層してもよい。

【0026】

二次電池は、パッシベーション（表面保護）された回路面に直接作製する。また、回路の多層配線の最上部配線層の少なくとも一部の領域、又は、全面を、面構造の負電極又は正電極とし、前記二次電池の負電極又は正電極と共通に使用することができる。

【0027】

二次電池の下部電極及び上部電極は回路チップの外部を通して、回路チップ内の電源配線あるいは二次電池制御回路に接続し、あるいは、二次電池の下部電極及び上部電極を回路チップの基板を貫通するビアホールを通して回路内の電源配線あるいは二次電池回路に接続してもよい。

【0028】

二次電池として量子電池を搭載することにより、４００℃以下の温度で二次電池を作製できる。このことは、二次電池搭載プロセスによって既存の回路チップを壊すことを回避できる点で優れている。ここで、量子電池は、本願出願人らが出願したＷＯ２０１３／０６５０９３Ａ１に開示されている二次電池を指している。

【0029】

二次電池搭載回路チップの製造方法は、回路上に二次電池を搭載した二次電池搭載回路チップの製造方法であって、ウェハに形成された複数個の回路に対してパッシベーションされた上面に、回路チップ毎に分割され、かつ回路チップが電気的に接続する領域を除いた領域、かつパッシベーション下層の配線と接続部分を含む領域にパターニングされた下部電極層を形成する下部電極層形成工程と、ウェハの下部電極上に電気を蓄える充電層を、充電層用材料の塗布・焼成により形成する充電層形成工程と、少なくとも、充電層上およびパッシベーション層の下層配線と接続する領域に、パターニングされた上部電極層を形成する上部電極層形成工程からなる。

【0030】

別の二次電池搭載回路チップの製造方法は、回路上に二次電池を搭載した二次電池搭載回路チップの製造方法であって、回路チップの最上層配線でパッシベーション後に裸出している二次電池の下部電極パターンを作製した回路チップ上に、電気を蓄える充電層を、充電層用材料の塗布・焼成により形成する充電層形成工程と、少なくとも、前記充電層上およびパッシベーション下層と接続する領域にパターニングされた、上部電極層を形成する上部電極層形成工程からなることを特徴とする。

【0031】

また、さらに別の二次電池搭載回路チップの製造方法は、回路上に二次電池を搭載した二次電池搭載回路チップの製造方法であって、ウェハに形成された複数個の回路の基板の裏面に、絶縁層を形成する工程と、回路チップ毎に分割された下部電極層を形成する下部電極層形成工程と、下部電極層形成工程が形成されたウェハの裏面、少なくとも下層電極上に電気を蓄える充電層を、充電層用材料の塗布・焼成により形成する充電層形成工程と、充電層上に、各回路に対応して充電層用フォトレジストパターンを形成する充電層用フォトレジストパターン形成工程と、充電層用フォトレジストパターンのない充電層領域を除去する充電層除去工程と、充電層用フォトレジストパターンを除去する充電層用フォトレジストパターン除去工程と、下部電極の外部への接続領域を除く下部電極及び充電層領域にパターニングされた上部電極層を形成する上部電極層形成工程とからなることを特徴とする。

【0032】

上部電極及び下部電極の形成工程において、フォトレジストパターンを形成し、電極膜形成後、レジストを除去しリフトオフすることによりパターンを形成する。

【0033】

また、上部電極及び下部電極の形成工程において、電極膜形成後、フォトレジストパターンをマスクに電極膜をエッチングし、レジスト除去を行うことによりパターンを形成してもよい。

【0034】

下部電極層形成工程、充電層形成工程、上部電極層形成工程において、複数の二次電池を形成するようにパターニングすることができる。

【0035】

なお、下部電極層形成工程、充電層形成工程、上部電極層形成工程は、フォトレジストパターンだけでなく、印刷技術を用いて形成することもできる。

【0036】

充電層形成工程は、下部電極層が形成されたウェハの表面又は裏面の、少なくとも全ての下部電極層を含む領域に、充電層用材料の塗布・焼成により、電気を蓄える充電層を形成する充電層形成工程と、下部電極層に対応して充電層用フォトレジストパターンを形成する充電層用フォトレジストパターン形成工程と、充電層用フォトレジストパターンのない充電層領域を除去する充電層除去工程と、充電層用フォトレジストパターンを除去する充電層用フォトレジストパターン除去工程と、からなる。

【0037】

一般的には、これらの二次電池搭載回路チップ製造方法により製造した二次電池搭載回路チップは、電池を試験する工程と二次電池に電圧を印加することにより、コンディショニングを行なうコンディショニング工程を経た後に使用される。

【発明の効果】

【0038】

本発明は、ウェハ上に作製された回路領域に対向した面に二次電池を形成する二次電池搭載型回路チップであり、多層配線された回路の最上部に二次電池を形成し、さらにパッシベーションされた回路面の上部に二次電池を形成したものや、回路の多層配線部の最上部の配線層を面構造として共通に使用することで二次電池を直接積層したもの、さらに回路が形成された基板の裏面への二次電池の形成したものが、二次電池と回路を一体構成とした二次電池搭載回路チップとなっている。これにより、回路の作製領域全面に二次電池を形成できるため、回路の一部領域に形成する場合に比べ、充電容量が大きい。電気機器に実装する回路チップにすべて二次電池を搭載することにより、二次電池のスペースも大幅に省略でき、装置の小型化に有効である。

【0039】

また、二次電池搭載回路チップの製造方法は、ウェハ上に複数個の二次電池搭載回路を同時に形成するが、充電層は充電層用材料をウェハ全面に渡って塗布、焼成することで、スパッタ法や蒸着法に比べて容易に厚い充電層を形成できる。

【0040】

積層された二次電池搭載回路チップから供給される電力は、パッケージなどのリードを通して、装置の基板実装時に他の電気部品への電源供給用として利用することもできる。回路内部の論理回路やメモリのバックアップ電源としてだけではなく、装置に搭載された場合の装置全体の電源として使用するためであり、これによって大幅なスペースの削減が可能となる。正電極又は負電極用の下部電極及び／又は上部電極は、さらにビアホールにより搭載した回路内部の電源層配線と接続され、回路の電源として利用される。

【図面の簡単な説明】

【0041】

【図1】本発明でウェハに搭載する量子電池を説明する図。

【図2】複数の集積回路チップが作製されたウェハ。

【図3】集積回路チップの構成を説明する図。

【図4】集積回路チップの断面を説明する図。

【図5】二次電池搭載回路チップの製造方法を示すフローチャート。

【図6】製造方法を説明するための製造過程における二次電池搭載集積回路チップの断面図。

【図7】完成した二次電池搭載集積回路チップ断面図。

【図8】本発明による集積回路の最上層を面電極とした集積回路チップ。

【図9】最上層を面電極とした集積回路チップの平面図。

【図10】集積回路と二次電池の電極を共通化した二次電池搭載集積回路チップ断面図。

【図11】ウェハ裏面へ二次電池搭載する場合の製造過程における二次電池搭載集積回路チップの断面図。

【図12】ウェハ裏面へ二次電池を搭載した場合の裏平面を示す図。

【図13】ウェハ裏面へ二次電池を搭載した場合のパッケージ基板への搭載図。

【図14】二次電池搭載集積回路チップの正電極と負電極の接続。

【図15】二次電池を分割した図。

【図16】第２の二次電池を並列接続で積層した図。

【図17】第２の二次電池を直列接続で積層した図。

【図18】従来例を示す図。

【図19】従来例を示す図。

【図20】従来例を示す図。

【図21】従来例を示す図。

【発明を実施するための形態】

【0042】

全固体二次電池は、安全でエネルギー密度が高く薄膜により作製でき、搭載スペースを大幅に省略できるので、機器の小型化に適している。本発明は、回路領域に対向した面に二次電池を形成し、一体構成としてパッケージされることにより、さらなる省スペース化を実現した二次電池搭載回路チップである。二次電池の構造は限定されない。すなわち、追加の基板が不要であり、回路への熱的、機械的、電気的影響を与えないプロセスで製造できる二次電池である。

【0043】

ここでは、まずシリコン基板上の形成された回路に搭載する二次電池構造の例について説明するが、必ずしもこの二次電池構造に限定されるものではない。回路は、少なくとも、論理回路、センサーまたはＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ）により形成された要素部品を有しており、電子回路で構成された論理回路、メモリ素子やＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）あるいは、電子回路に、機械要素部品、センサー、又はアクチュエータいずれかを加えたＭＥＭＳなどの機能素子を形成しており、以下、主に電子回路で構成した回路を例に、集積回路として記載する。さらに、二次電池搭載回路チップも、集積回路に二次電池を搭載する意味で、二次電池搭載集積回路チップと言う。また、下部電極と上部電極は、図面上の相対的な下部と上部の位置関係にある電極を指し、電気的には負電極あるいは正電極を意味し、以下、適宜使い分けて記載する。

【0044】

図１は、充電層に酸化チタンを利用した二次電池である。この二次電池は、例えば本願出願人らが出願したＷＯ２０１３／０６５０９３Ａ１に開示されており、量子電池として記述していることから、ここでも以降量子電池と記述する。

【0045】

図１において、量子電池１０は、導電性の負電極１２に、ｎ型金属酸化物半導体層１４、エネルギーを充電する充電層１６、ｐ型金属酸化物半導体層１８と正電極２０が積層されている。

【0046】

負電極１２と正電極２０は、導電膜であり、例えば半導体製造プロセスで用いられるアルミニウムＡｌ等がある。その形成方法としては、基板へのスパッタリングが一般的である。なお、他の金属、形成方法でも形成温度が被搭載物（この場合半導体集積回路）に影響を与えなければよい。

【0047】

ｎ型金属酸化物半導体層１４は、材料としては酸化チタン、酸化スズ又は酸化亜鉛等が使用可能である。

【0048】

充電層１６には、絶縁性の被膜に覆われた微粒子のｎ型金属酸化物半導体が充填されている。ｎ型金属酸化物半導体は、シリコンの絶縁性被膜で覆われている。充電層１６で使用可能なｎ型金属酸化物半導体材料としては、酸化チタン、酸化スズ、酸化亜鉛等があるが、酸化チタンが好適である。

【0049】

ｐ型金属半導体層１８の材料としては、酸化ニッケル、銅アルミ酸化物等が使用可能である。

【0050】

本発明の二次電池搭載チップの二次電池は、二次電池自身の基板を持たない寄生構造の二次電池であり、このような構造とすることで、大幅なスペースの削減が可能となる。このように本発明においては、二次電池を回路に直接作製して搭載するが、必ずしも搭載した回路の電源として使用するばかりでなく、他の素子へのエネルギー供給も行うことができる。

【0051】

次に、パッシベーションされた前工程終了後に、二次電池を直接作製する製造方法について説明する。なお、本技術はシリコン基板に限定されず、機能素子が形成されたＳｉＣ基板、ガラス基板、フレキシブル基板に対しても応用可能である。

【0052】

図２は、集積回路が一括して製造されたウェハの平面図である。ウェハ上に多数の集積回路チップ４２が半導体製造プロセスにより形成されている。各集積回路チップ４２は、例えば、図３に示す様に、チップ基板４４の端部に電極パッド４６が並び、その内部に集積回路４８が形成されている。集積回路は、例えば、メモリやＣＰＵ等の論理回路であり、多数のＭＯＳトランジスタが配置されている。集積回路チップには電子回路であるメモリやＣＰＵ等の論理回路の他、機械要素部品、センサー、又はアクチュエータ等のＭＥＭＳが搭載されていてもよい。搭載される機能素子によっては二次電池の領域が制限される場合もあるが、各層の形成工程におけるパターニングで対応可能である。

【0053】

図４は、ウェハ上でパッシベーションされた集積回路チップ部の断面図を示す例である。ウェハ４０上に形成された集積回路チップは、各集積回路ユニット上の二次電池搭載領域６６に二次電池が形成され、スクライブ領域６４で切断され集積回路チップとして分離される。

【0054】

断面図ではゲート電極５２、第１配線層５４、第２配線層５６、第３配線層５８を設けた多層配線構造としている。各配線層間は、ビアホール６０で接続される。外部との電気的接続は電極パッド６２を設けている。

【0055】

ここでは、ＣＭＯＳで使われるウェル拡散層構造、素子分離構造、ソース・ドレイン拡散層などを省略して示している。また、寸法は実際と異なるアスペクト比となっている。例えば、パッド領域は横方向数十ミクロンに対し、縦方向は一ミクロン程度である。

【0056】

最上層の配線（ここでは第３配線層５８）の上には表面保護膜として、パッシベーション膜が形成されており、ワイヤボンディングなどのための、パッド上は開口している。半導体プロセスにおいては、引き続き、バックグラインド、テスト工程となるが、パッド開口まで終わった状態で、集積回路面に二次電池を積層し、二次電池搭載集積回路チップを製造する。なお、裏面に二次電池を形成する場合には、バックグラインドが終わった時点で二次電池を形成し、二次電池搭載集積回路チップを製造する。

【0057】

図５は、二次電池搭載回路チップの製造方法フローチャート７０である。図６は、図５で示した製造工程における二次電池搭載集積回路チップの断面を示している。以下、図６を参照しながら、図５で示した、二次電池搭載回路チップの製造方法フローチャート７０に従い説明する。なお、説明では下部電極層と上部電極層という言葉を使用しているが、図１に示す二次電池の充電層１６からみた負電極側の層又は正電極側の層を意味している。

【0058】

例えば、図１に示した状態での下部電極層は、負電極１２とｎ型金属酸化物半導体層１４であり、上部電極層は、正電極２０とｐ型金属酸化物半導体層１８となる。上下を逆にして、正電極側を下にした図とすれば、下部電極層は、正電極２０とｐ型金属酸化物半導体層１８であり、上部電極層は、負電極１２とｎ型金属酸化物半導体層１４となる。二次電池はいずれの構造でも正極と負極が変わるだけであり、どちらを下部電極としてもよい。

【0059】

最初のステップＳ１では、前工程が終了してパッシベーション層が形成された集積回路のウェハを準備する。ステップＳ２でパッシベーション層上に下部電極層用のフォトレジストパターンを形成する。フォトレジストパターンの形成は、フォトリソグラフィにより行い、ウェハにフォトレジスト（感光性樹脂）を塗布し，下部電極層形成領域以外の領域に光を当てて樹脂を変質させ，現像液で変質していない部分を溶かす。フォトレジストの塗布は、高速回転させているウェハ上に液状のフォトレジストを滴下し、スピンコートする。その後１００℃程度の温度で溶剤を飛ばす。そして、ステッパにより露光装置で光（紫外線）を照射し、現像し照射部以外を除去する。ここでは、リフトオフプロセス採用するため、逆テーパの形状が得られやすいネガレジストを用いる。

【0060】

次に、ステップＳ３で下部電極層を形成する下部電極材を付着させる。下部電極層は、例えば図１に示した量子電池を搭載する場合は、負電極とｎ型金属酸化物層を成膜する２回の工程からなる。下部電極層の成膜は、下部電極層用の材料をスパッタリングあるいは真空蒸着する。そして、ステップＳ４でフォトレジストを酸素プラズマでアッシングして除去することで、下層電極層が成膜される。ここで、負電極は導電性の金属材料を用い、リフトオフ法でパターンが形成される。

【0061】

図６（Ａ）は、下部電極としての負電極７４と不電極用電極パッド７６が成膜された状態を示しており、フォトレジスト７２で覆われていない部分に負電極材料が成膜されている。フォトレジスト７２に覆われ、下部電極層を形成しない領域は最上層の配線層が露出しているパッド領域、及びスクライブ領域などである。ただし、量子電池の電極と集積回路あるいは電源配線など下層の素子と接続するために使用するパッド領域には下部電極を形成する。集積回路との接続はパッド以外に最上層の配線が露出する領域を設け、そこに下部電極層を接続してもよい。

【0062】

下部電極層が成膜されたら、充電層を形成する。図５のステップＳ５では、ウェハ全面に充電層用の材料を塗布し、加熱により焼成する。充電層用の材料は液状であることが必要で、塗布で短時間に製造できる。塗布は、スピンコート法により、ウェハを高速回転させながら液状充電層材料を滴下し、ウェハ全面に充電層を形成する。

【0063】

この方法により、ウェハ全面に均一な充電層が形成される。液状であるためリフロー現象が利用でき、表面に凹凸があっても、ほぼ平面的な表面とすることができる。図６（Ｂ）は、ウェハ全面に充電層７８を形成した状態を示している。充電層７８は、量子電池の場合は、充電層材料を塗布した後、加熱して焼成し、紫外線照射により酸化チタンを活性化して充電機能が発揮できるようにしている。

【0064】

さらに上部電極層のうち、ｐ型金属酸化物半導体層をスパッタ法などにより、ウェハ全面に形成する。ウェハ全面に形成された充電層７８とｐ型金属酸化物半導体層は、エッチングにより不要部分を除去する。このために、ステップＳ６では、充電層として残したい部分にマスキングを行なうためフォトレジストパターンを、ｐ型金属酸化物半導体層上に形成する。フォトレジストパターンの形成はリソグラフ法を用いており、負電極層用のフォトレジスストパターンの形成と同じ技術である。図６（Ｃ）に充電層用のフォトレジスト７２が形成された状態を示す。

【0065】

ステップＳ７におけるエッチングは、充電層材料を除去できるガス分子、例えば４フッ化炭素ガス（ＣＦ４）などに高周波エネルギーを与えてプラズマ化してラジカル状態とし、エッチングを行う。これによりフォトレジストの無い部分の充電層が除去される。充電層用のフォトレジストは、ステップＳ８で、酸素プラズマでアッシングして除去する。必要に応じてウェット洗浄を行う。

【0066】

次に、ステップＳ９で上部電極用のフォトレジストパターンを形成する。フォトレジストパターンの形成は、リソグラフにより行い、下部電極層で成膜のために説明したステップＳ３と同様である。ステップＳ１０で上部電極層を形成する上部電極材を付着させる。上部電極の成膜は、下部電極層の成膜と同様であり、上部電極用の材料をスパッタリングあるいは真空蒸着し、アッシングで正電極層用のフォトレジストを除去する。

【0067】

図６（Ｄ）は、上部電極用のフォトレジスト７２を形成した状態を示している。正電極用電極パッド８０にも正電極８２を配線している。

【0068】

なお、ステップＳ２、ステップＳ６、ステップＳ９においては、フォトレジストパターンによるリソグラフ法を用いて形成しているが、印刷技術によっても同様の効果が得られる。印刷技術は、例えば、スクリーン、グラビア又はインクジェットのようなものが挙げられる。

【0069】

これまでの工程で二次電池は完成するが、必要に応じて保護用に、ステップＳ１１で形成した二次電池の表面を絶縁層で覆う。二次電池として機能を発揮させために、ステップＳ１２でコンディショニング及び性能試験が行なわれる。コンディショニングは、初期製造状態での電気的な安定化処理である。

【0070】

コンディショニングにより電気的に安定した状態としてから、二次電池としての性能試験を行う。

【0071】

ウェハ上に集積回路とを形成する前工程では，製造工程でウェハが割れないように厚いウェハを用いている。例えば，直径３００ｍｍ径のウェハでは，厚さは７７５±２５μｍであり、この厚さのままだと、集積回路チップとして厚すぎる。このため、ステップ１３ではバックグラインド処理によりウェハを削り薄くする。バックグラインド処理は、ダイヤモンドが刃先についたダイスで研削し、通常３００μｍ厚程度に仕上げる。

【0072】

バックグラインド処理されウェハは、ステップＳ１４でダイシングされて、集積回路チップ集積回路チップとして分離される。図６の（Ｅ）は、バックグラインド処理された状態であり、ウェハ裏面がバックグラインド部８６であり、スクライブ領域にダイシング部８４がある。

【0073】

なお、以上においては集積回路がウェハ上に形成された例を多く記載しているが、これは半導体集積回路が一般にウェハ上に作製されているためであり、本発明の回路はがウェハ上に形成される必然性を有するということはない。

【0074】

図７は、バックグラインド処理され、ダイシングされた二次電池搭載集積回路チップ８８の断面である。シリコン等のチップ基板４４に集積回路４８と搭載された二次電池６８が一体となって形成されている。集積回路チップダイシングで分離した二次電池搭載集積回路チップは、ステップＳ１５でたとえば、パッケージなどに実装される。

【0075】

二次電池搭載集積回路チップの電気特性は試験により良否が判定されており、良品のチップのみを，コレットで真空吸着して取り出す。実装するリードフレームにはＡｇペーストが塗布されており，チップをスクラブして接着し、Ａｇペーストをキュアさせてチップを固着させる。チップの電極パッドと，リードフレームの外部電極は、ワイヤボンディングにより接続する。そして、モールドで封止して、二次電池搭載集積回路チップが完成する。

【0076】

次に、集積回路の多層配線部の最上部の配線層を、面構造の負電極面又は正電極面とし、負電極面又は正電極面を、積層する二次電池の負電極又は正電極として共通に使用する場合の二次電池搭載型集積回路チップについて説明する。

【0077】

図８は、集積回路の多層配線部の最上部の配線層を、面構造の電極がウェハ上に形成された集積回路チップ部の断面図を示す例である。ウェハ４０上に形成された集積回路チップは、各集積回路ユニット上の二次電池搭載領域６６に二次電池が形成され、スクライブ領域６４で切断され集積回路チップとして分離される。

【0078】

集積回路の多層配線部は、例えば図８に示したように、第１配線層５４、第２配線層５６、第３配線層５８を設けた多層配線構造とし、第３配線層５８の上部には、面電極層５９を設け、各配線層間は、ビアホール６０で接続される。面電極６３が設けられた面電極層５９は新たに設けてもよいが、銅配線プロセスの場合は、最上層のアルミニウム配線が電極用パッドとしてしか使用されていない構造となっている場合があり、このような多層配線構造では、新たに面電極層５９を設ける必要が無く、電極用パッドと同層を面電極層５９として利用できる。

【0079】

面電極６３は、正電極であっても負電極であってもよい。ここでは、面電極６３は、負電極として以下に説明する。

【0080】

面電極６３は、搭載する二次電池の負電極を共有するものであり、二次電池製造上、負電極の製造工程が省かれ、コスト低減とさらなる小型化が可能となる。

【0081】

図９は、図８における集積回路チップ部の二次電池搭載領域６６の平面図を示している。ウェハ４０の集積回路配線部の最上層には、電極パッド４６も形成されており、面電極は負電極用電極パッド７６に接続されている。複数の電極パッド４６に囲まれた領域には集積回路が形成されており、その最上部層が面電極６３となっている。面電極６３には、集積回路の各配線層におけるアース電極と直接接続するビアホール６０−１，６０−２，６０−３，６０−４がある。アース電極と直接接続するビアホールは、集積回路の配線層の設計に依存し、任意の数を任意の場所に設けることができる。さらに、搭載される二次電池の最上層部にある正電極を、集積回路配線部の電源電圧と直接接続するための正電極用ビアホール６１−１，６１−２を設けることもできる。二次電池の正電極は、絶縁層で絶縁されて、正電極用ビアホール６１−１，６１−２を介して、集積回路配線部の電源電圧と直接接続される。

【0082】

図１０は、集積回路の多層配線部の最上部の配線層である面電極６３を負電極面とし、負電極面を、積層する二次電池の負電極として共有する場合の二次電池搭載集積回路チップの断面図であり、例として図１に示した量子電池を搭載している。チップ基板４４に、集積回路４８が形成されており、集積回路４８の多層配線部の最上層は、面電極６３が設けられている。この面電極６３は、搭載される二次電池６８の負電極１２と共通化されている。このため、量子電池は、面電極上に、ｎ型金属酸化物半導体層１４、充電層１６、ｐ型金属酸化物半導体層１８と正電極２０が順次積層された構造となっている。ｎ型金属酸化物半導体層１４、充電層１６、ｐ型金属酸化物半導体層１８と正電極２０は、それぞれの下層を覆うように構成され、正電極２０は、正電極用電極パッド８０と接続している。

【0083】

製造方法は、図５に示した二次電池搭載回路チップの製造方法が利用できる。相違点としては、ステップＳ１でのパッシベーション層まで形成された集積回路ウェハを、面電極層５９完成後の集積回路ウェハを準備することと、ステップＳ２における下部電極層の形成ステップが、ｎ型金属酸化物半導体層１４の積層だけの１回で済むことである。また、ステップＳ１１の絶縁層形成は、パッシベーション層形成としてもよい。

【0084】

図１１は、集積回路の形成されたウェハ裏面への二次電池搭載集積回路チップの製造過程を示した図であり、ウェハ上面の集積回路部は省略している。ウェハ裏面への二次電池の製造方法も、図５に示した二次電池搭載回路チップの製造方法が利用できる。ウェハ裏面への二次電池形成は、ステップＳ１において、パッシベーション層の形成と、ステップ１３で行なわれるバックグラウンド処理をしたウェハを準備して、このウェハの裏面に漏洩防止用の絶縁層を設けてから、二次電池を作製することになる。なお、バックグラインド工程は裏面への量子電池形成前に行う必要がある。

【0085】

図１１（Ａ）は、ウェハ裏面への絶縁層８３−１と負電極層７４が積層された状態でありを示しており、図５の二次電池搭載回路チップの製造方法フローチャート７０のステップＳ４を終了した状態に相当する。絶縁層８３−１は、例えばＳｉＯ_２をスパッタリングにより形成する。ウェハ裏面は、信号用の電極パッドが無いため、チップ面を充分に利用した二次電池の形成が可能であり、負電極層７４は、スクライブ領域を除いて、できるだけ広くすることで、二次電池としての容量を大きくすることができる。スクライブ領域は、ダイシング部８４において切断され、個別の集積回路チップとなる。

【0086】

図１１（Ｂ）は、充電層７８が形成された状態を示しており、図５の二次電池搭載回路チップの製造方法フローチャート７０のステップＳ８を終了した状態に相当する。充電層７８は、実装時の負電極を取出す部分を空けて形成する。

【0087】

図１１（Ｃ）は、正電極層８２が形成された状態でありを示しており、図５の二次電池搭載回路チップの製造方法フローチャート７０のステップＳ１０を終了した状態に相当する。

【0088】

図１１（Ｄ）は、表面保護と、実装時の絶縁性確保のための絶縁層８３が形成された状態でありを示しており、図５の二次電池搭載回路チップの製造方法フローチャート７０のステップＳ１１を終了した状態に相当する。二次電池搭載集積回路チップは、作製後、基板に実装するが、実装時に絶縁層８３−２は、負電極と正電極を外部に取出す必要があるため、この部分には絶縁層を設けずに、負電極用パッド７６と正電極用パッド８０とする。

【0089】

図１２は、ダイシング部で切断された二次電池搭載集積回路チップの裏面の平面図である。チップ基板４４の裏面に形成された二次電池の絶縁層８３−２には、負電極用電極パッド７６と正電極用電極パッド８０が設けられている。この負電極用電極パッド７６と正電極用電極パッド８０を導電性ペーストで、パッケージ基板に接着して実装する。

【0090】

図１３は、集積回路の形成されたウェハ裏面に二次電池を形成した二次電池搭載集積回路チップのパッケージ基板８９への搭載状態を示しており、集積回路部を含むウェハ上部は省略している。パッケージ基板８９には、負電極接続パッド８１と正電極接続パッド８７が設けられ、この負電極接続パッド８１と正電極接続パッド８７に、二次電池搭載集積回路チップを導電性ペースト９１により固着して電気的に接続する。パッケージ基板８９において図示しない内部配線パターンが形成されており、負電極接続パッド８１と正電極接続パッド８７がそれぞれ接続している。

【0091】

図１４は、集積回路に搭載した二次電池の電極パッドと、負電極７３及び正電極７５との接続状態であるを示す。負電極７３は負電極用電極パッド７６に、正電極７５は正電極用電極パッド８０に接続され、外部電源として他の素子に電源を供給する。内部電源として二次電池を使用する場合は、二次電池の負電極と正電極をパッシベーションされた集積回路上面からビアホールを設けて内部の電源配線とアース配線に接続される。この場合に、二次電池の出力電圧が電圧の閾値電圧より低下したら、充電電流が二次電池に供給され、電源が遮断されたら二次電池から電流が供給されるようにするなど、二次電池の制御用の回路を集積回路の一部に設けてもよい。

【0092】

図１５では、搭載した二次電池を分割して２個の二次電池としている。図１５においては、二次電池図１４における正電極７５を分割して正電極７５―１，７５−２としてすることで２つの二次電池にしている。分割された二次電池は、それぞれ負電極用電極パッド７６−１，７６−２と正電極用電極パッド８０−１，８０−２に接続されている。負電極用電極パッド７６−１，７６−２は、共通化して１つとしてもよい。分割された二次電池８８がそれぞれ電極パッドに接続されているため、目的に応じて外部配線で２個の二次電池を直列接続したり、１つの二次電池を使用して、他の二次電池をパックアップ用にしたりでき、装置搭載での設計の自由度を高くできる。勿論、直列接続は分割された二次電池を搭載面で内部的に接続して倍電圧の二次電池として使用することも可能であり、様々な組み合わせが考えられる。

【0093】

図１６は、量子電池１０−１を集積回路上に搭載し、さらにもう１つの量子電池１０―２を積層した断面図である。図５に示した二次電池搭載回路チップの製造方法フローチャート７０によれば、同じ技術でさらに二次電池を積層していくことが可能であり、図１６では２つの量子電池１０−１，１０―２を搭載している。図１６に示した二次電池搭載型集積回路チップは、２つの量子電池１０−１，１０―２を対称にして下部の二次電池の正電極２０を上部の二次電池の正電極と兼用している。ウェハ４０に集積回路４８が形成されており、集積回路４８の上面に負電極１２−１、ｎ型金属酸化物半導体層１４−１、充電層１６−１、ｐ型金属酸化物半導体層１８−１と正電極２０が積層されている。この最上面の正電極は、さらに積層する量子電池の正電極と兼用されている。このため、正電極２０の上に、今度は積層順を逆にして、ｐ型金属酸化物半導体層１８−２、充電層１６−２、ｎ型金属酸化物半導体層１４−２と負電極１２−２を積層する。電極パッドへは、負電極１２−１，１２−２が負電極用電極パッドに、正電極２０から正電極用電極パッドに接続され、積層された２つの量子電池は並列構造となり、容量を２倍にしている。

【0094】

図１７は、搭載される量子電池１０−１，１０―２を直列接続で構成した図である。直列接続の場合は、下部にある量子電池１０−１の正電極２０−１は、上部に積層される量子電池の負電極を兼用させる。このため、上部の量子電池１０―２は、ｎ型金属酸化物半導体層１４−２、充電層１６−２、ｐ型金属酸化物半導体層１８−２と正電極２０−２の順に積層される。

【0095】

図１６と図１７では２つの二次電池の搭載例を示したが、さらに多層に積層できることは勿論である。また、ウェハの裏面にも、図１５に示した二次電池搭載回路チップの製造方法フローチャート７０で示した製造方法で搭載可能であり、さらに二次電池としての充電容量を増加させることができる。
（実施例）

【0096】

量子電池を寄生構造として作製するために、集積回路が形成されたシリコンウェハを準備した。シリコンウェハにはメモリ等の回路が複数形成され、パッシベーション層が形成されている。まず下部電極（負電極）をリフトオフにより作製するために、ネガレジストをスピンコートによりウェハ全面に塗布した。レジスト塗布後、ベークを行った。

【0097】

フォトレジストの露光は、プロジェクションアライナー装置により行い、露光後、現像およびベークを行った。下部電極が接続する以外の電極パッドとスクライブ領域を除いた領域を遮光したマスクを用い、ネガレジストを露光・現像することにより、下部電極形成領域が露出する。なお、ネガレジストパターン形状は逆テーパになるように露光条件を調整した。

【0098】

次に、アルミニウムを負電極材料として、スパッタリングで成膜した。ここで、装置としては、ＲＦスパッタリング装置を用いた。その後、下部電極に積層するｎ型金属酸化物半導体を、酸化チタンを材料として、スパッタリングにより形成する。成膜後、溶剤を用いてレジストを除去することにより、下部電極（負電極）層の形成部分以外の領域にあるレジスト上に形成した積層膜をリフトオフにより除去できる。これにより、下部電極が完成する。下部電極層はレジストの存在しなかったパッド上にも形成されており、このパッドを通して、集積回路と電気的に接続することができる。

【0099】

次に、ウェハ上に酸化チタンとシリコンオイルの混合液をスピンコーターで塗布し、３００℃〜４００℃で焼成する。

【0100】

それに続けて、ＵＶ照射装置を用い、紫外線照射することにより、シリコンオイルを硬化させた。さらに、スパッタプロセスにより酸化ニッケル膜を形成する。以上の工程で形成した充電層及び酸化ニッケル膜は、ウェハ全面に成膜したため、スクライブ領域、下部電極が存在しないパッドの領域の充電層及び酸化ニッケル膜を除去する。つまり、ポジレジストの塗布・ベーク、充電層除去部以外を遮光したマスクを用い、プロジェクションアライナーで露光を行い、現像・ベークを行った後、平行平板方式のエッチング装置を用いフッ素系のガスでエッチングした。エッチング後のレジストは、溶剤で除去した。なお、上部電極とのショートを避けるため、充電層の領域が下部電極より数μｍ大きくなるようにした。

【0101】

さらに、二酸化チタンを光励起構造変化させ、新たなエネルギー準位を形成させるため、再度、前記と同様の紫外線照射を行った。

【0102】

その後、同様にネガレジストを用いたリフトオフプロセスにより上部電極（正電極）層を形成する。上部電極（正電極）層は、下部電極（負電極）と同じアルミニウムを材料としてスッパタリングで成膜した。上部電極（正電極）はスクライブ領域と下部電極（負電極）とそれぞれ接続する以外のパッドの領域を除いて形成した。

【0103】

これにより、ウェハのメモリ回路上面に積層した二次電池が製造されたため、正電極と負電極間にパルス電圧を印加してコンディショニング処理した。コンショニング処理された二次電池は、試験の結果、充分な充電機能を備えていることが確認された。

【0104】

以上、本発明の実施形態を説明したが、本発明はその目的と利点を損なうことのない適宜の変形を含み、更に、上記の実施形態による限定は受けない。

【符号の説明】

【0105】

１０，１０−１，１０−２ 量子電池
１２ 負電極
１４ ｎ型金属酸化物半導体層
１６ 充電層
１８ ｐ型金属酸化物半導体層
２０ 正電極
４０ ウェハ
４２ 集積回路チップ
４４ チップ基板
４６ 電極パッド
４８ 集積回路
５２ ゲート電極
５４ 第１配線層
５６ 第２配線層
５８ 第３配線層
５９ 面電極層
６０，６０−１，６０−２，６０−３，６０−４ ビアホール
６１−１，６１−２ 正電極用ビアホール
６２ 電極パッド
６３ 面電極
６４ スクライブ領域
６６ 二次電池搭載領域
６８ 搭載された二次電池
７０ 二次電池搭載回路チップの製造方法を示すフローチャート
７２ フォトレジスト
７３ 負電極
７４ 負電極層
７５ 正電極
７６，７６−１，７６−２ 負電極用電極パッド
７８ 充電層
８０，８０−１，８０−２ 正電極用電極パッド
８２ 正電極層
８１ 負電極接続パッド
８３，８３−１，８３−２ 絶縁層
８４ ダイシング部
８５ 導電性ペースト
８６ バックグラインド部
８７ 正電極接続パッド
８８ 二次電池搭載集積回路チップ
８９ パッケージ基板
９０−１，９０−２，９０−３，９０−４ 内部負電極配線
９１ 導電性ペースト

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】