特許 6368197 半導体装置および半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6368197

(24)【登録日】2018年7月13日

(45)【発行日】2018年8月1日

(54)【発明の名称】半導体装置および半導体装置の製造方法

(51)【国際特許分類】

   H01L 21/338 20060101AFI20180723BHJP

   H01L 29/778 20060101ALI20180723BHJP

   H01L 29/812 20060101ALI20180723BHJP

   H01L 21/336 20060101ALI20180723BHJP

   H01L 29/78 20060101ALI20180723BHJP

【ＦＩ】

   H01L29/80 H

   H01L29/78 301B

【請求項の数】19

【全頁数】54

(21)【出願番号】特願2014-176367(P2014-176367)

(22)【出願日】2014年8月29日

(65)【公開番号】特開2016-51817(P2016-51817A)

(43)【公開日】2016年4月11日

【審査請求日】2017年5月19日

(73)【特許権者】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】100080001

【弁理士】

【氏名又は名称】筒井 大和

(74)【代理人】

【識別番号】100113642

【弁理士】

【氏名又は名称】菅田 篤志

(74)【代理人】

【識別番号】100117008

【弁理士】

【氏名又は名称】筒井 章子

(74)【代理人】

【識別番号】100147430

【弁理士】

【氏名又は名称】坂次 哲也

(72)【発明者】

【氏名】中山 達峰

(72)【発明者】

【氏名】宮本 広信

(72)【発明者】

【氏名】増本 一郎

(72)【発明者】

【氏名】岡本 康宏

(72)【発明者】

【氏名】三宅 慎一

(72)【発明者】

【氏名】川口 宏

【審査官】 宇多川 勉

(56)【参考文献】

【文献】 特開２０１０−１０９０８６（ＪＰ，Ａ）

【文献】 特開２０１３−０７４０６８（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／３３８

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／７７８

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２９／８１２

(57)【特許請求の範囲】

【請求項1】

基板の上方に形成され、ｐ型不純物を含有する第１窒化物半導体層と、
前記第１窒化物半導体層の上方に形成されたゲート電極と、
前記ゲート電極の両側にそれぞれ形成された第１電極および第２電極と、を有し、
前記第１窒化物半導体層は、前記ゲート電極と前記第２電極との間に、不活性化領域を有し、
前記不活性化領域は、不活性化元素を含有する領域であり、
前記第１電極と前記第１窒化物半導体層との間を接続する接続部と、
前記第１窒化物半導体層の上方に形成された第２窒化物半導体層と、
前記第２窒化物半導体層上に形成された第３窒化物半導体層と、
前記第３窒化物半導体層を貫通し、前記第２窒化物半導体層の途中まで到達する溝と、を有し、
前記ゲート電極は、前記溝内にゲート絶縁膜を介して配置され、
前記第３窒化物半導体層の電子親和力は、前記第２窒化物半導体層の電子親和力より大きい、半導体装置。

【請求項2】

請求項１記載の半導体装置において、
前記不活性化元素は、水素またはフッ素である、半導体装置。

【請求項3】

請求項１記載の半導体装置において、
前記第１窒化物半導体層は、ｐ型不純物としてマグネシウムを含有する、半導体装置。

【請求項4】

請求項３記載の半導体装置において、
前記不活性化元素は、水素である、半導体装置。

【請求項5】

請求項１記載の半導体装置において、
前記基板は、第１領域と第２領域とを有し、
前記ゲート電極、前記第１電極および前記第２電極は、前記第１領域に形成され、
前記第２領域は、前記第３窒化物半導体層および前記第２窒化物半導体層中に形成された素子分離領域であり、
前記接続部は、前記素子分離領域および前記第２窒化物半導体層を貫通し、前記第１窒化物半導体層まで到達する貫通孔の内部に配置されている、半導体装置。

【請求項6】

請求項１記載の半導体装置において、
前記基板と前記第１窒化物半導体層との間に超格子層を有し、
前記超格子層は、第５窒化物半導体層と、前記第５窒化物半導体層と電子親和力の異なる第６窒化物半導体層との積層体が２以上繰り返し配置されている、半導体装置。

【請求項7】

基板の上方に形成され、ｐ型の不純物を含有する第１窒化物半導体層と、
前記第１窒化物半導体層上に形成された第２窒化物半導体層と、
前記第２窒化物半導体層上に形成された第３窒化物半導体層と、
前記第３窒化物半導体層上に形成された第４窒化物半導体層と、
前記第４窒化物半導体層を貫通し、前記第３窒化物半導体層の途中まで到達する溝と、
前記溝内にゲート絶縁膜を介して配置されたゲート電極と、
前記ゲート電極の両側の前記第４窒化物半導体層の上方にそれぞれ形成された第１電極および第２電極と、
を有し、
前記第３窒化物半導体層の電子親和力は、前記第２窒化物半導体層の電子親和力より大きく、
前記第４窒化物半導体層の電子親和力は、前記第２窒化物半導体層の電子親和力より小さく、
前記第１窒化物半導体層は、前記ゲート電極と前記第２電極との間に、不活性化領域を有し、
前記不活性化領域は、不活性化元素を含有する領域であり、
前記ゲート絶縁膜は、前記ゲート電極下から前記第１電極まで延在している、半導体装置。

【請求項8】

請求項７記載の半導体装置において、
前記不活性化元素は、水素またはフッ素である、半導体装置。

【請求項9】

請求項７記載の半導体装置において、
前記第１窒化物半導体層は、ｐ型であり、ｐ型の不純物としてマグネシウムを含有する、半導体装置。

【請求項10】

請求項９記載の半導体装置において、
前記不活性化元素は、水素である、半導体装置。

【請求項11】

請求項７記載の半導体装置において、
前記第１電極と前記第１窒化物半導体層との間を接続する接続部を有する、半導体装置。

【請求項12】

請求項１１記載の半導体装置において、
前記基板は、第１領域と第２領域とを有し、
前記ゲート電極、前記第１電極および前記第２電極は、前記第１領域に形成され、
前記第２領域は、前記第４窒化物半導体層および前記第３窒化物半導体層中に形成された素子分離領域であり、
前記接続部は、前記ゲート絶縁膜、前記素子分離領域および前記第２窒化物半導体層を貫通し、前記第１窒化物半導体層まで到達する貫通孔の内部に配置されている、半導体装置。

【請求項13】

請求項１１記載の半導体装置において、
前記基板と前記第１窒化物半導体層との間に超格子層を有し、
前記超格子層は、第５窒化物半導体層と、前記第５窒化物半導体層と電子親和力の異なる第６窒化物半導体層との積層体が２以上繰り返し配置されている、半導体装置。

【請求項14】

（ａ）基板の上方に、ｐ型の不純物を含有する第１窒化物半導体層を形成する工程、
（ｂ）前記第１窒化物半導体層上に第２窒化物半導体層を形成する工程、
（ｃ）前記第２窒化物半導体層上に第３窒化物半導体層を形成する工程、
（ｄ）前記第３窒化物半導体層上に第４窒化物半導体層を形成する工程、
（ｅ）前記第４窒化物半導体層を貫通し、前記第３窒化物半導体層の途中まで到達する溝を形成する工程、
（ｆ）前記溝内にゲート絶縁膜を介してゲート電極を形成する工程、
（ｇ）前記ゲート電極の一方の側に位置する前記第１窒化物半導体層中に、不活性化元素を導入する工程、
（ｈ）前記ゲート電極の他方の側の前記第４窒化物半導体層の上方に第１電極を形成し、前記ゲート電極の前記一方の側の前記第４窒化物半導体層の上方に第２電極を形成する工程、
を有し、
前記第３窒化物半導体層の電子親和力は、前記第２窒化物半導体層の電子親和力より大きく、
前記第４窒化物半導体層の電子親和力は、前記第２窒化物半導体層の電子親和力より小さい、半導体装置の製造方法。

【請求項15】

請求項１４記載の半導体装置の製造方法において、
前記不活性化元素は、水素またはフッ素である、半導体装置の製造方法。

【請求項16】

請求項１４記載の半導体装置の製造方法において、
前記第１窒化物半導体層は、ｐ型であり、ｐ型の不純物としてマグネシウムを含有する、半導体装置の製造方法。

【請求項17】

請求項１６記載の半導体装置の製造方法において、
前記不活性化元素は、水素である、半導体装置の製造方法。

【請求項18】

請求項１４記載の半導体装置の製造方法において、
前記第１電極と前記第１窒化物半導体層との間を接続する接続部を形成する工程を有する、半導体装置の製造方法。

【請求項19】

請求項１４記載の半導体装置の製造方法において、
前記（ｇ）工程は、前記ゲート電極の前記他方の側に位置する前記第１窒化物半導体層の上方に、前記ゲート絶縁膜が残存する状態で、前記不活性化元素を前記第１窒化物半導体層中に導入する工程である、半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置に関し、例えば、窒化物半導体を用いた半導体装置に好適に利用できるものである。

【背景技術】

【0002】

近年、シリコン（Ｓｉ）よりも大きなバンドギャップを有するＩＩＩ−Ｖ族の化合物を用いた半導体装置が注目されている。その中でも、窒化ガリウム（ＧａＮ）を用いたＭＩＳＦＥＴは、１）絶縁破壊電界が大きい点、２）電子飽和速度が大きい点、３）熱伝導率が大きい点、４）ＡｌＧａＮとＧａＮとの間に良好なヘテロ接合が形成できる点、および５）無毒であり安全性が高い材料である点などの利点を有している。

【0003】

例えば、特許文献１（特開２０１０−１０９０８６号公報）には、アンドープＧａＮ層よりなるチャネル層の下に、ｐ−ＧａＮ層を配置した窒化物半導体素子が開示されている。そして、ｐ−ＧａＮ層をソース電極と電気的に接続することにより、高アバランシェ耐量、高信頼性を実現している。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１０−１０９０８６号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

本発明者は、上記のような窒化物半導体を用いた半導体装置の研究開発に従事しており、その特性向上について、鋭意検討している。その過程において、窒化物半導体を用いた半導体装置の特性について更なる改善の余地があることが判明した。

【0006】

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

【課題を解決するための手段】

【0007】

本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

【0008】

本願において開示される一実施の形態に示される半導体装置は、不純物を含有する電位固定層と、ゲート電極と、を有する。そして、ゲート電極の両側には、ソース電極およびドレイン電極が形成され、不純物を含有する電位固定層は、ゲート電極とドレイン電極との間に、水素などの不活性化元素を含有する不活性化領域を有する。

【0009】

本願において開示される一実施の形態に示される半導体装置の製造方法は、不純物を含有する電位固定層と、ゲート電極とを形成する工程を有する。そして、ゲート電極ＧＥの一方の側に位置する電位固定層中に、不活性化元素を導入する工程を有し、さらに、ゲート電極の他方の側の電位固定層の上方にソース電極を形成し、一方の側の電位固定層の上方にドレイン電極を形成する工程を有する。

【発明の効果】

【0010】

本願において開示される以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。

【0011】

本願において開示される以下に示す代表的な実施の形態に示される半導体装置の製造方法によれば、特性の良好な半導体装置を製造することができる。

【図面の簡単な説明】

【0012】

【図1】実施の形態１の半導体装置の構成を模式的に示す断面図である。

【図2】実施の形態１の半導体装置の構成を示す平面図である。

【図3】実施の形態１の半導体装置の構成を示す断面図である。

【図4】実施の形態１の半導体装置の構成を示す断面図である。

【図5】実施の形態１の半導体装置の製造工程を示す断面図である。

【図6】実施の形態１の半導体装置の製造工程を示す断面図であって、図５に続く製造工程を示す断面図である。

【図7】実施の形態１の半導体装置の製造工程を示す断面図である。

【図8】実施の形態１の半導体装置の製造工程を示す平面図である。

【図9】実施の形態１の半導体装置の製造工程を示す断面図であって、図６に続く製造工程を示す断面図である。

【図10】実施の形態１の半導体装置の製造工程を示す断面図であって、図７に続く製造工程を示す断面図である。

【図11】実施の形態１の半導体装置の製造工程を示す平面図である。

【図12】実施の形態１の半導体装置の製造工程を示す断面図であって、図９に続く製造工程を示す断面図である。

【図13】実施の形態１の半導体装置の製造工程を示す断面図であって、図１０に続く製造工程を示す断面図である。

【図14】実施の形態１の半導体装置の製造工程を示す平面図である。

【図15】実施の形態１の半導体装置の製造工程を示す断面図であって、図１２に続く製造工程を示す断面図である。

【図16】実施の形態１の半導体装置の製造工程を示す断面図であって、図１３に続く製造工程を示す断面図である。

【図17】実施の形態１の半導体装置の製造工程を示す平面図である。

【図18】実施の形態１の半導体装置の製造工程を示す断面図であって、図１５に続く製造工程を示す断面図である。

【図19】実施の形態１の半導体装置の製造工程を示す断面図であって、図１６に続く製造工程を示す断面図である。

【図20】実施の形態１の半導体装置の製造工程を示す断面図であって、図１８に続く製造工程を示す断面図である。

【図21】実施の形態１の半導体装置の製造工程を示す断面図であって、図１９に続く製造工程を示す断面図である。

【図22】実施の形態１の半導体装置の製造工程を示す平面図である。

【図23】実施の形態１の半導体装置の製造工程を示す断面図であって、図２０に続く製造工程を示す断面図である。

【図24】実施の形態１の半導体装置の製造工程を示す断面図であって、図２１に続く製造工程を示す断面図である。

【図25】実施の形態１の半導体装置の製造工程を示す平面図である。

【図26】縦方向ドレイン耐圧と電位固定層中の活性化したアクセプタ濃度との関係を示すグラフである。

【図27】実施の形態１の応用例１の半導体装置の構成を示す断面図である。

【図28】実施の形態１の応用例２の半導体装置の構成を示す断面図である。

【図29】実施の形態１の応用例３の半導体装置の構成を模式的に示す断面図である。

【図30】実施の形態２の半導体装置の構成を模式的に示す断面図である。

【図31】実施の形態２の半導体装置の構成を示す断面図である。

【図32】実施の形態２の半導体装置の構成を示す断面図である。

【図33】実施の形態２の半導体装置の製造工程を示す断面図である。

【図34】実施の形態２の半導体装置の製造工程を示す断面図である。

【図35】実施の形態２の半導体装置の製造工程を示す断面図であって、図３３に続く製造工程を示す断面図である。

【図36】実施の形態２の半導体装置の製造工程を示す断面図であって、図３４に続く製造工程を示す断面図である。

【図37】実施の形態２の半導体装置の製造工程を示す平面図である。

【図38】実施の形態２の半導体装置の製造工程を示す断面図であって、図３５に続く製造工程を示す断面図である。

【図39】実施の形態２の半導体装置の製造工程を示す断面図であって、図３６に続く製造工程を示す断面図である。

【図40】実施の形態２の半導体装置の製造工程を示す平面図である。

【図41】実施の形態２の半導体装置の製造工程を示す断面図であって、図３８に続く製造工程を示す断面図である。

【図42】実施の形態２の半導体装置の製造工程を示す断面図であって、図３９に続く製造工程を示す断面図である。

【図43】実施の形態２の半導体装置の製造工程を示す平面図である。

【図44】実施の形態２の半導体装置の製造工程を示す断面図であって、図４１に続く製造工程を示す断面図である。

【図45】実施の形態２の半導体装置の製造工程を示す断面図であって、図４２に続く製造工程を示す断面図である。

【図46】実施の形態２の半導体装置の製造工程を示す平面図である。

【図47】実施の形態２の半導体装置の製造工程を示す断面図であって、図４４に続く製造工程を示す断面図である。

【図48】実施の形態２の半導体装置の製造工程を示す断面図であって、図４５に続く製造工程を示す断面図である。

【図49】実施の形態２の半導体装置の製造工程を示す平面図である。

【図50】実施の形態３の半導体装置の構成を模式的に示す断面図である。

【図51】実施の形態３の半導体装置の製造工程を示す断面図である。

【図52】実施の形態３の半導体装置の製造工程を示す断面図であって、図５１に続く製造工程を示す断面図である。

【図53】実施の形態３の半導体装置の製造工程を示す断面図であって、図５２に続く製造工程を示す断面図である。

【図54】実施の形態３の半導体装置の製造工程を示す断面図である。

【図55】実施の形態３の半導体装置の製造工程を示す断面図であって、図５３に続く製造工程を示す断面図である。

【図56】実施の形態３の半導体装置の製造工程を示す断面図であって、図５４に続く製造工程を示す断面図である。

【図57】実施の形態４の半導体装置の構成を模式的に示す断面図である。

【図58】実施の形態４の半導体装置の製造工程を示す断面図である。

【図59】実施の形態４の半導体装置の製造工程を示す断面図であって、図５８に続く製造工程を示す断面図である。

【図60】実施の形態４の半導体装置の製造工程を示す断面図であって、図５９に続く製造工程を示す断面図である。

【図61】実施の形態５の半導体装置の構成を模式的に示す断面図である。

【図62】実施の形態５の半導体装置の構成を示す断面図である。

【図63】実施の形態５の半導体装置の構成を示す平面図である。

【図64】（Ａ）および（Ｂ）は、実施の形態５の半導体装置の他の構成を模式的に示す断面図である。

【図65】実施の形態５の半導体装置の他の構成を模式的に示す断面図である。

【発明を実施するための形態】

【0013】

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

【0014】

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。

【0015】

以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

【0016】

また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。

【0017】

また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図が対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。

【0018】

（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。

【0019】

［構造説明］
図１は、本実施の形態の半導体装置の構成を模式的に示す断面図である。図１等に示す本実施の形態の半導体装置（半導体素子）は、窒化物半導体を用いたＭＩＳ（Metal Insulator Semiconductor）型の電界効果トランジスタ（FET；Field Effect Transistor）である。この半導体装置は、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）型のパワートランジスタとして用いることができる。本実施の形態の半導体装置は、いわゆるリセスゲート型の半導体装置である。

【0020】

本実施の形態の半導体装置においては、基板Ｓ上に、核生成層ＮＵＣ、バッファ層ＢＵ、電位固定層ＶＣ、チャネル下地層ＵＣ、チャネル層（電子走行層ともいう）ＣＨおよび障壁層ＢＡが順に形成されている。核生成層ＮＵＣは、窒化物半導体層からなる。バッファ層ＢＵは、窒化物半導体に対し深い準位を形成する不純物を添加した１層もしくは複数層の窒化物半導体層からなる。ここでは、複数層の窒化物半導体層からなる超格子構造体（超格子層ともいう）を用いている。電位固定層ＶＣは、窒化物半導体に対しｐ型となる不純物を添加した窒化物半導体層からなり、導電性を有する。チャネル下地層ＵＣは、チャネル層ＣＨよりも電子親和力が小さく、基板表面方向の平均格子定数がチャネル層ＣＨよりも小さい窒化物半導体層からなる。チャネル層ＣＨは、チャネル下地層ＵＣよりも電子親和力が大きい窒化物半導体層からなる。障壁層ＢＡは、チャネル層ＣＨよりも電子親和力が小さく、チャネル下地層ＵＣよりも電子親和力が小さい窒化物半導体層からなる。障壁層ＢＡ上には、絶縁膜（図示せず）が形成されている。なお、絶縁膜（保護膜）と障壁層ＢＡとの間に、キャップ層を設けてもよい。キャップ層は、障壁層ＢＡよりも電子親和力が大きい窒化物半導体層からなる。

【0021】

本実施の形態のＭＩＳＦＥＴは、チャネル層ＣＨの上方に、ゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥと、ゲート電極ＧＥの両側の障壁層ＢＡ上に形成されたソース電極ＳＥおよびドレイン電極ＤＥとを有している。このＭＩＳＦＥＴは、素子分離領域ＩＳＯで区画された活性領域ＡＣに形成されている。また、ゲート電極ＧＥは、障壁層ＢＡを貫通し、チャネル層ＣＨの途中まで到達する溝Ｔの内部にゲート絶縁膜ＧＩを介して形成されている。

【0022】

チャネル層ＣＨと障壁層ＢＡとの界面近傍のチャネル層ＣＨ側に、２次元電子ガス（２ＤＥＧ）が生成される。また、ゲート電極ＧＥに正の電位（閾値電位）が印加された場合には、ゲート絶縁膜ＧＩとチャネル層ＣＨとの界面近傍には、チャネルが形成される。

【0023】

上記２次元電子ガス（２ＤＥＧ）は次のメカニズムで形成される。チャネル層ＣＨや障壁層ＢＡを構成する窒化物半導体層（ここでは、窒化ガリウム系の半導体層）は、それぞれ、電子親和力（禁制帯幅（バンドギャップ））が異なり、障壁層ＢＡは、チャネル層ＣＨよりも電子親和力が小さい窒化物半導体層からなる。このため、これらの半導体層の接合面に、井戸型ポテンシャルが生成される。この井戸型ポテンシャル内に電子が蓄積されることにより、チャネル層ＣＨと障壁層ＢＡとの界面近傍に、２次元電子ガス（２ＤＥＧ）が生成される。特に、ここでは、チャネル層ＣＨと障壁層ＢＡをガリウム（あるいはアルミ）面成長の窒化物半導体材料でエピ形成するので、チャネル層ＣＨと障壁層ＢＡの界面に正の固定分極電荷が発生し、この正の分極電荷を中和しようとして電子が蓄積されるので、より２次元電子ガス（２ＤＥＧ）が形成されやすくなる。

【0024】

そして、チャネル層ＣＨと障壁層ＢＡとの界面近傍に形成される、２次元電子ガス（２ＤＥＧ）は、ゲート電極ＧＥが形成されている溝Ｔにより分断されている。このため、本実施の形態の半導体装置においては、ゲート電極ＧＥに正の電位（閾値電位）が印加されていない状態においてオフ状態を維持でき、ゲート電極ＧＥに正の電位（閾値電位）を印加した状態においてオン状態を維持できる。このように、ノーマリーオフ動作を行うことができる。なお、オン状態およびオフ状態において、ソース電極ＳＥの電位は、例えば、接地電位である。

【0025】

また、チャネル層ＣＨを、チャネル層ＣＨよりも電子親和力の小さい障壁層ＢＡおよびチャネル下地層ＵＣで挟むことにより、電子の閉じ込め効果が向上する。これにより、ショートチャネル効果の抑制、増幅率向上、動作速度の向上を図ることができる。また、チャネル下地層ＵＣがひっぱり歪を受けてひずんでいる場合は、ピエゾ分極と自発分極による負電荷が、チャネル下地層ＵＣとチャネル層ＣＨとの界面に誘起されるため、閾値電位が正側に移動する。これにより、ノーマリーオフ動作性の向上を図ることができる。また、チャネル下地層ＵＣの歪が緩和されている場合は、自発分極による負電荷が、チャネル下地層ＵＣとチャネル層ＣＨとの界面に誘起されるため、閾値電位が正側に移動する。これにより、ノーマリーオフ動作性の向上を図ることができる。

【0026】

ここで、本実施の形態においては、素子分離領域ＩＳＯにおいて、素子分離領域ＩＳＯを貫通し、その下方の電位固定層ＶＣまで到達する接続部（ビアともいう）ＶＩＡを設け、この接続部ＶＩＡをソース電極ＳＥと電気的に接続している。このように、電位固定層ＶＣを設け、ソース電極ＳＥと接続することで、閾値電位やオン抵抗などの特性の変動を低減することができる。

【0027】

また、本実施の形態においては、貫通孔ＴＨ内の接続部ＶＩＡを、電子が伝導する活性領域ＡＣ外の素子分離領域ＩＳＯ内であって、ソースパッドＳＰの形成領域下に配置したので、半導体素子の微細化や高集積化を図ることができる。また、電子が伝導し得る活性領域ＡＣを大きく確保することができるため、単位面積当たりのオン抵抗を低減することができる。

【0028】

さらに、本実施の形態においては、ゲート電極ＧＥとドレイン電極ＤＥとの間に不活性化領域ＩＲが設けられている。この不活性化領域ＩＲは、深さ方向において、電位固定層ＶＣまで達している。このように、ゲート電極ＧＥとドレイン電極ＤＥとの間に位置するｐ型となる不純物を添加した電位固定層ＶＣを不活性化元素の導入により不活性化し、不活性化領域ＩＲとすることで、ドレイン耐圧を向上させることができる。

【0029】

このゲート電極ＧＥとドレイン電極ＤＥとの間に位置するｐ型の電位固定層ＶＣは、不活性化元素を含有している。そして、ゲート電極ＧＥとドレイン電極ＤＥとの間に位置するｐ型の電位固定層ＶＣの不活性化元素の含有量は、ソース電極ＳＥの下方に位置するｐ型の電位固定層ＶＣの不活性化元素の含有量より多い。不活性化元素は、例えば、水素（Ｈ）またはフッ素（Ｆ）である。

【0030】

ここで不活性化とは、ｐ型となる不純物の密度に対するアクセプタの密度の割合を指す。不活性化領域ＩＲの活性化率は、ソース電極ＳＥ下の活性化率より小さく、１／１０以下とすることが好ましい。言い換えれば、電位固定層ＶＣにおいて、ドレイン電極の下方に位置する電位固定層（ドレイン側の電位固定層ともいう）ＶＣの活性化率は、ソース電極の下方に位置する電位固定層（ソース側の電位固定層ともいう）ＶＣの活性化率より小さく、好ましくは、１／１０以下である。後述するように、電位固定層ＶＣとして、ｐ型不純物であるマグネシウム（Ｍｇ）をドープしながらヘテロエピタキシャル成長させた窒化ガリウム層を用いた場合、ｐ型不純物はほぼ均一に電位固定層ＶＣ中に導入される。その後、ドレイン側の電位固定層ＶＣ中に、水素（Ｈ）などの不活性化元素をイオン注入することにより、ドレイン側の電位固定層ＶＣが不活性化する。このような場合、ドレイン側の電位固定層ＶＣにおいても、ｐ型不純物であるＭｇ元素は、ソース側と同程度の密度で導入されているが、不活性化元素であるＨの影響によりアクセプタとしては寄与しなくなる。このように、ドレイン側の電位固定層ＶＣにおいては、ソース側より、ｐ型となる不純物の密度に対するアクセプタの密度の割合が低くなる。活性化率は、例えば容量の電圧依存性（ＣＶ）を測定することにより見積もることができる。

【0031】

図２〜図４を参照しながら、本実施の形態の半導体装置をさらに詳細に説明する。図２は、本実施の形態の半導体装置の構成を示す平面図である。図３および図４は、本実施の形態の半導体装置の構成を示す断面図である。図３は、図２のＡ−Ａ断面に対応し、図４は、図２のＢ−Ｂ断面に対応する。

【0032】

図２に示すように、ドレイン電極ＤＥの平面形状は、Ｙ方向に長辺を有する矩形状である。複数のライン状のドレイン電極ＤＥが、Ｘ方向に一定の間隔を置いて配置されている。また、ソース電極ＳＥの平面形状は、Ｙ方向に長辺を有する矩形状である。複数のライン状のソース電極ＳＥが、Ｘ方向に一定の間隔を置いて配置されている。そして、複数のソース電極ＳＥのそれぞれと、複数のドレイン電極ＤＥのそれぞれは、Ｘ方向に沿って互い違いに配置されている。

【0033】

ドレイン電極ＤＥの下には、ドレイン電極ＤＥとキャップ層ＣＰ（障壁層ＢＡ）との接続部となるコンタクトホールＣ１Ｄが配置されている。このコンタクトホールＣ１Ｄの平面形状は、Ｙ方向に長辺を有する矩形状である。ソース電極ＳＥの下には、ソース電極ＳＥとキャップ層ＣＰ（障壁層ＢＡ）との接続部となるコンタクトホールＣ１Ｓが配置されている。このコンタクトホールＣ１Ｓの平面形状は、Ｙ方向に長辺を有する矩形状である。

【0034】

そして、ドレイン電極ＤＥの下のコンタクトホールＣ１Ｄとソース電極ＳＥの下のコンタクトホールＣ１Ｓとの間には、ゲート電極ＧＥが配置されている。ゲート電極ＧＥは、Ｙ方向に長辺を有する矩形状である。１のソース電極ＳＥの下方には、２つ（一対）のゲート電極ＧＥが配置されている。この２つのゲート電極ＧＥは、ソース電極ＳＥの下のコンタクトホールＣ１Ｓの両側に配置されている。このように、複数のソース電極ＳＥに対応して、２つのゲート電極ＧＥが繰り返し配置されている。

【0035】

複数のドレイン電極ＤＥは、ドレインパッド（端子部ともいう）ＤＰにより接続される。このドレインパッドＤＰは、ドレイン電極ＤＥの一端側（図２においては、下側）において、Ｘ方向に延在するように配置される。言い換えれば、Ｘ方向に延在するドレインパッドＤＰからＹ方向に突き出るように複数のドレイン電極ＤＥが配置される。このような形状を、櫛形形状と言うことがある。

【0036】

複数のソース電極ＳＥは、ソースパッド（端子部ともいう）ＳＰにより接続される。このソースパッドＳＰは、ソース電極ＳＥの他端側（図２においては、上側）において、Ｘ方向に延在するように配置される。言い換えれば、Ｘ方向に延在するソースパッドＳＰからＹ方向に突き出るように複数のソース電極ＳＥが配置される。このような形状を、櫛形形状と言うことがある。

【0037】

複数のゲート電極ＧＥは、ゲート線ＧＬにより接続される。このゲート線ＧＬは、ゲート電極ＧＥの一端側（図２においては、上側）において、Ｘ方向に延在するように配置される。言い換えれば、Ｘ方向に延在するゲート線ＧＬからＹ方向に突き出るように複数のゲート電極ＧＥが配置される。なお、ゲート線ＧＬは、例えば、ゲート線ＧＬのＸ方向の両側（図２においては、右側および左側）に設けられたゲートパッド（図示せず）と接続される。

【0038】

ここで、上記ソース電極ＳＥ、ドレイン電極ＤＥおよびゲート電極ＧＥは、主として、素子分離領域ＩＳＯで囲まれた活性領域ＡＣ上に配置されている。活性領域ＡＣの平面形状は、Ｘ方向に長辺を有する矩形状である（図８参照）。一方、ドレインパッドＤＰ、ゲート線ＧＬおよびソースパッドＳＰは、素子分離領域ＩＳＯ上に配置されている。活性領域ＡＣとソースパッドＳＰとの間に、ゲート線ＧＬが配置されている。

【0039】

そして、ソースパッドＳＰの下には、貫通孔（孔、穴、凹部ともいう）ＴＨが配置されている。この貫通孔ＴＨには導電性膜が埋め込まれ、接続部ＶＩＡを構成している。後述するように、接続部ＶＩＡは、電位固定層ＶＣと電気的に接続される。よって、ソースパッドＳＰおよび接続部ＶＩＡを介して、ソース電極ＳＥと電位固定層ＶＣとが電気的に接続される。

【0040】

ここで、本実施の形態において、ゲート電極ＧＥとドレイン電極ＤＥ間には、不活性化領域ＩＲが設けられている。不活性化領域ＩＲは、電位固定層ＶＣ中の不純物を不活性化する元素（不活性化元素）が導入された領域である。なお、不活性化領域ＩＲは、ドレイン電極ＤＥ下にも延在している（図１７参照）。

【0041】

図３および図４に示すように、本実施の形態のＭＩＳＦＥＴは、基板Ｓの活性領域ＡＣ上に形成されたゲート電極ＧＥと、ゲート電極ＧＥの両側のキャップ層ＣＰ上であって、コンタクトホール（Ｃ１Ｓ、Ｃ１Ｄ）の形成領域に形成されたソース電極ＳＥおよびドレイン電極ＤＥを有している。このソース電極ＳＥおよびドレイン電極ＤＥ上には、保護膜（絶縁膜、カバー膜、表面保護膜ともいう）ＰＲＯが配置されている。

【0042】

基板Ｓ上には、前述したように、核生成層ＮＵＣ、バッファ層ＢＵ、電位固定層ＶＣ、チャネル下地層ＵＣ、チャネル層（電子走行層ともいう）ＣＨ、障壁層ＢＡ、キャップ層ＣＰおよび絶縁膜ＩＦ１が順に形成されている。そして、ゲート電極ＧＥは、絶縁膜ＩＦ１、キャップ層ＣＰ、障壁層ＢＡを貫通し、チャネル層ＣＨの途中まで到達する溝Ｔの内部にゲート絶縁膜ＧＩを介して形成されている。

【0043】

基板Ｓとしては、例えば、シリコン（Ｓｉ）からなる半導体基板を用いることができる。基板Ｓとしては、上記シリコンの他、ＧａＮなどの窒化物半導体からなる基板を用いてもよく、ＡｌＮ、ＳｉＣやサファイアなどからなる基板を用いてもよい。中でも、シリコン基板上に、ＧａＮ層などの窒化物半導体層を形成する際には、その結晶性を向上させ、また、基板の歪み（内部応力）を緩和するため、後述するようにバッファ層ＢＵを用いることが多い。よって、後述する電荷の蓄積が生じやすいため、シリコン基板と窒化物半導体とを併用する場合に本実施の形態の半導体装置を用いて効果的である。

【0044】

核生成層ＮＵＣは、バッファ層ＢＵなどの上部に形成される層が成長する際の結晶核を生成させるために形成する。また、上部に形成される層から基板Ｓに、上部に形成される層の構成元素（例えば、Ｇａなど）が拡散して、基板Ｓが変質することを防ぐために形成する。核生成層ＮＵＣとしては、例えば、窒化アルミニウム（ＡｌＮ）層を用いることができる。ＡｌＮ層の膜厚は２００ｎｍ程度である。基板Ｓの材料や、半導体装置の用途に応じて、核生成層ＮＵＣの材料や厚さを適宜選択することができる。また、基板Ｓとして、ＧａＮ基板などを用いる場合や、バッファ層等の成膜条件によって不要な場合には、核生成層ＮＵＣを省略することができる。

【0045】

バッファ層ＢＵは、格子定数を調整し、上方に形成される窒化物半導体の結晶性を良好とし、また、積層される窒化物半導体の膜応力を緩和するために形成される。これにより、窒化物半導体の結晶性が向上する。また、基板Ｓの歪み（内部応力）を緩和することができ、基板Ｓに反りやクラックが発生することを抑制することができる。バッファ層ＢＵとしては、窒化ガリウム（ＧａＮ）層と窒化アルミニウム（ＡｌＮ）層との積層膜（ＡｌＮ／ＧａＮ膜）を、複数周期積層した超格子構造体を用いることができる。超格子構造体は、異なる電子親和力を有する窒化物半導体層の積層体が２以上繰り返し配置されているものである。この超格子構造体には、炭素（Ｃ）がドープされている。例えば、ＧａＮ層の膜厚は２０ｎｍ程度、ＡｌＮ層の膜厚は５ｎｍ程度とし、これらの積層膜を８０周期堆積した超格子構造体を用いることができる。炭素濃度（ドープ量）は、例えば、１×１０^１９（１Ｅ１９）ｃｍ^−３程度である。但し、半導体装置の用途に応じて、積層膜を構成する各膜の材料や厚さを適宜選択すればよい。また、バッファ層ＢＵとして、超格子構造体以外の層を含んでもよい。例えば、超格子構造体上に他の材料膜を形成してもよい。また、バッファ層ＢＵとして、超格子構造体を含まない単層膜などを用いることも可能である。

【0046】

超格子構造体および上記単層膜の材料としては、ＡｌＮおよびＧａＮの他、ＩｎＮを用いることができる。また、これらの窒化物半導体の混晶を用いてもよい。例えば、上記超格子構造体の積層膜として、ＡｌＮ／ＧａＮ膜の他、ＡｌＧａＮ／ＧａＮ膜を用いることができる。また、上記単層膜としては、例えば、ＡｌＧａＮ層やＩｎＡｌＮ層などを用いることができる。

【0047】

また、上記においては、超格子構造体中に炭素がドープ（添加）されているが、他のドープ不純物を用いてよい。ドープ不純物としては、深い準位を形成する元素が好ましく、炭素の他、鉄（Ｆｅ）などの遷移金属や、マグネシウム（Ｍｇ）、ベリリウム（Ｂｅ）などを用いてもよい。半導体装置の用途に応じて、ドープ量や不純物元素を適宜選択すればよい。

【0048】

電位固定層ＶＣとしては、例えば、不純物をドープしたＧａＮ層を用いることができる。ＧａＮ層の他、ＡｌＮ層、ＩｎＮ層やＡｌＧａＮ層を用いてもよい。また、これらの窒化物半導体の混晶を用いてもよい。

【0049】

電位固定層ＶＣは、不純物がドープされており、導電性を有する。例えば、電位固定層ＶＣとして、不純物としてＭｇが５×１０^１８（５Ｅ１８）ｃｍ^−３程度ドープされたＧａＮ層を用いることができる。電位固定層ＶＣの膜厚は２００ｎｍ程度である。

【0050】

このように、導電性が生じる程度の量（例えば、本実施の形態の層構造では、ドープ量が活性化した不純物濃度として５×１０^１６（５Ｅ１６）ｃｍ^−３以上）の不純物をドープする必要がある。ドープ不純物としては、ｐ型不純物を用いることができる。ｐ型不純物としては、例えば、Ｂｅ、Ｃ、Ｍｇなどが挙げられる。また、縦方向耐圧の観点から不純物のドープ量は、活性化した不純物濃度として１×１０^１８（１Ｅ１８）ｃｍ^−３以下が好ましい。例えば、本実施の形態の層構造において、縦方向耐圧として５００Ｖ以上を確保するためには、ドープ量が、活性化した不純物濃度として５×１０^１７（５Ｅ１７）ｃｍ^−３以下とすることが好ましい。

【0051】

チャネル下地層ＵＣとしては、例えば、ＡｌＧａＮ層を用いることができる。このチャネル下地層ＵＣ中には、意図的な不純物のドープは行われていない。なお、不純物のドープにより深い準位が形成されると、追って詳細に説明するように、閾値電位などの特性の変動をもたらす要因となる。よって、不純物のドープ量は、１×１０^１６（１Ｅ１６）ｃｍ^−３以下が好ましい。

【0052】

また、ＡｌＧａＮ層の厚さは、例えば、１０００ｎｍ、Ａｌの組成は３％程度である。チャネル下地層ＵＣとしては、ＡｌＧａＮ層の他、ＩｎＡｌＮ層などを用いることができる。

【0053】

また、本実施の形態においては、エピタキシャル成長により、チャネル下地層ＵＣの面内方向の格子定数が、その上層のチャネル層ＣＨや障壁層ＢＡに引き継がれる。例えば、チャネル下地層ＵＣより上層に、チャネル下地層（ＡｌＧａＮ層）ＵＣよりも格子定数の大きい層、例えば、ＧａＮ層、Ｉｎ_ＸＧａ_{（１−Ｘ）}Ｎ層（０≦Ｘ≦１）やＩｎＡｌＮ層などが形成された場合には、上層の層に圧縮ひずみが加わる。逆に、チャネル下地層ＵＣより上層に、チャネル下地層（ＡｌＧａＮ層）ＵＣよりも格子定数の小さい層、例えば、高Ａｌ組成比であるＩｎＡｌＮ層などが形成された場合には、上層の層に引っ張りひずみが加わる。

【0054】

チャネル層ＣＨとしては、例えば、ＧａＮ層を用いることができる。このチャネル層ＣＨ中には、意図的な不純物のドープは行われていない。また、ＧａＮ層の厚さは、例えば、８０ｎｍ程度である。チャネル層ＣＨの材料としては、ＧａＮの他、ＡｌＮ、ＩｎＮなどを用いることができる。また、これらの窒化物半導体の混晶を用いてもよい。半導体装置の用途に応じて、チャネル層ＣＨの材料や厚さを適宜選択することができる。なお、本実施の形態においては、ノンドープのチャネル層ＣＨを用いたが、用途に応じて適宜不純物をドープしてもよい。ドープ不純物としては、ｎ型不純物やｐ型不純物を用いることができる。ｎ型不純物としては、例えば、Ｓｉ、Ｓ、Ｓｅなどが挙げられ、ｐ型不純物としては、例えば、Ｂｅ、Ｃ、Ｍｇなどが挙げられる。

【0055】

但し、チャネル層ＣＨは、電子が走行する層であるため、不純物のドープ量が多すぎると、クーロン散乱により移動度が低下する恐れがある。そこで、チャネル層ＣＨへの不純物のドープ量は、１×１０^１７（１Ｅ１７）ｃｍ^−３以下が好ましい。

【0056】

また、チャネル層ＣＨは、チャネル下地層ＵＣや障壁層ＢＡよりも電子親和力が大きい窒化物半導体を用いる必要がある。上記のように、チャネル下地層ＵＣとしてＡｌＧａＮ層を、チャネル層ＣＨとしてＧａＮ層を用い、これらの層の格子定数が異なる場合には、チャネル層ＣＨの膜厚は転位が増加する臨界膜厚以下である必要がある。

【0057】

障壁層ＢＡとしては、例えば、Ａｌ_０．２Ｇａ_０．８Ｎ層を用いることができる。また、Ａｌ_０．２Ｇａ_０．８Ｎ層の厚さは、例えば、３０ｎｍ程度である。障壁層ＢＡの材料としては、ＡｌＧａＮ層の他、ＩｎＡｌＮ層などを用いることができる。Ａｌの組成比などを適宜調整してもよい。また、Ａｌの組成比の異なる膜を積層し、多層構造の障壁層ＢＡを用いてもよい。また、障壁層ＢＡの材料としては、ＧａＮ層、ＡｌＮ層、ＩｎＮ層などを用いることができる。また、これらの窒化物半導体の混晶を用いてもよい。半導体装置の用途に応じて、障壁層ＢＡの材料や厚さなどを適宜選択することができる。なお、障壁層ＢＡとしては、ノンドープの層を用いてもよく、用途に応じて適宜不純物をドープしてもよい。ドープ不純物としては、ｎ型不純物やｐ型不純物を用いることができる。ｎ型不純物としては、例えば、Ｓｉ、Ｓ、Ｓｅなどが挙げられ、ｐ型不純物としては、例えば、Ｂｅ、Ｃ、Ｍｇなどが挙げられる。但し、障壁層ＢＡ中の不純物のドープ量が多すぎると、後述するゲート電極ＧＥの近傍において、ドレイン電極ＤＥの電位の影響を受け易くなり、耐圧が低下し得る。また、障壁層ＢＡ中の不純物が、チャネル層ＣＨでのクーロン散乱の要因となり得るため、電子の移動度が低下し得る。そこで、障壁層ＢＡへの不純物のドープ量は、１×１０^１７（１Ｅ１７）ｃｍ^−３以下が好ましい。また、ノンドープの障壁層ＢＡを用いる方がより好ましい。

【0058】

また、チャネル層ＣＨとしてＧａＮ層を、障壁層ＢＡとして、ＡｌＧａＮ層を用い、これらの層の格子定数が異なる場合には、障壁層ＢＡの膜厚は転位が増加する臨界膜厚以下である必要がある。

【0059】

また、前述したとおり、障壁層ＢＡとしては、チャネル層ＣＨよりも電子親和力が小さい窒化物半導体を用いる必要がある。但し、多層構造の障壁層ＢＡを用いた場合は、多層中に、チャネル層ＣＨよりも電子親和力が大きい層を含んでもよく、少なくとも１層以上がチャネル層ＣＨよりも電子親和力が小さい層であればよい。

【0060】

キャップ層ＣＰとしては、例えば、ＧａＮ層を用いることができる。ＧａＮ層の厚さは、例えば、２ｎｍ程度である。また、キャップ層ＣＰとしては、ＧａＮの他、ＡｌＮ層、ＩｎＮ層などを用いることができる。また、これらの窒化物半導体の混晶（例えば、ＡｌＧａＮ、ＩｎＡｌＮ）を用いてもよい。また、キャップ層ＣＰを省略してもよい。

【0061】

また、キャップ層ＣＰは、障壁層ＢＡよりも電子親和力が大きい窒化物半導体を用いる必要がある。また、キャップ層ＣＰとしては、ノンドープの層を用いてもよく、用途に応じて適宜不純物をドープしてもよい。ドープ不純物としては、ｎ型不純物やｐ型不純物を用いることができる。ｎ型不純物としては、例えば、Ｓｉ、Ｓ、Ｓｅなどが挙げられ、ｐ型不純物としては、例えば、Ｂｅ、Ｃ、Ｍｇなどが挙げられる。

【0062】

また、チャネル下地層ＵＣとしてＡｌＧａＮ層を、キャップ層ＣＰとして、ＧａＮ層を用い、これらの層の格子定数が異なる場合には、キャップ層ＣＰの膜厚は転位が増加する臨界膜厚以下である必要がある。

【0063】

絶縁膜ＩＦ１としては、例えば、窒化シリコン膜を用いることができる。窒化シリコン膜の厚さは、例えば、１００ｎｍ程度である。また、窒化シリコン膜以外の絶縁膜を用いてもよい。また、数種類の絶縁膜の積層構造としてもよい。半導体装置の用途に応じて、絶縁膜ＩＦ１の材料や厚さを適宜選択することができる。絶縁膜ＩＦ１としては、下層の窒化物半導体よりもバンドギャップが大きく、電子親和力が小さい膜が好ましい。このような条件を満たす膜としては、窒化シリコン膜（ＳｉＮ）の他、酸化シリコン（ＳｉＯ_２）膜、酸窒化シリコン膜、酸炭化シリコン（ＳｉＯＣ）膜、酸化アルミニウム（Ａｌ_２Ｏ_３、アルミナ）膜、酸化ハフニウム（ＨｆＯ_２）膜、酸化ジルコニウム（ＺｒＯ_２）膜などが挙げられる。また、各種有機膜も、上記条件を満たす。さらに、これらの中でも、電流コラプス抑制のため、下層の窒化物半導体との界面に形成される界面準位密度が低い膜を選択することが好ましい。

【0064】

ゲート電極ＧＥは、絶縁膜ＩＦ１、キャップ層ＣＰおよび障壁層ＢＡを貫通し、チャネル層ＣＨの途中まで掘り込まれた溝（トレンチ、リセスともいう）Ｔの内部にゲート絶縁膜ＧＩを介して形成されている。

【0065】

ゲート絶縁膜ＧＩとしては、酸化アルミニウム（Ａｌ_２Ｏ_３）膜を用いることができる。酸化アルミニウム膜の厚さは、例えば、５０ｎｍ程度である。ゲート絶縁膜ＧＩとしては、酸化アルミニウム膜以外の絶縁膜を用いてもよい。また、数種類の絶縁膜の積層構造としてもよい。半導体装置の用途に応じて、ゲート絶縁膜ＧＩの材料や厚さを適宜選択することができる。ゲート絶縁膜ＧＩとしては、下層の窒化物半導体よりもバンドギャップが大きく、電子親和力が小さい膜が好ましい。このような条件を満たす膜としては、酸化アルミニウム膜の他、酸化シリコン（ＳｉＯ_２）膜、窒化シリコン膜（ＳｉＮ）、酸化ハフニウム（ＨｆＯ_２）膜、酸化ジルコニウム（ＺｒＯ_２）膜などが挙げられる。このゲート絶縁膜ＧＩは、ゲート電極ＧＥに印加できる電圧や、閾値電圧に影響を及ぼすため、絶縁耐圧、誘電率、膜厚を考慮して設定することが好ましい。

【0066】

ゲート電極ＧＥとしては、窒化チタン（ＴｉＮ）膜を用いることができる。窒化チタン膜の厚さは、例えば、２００ｎｍ程度である。ゲート電極ＧＥとしては、窒化チタン膜以外の導電性膜を用いてもよい。例えば、ホウ素（Ｂ）やリン（Ｐ）などの不純物をドープした多結晶シリコン膜を用いてもよい。また、Ｔｉ、Ａｌ、Ｎｉ、Ａｕなどからなる金属を用いてもよい。また、Ｔｉ、Ａｌ、Ｎｉ、Ａｕなどからなる金属とＳｉとの化合物膜（金属シリサイド膜）を用いてもよい。また、Ｔｉ、Ａｌ、Ｎｉ、Ａｕなどからなる金属膜の窒化物を用いてもよい。また、数種類の導電性膜の積層構造としてもよい。半導体装置の用途に応じて、ゲート電極ＧＥの材料や厚さを適宜選択することができる。

【0067】

また、ゲート電極ＧＥとしては、下層の膜（例えば、ゲート絶縁膜ＧＩ）や上層の膜（例えば、層間絶縁膜ＩＬ１）と反応し難い材料を選択することが好ましい。

【0068】

ここで、本実施の形態においては、ゲート電極ＧＥとドレイン電極ＤＥとの間に不活性化領域ＩＲが設けられている。不活性化領域ＩＲは、ゲート電極ＧＥとドレイン電極ＤＥとの間に位置する電位固定層ＶＣ、チャネル下地層ＵＣ、チャネル層ＣＨおよび障壁層ＢＡの積層部に注入された不活性化元素のイオン注入領域である。不活性化元素の注入は、少なくとも電位固定層ＶＣにおいてなされていればよく、他の層（例えば、チャネル下地層ＵＣ、チャネル層ＣＨおよび障壁層ＢＡ）には、不活性化元素が高濃度に含まれている必要はない。よって、不活性化元素の注入エネルギーや飛距離を考慮し、不活性化元素が電位固定層ＶＣに所望の量含まれるように調整すればよい。例えば、不活性化領域ＩＲ中の電位固定層ＶＣのｐ型不純物の活性化率が、不活性化されていないソース電極ＳＥの下方の電位固定層ＶＣ中のｐ型不純物の活性化率より低く、好ましくは１／１０以下となるように、不活性化元素を注入する。但し、電位固定層ＶＣの近傍の層に、不活性化元素が拡散していてもよい。例えば、チャネル下地層ＵＣ、チャネル層ＣＨおよび障壁層ＢＡ中に、不活性化元素が拡散していてもよい。また、電位固定層ＶＣより下層の層に、不活性化元素が拡散していてもよい。但し、不活性化元素は、ｐ型の不純物を不活性化するものであり、２次元電子ガス２ＤＥＧを消失させることはない。

【0069】

ゲート電極ＧＥ上には、層間絶縁膜ＩＬ１が配置されている。この層間絶縁膜ＩＬ１は、貫通孔ＴＨおよびコンタクトホールＣ１Ｓ、Ｃ１Ｄを有する。

【0070】

この層間絶縁膜ＩＬ１としては、例えば、酸化シリコン膜を用いることができる。酸化シリコン膜の厚さは、例えば、２０００ｎｍ程度である。また、酸化シリコン膜以外の絶縁膜を用いてもよい。また、数種類の絶縁膜の積層構造としてもよい。半導体装置の用途に応じて、層間絶縁膜ＩＬ１の材料や厚さを適宜選択することができる。層間絶縁膜ＩＬ１としては、下層の窒化物半導体よりもバンドギャップが大きく、電子親和力が小さい膜が好ましい。また、層間絶縁膜ＩＬ１としては、接するゲート電極ＧＥと反応し難い材料を選択することが好ましい。このような条件を満たす膜としては、酸化シリコン膜の他、窒化シリコン膜、酸窒化シリコン膜、酸化アルミニウム（Ａｌ_２Ｏ_３）膜、酸化ハフニウム（ＨｆＯ_２）膜、酸化ジルコニウム（ＺｒＯ_２）膜などが挙げられる。

【0071】

貫通孔ＴＨおよびコンタクトホールＣ１Ｓ、Ｃ１Ｄを含む層間絶縁膜ＩＬ１上には、導電性膜が形成されている。ここでは、ＴｉＮ膜とＡｌ膜との積層膜が形成されている。この積層膜のうち、コンタクトホールＣ１Ｓ、Ｃ１Ｄ内の積層膜は、ソース電極ＳＥまたはドレイン電極ＤＥとなる。一方、貫通孔ＴＨ内の積層膜は接続部ＶＩＡとなる。

【0072】

ソース電極ＳＥおよびドレイン電極ＤＥとしては、ＴｉＮ膜とその上のＡｌ膜との積層膜を用いることができる。ＴｉＮ膜の厚さは、例えば、５０ｎｍ程度、Ａｌ膜の厚さは、例えば、１０００ｎｍ程度である。ソース電極ＳＥおよびドレイン電極ＤＥの材料としては、コンタクトホール（Ｃ１Ｓ、Ｃ１Ｄ）の底部の窒化物半導体層（キャップ層ＣＰ）と、オーミック接触する材料であればよい。特に、コンタクトホール（Ｃ１Ｓ、Ｃ１Ｄ）の底部の窒化物半導体層（キャップ層ＣＰ）またはこの層より下層の窒化物半導体層中に、ｎ型不純物がドープされている場合には、オーミック接触し易くなる。よって、ソース電極ＳＥおよびドレイン電極ＤＥとして、幅広い材料群からの選択が可能となる。また、ソース電極ＳＥおよびドレイン電極ＤＥを構成する材料としては、接する層間絶縁膜ＩＬ１と反応し難い材料を選択することが好ましい。ソース電極ＳＥおよびドレイン電極ＤＥを構成する材料としては、Ｔｉ、Ａｌ、Ｍｏ（モリブデン）、Ｎｂ（ニオブ）、Ｖ（バナジウム）などからなる金属膜を用いてもよい。また、これらの金属の混合物（合金）、また、これらの金属とＳｉとの化合物膜（金属シリサイド膜）、また、これらの金属の窒化物などを用いることができる。また、これらの材料の積層膜を用いてもよい。

【0073】

接続部ＶＩＡとしては、前述したソース電極ＳＥおよびドレイン電極ＤＥと同様に、ＴｉＮ膜とその上のＡｌ膜との積層膜を用いることができる。ＴｉＮ膜の厚さは、例えば、５０ｎｍ程度、Ａｌ膜の厚さは、例えば、１０００ｎｍ程度である。接続部ＶＩＡを構成する材料としては、貫通孔ＴＨの底部の窒化物半導体層（電位固定層ＶＣ）と、オーミック接触する材料であればよい。また、接続部ＶＩＡを構成する材料としては、接する層間絶縁膜ＩＬ１と反応し難い材料を選択することが好ましい。

【0074】

例えば、電位固定層ＶＣがｐ型不純物を含有する場合には、接続部ＶＩＡを構成する材料として、Ｔｉ、Ｎｉ、Ｐｔ（白金）、Ｒｈ（ロジウム）、Ｐｄ（パラジウム）、Ｉｒ（イリジウム）、Ｃｕ（銅）、Ａｇ（銀）などからなる金属膜、これらの金属の混合物（合金）、これらの金属とＳｉとの化合物膜（金属シリサイド膜）、または、これらの金属の窒化物などを用いることが好ましい。また、これらの材料の積層膜を用いてもよい。

【0075】

また、本実施の形態においては、貫通孔ＴＨの底面を、電位固定層ＶＣの途中に配置し、貫通孔ＴＨの内部に接続部ＶＩＡを配置しているが、接続部ＶＩＡは、電位固定層ＶＣと接するように配置されていればよい。例えば、貫通孔ＴＨの底面を、電位固定層ＶＣの上面に配置し、接続部ＶＩＡの底部と電位固定層ＶＣとが接するように構成してもよい。また、貫通孔ＴＨの底面を、電位固定層ＶＣの底面より下方に配置し、接続部ＶＩＡの側面の一部と電位固定層ＶＣとが接するように構成してもよい。例えば、貫通孔ＴＨの底面が、バッファ層ＢＵの表面またはバッファ層ＢＵの途中に位置していてもよい。貫通孔ＴＨの底面が、核生成層ＮＵＣの表面または核生成層ＮＵＣの途中に位置していてもよい。また、貫通孔ＴＨの底面が、基板Ｓの表面または基板Ｓの途中に位置していてもよい。但し、接続部ＶＩＡの側面の一部と電位固定層ＶＣとの接触では、接触面積が小さくなる恐れがあるため、貫通孔ＴＨの底面は、電位固定層ＶＣの上面以下から電位固定層ＶＣの下面より上に配置することが好ましい。

【0076】

前述したように、ソースパッドＳＰおよびドレインパッドＤＰは、それぞれ、ソース電極ＳＥおよびドレイン電極ＤＥと一体として形成されている。よって、ソースパッドＳＰおよびドレインパッドＤＰは、ソース電極ＳＥおよびドレイン電極ＤＥと同じ材料で構成されている。このソースパッドＳＰの下に、上記接続部ＶＩＡが配置される（図４）。

【0077】

保護膜ＰＲＯとしては、酸窒化シリコン（ＳｉＯＮ）膜などの絶縁膜を用いることができる。

【0078】

［製法説明］
次いで、図５〜図２５を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図５〜図２５は、本実施の形態の半導体装置の製造工程を示す断面図または平面図である。

【0079】

図５に示すように、基板Ｓ上に、核生成層ＮＵＣおよびバッファ層ＢＵを順次形成する。基板Ｓとして、例えば、（１１１）面が露出しているシリコン（Ｓｉ）からなる半導体基板を用い、その上部に、核生成層ＮＵＣとして、例えば、窒化アルミニウム（ＡｌＮ）層を、有機金属気相成長（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）法などを用いて、２００ｎｍ程度の膜厚で、ヘテロエピタキシャル成長させる。

【0080】

なお、基板Ｓとしては、上記シリコンの他、ＳｉＣやサファイアなどからなる基板を用いてもよい。さらに通常、核生成層ＮＵＣおよびこの核生成層ＮＵＣ以降の窒化物半導体層（ＩＩＩ−Ｖ族の化合物半導体層）は、すべてＩＩＩ族元素面成長（即ち、本件の場合、ガリウム面成長あるいはアルミ面成長）で形成する。

【0081】

次いで、核生成層ＮＵＣ上に、バッファ層ＢＵとして、窒化ガリウム（ＧａＮ）層と窒化アルミニウム（ＡｌＮ）層との積層膜（ＡｌＮ／ＧａＮ膜）を、繰り返し積層した超格子構造体を形成する。例えば、２０ｎｍ程度の膜厚の窒化ガリウム（ＧａＮ）層と、５ｎｍ程度の膜厚の窒化アルミニウム（ＡｌＮ）層とを、交互に有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。例えば、上記積層膜を４０層形成する。この積層膜を成長させる際に、炭素（Ｃ）をドープしながら成長させてもよい。例えば、積層膜中の炭素濃度が１×１０^１９（１Ｅ１９）ｃｍ^−３程度となるように、炭素をドープする。

【0082】

また、バッファ層ＢＵ上に、バッファ層ＢＵの一部として、例えば、ＡｌＧａＮ層を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させてもよい。

【0083】

次いで、バッファ層ＢＵ上に、電位固定層ＶＣとして、例えば、ｐ型不純物を含有する窒化ガリウム層（ｐ−ＧａＮ層）を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。例えば、ｐ型不純物として、マグネシウム（Ｍｇ）を用いる。例えば、マグネシウム（Ｍｇ）をドープしながら窒化ガリウム層を２００ｎｍ程度堆積させる。堆積膜中のＭｇ濃度を、例えば、５×１０^１８（５Ｅ１８）ｃｍ^−３程度とする。

【0084】

次いで、電位固定層ＶＣ上に、チャネル下地層ＵＣを形成する。電位固定層ＶＣ上に、チャネル下地層ＵＣとして、例えば、ＡｌＧａＮ層を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。この際、意図的な不純物のドープを行わずに成長させる。その厚さは、例えば、１０００ｎｍ、Ａｌの組成は３％程度とする。

【0085】

次いで、チャネル下地層ＵＣ上に、チャネル層ＣＨを形成する。例えば、チャネル下地層ＵＣ上に、窒化ガリウム層（ＧａＮ層）を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。この際、意図的な不純物のドープを行わずに成長させる。このチャネル層ＣＨの膜厚は、例えば、８０ｎｍ程度である。

【0086】

次いで、チャネル層ＣＨ上に、障壁層ＢＡとして、例えば、ＡｌＧａＮ層を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。例えば、Ａｌの組成比を０．２と、Ｇａの組成比を、０．８とし、Ａｌ_０．２Ｇａ_０．８Ｎ層を形成する。この障壁層ＢＡのＡｌＧａＮ層のＡｌの組成比を、前述したバッファ層ＢＵのＡｌＧａＮ層のＡｌの組成比より大きくする。

【0087】

このようにして、チャネル下地層ＵＣ、チャネル層ＣＨおよび障壁層ＢＡの積層体が形成される。この積層体のうち、チャネル層ＣＨと障壁層ＢＡとの界面近傍には、２次元電子ガス（２ＤＥＧ）が生成される。

【0088】

次いで、障壁層ＢＡ上に、キャップ層ＣＰを形成する。例えば、障壁層ＢＡ上に、窒化ガリウム層（ＧａＮ層）を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。この際、意図的な不純物のドープを行わずに成長させる。このキャップ層ＣＰの膜厚は、例えば、２ｎｍ程度である。

【0089】

次いで、窒化ガリウム層（ＧａＮ層）などのＧａＮ系半導体膜の成膜が終了した後に、ｐ型不純物を活性化するために加熱処理を行う。例えば、窒素雰囲気中で７５０℃、３０分の加熱処理を行う。

【0090】

次いで、図６および図７に示すように、キャップ層ＣＰ上に、絶縁膜ＩＦ１として、窒化シリコン膜を、スパッタリング法などを用いて、例えば、１００ｎｍ程度の膜厚で堆積する。

【0091】

次いで、フォトリソグラフィ処理により、素子分離領域を開口するフォトレジスト膜ＰＲ１を絶縁膜ＩＦ１上に形成する。次いで、フォトレジスト膜ＰＲ１をマスクとして、窒素イオンを打ち込むことにより、素子分離領域ＩＳＯを形成する。このように、窒素（Ｎ）やホウ素（Ｂ）などのイオン種が打ち込まれることにより、結晶状態が変化し、高抵抗化する。

【0092】

例えば、窒素イオンを、絶縁膜ＩＦ１を介してチャネル下地層ＵＣ、チャネル層ＣＨおよび障壁層ＢＡからなる積層体中に、５×１０^１４（５Ｅ１４）ｃｍ^−２程度の密度で打ち込む。打ち込みエネルギーは、例えば、１２０ｋｅＶ程度である。なお、打ち込みの深さ、即ち、素子分離領域ＩＳＯの底部は、チャネル層ＣＨの底面より下に位置し、かつ、電位固定層ＶＣの底面より上に位置するように、窒素イオンの打ち込み条件を調整する。なお、素子分離領域ＩＳＯの底部は、後述する貫通孔ＴＨ（接続部ＶＩＡ）の底部より上に位置する。このようにして、素子分離領域ＩＳＯを形成する。この素子分離領域ＩＳＯで囲まれた領域が活性領域ＡＣとなる。図８に示すように、活性領域ＡＣは、例えば、Ｘ方向に長辺を有する略矩形状である。この後、プラズマ剥離処理などによりフォトレジスト膜ＰＲ１を除去する。

【0093】

次いで、図９〜図１１に示すように、フォトリソグラフィ技術およびエッチング技術を用いて、絶縁膜ＩＦ１をパターニングする。例えば、絶縁膜ＩＦ１上に、フォトレジスト膜（図示せず）を形成し、フォトリソグラフィ処理により、ゲート電極形成領域のフォトレジスト膜（図示せず）を除去する。言い換えれば、絶縁膜ＩＦ１上に、ゲート電極形成領域に開口部を有するフォトレジスト膜（図示せず）を形成する。次いで、このフォトレジスト膜（図示せず）をマスクとして、絶縁膜ＩＦ１をエッチングする。絶縁膜ＩＦ１として窒化シリコン膜を用いた場合、例えば、ＳＦ_６などのフッ素系のガスを含むドライエッチングガスを用いたドライエッチングを行う。この後、プラズマ剥離処理などによりフォトレジスト膜（図示せず）を除去する。このようにして、キャップ層ＣＰ上に、ゲート電極形成領域に開口部を有する絶縁膜ＩＦ１を形成する。

【0094】

次いで、絶縁膜ＩＦ１をマスクとして、キャップ層ＣＰ、障壁層ＢＡおよびチャネル層ＣＨをドライエッチングすることにより、キャップ層ＣＰおよび障壁層ＢＡを貫通してチャネル層ＣＨの途中まで達する溝Ｔを形成する。エッチングガスとしては、例えば、ＢＣｌ_３などの塩素系のガスを含むドライエッチングガスを用いる。この際、素子分離領域ＩＳＯに、ゲート線ＧＬ用の溝ＧＬＴを形成する（図１０、図１１）。

【0095】

次いで、図１２〜図１４に示すように、溝Ｔ内を含む絶縁膜ＩＦ１上に、ゲート絶縁膜ＧＩを介してゲート電極ＧＥを形成する。例えば、溝Ｔ内を含む絶縁膜ＩＦ１上に、ゲート絶縁膜ＧＩとして、酸化アルミニウム膜をＡＬＤ（Atomic Layer Deposition）法などを用いて５０ｎｍ程度の膜厚で堆積する。

【0096】

ゲート絶縁膜ＧＩとして、酸化アルミニウム膜の他、酸化シリコン膜や、酸化シリコン膜よりも誘電率の高い高誘電率膜を用いてもよい。高誘電率膜として、ＳｉＮ膜（窒化シリコン）、ＨｆＯ_２膜（酸化ハフニウム膜）、ハフニウムアルミネート膜、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）、ＨｆＡｌＯ膜のようなハフニウム系絶縁膜を用いてもよい。

【0097】

次いで、例えば、ゲート絶縁膜ＧＩ上に、導電性膜として、例えば、ＴｉＮ（窒化チタン）膜を、スパッタリング法などを用いて２００ｎｍ程度の膜厚で堆積する。次いで、フォトリソグラフィ技術を用いて、ゲート電極形成領域にフォトレジスト膜ＰＲ２を形成し、このフォトレジスト膜ＰＲ２をマスクとして、ＴｉＮ膜をエッチングすることによりゲート電極ＧＥを形成する。このエッチングの際、ＴｉＮ膜の下層の酸化アルミニウム膜をエッチングしてもよい。例えば、ＴｉＮ膜の加工の際には、Ｃｌ_２などの塩素系のガスを含むドライエッチングガスを用いたドライエッチングが行われ、酸化アルミニウム膜の加工の際には、ＢＣｌ_３などの塩素系のガスを含むドライエッチングガスを用いたドライエッチングが行われる。

【0098】

また、このエッチングの際、ゲート電極ＧＥを、一の方向（図１２中では右側、ドレイン電極ＤＥ側）に張り出した形状にパターニングする。この張り出し部は、フィールドプレート電極部と呼ばれる。このフィールドプレート電極部は、ドレイン電極ＤＥ側の溝Ｔの端部からドレイン電極ＤＥ側へ延在するゲート電極ＧＥの一部の領域である。

【0099】

次いで、図１５〜図１７に示すように、ゲート電極ＧＥの一方の側（図１５中の右側、ドレイン電極側）の電位固定層ＶＣに、不活性化元素を注入し、不活性化領域ＩＲを形成する。なお、ここでは、不活性化元素の拡散を考慮し、ゲート電極ＧＥの一方の側に位置する、電位固定層ＶＣ、チャネル下地層ＵＣ、チャネル層ＣＨおよび障壁層ＢＡの積層部に不活性化元素が注入された状態を示してある。なお、図１５においては、不活性化元素が注入された領域の端部が角ばっているが、例えば、図１に示すように不活性化元素が注入された領域の端部がアール（曲面）形状となっていてもよい（他の実施の形態についても同じ）。

【0100】

例えば、ゲート電極ＧＥおよび絶縁膜ＩＦ１上にフォトレジスト膜ＰＲ３を形成し、フォトリソグラフィ技術を用いて、ゲート電極ＧＥの一方の側に位置する絶縁膜ＩＦ１上のフォトレジスト膜ＰＲ３を除去する。このフォトレジスト膜ＰＲ３をマスクとして、不活性化元素を注入する。不活性化元素として、水素（Ｈ）を、例えば、５Ｅ１４（５×１０^１４／ｃｍ^２）の密度、１２０ＫｅＶのエネルギーでイオン注入する。不活性化元素の注入は、少なくとも電位固定層ＶＣにおいてなされていればよく、他の層（例えば、チャネル下地層ＵＣ、チャネル層ＣＨおよび障壁層ＢＡ）には、不活性化元素が高濃度に含まれている必要はない。よって、不活性化元素の注入エネルギーや飛距離を考慮し、不活性化元素が電位固定層ＶＣに所望の量含まれるように注入条件を調整すればよい。例えば、不活性化領域ＩＲ中の電位固定層ＶＣのｐ型の元素の活性化率が、不活性化されていないソース電極ＳＥの下方の電位固定層ＶＣ中のｐ型不純物の活性化率より低く、好ましくは１／１０以下となるように、不活性化元素を注入する。なお、イオン注入した不活性化元素を拡散させるために熱処理を施してもよい。ただし、高温の熱処理を施した場合、注入した不活性化元素が結晶中から離脱してしまうため６００℃以下が好ましい。

【0101】

ここでは、不活性化元素の導入手段として、イオン注入法を用いたが、実施の形態２で詳細に説明する不活性化元素のプラズマ処理を行ってもよい。

【0102】

次いで、図１８および図１９に示すように、ゲート電極ＧＥ上を含む絶縁膜ＩＦ１上に、層間絶縁膜ＩＬ１として、例えば、酸化シリコン膜をスパッタリング法などを用いて２０００ｎｍ程度堆積する。

【0103】

次いで、図２０〜図２２に示すように、フォトリソグラフィ技術およびエッチング技術を用いて、層間絶縁膜ＩＬ１および絶縁膜ＩＦ１中に、コンタクトホールＣ１Ｓ、Ｃ１Ｄおよび貫通孔ＴＨを形成する。コンタクトホールＣ１Ｓ、Ｃ１Ｄは、ソース電極形成領域およびドレイン電極形成領域にそれぞれ形成される。また、貫通孔ＴＨは、ソースパッド形成領域に形成される。

【0104】

例えば、層間絶縁膜ＩＬ１上に、ソース電極接続領域およびドレイン電極接続領域にそれぞれ開口部を有する第１フォトレジスト膜を形成する。次いで、この第１フォトレジスト膜をマスクとして、層間絶縁膜ＩＬ１および絶縁膜ＩＦ１をエッチングエッチングすることにより、コンタクトホールＣ１Ｓ、Ｃ１Ｄを形成する。

【0105】

層間絶縁膜ＩＬ１として酸化シリコン膜を用い、絶縁膜ＩＦ１として窒化シリコン膜を用いた場合には、これらの膜のエッチングの際には、例えば、ＳＦ_６などのフッ素系のガスを含むドライエッチングガスを用いたドライエッチングを行う。

【0106】

次いで、第１フォトレジスト膜を除去した後、コンタクトホールＣ１Ｓ、Ｃ１Ｄ内を含む層間絶縁膜ＩＬ１上に、貫通孔形成領域に開口部を有する第２フォトレジスト膜を形成する。次いで、この第２フォトレジスト膜をマスクとして、層間絶縁膜ＩＬ１、絶縁膜ＩＦ１、素子分離領域ＩＳＯ、チャネル下地層ＵＣおよび電位固定層ＶＣの一部をエッチングすることにより、貫通孔ＴＨを形成する。言い換えれば、層間絶縁膜ＩＬ１、絶縁膜ＩＦ１、素子分離領域ＩＳＯおよびチャネル下地層ＵＣを貫通して電位固定層ＶＣの途中まで達する貫通孔ＴＨを形成する。

【0107】

前述したように、貫通孔ＴＨの底部は、電位固定層ＶＣ中であって、素子分離領域ＩＳＯの底部より下に位置するようにエッチングを行う。

【0108】

層間絶縁膜ＩＬ１として酸化シリコン膜を用い、絶縁膜ＩＦ１として窒化シリコン膜を用いた場合には、まず、例えば、ＳＦ_６などのフッ素系のガスを含むドライエッチングガスを用いたドライエッチングにより、これらの膜を除去する。次いで、素子分離領域ＩＳＯ、チャネル下地層（ＡｌＧａＮ層）ＵＣおよび電位固定層（ｐＧａＮ層）ＶＣの途中までを、例えば、ＢＣｌ_３などの塩素系のガスを含むドライエッチングガスを用いたドライエッチングにより除去する。

【0109】

なお、コンタクトホールＣ１Ｓ、Ｃ１Ｄと貫通孔ＴＨの形成順序は、上記のものに限られるものではなく、貫通孔ＴＨを形成した後に、コンタクトホールＣ１Ｓ、Ｃ１Ｄを形成してもよい。また、貫通孔形成領域、ソース電極接続領域およびドレイン電極接続領域の層間絶縁膜ＩＬ１を除去した後、貫通孔形成領域の絶縁膜ＩＦ１、素子分離領域ＩＳＯ、チャネル下地層ＵＣおよび電位固定層ＶＣの途中までを除去し、さらに、ソース電極接続領域およびドレイン電極接続領域の絶縁膜ＩＦ１を除去してもよい。このように、コンタクトホールＣ１Ｓ、Ｃ１Ｄおよび貫通孔ＴＨの形成工程については、種々の工程を取り得る。

【0110】

上記工程にて形成されたコンタクトホールＣ１Ｓ、Ｃ１Ｄの底面からはキャップ層ＣＰが露出し、貫通孔ＴＨの底面からは電位固定層ＶＣが露出する。

【0111】

次いで、図２３〜図２５に示すように、ゲート電極ＧＥの両側のキャップ層ＣＰ上に、ソース電極ＳＥおよびドレイン電極ＤＥを形成する。また、ソース電極ＳＥの端部に、ソースパッドＳＰを形成し、ドレイン電極ＤＥの端部にドレインパッドＤＰを形成する（図２２）。

【0112】

例えば、コンタクトホールＣ１Ｓ、Ｃ１Ｄおよび貫通孔ＴＨ内を含む層間絶縁膜ＩＬ１上に導電性膜を形成する。例えば、導電性膜として、窒化チタン（ＴｉＮ）膜と、その上部のアルミニウム（Ａｌ）膜からなる積層膜（Ａｌ／ＴｉＮ）を、スパッタリング法などを用いて形成する。窒化チタン膜は、例えば、５０ｎｍ程度の膜厚であり、アルミニウム膜は、例えば、１０００ｎｍ程度の膜厚である。

【0113】

次いで、フォトリソグラフィ技術を用いて、ソース電極ＳＥ、ドレイン電極ＤＥ、ソースパッドＳＰおよびドレインパッドＤＰの形成領域にフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜（図示せず）をマスクとして、導電性膜（Ａｌ／ＴｉＮ）をエッチングする。例えば、ＢＣｌ_３などの塩素系のガスを含むドライエッチングガスを用いたドライエッチングを施す。この工程により、貫通孔ＴＨに導電性膜が埋め込まれた接続部ＶＩＡが形成され、また、ソース電極ＳＥ、ドレイン電極ＤＥ、ソースパッドＳＰおよびドレインパッドＤＰが形成される。ソース電極ＳＥおよびドレイン電極ＤＥの平面形状は、図２５に示すように、Ｙ方向に長辺を有する矩形状（ライン状）である。また、ソースパッドＳＰおよびドレインパッドＤＰの平面形状は、図２５に示すように、Ｘ方向に長辺を有する矩形状（ライン状）である。ソースパッドＳＰは、複数のソース電極ＳＥを接続するように配置され、ドレインパッドＤＰは、複数のドレイン電極ＤＥを接続するように配置される。

【0114】

そして、ソースパッドＳＰ下には、貫通孔ＴＨが位置し、ソースパッドＳＰと電位固定層ＶＣとは、接続部ＶＩＡを介して電気的に接続される（図２４）。

【0115】

次いで、ソース電極ＳＥ、ドレイン電極ＤＥ、ソースパッドＳＰおよびドレインパッドＤＰ上を含む層間絶縁膜ＩＬ１上に、保護膜（絶縁膜、カバー膜、表面保護膜ともいう）ＰＲＯを形成する。例えば、層間絶縁膜ＩＬ１上に、保護膜ＰＲＯとして、例えば、酸窒化シリコン（ＳｉＯＮ）膜を、スパッタリング法などを用いて堆積する（図３、図４参照）。

【0116】

以上の工程により、本実施の形態の半導体装置を形成することができる。なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態の半導体装置を製造してもよい。例えば、不活性化元素のイオン注入を行った後、ゲート電極ＧＥを形成してもよい。

【0117】

このように、本実施の形態によれば、バッファ層ＢＵとチャネル層ＣＨとの間に導電層である電位固定層ＶＣを設け、ソース電極ＳＥと接続したので、半導体素子の特性変動を低減することができる。即ち、電位固定層ＶＣにより、この層より下層の層（例えば、バッファ層ＢＵなど）の電荷量が変化することによるポテンシャルの変化の影響がチャネル層ＣＨにまで及ぶことを防止することができる。これにより、閾値電位やオン抵抗などの特性の変動を低減することができる。

【0118】

また、本実施の形態においては、電位固定層ＶＣとしてｐ型の窒化物半導体層を用いることで、ドレイン電極ＤＥに正電位（正バイアス）が印加されている場合に、電位固定層ＶＣが空乏化し高抵抗層となる。これにより、ドレイン耐圧の劣化を抑制もしくは向上させることができる。

【0119】

また、本実施の形態においては、貫通孔ＴＨ内の接続部ＶＩＡを、電子が伝導する活性領域ＡＣ外の素子分離領域ＩＳＯ内であって、ソースパッドＳＰの形成領域下に配置したので、半導体素子の微細化や高集積化を図ることができる。また、電子が伝導し得る活性領域ＡＣを大きく確保することができるため、単位面積当たりのオン抵抗を低減することができる。

【0120】

例えば、高耐圧化のためバッファ層中にＦｅなどの不純物が添加されている場合（特許文献１参照）、このＦｅが深い準位を形成する。このような深い準位は、半導体素子の動作中において、電子やホールの捕獲や放出の拠点となるため、閾値電位などの特性の変動の要因となる。特に、準位が深い場合には、エネルギー深さや位置に応じて、数分から数日間の非常に長い期間において閾値電位などの特性の変動をもたらす場合がある。

【0121】

これに対し、本実施の形態においては、バッファ層ＢＵとチャネル層ＣＨとの間に導電層である電位固定層ＶＣを設け、ソース電極ＳＥと接続したので、半導体素子の特性変動を低減することができる。

【0122】

また、バッファ層ＢＵとして、超格子構造体を用いる場合には、超格子構造体が非常に深い量子井戸（電子やホールの移動にとっては非常に高いバリア）となる。このため、電子やホールなどの電荷が、超格子構造体の近傍に捕獲されると、基板に対して垂直方向に移動することが困難となる。よって、超格子構造体を用いる場合には、不要な電荷が除去し難く、非常に長い期間において閾値電位などの特性の変動をもたらす恐れがある。

【0123】

これに対し、本実施の形態においては、バッファ層ＢＵとチャネル層ＣＨとの間に導電層である電位固定層ＶＣを設け、ソース電極ＳＥと接続したので、半導体素子の特性変動を低減することができる。

【0124】

また、製造工程時において、プラズマ処理が施される場合には、半導体層中に電荷が導入されやすい。プラズマ処理としては、例えば、ＰＥＣＶＤや、フォトレジスト膜のプラズマ剥離処理などがある。このような処理中に導入された電荷によっても閾値電位などの特性の変動が生じ得る。特に、窒化物半導体は、バンドギャップが大きく絶縁性も高いため、プラズマ処理などにより導入された電荷が抜けにくく、非常に長い期間において閾値電位などの特性の変動をもたらし得る。

【0125】

これに対し、本実施の形態においては、バッファ層ＢＵとチャネル層ＣＨとの間に導電層である電位固定層ＶＣを設け、ソース電極ＳＥと接続したので、半導体素子の特性変動を低減することができる。

【0126】

さらに、本実施の形態においては、ゲート電極ＧＥとドレイン電極ＤＥとの間に不活性化領域ＩＲが設けられている。このように、ゲート電極ＧＥとドレイン電極ＤＥとの間に位置する電位固定層ＶＣを不活性化し、不活性化領域ＩＲとすることでドレイン耐圧を向上させることができる。

【0127】

図２６は、縦方向ドレイン耐圧と電位固定層中の活性化したアクセプタ濃度との関係を示すグラフである。このグラフは、縦方向ドレイン耐圧に対する電位固定層中の活性化したアクセプタ濃度依存性を簡易的に計算した結果を示すものである。なお、実際の耐圧は電位固定層以外のエピ構造により異なる。横軸は、アクセプタ濃度（ACCEPTOR CONCENTRATION ［ｃｍ^−３］）を、縦軸は、ドレイン耐圧（BREAKDOWN BOLTAGE［Ｖ］）を示す。図２６に示すように、電位固定層の厚さを一定とした場合、電位固定層のアクセプタ濃度が増加するに伴いドレイン耐圧が低下する。即ち、電位固定層の厚さが、２．０μｍ、１．０μｍ、０．５μｍ、０．２μｍおよび０．１μｍのいずれの場合も、アクセプタ濃度の増加に伴いドレイン耐圧が低下した。特に、アクセプタ濃度が、１×１０^１７（１Ｅ１７）ｃｍ^−３を超えると、ドレイン耐圧が顕著に劣化している。よって、ドレイン耐圧を確保するという観点からは、電位固定層にｐ型不純物の濃度に制限が生じることとなる。

【0128】

特に、ＧａＮなどの窒化物半導体のエピタキシャル成長層は、転位・欠陥などを有しているため、ｐ型不純物（アクセプタ）を導入しても電荷（ここでは、ホール）の発生率が、１０％未満と低く、基板内に蓄積された電荷を除去するのに十分なｐ型不純物（アクセプタ）を導入すると、ドレイン耐圧の劣化を招いてしまう。

【0129】

これに対し、本実施の形態においては、ソース電極ＳＥ側では、ｐ型不純物の濃度を高く維持しつつ、ドレイン電極ＤＥ側では、ｐ型不純物を不活性化することができる。このように、ドレイン耐圧に影響を及ぼす領域のp型の電位固定層を不活性化できることから、耐圧とは独立して、ソース電極ＳＥ側のｐ型の不純物濃度（アクセプタ濃度）を高くすることが可能となる。このため、ドレイン側の耐圧を維持しつつ、電子やホールなどの電荷を除去し、閾値電位などの特性の変動を抑制することができる。

【0130】

特に、前述したように電位固定層として、ｐ型の窒化物半導体層を用いた場合、ドレイン電極ＤＥに正電位（正バイアス）が印加されている状態において、電位固定層ＶＣが空乏化し高抵抗層となるため、電位固定層の不純物の導電型をｐ型とすることがより好ましい。また、ｐ型不純物としては、Ｍｇが有用であり、Ｍｇの活性化率を低減する不活性化元素としては、Ｈが好適である。特に、Ｈは、原子量が小さいため、深い層にも容易に注入することができ、不活性化元素として用いて好適である。

【0131】

また、ドレイン電極ＤＥ側のｐ型の不純物濃度（アクセプタ濃度）とソース電極ＳＥ側のｐ型の不純物濃度（アクセプタ濃度）を個別に制御することができるため、ｐ型の電位固定層ＶＣの厚膜化が可能となり、ｐ型の電位固定層ＶＣと接続部ＶＩＡとの接続抵抗を低減することができる。また、接続部ＶＩＡが埋め込まれる貫通孔ＴＨをエッチングにより形成する際のプロセスマージンを大きくすることができる。

【0132】

＜応用例１＞
上記半導体装置（図３参照）において、不活性化領域ＩＲのゲート電極ＧＥ側の端部は、上記半導体装置（図３参照）に示す位置に限られず、ゲート電極ＧＥとドレイン電極ＤＥとの間で適宜変更可能である。

【0133】

図２７は、本実施の形態の応用例１の半導体装置の構成を示す断面図である。不活性化領域ＩＲのゲート電極ＧＥ側の端部の位置以外は、上記半導体装置（図２〜図２５）と同様である。

【0134】

図２７に示すように、不活性化領域ＩＲのゲート電極ＧＥ側の端部を、溝Ｔのドレイン電極ＤＥ側の端部と対応させてもよい。即ち、この場合、不活性化領域ＩＲは、溝Ｔのドレイン電極ＤＥ側の端部からドレイン電極ＤＥ下まで延在することとなる。

【0135】

＜応用例２＞
図２８は、本実施の形態の応用例２の半導体装置の構成を示す断面図である。不活性化領域ＩＲのゲート電極ＧＥ側の端部の位置以外は、上記半導体装置（図２〜図２５）と同様である。

【0136】

図２８に示すように、不活性化領域ＩＲのゲート電極ＧＥ側の端部を、ゲート電極ＧＥ側の端部とドレイン電極ＤＥとの間に配置してもよい。即ち、この場合、不活性化領域ＩＲは、ゲート電極ＧＥのドレイン電極ＤＥ側の端部から一定の距離離れた位置からドレイン電極ＤＥ下まで延在することとなる。

【0137】

＜応用例３＞
上記半導体装置（図１参照）においては、接続部ＶＩＡを設け、この接続部ＶＩＡを介して電位固定層ＶＣをソース電極ＳＥと接続したが、接続部ＶＩＡの形成を省略してもよい。

【0138】

図２９は、本実施の形態の応用例３の半導体装置の構成を模式的に示す断面図である。本応用例においては、基板Ｓ上に、核生成層ＮＵＣ、バッファ層ＢＵ、ｐ型の電位固定層ＶＣ、チャネル下地層ＵＣ、チャネル層ＣＨおよび障壁層ＢＡが順に形成されている。チャネル層ＣＨと障壁層ＢＡとの界面近傍のチャネル層ＣＨ側に、２次元電子ガス（２ＤＥＧ）が生成される。また、ゲート電極ＧＥに正の電位（閾値電位）が印加された場合には、ゲート絶縁膜ＧＩとチャネル層ＣＨとの界面近傍には、チャネルが形成される。このように、ｐ型の電位固定層ＶＣは設けられているものの、ｐ型の電位固定層ＶＣは、ソース電位に固定されていない。このように、ｐ型の電位固定層ＶＣをチャネル層ＣＨより下層に配置するだけでも、最も閾値電位に影響を及ぼすゲート電極ソース端への電子やホールなどの電荷の影響を低減でき、閾値電位などの特性の変動を抑制することができる。但し、ｐ型の電位固定層ＶＣの電位を固定した方が、実効的なｐ型不純物濃度（アクセプタ濃度）が高くなり、電荷の除去効果が大きくなる。

【0139】

よって、接続部ＶＩＡを設けない場合においても、ソース電極ＳＥ側においては、電位固定層ＶＣのｐ型不純物濃度（アクセプタ濃度）を高くしつつ、ドレイン電極ＤＥ側においては、電位固定層ＶＣのｐ型不純物を不活性化することにより、電荷の除去効果を維持しつつ、ドレイン側の耐圧を向上させることができる。

【0140】

（実施の形態２）
実施の形態１においては、フォトレジスト膜をマスクとして、不活性化元素を注入したが、ゲート絶縁膜ＧＩをマスクとして、不活性化元素を注入してもよい。

【0141】

［構造説明］
図３０は、本実施の形態の半導体装置の構成を模式的に示す断面図である。なお、ゲート絶縁膜ＧＩの構成以外は、実施の形態１の場合と同様であるため、同様な構成については、その詳細な説明を省略する。

【0142】

本実施の形態の半導体装置においては、実施の形態１（図１）の場合と同様に、基板Ｓ上に、核生成層ＮＵＣ、バッファ層ＢＵ、電位固定層ＶＣ、チャネル下地層ＵＣ、チャネル層ＣＨおよび障壁層ＢＡが順に形成されている。

【0143】

本実施の形態のＭＩＳＦＥＴは、実施の形態１（図１）の場合と同様に、チャネル層ＣＨの上方に、ゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥと、ゲート電極ＧＥの両側の障壁層ＢＡ上に形成されたソース電極ＳＥおよびドレイン電極ＤＥとを有している。このＭＩＳＦＥＴは、素子分離領域ＩＳＯで区画された活性領域（ＡＣ）に形成されている。また、ゲート電極ＧＥは、障壁層ＢＡを貫通し、チャネル層ＣＨの途中まで到達する溝Ｔの内部にゲート絶縁膜ＧＩを介して形成されている。

【0144】

ここで、本実施の形態においては、素子分離領域ＩＳＯにおいて、素子分離領域ＩＳＯを貫通し、その下方の電位固定層ＶＣまで到達する接続部（ビアともいう）ＶＩＡを設け、この接続部ＶＩＡをソース電極ＳＥと電気的に接続している。このように、電位固定層ＶＣを設け、ソース電極ＳＥと接続することで、閾値電位やオン抵抗などの特性の変動を低減することができる。

【0145】

また、本実施の形態においては、貫通孔ＴＨ内の接続部ＶＩＡを、電子が伝導する活性領域ＡＣ外の素子分離領域ＩＳＯ内であって、ソースパッド（ＳＰ）の形成領域下に配置したので、半導体素子の微細化や高集積化を図ることができる。また、電子が伝導し得る活性領域ＡＣを大きく確保することができるため、単位面積当たりのオン抵抗を低減することができる。

【0146】

さらに、本実施の形態においては、ゲート電極ＧＥとドレイン電極ＤＥとの間に不活性化領域ＩＲが設けられている。不活性化領域ＩＲは、不活性化元素の導入領域である。このように、ゲート電極ＧＥとドレイン電極ＤＥとの間に位置するｐ型となる不純物を添加した電位固定層ＶＣを不活性化し、不活性化領域ＩＲとすることで、ドレイン耐圧を向上させることができる。不活性化領域ＩＲの活性化率は、ソース電極ＳＥ下の活性化率より小さく、１／１０以下とすることが好ましい。

【0147】

そして、本実施の形態においては、ゲート絶縁膜が、ゲート電極ＧＥ下からソース電極ＳＥまで延在している。このように、ソース電極ＳＥ側のゲート絶縁膜ＧＩを残存させることで、このゲート絶縁膜ＧＩを不活性化元素の導入の際のマスクとして利用することができる。

【0148】

具体的には、ゲート電極ＧＥとドレイン電極ＤＥとの間の領域に不活性化領域ＩＲが設けられ、ゲート電極ＧＥのドレイン電極ＤＥ側の端部とソース電極ＳＥとの間の領域にゲート絶縁膜ＧＩが残存している。

【0149】

図３１および図３２を参照しながら、本実施の形態の半導体装置をさらに詳細に説明する。図３１および図３２は、本実施の形態の半導体装置の構成を示す断面図である。

【0150】

図３１および図３２に示すように、本実施の形態の半導体装置においては、実施の形態１と同様に、基板Ｓ上に、核生成層ＮＵＣ、バッファ層ＢＵ、電位固定層ＶＣ、チャネル下地層ＵＣ、チャネル層（電子走行層ともいう）ＣＨおよび障壁層ＢＡが順に形成されている。核生成層ＮＵＣは、窒化物半導体層からなる。バッファ層ＢＵは、窒化物半導体に対し深い準位を形成する不純物を添加した１層もしくは複数層の窒化物半導体層からなる。ここでは、複数層の窒化物半導体層からなる超格子構造体を用いている。電位固定層ＶＣは、不純物を添加した窒化物半導体層からなり、導電性を有する。チャネル下地層ＵＣは、チャネル層ＣＨよりも電子親和力が小さく、基板表面方向の平均格子定数がチャネル層ＣＨよりも小さい窒化物半導体層からなる。チャネル層ＣＨは、チャネル下地層ＵＣよりも電子親和力が大きい窒化物半導体層からなる。障壁層ＢＡは、チャネル層ＣＨよりも電子親和力が小さく、チャネル下地層ＵＣよりも電子親和力が小さい窒化物半導体層からなる。

【0151】

電位固定層ＶＣとしては、例えば、ｐ型不純物をドープしたＧａＮ層を用いることができる。ＧａＮ層の他、ＡｌＮ層やＩｎＮ層を用いてもよい。また、これらの窒化物半導体の混晶を用いてもよい。例えば、電位固定層ＶＣとして、不純物としてＭｇが５×１０^１８（５Ｅ１８）ｃｍ^−３程度ドープされたＧａＮ層を用いることができる。電位固定層ＶＣの膜厚は２００ｎｍ程度である。

【0152】

ゲート絶縁膜ＧＩとしては、酸化アルミニウム（Ａｌ_２Ｏ_３）膜を用いることができる。酸化アルミニウム膜の厚さは、例えば、５０ｎｍ程度である。ゲート絶縁膜ＧＩとしては、酸化アルミニウム膜以外の絶縁膜を用いてもよい。また、数種類の絶縁膜の積層構造としてもよい。

【0153】

不活性化領域ＩＲは、ゲート電極ＧＥとドレイン電極ＤＥとの間に設けられ、深さ方向において、電位固定層ＶＣまで達している。不活性化領域ＩＲは、ゲート電極ＧＥとドレイン電極ＤＥとの間に位置するｐ型となる不純物を添加した電位固定層ＶＣを不活性化元素の導入により不活性化した領域である。本実施の形態においては、不活性化領域ＩＲは、ゲート絶縁膜ＧＩをマスクに不活性化元素を注入することにより形成される。このため、不活性化領域ＩＲの形成領域以外の領域に、ゲート絶縁膜ＧＩが残存している。

【0154】

具体的には、ゲート電極ＧＥとドレイン電極ＤＥとの間の領域に不活性化領域ＩＲが設けられ、ゲート電極ＧＥのドレイン電極ＤＥ側の端部とソース電極ＳＥとの間の領域にゲート絶縁膜ＧＩが残存している。

【0155】

ゲート電極ＧＥとしては、窒化チタン（ＴｉＮ）膜を用いることができる。窒化チタン膜の厚さは、例えば、２００ｎｍ程度である。ゲート電極ＧＥとしては、窒化チタン膜以外の導電性膜を用いてもよい。

【0156】

ゲート電極ＧＥ上には、層間絶縁膜ＩＬ１が配置されている。この層間絶縁膜ＩＬ１は、貫通孔ＴＨおよびコンタクトホールＣ１Ｓ、Ｃ１Ｄを有する。ソースパッドＳＰおよびドレインパッドＤＰは、それぞれ、ソース電極ＳＥおよびドレイン電極ＤＥと一体として形成されている。よって、ソースパッドＳＰおよびドレインパッドＤＰは、ソース電極ＳＥおよびドレイン電極ＤＥと同じ材料で構成されている。このソースパッドＳＰの下に、上記接続部ＶＩＡが配置される（図４）。

【0157】

保護膜ＰＲＯとしては、酸窒化シリコン（ＳｉＯＮ）膜などの絶縁膜を用いることができる。

【0158】

ここで、本実施の形態においては、素子分離領域ＩＳＯにおいて、素子分離領域ＩＳＯを貫通し、その下方の電位固定層ＶＣまで到達する接続部（ビアともいう）ＶＩＡを設け、この接続部ＶＩＡをソース電極ＳＥと電気的に接続している。このように、電位固定層ＶＣを設け、ソース電極ＳＥと接続することで、実施の形態１の場合と同様に、閾値電位やオン抵抗などの特性の変動を低減することができる。

【0159】

また、本実施の形態においては、ゲート電極ＧＥとドレイン電極ＤＥとの間に不活性化領域ＩＲが設けられている。不活性化領域ＩＲは、ゲート電極ＧＥとドレイン電極ＤＥとの間に位置する電位固定層ＶＣ、チャネル下地層ＵＣ、チャネル層ＣＨおよび障壁層ＢＡの積層部に注入された不活性化元素のイオン注入領域である。不活性化元素の注入は、少なくとも電位固定層ＶＣにおいてなされていればよく、他の層（例えば、チャネル下地層ＵＣ、チャネル層ＣＨおよび障壁層ＢＡ）には、不活性化元素が高濃度に含まれている必要はない。よって、不活性化元素の注入エネルギーや飛距離を考慮し、不活性化元素が電位固定層ＶＣに所望の量含まれるように調整すればよい。例えば、不活性化領域ＩＲ中の電位固定層ＶＣのｐ型不純物の活性化率が、不活性化されていないソース電極ＳＥの下方の電位固定層ＶＣ中のｐ型不純物の活性化率より低く、好ましくは１／１０以下となるように、不活性化元素を注入する。但し、電位固定層ＶＣの近傍の層に、不活性化元素が拡散していてもよい。例えば、チャネル下地層ＵＣ、チャネル層ＣＨおよび障壁層ＢＡ中に、不活性化元素が拡散していてもよい。また、電位固定層ＶＣより下層の層に、不活性化元素が拡散していてもよい。但し、不活性化元素は、ｐ型の不純物を不活性化するものであり、２次元電子ガス２ＤＥＧを消失させることはない。

【0160】

さらに、本実施の形態においては、ゲート絶縁膜ＧＩをマスクに不活性化元素を注入することにより形成される。特に、酸化アルミニウム膜は、水素（Ｈ）のような小さいイオンの透過を阻止する機能を有するため、ゲート絶縁膜（酸化アルミニウム膜）ＧＩをマスクにすることで不活性化元素の打ち分けを良好にすることができる。

【0161】

［製法説明］
次いで、図３３〜図４９を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図３３〜図４９は、本実施の形態の半導体装置の製造工程を示す断面図または平面図である。なお、ゲート絶縁膜ＧＩの構成以外は、実施の形態１の場合と同様であるため、ゲート絶縁膜ＧＩが関わる工程について、詳細に説明する。

【0162】

図３３および図３４に示すように、基板Ｓ上に、核生成層ＮＵＣおよびバッファ層ＢＵを順次形成する。これらは、実施の形態１で説明した材料を用い、実施の形態１と同様に形成することができる。

【0163】

次いで、バッファ層ＢＵ上に、電位固定層ＶＣとして、例えば、ｐ型不純物を含有する窒化ガリウム層（ｐ−ＧａＮ層）を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。例えば、ｐ型不純物として、マグネシウム（Ｍｇ）を用いる。例えば、マグネシウム（Ｍｇ）をドープしながら窒化ガリウム層を２００ｎｍ程度堆積させる。堆積膜中のＭｇ濃度を、例えば、５×１０^１８（５Ｅ１８）ｃｍ^−３程度とする。

【0164】

次いで、電位固定層ＶＣ上に、チャネル下地層ＵＣ、チャネル層ＣＨ、障壁層ＢＡ、キャップ層ＣＰおよび絶縁膜ＩＦ１を順次形成する。これらは、実施の形態１で説明した材料を用い、実施の形態１の場合と同様に形成することができる。次いで、実施の形態１の場合と同様にして、素子分離領域ＩＳＯを形成し、さらに、絶縁膜ＩＦ１、キャップ層ＣＰ、障壁層ＢＡを貫通してチャネル層ＣＨの途中まで達する溝Ｔを形成する。この際、素子分離領域ＩＳＯに、ゲート線ＧＬ用の溝ＧＬＴを形成する（図３４）。

【0165】

次いで、図３５〜図３７に示すように、溝Ｔ内を含む絶縁膜ＩＦ１上に、ゲート絶縁膜ＧＩとして、酸化アルミニウム膜をＡＬＤ法などを用いて５０ｎｍ程度の膜厚で堆積し、さらに、ゲート絶縁膜ＧＩ上に、導電性膜として、例えば、ＴｉＮ（窒化チタン）膜を、スパッタリング法などを用いて２００ｎｍ程度の膜厚で堆積する。

【0166】

次いで、フォトリソグラフィ技術を用いて、不活性化領域ＩＲの形成領域に開口部を有するフォトレジスト膜ＰＲ２を形成し、このフォトレジスト膜ＰＲ２をマスクとして、ＴｉＮ膜および酸化アルミニウム膜をエッチングする。これにより、不活性化領域ＩＲの形成領域の絶縁膜ＩＦ１が露出する。

【0167】

次いで、図３８〜図４０に示すように、ゲート電極ＧＥを形成する。ゲート電極ＧＥは、実施の形態１の場合と同様の形状であり、フィールドプレート電極部を有する。ゲート電極ＧＥとなるＴｉＮ膜上に、フォトレジスト膜ＰＲ２１を形成し、フォトリソグラフィ技術を用いて、ゲート電極形成領域にのみフォトレジスト膜ＰＲ２１を残存させる。次いで、このフォトレジスト膜ＰＲ２１をマスクとして、ゲート電極ＧＥとなるＴｉＮ膜をエッチングすることによりゲート電極ＧＥを形成する。このエッチングの際、ＴｉＮ膜の下層のゲート絶縁膜（酸化アルミニウム膜）ＧＩは、エッチングせず、残存させる。ＴｉＮ膜の加工の際には、Ｃｌ_２などの塩素系のガスを含むドライエッチングガスを用いる。

【0168】

次いで、図４１〜図４３に示すように、ゲート絶縁膜（酸化アルミニウム膜）ＧＩおよびゲート電極ＧＥをマスクとして、ゲート電極ＧＥの一方の側（図４１中の右側、ドレイン電極側）の電位固定層ＶＣに、不活性化元素を導入し、不活性化領域ＩＲを形成する。なお、ここでは、不活性化元素の拡散を考慮し、ゲート電極ＧＥの一方の側に位置する、電位固定層ＶＣ、チャネル下地層ＵＣ、チャネル層ＣＨおよび障壁層ＢＡの積層部に不活性化元素が導入された状態を示してある。

【0169】

例えば、ゲート絶縁膜（酸化アルミニウム膜）ＧＩおよびゲート電極ＧＥをマスクとして、不活性化元素を導入する。ゲート絶縁膜（酸化アルミニウム膜）ＧＩおよびゲート電極ＧＥをマスクとして不活性化元素を導入する場合、不活性化元素として水素（Ｈ）のプラズマ処理を行う。具体的には、例えば電子サイクロトロン共鳴（ＥＣＲ）法によりプラズマ化した雰囲気中に曝す方法がある。不活性化領域ＩＲ中の電位固定層ＶＣのｐ型の元素の活性化率が、不活性化されていないソース電極ＳＥの下方の電位固定層ＶＣ中のｐ型不純物の活性化率より低く、好ましくは１／１０以下となるように、不活性化元素を注入する。

【0170】

ゲート絶縁膜ＧＩは緻密な膜が用いられることが多く、ゲート絶縁膜ＧＩをマスクに不活性化元素を注入することで、不活性化元素の打ち分けを良好にすることができる。特に、酸化アルミニウムは、水素（Ｈ）のような小さな原子の透過を抑制することができ、不活性化元素の注入を阻止するマスクとして用いて好適である。

【0171】

次いで、図４４〜図４６に示すように、実施の形態１の場合と同様にして、ゲート電極ＧＥ上に、層間絶縁膜ＩＬ１を形成し、さらに、層間絶縁膜ＩＬ１中に、コンタクトホールＣ１Ｓ、Ｃ１Ｄおよび貫通孔ＴＨを形成する。この際、コンタクトホールＣ１Ｓの形成領域や貫通孔ＴＨの形成領域には、ゲート絶縁膜（酸化アルミニウム膜）ＧＩが残存している。このため、層間絶縁膜ＩＬ１、ゲート絶縁膜ＧＩおよび絶縁膜ＩＦ１をエッチングすることにより、コンタクトホールＣ１Ｓを形成し（図４４）、層間絶縁膜ＩＬ１、ゲート絶縁膜ＧＩ、絶縁膜ＩＦ１、素子分離領域ＩＳＯ、チャネル下地層ＵＣおよび電位固定層ＶＣの一部をエッチングすることにより、貫通孔ＴＨを形成する（図４５）。

【0172】

次いで、図４７〜図４９に示すように、実施の形態１の場合と同様にして、ゲート電極ＧＥの両側のキャップ層ＣＰ上に、ソース電極ＳＥおよびドレイン電極ＤＥ等を形成し、さらに、ソース電極ＳＥおよびドレイン電極ＤＥ等の上に、保護膜ＰＲＯを形成する。

【0173】

以上の工程により、本実施の形態の半導体装置を形成することができる。なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態の半導体装置を製造してもよい。

【0174】

このように、本実施の形態においても、実施の形態１の場合と同様に、電位固定層ＶＣを設け、ソース電極ＳＥと接続したので、半導体素子の特性変動を低減することができる。また、本実施の形態においても、実施の形態１の場合と同様に、貫通孔ＴＨ内の接続部ＶＩＡを、素子分離領域ＩＳＯ内に配置したので、半導体素子の微細化や高集積化を図ることができる。また、電子が伝導し得る活性領域ＡＣを大きく確保することができるため、単位面積当たりのオン抵抗を低減することができる。

【0175】

さらに、本実施の形態においては、ゲート電極ＧＥとドレイン電極ＤＥとの間に不活性化領域ＩＲが設けられている。このように、ゲート電極ＧＥとドレイン電極ＤＥとの間に位置する電位固定層ＶＣを不活性化し、不活性化領域ＩＲとすることでドレイン耐圧を向上させることができる。また、本実施の形態においては、ゲート絶縁膜ＧＩをマスクに不活性化元素を注入したので、不活性化元素の打ち分けを良好にすることができる。

【0176】

なお、不活性化元素のプラズマ処理とは、不活性化元素を含むガス中でプラズマ放電させた雰囲気中に処理基板を晒す処理である。例えば、水素元素を含有するガス中でプラズマ放電させた雰囲気中に処理基板を晒す。この場合、水素ラジカルが生じ、マスクが形成されていない領域中に導入される。このようなラジカルを用いた場合、イオン注入より、結晶にダメージが入り難いという利点がある。また、結晶にダメージが少ないまま、高密度の不活性化元素を結晶中に導入することができるため、不活性化領域ＩＲ中の電位固定層ＶＣのｐ型の元素の活性化率が、不活性化されていないソース電極ＳＥの下方の電位固定層ＶＣ中のｐ型不純物の活性化率より十分低くすることが可能である。

【0177】

また、不活性化元素のプラズマ処理として成膜処理を利用してもよい。例えば、窒化シリコン膜の成膜工程においては、シラン（ＳｉＨ_４）やアンモニア（ＮＨ_３）が原料ガスとして用いられる。このような不活性化元素の化合物ガスを用いたプラズマＣＶＤによれば、シランやアンモニアなどの不活性化元素の化合物ガスが分解し、水素ラジカルのような不活性元素のラジカルが生じる。このような処理によっても、不活性化元素の導入を行うことができる。

【0178】

特に、上記のようにゲート絶縁膜ＧＩをマスクとして残存させた状態で、シラン（ＳｉＨ_４）やアンモニア（ＮＨ_３）を原料ガスとしたＰＥＣＶＤ（plasma-enhanced chemical vapor deposition）法により窒化シリコン膜を成膜すれば、水素元素の導入と窒化シリコン膜との成膜を同時に行うことができる。この窒化シリコン膜は、例えば、層間絶縁膜ＩＬ１の下部膜として用いることができる。即ち、上記窒化シリコン膜上に、酸化シリコン膜を形成し、これらの積層膜で層間絶縁膜ＩＬ１を形成する。このような構成の層間絶縁膜ＩＬ１によれば、後述する、コンタクトホールＣ１Ｓ、Ｃ１Ｄの形成の際に、窒化シリコン膜がエッチングストッパーの役割を果たし、精度よくコンタクトホールＣ１Ｓ、Ｃ１Ｄを形成することができる。

【0179】

（実施の形態３）
実施の形態１および２においては、リセスゲート型の半導体装置を例示したが、他の構成の半導体装置としてもよい。例えば、本実施の形態のように、ゲート電極の下にゲート接合層を配置した接合型の半導体装置を用いてもよい。

【0180】

以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。

【0181】

［構造説明］
図５０は、本実施の形態の半導体装置の構成を模式的に示す断面図である。本実施の形態の半導体装置（半導体素子）は、窒化物半導体を用いたトランジスタである。この半導体装置は、高電子移動度トランジスタ（ＨＥＭＴ）型のパワートランジスタとして用いることができる。

【0182】

本実施の形態の半導体装置においては、実施の形態１と同様に、基板Ｓ上に、核生成層ＮＵＣ、バッファ層ＢＵ、電位固定層ＶＣ、チャネル下地層ＵＣ、チャネル層（電子走行層ともいう）ＣＨおよび障壁層ＢＡが順に形成されている。核生成層ＮＵＣは、窒化物半導体層からなる。バッファ層ＢＵは、窒化物半導体に対し深い準位を形成する不純物を添加した１層もしくは複数層の窒化物半導体層からなる。ここでは、複数層の窒化物半導体層からなる超格子構造体を用いている。電位固定層ＶＣは、窒化物半導体に対しｐ型となる不純物を添加した窒化物半導体層からなり、導電性を有する。チャネル下地層ＵＣは、チャネル層ＣＨよりも電子親和力が小さく、基板表面方向の平均格子定数がチャネル層ＣＨよりも小さい窒化物半導体層からなる。チャネル層ＣＨは、チャネル下地層ＵＣよりも電子親和力が大きい窒化物半導体層からなる。障壁層ＢＡは、チャネル層ＣＨよりも電子親和力が小さく、チャネル下地層ＵＣよりも電子親和力が小さい窒化物半導体層からなる。

【0183】

本実施の形態の半導体素子は、障壁層ＢＡの上方に、ゲート接合層ＪＬを介して形成されたゲート電極ＧＥと、ゲート電極ＧＥの両側の障壁層ＢＡ上に形成されたソース電極ＳＥおよびドレイン電極ＤＥとを有している。この半導体素子は、素子分離領域ＩＳＯで区画された活性領域ＡＣに形成されている。このゲート接合層ＪＬには、ｐ型不純物が添加されている。また、ゲート接合層ＪＬとゲート電極ＧＥとは、正孔に対してオーミック接続していることが好ましい。

【0184】

チャネル層ＣＨと障壁層ＢＡとの界面近傍のチャネル層ＣＨ側に、２次元電子ガス（２ＤＥＧ）が生成されるが、ゲート接合層ＪＬの下においては、アクセプタイオン化による負電荷により、チャネル層ＣＨの伝導帯が引き上げられているため、２次元電子ガス（２ＤＥＧ）が形成されない。このため、本実施の形態の半導体装置においては、ゲート電極ＧＥに正の電位（閾値電位）が印加されていない状態においてオフ状態を維持でき、ゲート電極ＧＥに正の電位（閾値電位）を印加した状態においてオン状態を維持できる。このように、ノーマリーオフ動作を行うことができる。

【0185】

ここで、本実施の形態においては、素子分離領域ＩＳＯにおいて、素子分離領域ＩＳＯを貫通し、その下方の電位固定層ＶＣまで到達する接続部（ビアともいう）ＶＩＡを設け、この接続部ＶＩＡをソース電極ＳＥと電気的に接続している。このように、電位固定層ＶＣを設け、ソース電極ＳＥと接続することで、閾値電位やオン抵抗などの特性の変動を低減することができる。

【0186】

また、本実施の形態においては、ゲート電極ＧＥとドレイン電極ＤＥとの間に不活性化領域ＩＲが設けられている。この不活性化領域ＩＲは、深さ方向において、電位固定層ＶＣまで達している。このように、ゲート電極ＧＥとドレイン電極ＤＥとの間に位置するｐ型となる不純物を添加した電位固定層ＶＣを不活性化元素の導入により不活性化し、不活性化領域ＩＲとすることで、ドレイン耐圧を向上させることができる。

【0187】

図５１〜図５６は、本実施の形態の半導体装置の製造工程を示す断面図である。図５１〜図５６のうち、最終工程を示す断面図である図５５および図５６を参照しながら、実施の形態３の半導体装置をさらに説明する。なお、本実施の形態の半導体装置の平面図は、溝（Ｔ、ＧＬＴ）以外は、実施の形態１の場合（図２）と同様である。例えば、図５５は、図２のＡ−Ａ断面に対応し、図５６は、図２のＢ−Ｂ断面に対応する。なお、本実施の形態においては、ゲート電極部以外の構成は、実施の形態１の場合と同様であるため、実施の形態１と同様の構成についてはその詳細な説明を省略する。

【0188】

図５５および図５６に示すように、本実施の形態の半導体装置においては、基板Ｓ上に、核生成層ＮＵＣ、バッファ層ＢＵ、電位固定層ＶＣ、チャネル下地層ＵＣ、チャネル層（電子走行層ともいう）ＣＨおよび障壁層ＢＡが順に形成されている。そして、本実施の形態の半導体素子は、障壁層ＢＡの上方に、ゲート接合層ＪＬを介して形成されたゲート電極ＧＥと、ゲート電極ＧＥの両側の障壁層ＢＡ上に形成されたソース電極ＳＥおよびドレイン電極ＤＥとを有している。この半導体素子は、素子分離領域ＩＳＯで区画された活性領域ＡＣに形成されている。ドレイン電極ＤＥの下には、ドレイン電極ＤＥと障壁層ＢＡとの接続部となるコンタクトホールＣ１Ｄが配置されている。ソース電極ＳＥの下には、ソース電極ＳＥと障壁層ＢＡとの接続部となるコンタクトホールＣ１Ｓが配置されている。また、ドレイン電極ＤＥは、ドレインパッドＤＰと接続され、ソース電極ＳＥは、ソースパッドＳＰと接続される。また、ゲート電極ＧＥは、ゲート線ＧＬと接続される（図２参照）。

【0189】

ここで、上記ソース電極ＳＥ、ドレイン電極ＤＥおよびゲート電極ＧＥは、主として、素子分離領域ＩＳＯで囲まれた活性領域ＡＣ上に配置されている。一方、ドレインパッドＤＰ、ゲート線ＧＬおよびソースパッドＳＰは、素子分離領域ＩＳＯ上に配置されている（図２参照）。

【0190】

そして、ソースパッドＳＰの下には、貫通孔ＴＨが配置されている。この貫通孔ＴＨには導電性膜が埋め込まれ、接続部ＶＩＡを構成している。後述するように、接続部ＶＩＡは、電位固定層ＶＣと電気的に接続される。よって、ソースパッドＳＰおよび接続部ＶＩＡを介して、ソース電極ＳＥと電位固定層ＶＣとが電気的に接続される。また、ソース電極ＳＥおよびドレイン電極ＤＥ上には、保護膜（絶縁膜、カバー膜、表面保護膜ともいう）ＰＲＯが配置されている。

【0191】

さらに、本実施の形態においては、ゲート電極ＧＥとドレイン電極ＤＥとの間に不活性化領域ＩＲが設けられている。この不活性化領域ＩＲは、深さ方向において、電位固定層ＶＣまで達している。このように、ゲート電極ＧＥとドレイン電極ＤＥとの間に位置するｐ型となる不純物を添加した電位固定層ＶＣを不活性化元素の導入により不活性化し、不活性化領域ＩＲとすることで、ドレイン耐圧を向上させることができる。

【0192】

このゲート電極ＧＥとドレイン電極ＤＥとの間に位置するｐ型の電位固定層ＶＣは、不活性化元素を含有している。そして、ゲート電極ＧＥとドレイン電極ＤＥとの間に位置するｐ型の電位固定層ＶＣの不活性化元素の含有量は、ソース電極ＳＥの下方に位置するｐ型の電位固定層ＶＣの不活性化元素の含有量より多い。不活性化元素は、例えば、水素（Ｈ）またはフッ素（Ｆ）である。不活性化領域ＩＲの活性化率は、ソース電極ＳＥ下の活性化率より小さく、１／１０以下とすることが好ましい。

【0193】

基板Ｓ、核生成層ＮＵＣ、バッファ層ＢＵ、電位固定層ＶＣ、チャネル下地層ＵＣ、チャネル層（電子走行層ともいう）ＣＨおよび障壁層ＢＡのそれぞれの構成材料は、実施の形態１で説明したとおりである。

【0194】

ゲート接合層ＪＬとしては、例えば、ＧａＮ層を用いることができる。また、ＧａＮ層の厚さは、目標の特性に合わせて所望の厚さとすることができるが、例えば、５０ｎｍ程度である。ゲート接合層ＪＬの材料としては、ＧａＮの他、ＡｌＮ、ＩｎＮなどを用いることができる。なお、ゲート接合層ＪＬとしては、ｐ型不純物が添加されていることが好ましい。ｐ型不純物としては、例えば、Ｂｅ、Ｃ、Ｍｇなどが挙げられる。

【0195】

また、ゲート電極ＧＥ、層間絶縁膜ＩＬ１および保護膜ＰＲＯのそれぞれの構成材料は、実施の形態１で説明したとおりである。

【0196】

また、ソース電極ＳＥ、ドレイン電極ＤＥ、ソースパッドＳＰ、ドレインパッドＤＰおよび接続部ＶＩＡのそれぞれの構成材料は、実施の形態１で説明したとおりである。

【0197】

［製法説明］
次いで、図５１〜図５６を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。

【0198】

図５１に示すように、基板Ｓ上に、核生成層ＮＵＣおよびバッファ層ＢＵを順次形成する。これらは、実施の形態１で説明した材料を用い、実施の形態１と同様に形成することができる。

【0199】

次いで、バッファ層ＢＵ上に、電位固定層ＶＣとして、例えば、ｐ型不純物を含有する窒化ガリウム層（ｐ−ＧａＮ層）を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。例えば、ｐ型不純物として、マグネシウム（Ｍｇ）を用いる。例えば、マグネシウム（Ｍｇ）をドープしながら窒化ガリウム層を２００ｎｍ程度堆積させる。堆積膜中のＭｇ濃度を、例えば、５×１０^１８（５Ｅ１８）ｃｍ^−３程度とする。

【0200】

次いで、電位固定層ＶＣ上に、チャネル下地層ＵＣ、チャネル層ＣＨおよび障壁層ＢＡを順次形成する。これらは、実施の形態１で説明した材料を用い、実施の形態１と同様に形成することができる。次いで、実施の形態１と同様にして、素子分離領域ＩＳＯを形成する。

【0201】

次いで、障壁層ＢＡ上に、ゲート接合層ＪＬとして、例えば、ｐ型不純物を含有する窒化ガリウム層（ｐ−ＧａＮ層）を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。例えば、ｐ型不純物として、マグネシウム（Ｍｇ）を用いる。例えば、マグネシウム（Ｍｇ）をドープしながら窒化ガリウム層を５０ｎｍ程度堆積させる。

【0202】

次いで、ゲート接合層ＪＬ上に、ゲート電極形成領域に開口部を有するフォトレジスト膜を形成し、このフォトレジスト膜をマスクとして、ゲート接合層ＪＬをドライエッチングする。

【0203】

次いで、図５２に示すように、不活性化元素をイオン注入することにより、不活性化領域ＩＲを形成する。例えば、フォトリソグラフィ技術を用いて、不活性化領域ＩＲの形成領域に開口部を有するフォトレジスト膜ＰＲ５０形成し、このフォトレジスト膜ＰＲ５０をマスクとして、ゲート電極ＧＥの一方の側（図５２中の右側、ドレイン電極側）の電位固定層ＶＣに、不活性化元素を注入し、不活性化領域ＩＲを形成する。なお、ここでは、不活性化元素の拡散を考慮し、ゲート電極ＧＥの一方の側に位置する、電位固定層ＶＣ、チャネル下地層ＵＣ、チャネル層ＣＨおよび障壁層ＢＡの積層部に不活性化元素が注入された状態を示してある。

【0204】

次いで、図５３および図５４に示すように、ゲート接合層ＪＬ上に、ゲート電極ＧＥを形成する。例えば、ゲート接合層ＪＬ上に、導電性膜として、例えば、ＴｉＮ（窒化チタン）膜を、スパッタリング法などを用いて２００ｎｍ程度の膜厚で堆積する。次いで、ＴｉＮ膜をエッチングすることによりゲート電極ＧＥを形成する。

【0205】

次いで、ゲート電極ＧＥ上を含む障壁層ＢＡ上に、層間絶縁膜ＩＬ１を、実施の形態１と同様にして形成する。

【0206】

次いで、実施の形態１と同様にして、層間絶縁膜ＩＬ１中に、コンタクトホールＣ１Ｓ、Ｃ１Ｄおよび貫通孔ＴＨを形成する。

【0207】

上記工程にて形成されたコンタクトホールＣ１Ｓ、Ｃ１Ｄの底面からは障壁層ＢＡが露出し、貫通孔ＴＨの底面からは電位固定層ＶＣが露出する。

【0208】

次いで、図５５および図５６に示すように、コンタクトホールＣ１Ｓ、Ｃ１Ｄおよび貫通孔ＴＨ内を含む層間絶縁膜ＩＬ１上に導電性膜を形成することにより、ソース電極ＳＥ、ドレイン電極ＤＥ、ソースパッドＳＰ、ドレインパッド（ＤＰ）および接続部ＶＩＡを形成する。これらは、実施の形態１で説明した材料を用い、実施の形態１と同様に形成することができる。

【0209】

次いで、実施の形態１と同様に、ソース電極ＳＥ、ドレイン電極ＤＥ、ソースパッドＳＰおよびドレインパッド（ＤＰ）上を含む層間絶縁膜ＩＬ１上に、保護膜ＰＲＯを形成する。

【0210】

以上の工程により、本実施の形態の半導体装置を形成することができる。なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態の半導体装置を製造してもよい。

【0211】

（実施の形態４）
実施の形態１においては、リセスゲート型の半導体装置を例示したが、他の構成の半導体装置としてもよい。例えば、本実施の形態のように、ゲート電極の下にゲート絶縁膜を有さない構成の半導体装置を用いてもよい。

【0212】

以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。

【0213】

［構造説明］
図５７は、本実施の形態の半導体装置の構成を模式的に示す断面図である。本実施の形態の半導体装置（半導体素子）は、窒化物半導体を用いたトランジスタである。この半導体装置は、高電子移動度トランジスタ（ＨＥＭＴ）型のパワートランジスタとして用いることができる。

【0214】

本実施の形態の半導体装置においては、実施の形態１と同様に、基板Ｓ上に、核生成層ＮＵＣ、バッファ層ＢＵ、電位固定層ＶＣ、チャネル下地層ＵＣ、チャネル層（電子走行層ともいう）ＣＨおよび障壁層ＢＡが順に形成されている。核生成層ＮＵＣは、窒化物半導体層からなる。バッファ層ＢＵは、窒化物半導体に対し深い準位を形成する不純物を添加した１層もしくは複数層の窒化物半導体層からなる。ここでは、複数層の窒化物半導体層からなる超格子構造体を用いている。電位固定層ＶＣは、窒化物半導体に対しｐ型となる不純物を添加した窒化物半導体層からなり、導電性を有する。チャネル下地層ＵＣは、チャネル層ＣＨよりも電子親和力が小さく、基板表面方向の平均格子定数がチャネル層ＣＨよりも小さい窒化物半導体層からなる。チャネル層ＣＨは、チャネル下地層ＵＣよりも電子親和力が大きい窒化物半導体層からなる。障壁層ＢＡは、チャネル層ＣＨよりも電子親和力が小さく、チャネル下地層ＵＣよりも電子親和力が小さい窒化物半導体層からなる。

【0215】

本実施の形態の半導体素子は、障壁層ＢＡの上に形成されたゲート電極ＧＥと、ゲート電極ＧＥの両側の障壁層ＢＡ上に形成されたソース電極ＳＥおよびドレイン電極ＤＥとを有している。この半導体素子は、素子分離領域ＩＳＯで区画された活性領域ＡＣに形成されている。

【0216】

チャネル層ＣＨと障壁層ＢＡとの界面近傍のチャネル層ＣＨ側に、２次元電子ガス（２ＤＥＧ）が生成されるが、ゲート電極ＧＥに所定の電位を印加しておくことで、２次元電子ガス（２ＤＥＧ）を消失させ、オフ状態とすることができる。

【0217】

ここで、本実施の形態においては、素子分離領域ＩＳＯにおいて、素子分離領域ＩＳＯを貫通し、その下方の電位固定層ＶＣまで到達する接続部（ビアともいう）ＶＩＡを設け、この接続部ＶＩＡをソース電極ＳＥと電気的に接続している。このように、電位固定層ＶＣを設け、ソース電極ＳＥと接続することで、閾値電位やオン抵抗などの特性の変動を低減することができる。

【0218】

また、本実施の形態においては、ゲート電極ＧＥとドレイン電極ＤＥとの間に不活性化領域ＩＲが設けられている。この不活性化領域ＩＲは、深さ方向において、電位固定層ＶＣまで達している。このように、ゲート電極ＧＥとドレイン電極ＤＥとの間に位置するｐ型となる不純物を添加した電位固定層ＶＣを不活性化元素の導入により不活性化し、不活性化領域ＩＲとすることで、ドレイン耐圧を向上させることができる。

【0219】

図５８〜図６０は、本実施の形態の半導体装置の製造工程を示す断面図である。図５８〜図６０のうち、最終工程を示す断面図である図６０を参照しながら、実施の形態４の半導体装置をさらに説明する。なお、本実施の形態の半導体装置の平面図は、溝（Ｔ、ＧＬＴ）以外は、実施の形態１の場合（図２）と同様である。例えば、図６０は、図２のＡ−Ａ断面に対応する。また、本実施の形態においては、ゲート電極部以外の構成は、実施の形態１の場合と同様であるため、実施の形態１と同様の構成についてはその詳細な説明を省略する。

【0220】

図６０に示すように、本実施の形態の半導体装置においては、基板Ｓ上に、核生成層ＮＵＣ、バッファ層ＢＵ、電位固定層ＶＣ、チャネル下地層ＵＣ、チャネル層（電子走行層ともいう）ＣＨおよび障壁層ＢＡが順に形成されている。そして、本実施の形態の半導体素子は、障壁層ＢＡ上に形成されたゲート電極ＧＥと、ゲート電極ＧＥの両側の障壁層ＢＡ上に形成されたソース電極ＳＥおよびドレイン電極ＤＥとを有している。この半導体素子は、素子分離領域（ＩＳＯ）で区画された活性領域ＡＣに形成されている。ドレイン電極ＤＥの下には、ドレイン電極ＤＥと障壁層ＢＡとの接続部となるコンタクトホールＣ１Ｄが配置されている。ソース電極ＳＥの下には、ソース電極ＳＥと障壁層ＢＡとの接続部となるコンタクトホールＣ１Ｓが配置されている。また、ドレイン電極ＤＥは、ドレインパッドＤＰと接続され、ソース電極ＳＥは、ソースパッドＳＰと接続される。また、ゲート電極ＧＥは、ゲート線ＧＬと接続される（図２参照）。

【0221】

ここで、上記ソース電極ＳＥ、ドレイン電極ＤＥおよびゲート電極ＧＥは、主として、素子分離領域ＩＳＯで囲まれた活性領域ＡＣ上に配置されている。一方、ドレインパッドＤＰ、ゲート線ＧＬおよびソースパッドＳＰは、素子分離領域ＩＳＯ上に配置されている（図２参照）。また、本実施の形態においても、実施の形態１の場合と同様に、ソースパッドＳＰの下に、接続部ＶＩＡ（貫通孔ＴＨ）が配置されている。

【0222】

また、ゲート電極ＧＥ上には層間絶縁膜ＩＬ１が配置され、ソース電極ＳＥおよびドレイン電極ＤＥ上には、保護膜（絶縁膜、カバー膜、表面保護膜ともいう）ＰＲＯが配置されている。

【0223】

さらに、本実施の形態においては、ゲート電極ＧＥとドレイン電極ＤＥとの間に不活性化領域ＩＲが設けられている。この不活性化領域ＩＲは、深さ方向において、電位固定層ＶＣまで達している。このように、ゲート電極ＧＥとドレイン電極ＤＥとの間に位置するｐ型となる不純物を添加した電位固定層ＶＣを不活性化元素の導入により不活性化し、不活性化領域ＩＲとすることで、ドレイン耐圧を向上させることができる。

【0224】

このゲート電極ＧＥとドレイン電極ＤＥとの間に位置するｐ型の電位固定層ＶＣは、不活性化元素を含有している。そして、ゲート電極ＧＥとドレイン電極ＤＥとの間に位置するｐ型の電位固定層ＶＣの不活性化元素の含有量は、ソース電極ＳＥの下方に位置するｐ型の電位固定層ＶＣの不活性化元素の含有量より多い。不活性化元素は、例えば、水素（Ｈ）またはフッ素（Ｆ）である。不活性化領域ＩＲの活性化率は、ソース電極ＳＥ下の活性化率より小さく、１／１０以下とすることが好ましい。

【0225】

基板Ｓ、核生成層ＮＵＣ、バッファ層ＢＵ、電位固定層ＶＣ、チャネル下地層ＵＣ、チャネル層（電子走行層ともいう）ＣＨおよび障壁層ＢＡのそれぞれの構成材料は、実施の形態１で説明したとおりである。

【0226】

また、ゲート電極ＧＥ、層間絶縁膜ＩＬ１および保護膜ＰＲＯのそれぞれの構成材料は、実施の形態１で説明したとおりである。

【0227】

また、ソース電極ＳＥ、ドレイン電極ＤＥ、ソースパッドＳＰ、ドレインパッドＤＰおよび接続部ＶＩＡのそれぞれの構成材料は、実施の形態１で説明したとおりである。

【0228】

［製法説明］
次いで、図５８〜図６０を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。

【0229】

図５８に示すように、基板Ｓ上に、核生成層ＮＵＣおよびバッファ層ＢＵを順次形成する。これらは、実施の形態１で説明した材料を用い、実施の形態１と同様に形成することができる。

【0230】

次いで、バッファ層ＢＵ上に、電位固定層ＶＣとして、例えば、ｐ型不純物を含有する窒化ガリウム層（ｐ−ＧａＮ層）を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。例えば、ｐ型不純物として、マグネシウム（Ｍｇ）を用いる。例えば、マグネシウム（Ｍｇ）をドープしながら窒化ガリウム層を２００ｎｍ程度堆積させる。堆積膜中のＭｇ濃度を、例えば、５×１０^１８（５Ｅ１８）ｃｍ^−３程度とする。

【0231】

次いで、電位固定層ＶＣ上に、チャネル下地層ＵＣ、チャネル層ＣＨおよび障壁層ＢＡを順次形成する。これらは、実施の形態１で説明した材料を用い、実施の形態１と同様に形成することができる。

【0232】

次いで、障壁層ＢＡ上に、絶縁膜ＩＦ６０として、窒化シリコン膜を、スパッタリング法などを用いて堆積する。次いで、この絶縁膜ＩＦ６０に開口部を設け、開口部内を含む絶縁膜ＩＦ６０上に、ゲート電極ＧＥを形成する。このゲート電極ＧＥは、実施の形態１の場合と同様にして形成することができる。

【0233】

次いで、図５９に示すように、不活性化元素をイオン注入することにより、不活性化領域ＩＲを形成する。例えば、フォトリソグラフィ技術を用いて、不活性化領域ＩＲの形成領域に開口部を有するフォトレジスト膜ＰＲ６０形成し、このフォトレジスト膜ＰＲ６０をマスクとして、ゲート電極ＧＥの一方の側（図５９中の右側、ドレイン電極側）の電位固定層ＶＣに、不活性化元素を注入し、不活性化領域ＩＲを形成する。なお、ここでは、不活性化元素の拡散を考慮し、ゲート電極ＧＥの一方の側に位置する、電位固定層ＶＣ、チャネル下地層ＵＣ、チャネル層ＣＨおよび障壁層ＢＡの積層部に不活性化元素が注入された状態を示してある。

【0234】

次いで、図６０に示すように、ゲート電極ＧＥ上を含む障壁層ＢＡ上に、層間絶縁膜ＩＬ１を、実施の形態１と同様にして形成する。

【0235】

次いで、実施の形態１と同様にして、層間絶縁膜ＩＬ１中に、コンタクトホールＣ１Ｓ、Ｃ１Ｄ等を形成する。次いで、コンタクトホールＣ１Ｓ、Ｃ１Ｄ内を含む層間絶縁膜ＩＬ１上に導電性膜を形成することにより、ソース電極ＳＥおよびドレイン電極ＤＥ等を形成する（図２参照）。これらは、実施の形態１で説明した材料を用い、実施の形態１と同様に形成することができる。

【0236】

次いで、実施の形態１と同様に、ソース電極ＳＥおよびドレイン電極ＤＥ等を含む層間絶縁膜ＩＬ１上に、保護膜ＰＲＯを形成する。

【0237】

以上の工程により、本実施の形態の半導体装置を形成することができる。なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態の半導体装置を製造してもよい。

【0238】

（実施の形態５）
実施の形態１においては、素子分離領域ＩＳＯに接続部ＶＩＡを設けたが、活性領域ＡＣに接続部ＶＩＡを設けてもよい。例えば、本実施の形態においては、ソース電極ＳＥの下に接続部ＶＩＡを設ける。

【0239】

以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。なお、実施の形態１の場合と同様の構成については、その説明を省略する。

【0240】

図６１は、本実施の形態の半導体装置の構成を模式的に示す断面図である。図６２は、本実施の形態の半導体装置の構成を示す断面図であり、図６３は、本実施の形態の半導体装置の構成を示す平面図である。本実施の形態の半導体装置（半導体素子）は、窒化物半導体を用いたＭＩＳ型の電界効果トランジスタである。この半導体装置は、高電子移動度トランジスタ（ＨＥＭＴ）型のパワートランジスタとして用いることができる。本実施の形態の半導体装置は、いわゆるリセスゲート型の半導体装置である。

【0241】

本実施の形態の半導体装置においては、図６１〜図６３に示すように、活性領域ＡＣのソース電極ＳＥの下において、障壁層ＢＡ、チャネル層ＣＨおよびチャネル下地層ＵＣを貫通し、その下方の電位固定層ＶＣまで到達する接続部（ビアともいう）ＶＩＡを設けている。この接続部ＶＩＡは、ソース電極ＳＥと電気的に接続される。このように、電位固定層ＶＣを設け、ソース電極ＳＥと接続することで、実施の形態１において説明したように、閾値電位やオン抵抗などの特性の変動を低減することができる。また、接続部ＶＩＡが、電子が伝導する活性領域ＡＣ内に配置されているため、より効果的に電位を固定することができる（図６３参照）。

【0242】

また、本実施の形態においては、ゲート電極ＧＥとドレイン電極ＤＥとの間に不活性化領域ＩＲが設けられている。この不活性化領域ＩＲは、深さ方向において、電位固定層ＶＣまで達している。このように、ゲート電極ＧＥとドレイン電極ＤＥとの間に位置するｐ型となる不純物を添加した電位固定層ＶＣを不活性化元素の導入により不活性化し、不活性化領域ＩＲとすることで、ドレイン耐圧を向上させることができる。

【0243】

図６４（Ａ）および（Ｂ）は、本実施の形態の半導体装置の他の構成を模式的に示す断面図である。図６４（Ａ）に示すように、貫通孔ＴＨの底面を、電位固定層ＶＣの上面に配置し、接続部ＶＩＡの底部と電位固定層ＶＣとが接するように構成してもよい。また、６４（Ｂ）に示すように、接続部ＶＩＡが配置される貫通孔ＴＨの底面を、電位固定層ＶＣの底面より下方に配置し、接続部ＶＩＡの側面の一部と電位固定層ＶＣとが接するように構成してもよい。このように、接続部ＶＩＡは、電位固定層ＶＣと接するように配置されていればよい。

【0244】

本実施の形態の半導体装置（図６１、図６４）は、貫通孔ＴＨの位置や深さを変更するだけで、実施の形態１の場合と同様の工程で形成することができる。

【0245】

図６５は、本実施の形態の半導体装置の他の構成を模式的に示す断面図である。図６５に示す半導体装置は、図５７に示す半導体装置からチャネル下地層ＵＣおよび接続部ＶＩＡの構成を省略したものである。このように、チャネル下地層ＵＣおよび接続部ＶＩＡを省略してもよい（実施の形態１等においても同様）。また、実施の形態１等においては、電位固定層ＶＣとしてＧａＮ層を用いたが、ＡｌＧａＮ層を用いてもよい。チャネル下地層ＵＣとしてＡｌＧａＮ層を用いた場合には、電位固定層ＶＣとチャネル下地層ＵＣとが同一材料よりなるが、電位固定層ＶＣには不純物がドープされている。

【0246】

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、上記実施の形態１の応用例３で説明した接続部ＶＩＡを省略した構成を、実施の形態２〜４半導体装置に適用してもよい。また、実施の形態１や２の接続部ＶＩＡを実施の形態５で説明したように活性領域ＡＣのソース電極ＳＥの下に配置してもよく、また、実施の形態１や２の接続部ＶＩＡの底面の位置を、実施の形態５で説明したように変更してもよい。また、この他、各実施の形態において説明した各部位の構成や製造工程において種々の組合せが可能である。

【符号の説明】

【0247】

２ＤＥＧ ２次元電子ガス
ＡＣ 活性領域
ＢＡ 障壁層
ＢＵ バッファ層
Ｃ１Ｄ コンタクトホール
Ｃ１Ｓ コンタクトホール
ＣＨ チャネル層
ＣＰ キャップ層
ＤＥ ドレイン電極
ＤＰ ドレインパッド
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＧＬ ゲート線
ＧＬＴ 溝
ＩＦ１ 絶縁膜
ＩＦ６０ 絶縁膜
ＩＬ１ 層間絶縁膜
ＩＲ 不活性化領域
ＩＳＯ 素子分離領域
ＪＬ ゲート接合層
ＮＵＣ 核生成層
ＰＲ１ フォトレジスト膜
ＰＲ２ フォトレジスト膜
ＰＲ２１ フォトレジスト膜
ＰＲ３ フォトレジスト膜
ＰＲ５０ フォトレジスト膜
ＰＲ６０ フォトレジスト膜
ＰＲＯ 保護膜
Ｓ 基板
ＳＥ ソース電極
ＳＰ ソースパッド
Ｔ 溝
ＴＨ 貫通孔
ＵＣ チャネル下地層
ＶＣ 電位固定層
ＶＩＡ 接続部

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】

【図31】

【図32】

【図33】

【図34】

【図35】

【図36】

【図37】

【図38】

【図39】

【図40】

【図41】

【図42】

【図43】

【図44】

【図45】

【図46】

【図47】

【図48】

【図49】

【図50】

【図51】

【図52】

【図53】

【図54】

【図55】

【図56】

【図57】

【図58】

【図59】

【図60】

【図61】

【図62】

【図63】

【図64】

【図65】