特許 6370922 パルス幅変調データデコーダ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6370922

(24)【登録日】2018年7月20日

(45)【発行日】2018年8月8日

(54)【発明の名称】パルス幅変調データデコーダ

(51)【国際特許分類】

   H04L 25/49 20060101AFI20180730BHJP

   H03M 5/08 20060101ALI20180730BHJP

【ＦＩ】

   H04L25/49 H

   H03M5/08

【請求項の数】15

【全頁数】15

(21)【出願番号】特願2016-563826(P2016-563826)

(86)(22)【出願日】2015年3月11日

(65)【公表番号】特表2017-517941(P2017-517941A)

(43)【公表日】2017年6月29日

(86)【国際出願番号】US2015020027

(87)【国際公開番号】WO2015163989

(87)【国際公開日】20151029

【審査請求日】2018年2月14日

(31)【優先権主張番号】14/258,980

(32)【優先日】2014年4月22日

(33)【優先権主張国】US

【早期審査対象出願】

(73)【特許権者】

【識別番号】595020643

【氏名又は名称】クゥアルコム・インコーポレイテッド

【氏名又は名称原語表記】ＱＵＡＬＣＯＭＭ ＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】100108855

【弁理士】

【氏名又は名称】蔵田 昌俊

(74)【代理人】

【識別番号】100109830

【弁理士】

【氏名又は名称】福原 淑弘

(74)【代理人】

【識別番号】100158805

【弁理士】

【氏名又は名称】井関 守三

(74)【代理人】

【識別番号】100112807

【弁理士】

【氏名又は名称】岡田 貴志

(72)【発明者】

【氏名】ジュ、ジー

(72)【発明者】

【氏名】コン、シャオファ

(72)【発明者】

【氏名】スン、リ

(72)【発明者】

【氏名】シュ、ジー

【審査官】 阿部 弘

(56)【参考文献】

【文献】 特表２０１１−５０３９９５（ＪＰ，Ａ）

【文献】 特開２０１０−２８３６２８（ＪＰ，Ａ）

【文献】 国際公開第２０１３／０４８３９５（ＷＯ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０４Ｌ ２５／４９

Ｈ０３Ｍ ５／０８

(57)【特許請求の範囲】

【請求項1】

データ入力信号からのパルス幅変調されたデータを復号するための装置であって、前記データ入力信号は、ビットのシリアルストリームを含み、前記シリアルストリームの各ビットは、ビット時間にわたり、前記シリアルストリームの各ビットは、その持続時間がそれぞれのビットの値をシグナリングするトレイリングパルスを有し、前記装置は、
前記データ入力信号上の短いトレイリングパルスを抑制することと、前記データ入力信号上の長いトレイリングパルスを抑制しないことと、を含む、トレイリングパルスを短縮するために前記データ入力信号をフィルタリングするための手段と、
前記データ入力信号のトレイリングエッジで前記フィルタリングされたデータ入力信号をラッチするための手段と、
を備える、装置。

【請求項2】

抑制されるトレイリングパルスの持続時間が較正される、請求項１に記載の装置。

【請求項3】

前記較正は、３の係数よりも大きい遅延の範囲を含む、請求項２に記載の装置。

【請求項4】

前記較正は、デジタルで制御される、請求項２に記載の装置。

【請求項5】

前記データ入力信号を受信し、前記ラッチするための手段が前記フィルタリングされたデータ信号をラッチするようにトリガするためのクロック出力信号を生成するように構成されたクロック生成器モジュールをさらに備える、請求項１に記載の装置。

【請求項6】

前記クロック生成器モジュールは、前記データ入力信号に結合された入力、および前記クロック出力信号に結合された出力を有するインバータを備え、前記ラッチするための手段は、前記クロック出力信号のトレイリングエッジで前記フィルタリングされたデータ信号をラッチする、請求項５に記載の装置。

【請求項7】

前記装置はデコーダであり、
前記データ入力信号を前記フィルタリングするための手段は、前記データ入力信号上のＨｉｇｈパルスの持続時間を短縮することによって、フィルタリングされたデータ信号を生成するように構成された片側パルスフィルタであり、ここにおいて、前記片側パルスフィルタは、前記データ入力信号上の短いＨｉｇｈパルスを抑制するように構成され、前記データ入力信号上の長いＨｉｇｈパルスを抑制しないように構成される、
前記フィルタリングされたデータ入力信号を前記ラッチするための手段は、前記データ入力信号の各ビット時間の終わりに、前記フィルタリングされたデータ信号をラッチするように構成されたフリップフロップである、請求項１に記載の装置。

【請求項8】

前記片側パルスフィルタは、立ち下がり遷移に関する入出力遅延よりも大きい立ち上がり遷移に関する入出力遅延を有する、請求項７に記載の装置。

【請求項9】

前記片側パルスフィルタの立ち上がり遷移に関する前記入出力遅延が較正されるように適合される、請求項８に記載の装置。

【請求項10】

前記片側パルスフィルタは、
コンデンサと、
前記データ入力信号に基づいて前記コンデンサを放電するように構成された電流源と、を含み、
立ち上がり遷移に関する前記片側パルスフィルタの入出力遅延は、前記コンデンサのキャパシタンスと前記電流源の電流の積に基づく、
請求項７に記載の装置。

【請求項11】

データ入力信号からのパルス幅変調されたデータを復号するための方法であって、前記データ入力信号は、ビットのシリアルストリームを含み、前記シリアルストリームの各ビットは、ビット時間にわたり、前記シリアルストリームの各ビットは、その持続時間がそれぞれのビットの値をシグナリングするトレイリングパルスを有し、前記方法は、
前記トレイリングパルスを短縮するために前記データ入力信号をフィルタリングすることと、ここにおいて、前記データ入力信号をフィルタリングすることは、前記データ入力信号上の短いトレイリングパルスを抑制することと、前記データ入力信号上の長いＨｉｇｈトレイリングを抑制しないことと、を含む、
前記データ入力信号のトレイリングエッジで前記フィルタリングされたデータ入力信号をラッチすることと、
を備える、方法。

【請求項12】

抑制されるトレイリングパルスの持続時間を較正することをさらに備える、請求項１１に記載の方法。

【請求項13】

前記較正は、前記データ入力信号の同期状態中に実行される、請求項１２に記載の方法。

【請求項14】

前記較正は、デジタルで制御される、請求項１２に記載の方法。

【請求項15】

前記フィルタリングされたデータ入力信号をラッチすることに使用するために、前記データ入力信号に基づいてクロック出力信号を生成することをさらに備える、請求項１１に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

[0001]本発明は、電子回路に関し、より具体的には、パルス幅変調されたデータを復号するための回路に関する。

【背景技術】

【0002】

[0002]モバイルインダストリプロセッサインターフェース（ＭＩＰＩ:Mobile Industry Processor Interface）アライアンスは、Ｍ−ＰＨＹと名付けられたシリアルインターフェース物理レイヤ（ＰＨＹ）に関する規格を定めてきた。Ｍ−ＰＨＹは、例えば、携帯電話における回路間の通信のために使用されうる。Ｍ−ＰＨＹの例となる使用は、プロセッサとメモリとの間のユニバーサルフラッシュストレージ（ＵＦＳ）リンクに関するものである。

【0003】

[0003]Ｍ−ＰＨＹは、クロックがデータ信号に組み込まれているパルス幅変調（ＰＷＭ）を使用して通信する。データ信号は、ビットのシリアルストリームを含む。シリアルストリームの各ビットは、ビット時間と称されうる時間間隔にわたる。

【0004】

[0004]図１は、パルス幅変調されたデータの波形図である。図１は、Ｍ−ＰＨＹとともに使用される波形を例示しているが、他の波形が異なる極性および異なるビットの定義とともに使用されうる。各ビット時間の始まりと終わりに、データ信号は、ＨｉｇｈからＬｏｗに遷移する。ＺＥＲＯ（０）データ値は、Ｈｉｇｈ時間よりも広いＬｏｗ時間を持つパルスによって表される。ＯＮＥ（１）データ値は、Ｌｏｗ時間よりも広いＨｉｇｈ時間を持つパルスによって表される。広いパルスの幅は、例えば、ビット時間の３分の２でありうる。

【0005】

[0005]Ｍ−ＰＨＹにおけるデータレートは、「ギア」と表現される。各ギアは、表１で図示されているように、サポートされているデータレートの３対１の範囲（three-to-one range）を有する。

【0006】

【表1】

【0007】

[0006]Ｍ−ＰＨＹリンク上の通信は、バーストで生じうる。バーストは、受信機を送信機に同期させるのに役立つデータシーケンスを有する同期（ＳＹＮＣ）状態を含む様々な状態を含む。ＳＹＮＣ状態は、例えば、データ値間の高密度の遷移を有しうる。ユーザデータは、８Ｂ１０Ｂ（１０個のパルス幅変調されたビットとしてコーディングされた８個のデータビット）コーディングされたシンボルで構成されるＰＡＹＬＯＡＤ状態で通信される。

【0008】

[0007]従来のＰＷＭデコーダは、データを復元するためにオーバーサンプリングを使用する。例えば、デコーダは、受信されたデータ値を決定するために、ビット時間毎に１２回、データ入力をサンプリングし、サンプルを分析しうる。このタイプのデコーダは、より高いギアで使用するには適していないことがある。
[0007A]米国特許出願公開第ＵＳ２０１０／０２６０２８３号（Ａ１）は、値がディーティサイクル比でビットシグナリングされ、デューティサイクル比がシグナリングの伝送速度に依存して変化されるデューティサイクル変調ビットシグナリング方法および回路に関する。ビット期間は、長フェーズおよび短フェーズを含み、デューティサイクルは、長フェーズの持続時間と短フェーズの持続時間との比が伝送速度の低下に対して増大するように変化される。デューティサイクル比は、伝送速度の１以上のレンジに従ってシグナリングの伝送速度に依存して変化される。高伝送速度レンジでは、デューティサイクルは固定比として規定され、低伝送速度レンジでは、デューティサイクルはビット期間の短フェーズの固定長によって規定される。
[0007B]国際公開第２０１３／０４８３９５号（Ａ１）は、オーバークロッキングを使用する低電力データリカバリに関する。受信機は、送信機から受信された入力信号の第１の立ち下がりエッジおよび第１の立ち上がりエッジを検出するエッジ検出器と、第１の立ち下がりエッジを検出することに応答して第１の方向のカウントを計数し、入力信号の第１の立ち上がりエッジを検出することに応答して第２の方向のカウントを計数するカウンタと、を含む。カウンタは、第１および第２の検出のカウントに基づいて最終カウント値を生成する。受信機は、最終カウント値に従ってなされる決定によって入力信号中のデータが論理的ハイまたは論理的ローのいずれの値であるかを決定する決定部を含む。

【発明の概要】

【0009】

[0008]ある態様では、データ入力信号からのパルス幅変調されたデータを復号するためのデコーダが提供され、データ入力信号は、ビットのシリアルストリームを含み、シリアルストリームの各ビットは、ビット時間にわたり、シリアルストリームの各ビットは、その持続時間がそれぞれのビットの値をシグナリングするＨｉｇｈパルスを有する。デコーダは、データ入力信号上のＨｉｇｈパルスの持続時間を短縮することによって、フィルタリングされたデータ信号を生成するように構成された片側パルスフィルタ（one-sided pulse filter）と、データ入力信号の各ビット時間の終わりに、フィルタリングされたデータ信号をラッチするように構成されたフリップフロップと、を含む。

【0010】

[0009]ある態様では、データ入力信号からのパルス幅変調されたデータを復号するための方法が提供され、データ入力信号は、ビットのシリアルストリームを含み、シリアルストリームの各ビットは、ビット時間にわたり、シリアルストリームの各ビットは、その持続時間がそれぞれのビットの値をシグナリングするトレイリング（trailing）パルスを有する。方法は、トレイリングパルスを短縮するためにデータ入力信号をフィルタリングすることと、データ入力信号のトレイリングエッジでフィルタリングされたデータ入力信号をラッチすることと、を含む。

【0011】

[0010]ある態様では、データ入力信号からのパルス幅変調されたデータを復号するための装置が提供され、データ入力信号は、ビットのシリアルストリームを含み、シリアルストリームの各ビットは、ビット時間にわたり、シリアルストリームの各ビットは、その持続時間がそれぞれのビットの値をシグナリングするトレイリングパルスを有する。装置は、トレイリングパルスを短縮するためにデータ入力信号をフィルタリングするための手段と、データ入力信号のトレイリングエッジでフィルタリングされたデータ入力信号をラッチするための手段と、を含む。

【0012】

[0011]本発明の他の特徴および利点が、例として本発明の態様を例示している以下の説明から明らかであるはずである。

【0013】

[0012]本発明の詳細は、その構造と動作の両方に関して、添付の図面の検討によって部分的に突き止められ得、図面では、同様の参照番号は同様の部分を指す。

【図面の簡単な説明】

【0014】

【図1】パルス幅変調された（ＰＷＭ）データの波形図である。

【図2】本明細書で開示される実施形態に係るＰＷＭデコーダの機能ブロック図である。

【図3】図２のＰＷＭデコーダの動作を例示する波形図である。

【図4】本明細書で開示される実施形態に係る片側パルスフィルタの回路図である。

【図5】図４の片側パルスフィルタの動作を例示する波形図である。

【図6】本明細書で開示される実施形態に係るパルス幅変調されたデータを復号するためのプロセスのフローチャートである。

【詳細な説明】

【0015】

[0019]添付の図面に関連して以下で述べられる詳細な説明は、様々な構成の説明として意図されており、本明細書で説明されている概念が実施されうる構成だけを表すようには意図されていない。詳細な説明は、様々な概念の完全な理解を提供する目的で、具体的な詳細を含む。しかしながら、これらの概念がこれらの具体的な詳細なしに実施されうることは当業者には明らかだろう。いくつかの事例では、周知の構造およびコンポーネントが、そのような概念を曖昧にすることを回避するために簡略化された形態で図示されている。

【0016】

[0020]図２は、本明細書で開示される実施形態に係るＰＷＭデコーダの機能ブロック図である。ＰＷＭデコーダは、多くの異なる方法で実装されうる。ある実施形態では、ＰＷＭデコーダは、相補型金属酸化膜半導体（ＣＭＯＳ）集積回路で実装される。

【0017】

[0021]デコーダは、データ入力信号（データ入力）上でデータのシリアルストリームを受信する。データ入力信号は、例えば、図１で例示されたような波形を使用してパルス幅変調される。デコーダは、データ入力信号におけるＰＷＭコーディングされたデータの値をシグナリングするデータ出力信号（データ出力）を生成するために、データ入力信号におけるデータを復号する。ＰＷＭデコーダはまた、データ出力信号のタイミングをシグナリングするクロック出力信号（クロック出力）を供給することができる。

【0018】

[0022]デコーダは、データ入力信号を受信し、フィルタリングされたデータ信号（フィルタリングされたデータ）を生成する片側パルスフィルタ２０を含む。片側パルスフィルタ２０は、それが受信するパルスのＨｉｇｈ時間を短縮（または切断）する。片側パルスフィルタ２０によるパルス短縮の量は、ＰＷＭデータＺＥＲＯビットのＨｉｇｈパルスが完全に抑制され、フィルタリングされたデータ信号がデータＺＥＲＯのビット時間の間Ｌｏｗに留まるように、およびＰＷＭデータＯＮＥビットのアクティブなパルスが完全には抑制されず、フィルタリングされたデータ信号がデータＯＮＥのビット時間の間にＨｉｇｈに遷移するように設定される。

【0019】

[0023]片側パルスフィルタ２０は、立ち上がり遷移および立ち下がり遷移に関して異なる入出力遅延（input-to-output delays）を有するバッファと見なされうる。したがって、片側パルスフィルタ２０は、非対称フィルタと称されうる。立ち上がり遷移に関する遅延は、立ち下がり遷移に関する遅延よりも大きく、その結果Ｈｉｇｈパルスの持続時間が短縮される。立ち下がり遷移に関する遅延は短く、例えば、数ゲート分の遅延（a few gate delays）でありうる。

【0020】

[0024]信号遷移はエッジとも称され得、例えば、立ち上がり遷移は立ち上がりエッジとも称され得、立ち下がり遷移は立ち下がりエッジと称されうる。同様に、立ち上がり遷移は、ＬｏｗレベルからＨｉｇｈレベルへの遷移と称され得、立ち下がり遷移は、ＨｉｇｈレベルからＬｏｗレベルへの遷移と称されうる。

【0021】

[0025]デコーダは、ユーザデータを受信する前に立ち上がり遷移に関する遅延を較正することができる。立ち上がり遷移に関する遅延を較正することは、抑制されるＨｉｇｈパルスの持続時間の較正を提供する。例えば、遅延は、受信されたＭ−ＰＨＹデータ信号の同期状態中に較正されうる。較正は、例えば、可能性のある遅延値の範囲中を掃引することを含むことができる。遅延値のいくつかであって、過度に長い遅延を有するものは、結果としてデータ出力信号がすべてＺＥＲＯになることをもたらすだろう。他の遅延値であって、過度に短い遅延を有するものは、結果としてデータ出力信号がすべてＯＮＥになることをもたらすだろう。較正は、例えば、過度にＨｉｇｈである最低遅延値と、過度にＬｏｗである最高遅延値との中間の遅延を選択することができる。較正はまた、同期状態における予期されるパターンに基づいて特定の出力値を探索することができる。較正モジュールは、同期（ＳＹＮＣ）状態中、データ出力信号をモニタすることができる。データ出力信号の値に基づいて、較正モジュールは、データ出力信号がもはや一定のＺＥＲＯまたはＯＮＥにならないように遅延設定を調整することができる。較正モジュールはまた、８Ｂ１０Ｂ符号化され、３ビット時間毎に少なくとも１つの遷移を有するデータパターンに関して検査することもできる。

【0022】

[0026]片側パルスフィルタ２０からのフィルタリングされたデータ信号は、フリップフロップ４５において捕捉される。フリップフロップ４５は、フィルタリングされたデータ信号に接続されたデータ入力（Ｄ）、クロック出力信号に接続されたクロック入力、およびデコーダのデータ出力信号に接続されたデータ出力（Ｑ）を有する。

【0023】

[0027]クロック生成器モジュール３０は、クロック出力信号を供給する。図２で例示される実施形態では、クロック生成器モジュール３０はインバータ３５を含む。クロック生成器モジュール３０は、データ入力信号からクロック出力信号を生成する。インバータ３５は、データ入力信号に接続された入力、およびクロック出力信号に接続された出力を有する。したがって、クロック出力信号は、データ入力信号の論理的な補完物（complement）である。他の実施形態では、クロック生成器モジュール３０は、例えば、フロップフロップ４５の特性に基づいて、他の回路を含むことができる。

【0024】

[0028]データ入力信号が各ビット時間の終わりに立ち下がるので、クロック出力信号は各ビット時間の終わりに立ち上がる。フリップフロップ４５は立ち上がりエッジトリガされ（rising-edge triggered）、クロック出力信号の立ち上がりエッジでフィルタリングされたデータ信号をラッチし、これは、各ビット時間の終わりに生じる。したがって、データ出力信号は、各ビット時間の終わりに、フィルタリングされたデータ信号の値に設定される。クロック生成器モジュール３０および片側パルスフィルタ２０は、それらの遅延がフリップフロップ４５のタイミング要件を満たすように設計されうる。例えば、立ち下がり遷移に関する片側パルスフィルタ２０の入力から出力までの最小遅延は、（クロック生成器モジュール３０の遅延と比べて）フリップフロップ４５の保持時間要件を満たすように十分長くなくてはならない。

【0025】

[0029]図３は、図２のＰＷＭデコーダの動作を例示する波形図である。図３は、時間３０１から時間３０４までのデータＯＮＥビット時間、および時間３０４から時間３０６までのデータＺＥＲＯビット時間を例示している。例示の明確性のために、波形は、ビット時間に対して小さい回路遅延、および瞬間的である信号遷移に関して例示されている。

【0026】

[0030]データＯＮＥビット時間では、時間３０１で、データ入力信号は立ち下がり、その後まもなくフィルタリングされたデータ信号もまた立ち下がる。データ入力信号の立ち下がりからフィルタリングされたデータ信号の立ち下がりまでの遅延時間は、立ち下がり遷移に関する片側パルスフィルタ２０の遅延である。時間３０２で、データ入力信号は立ち上がる。時間３０３で、フィルタリングされたデータ信号は立ち上がる。時間３０２から時間３０３までの遅延は、立ち上がり遷移に関する片側パルスフィルタ２０の遅延である。時間３０４で、データＯＮＥビット時間の終わりに、データ入力信号は立ち下がり、クロック出力信号は立ち上がる。クロック出力信号の立ち上がりエッジは、フリップフロップ４５がフィルタリングされたデータ信号をラッチするようにトリガする。フィルタリングされたデータ信号はこの時Ｈｉｇｈであるので、データ出力はＯＮＥに設定され、これは、データ入力信号のＰＷＭコーディングされた値に一致する。

【0027】

[0031]データＺＥＲＯビット時間では、時間３０４で、データ入力信号は立ち下がり、その後まもなくフィルタリングされたデータ信号は、時間３０１にあったように立ち下がる。時間３０５で、データ入力信号は立ち上がる。時間３０６の、データＺＥＲＯビット時間の終わりに、データ入力信号は立ち下がり、クロック出力信号は立ち上がる。時間３０５から時間３０６までのデータ入力信号のアクティブ時間は、立ち上がり遷移に関する片側パルスフィルタ２０の遅延よりも短い。したがって、フィルタリングされたデータ信号はＬｏｗのままである。クロック出力信号の立ち上がりエッジは、フリップフロップ４５がフィルタリングされたデータ信号をラッチするようにトリガする。フィルタデータ信号はこの時Ｌｏｗであるので、データ出力は、ＺＥＲＯに設定され、これは、データ入力信号のＰＷＭコーディングされた値に一致する。

【0028】

[0032]図４は、本明細書で開示される実施形態に係る片側パルスフィルタの回路図である。片側パルスフィルタは、図２のデコーダにおける片側パルスフィルタ２０として使用されうる。

【0029】

[0033]図４の片側パルスフィルタは、データ入力信号を受信し、パルスの短縮されたＨｉｇｈ時間を持つフィルタリングされたデータ信号を生成する。片側パルスフィルタは、パルス短縮の量を制御するために、コンデンサ２７を放電する電流を使用する。電流は、データ入力信号に基づいてコンデンサ２７を切替え可能に放電する電流源２５からのものである。

【0030】

[0034]片側パルスフィルタは、ｐチャネルトランジスタ、電流源２５、およびｎチャネルトランジスタ２２から編成される第１のインバータ２４を含む。インバータの出力は、片側パルスフィルタの中間点（Ｍｉｄ）に接続されている。第２のインバータ２９は、中間点に接続された入力、およびフィルタリングされたデータ信号に接続された出力を有する。ｐチャネルトランジスタ２１は、データ入力信号に接続されたゲート、電圧源に接続されたソース、および第１のインバータ２４の出力に接続されたドレインを有する。ｎチャネルトランジスタ２２は、データ入力信号に接続されたゲート、および接地基準に接続されたソースを有する。ｎチャネルトランジスタ２２は、電流源２５の１つの端子に接続されたドレインを有し、電流源２５の他の端子は、第１のインバータ２４の出力に接続されている。したがって、ｎチャネルトランジスタ２２のチャネルは、電流源２５と直列である。代わりとして、電流源２５が接地基準に接続され、ｎチャネルトランジスタ２２のドレインが片側パルスフィルタの中間点に接続されてもよい。電流源２５は、データ入力信号がＨｉｇｈであるとき、コンデンサ２７を放電する。

【0031】

[0035]パルスの短縮の量（立ち上がり遷移に関する遅延）は、電流源２５の電流およびコンデンサ２７のキャパシタンスによって制御される。立ち上がり遷移に関する遅延は、電流源２５の電流とコンデンサ２７のキャパシタンスの積に基づく。電流源２５およびコンデンサ２７のうちの一方または両方は可変なものであり、その結果パルス短縮の量は、較正のために、および異なるギアのために調整されることができる。較正は、デジタル値を調整することを含むことができる。例えば、電流源２５は、電流モードデジタルアナログ変換器を含むことができる。代わりとしてまたは加えて、コンデンサ２７は、例えば、片側パルスフィルタの中間点に切り替え可能に接続される複数のコンデンサを含むことができる。

【0032】

[0036]遅延調整の範囲は、それとともにＰＷＭデコーダが使用されることになるデータレートの範囲に基づいて選ばれうる。例えば、ＰＷＭデコーダがＭ−ＰＨＹのギア６で使用されることになる場合、遅延調整の範囲は３の係数（a factor of 3）よりも大きいことができる。ギア６に関するデータレートの範囲は、３の係数にわたる。片側パルスフィルタの調整範囲は、例えば、プロセス、電圧、および温度の変化を含むように３の係数よりも大きいことができる。別の例では、ＰＷＭデコーダがＭ−ＰＨＹのギア６および７で使用されることになる場合、一日の遅延調整（the day delay adjustments）の範囲は、６の係数（これは、ギア６における最小データレートとギア７における最大データレートの比である）よりも大きいことができる。

【0033】

[0037]図５は、図４の片側パルスフィルタの動作を例示する波形図である。図５は、時間５０１から時間５０４までのデータＯＮＥビット時間、および時間５０４から時間５０６までのデータＺＥＲＯビット時間を例示している。

【0034】

[0038]データＯＮＥビット時間では、時間５０１で、データ入力信号が立ち下がる。このことは、ｐチャネルトランジスタ２１をオンにし、中間点をＨｉｇｈに引っ張る（pull）。中間点上のＨｉｇｈレベルは、第２のインバータ２９がフィルタリングされたデータ信号をＬｏｗに切り替えて駆動することを引き起こす。データ入力信号の立ち下がりからフィルタリングされたデータ信号の立ち下がりまでの遅延時間は、立ち下がり遷移に関する片側パルスフィルタの遅延である。この遅延は、ｐチャネルトランジスタ２１がコンデンサを迅速に充電することができるときに短くなる。

【0035】

[0039]時間５０２で、データ入力信号は立ち上がる。このことは、ｐチャネルトランジスタ２１をオフにし、ｎチャネルトランジスタ２２をオンにし、これは、電流源２５がコンデンサ２７を放電することを可能にする。中間点上の電圧は、電流源２５およびコンデンサ２７によって決定されたレートで下降することになる。時間５０３で、中間点は、第２のインバータ２８が切り替わることを引き起こすレベルに下がる。したがって、時間５０３で、フィルタリングされたデータ信号はＨｉｇｈに切り替わる。時間５０２から時間５０３までの遅延は、立ち上がり遷移に関する片側パルスフィルタの遅延である。フィルタリングされたデータ信号は、データＯＮＥビット時間の終わりを通り越してもＨｉｇｈのままである。

【0036】

[0040]データＺＥＲＯビット時間では、時間５０４で、データ入力信号が立ち下がる。時間５０１に関して説明されたように、このことは、フィルタリングされたデータ信号が立ち下がることを引き起こす。時間５０５で、データ入力信号は立ち上がる。このことは、ｐチャネルトランジスタ２１をオフにし、ｎチャネルトランジスタ２２をオンにし、これは、電流源２５がコンデンサ２７を放電することを可能にする。中間点上の電圧は、電流源２５およびコンデンサ２７によって決定されたレートで下降することになる。時間５０６で、データ入力信号は立ち下がる。この時中間点は、第２のインバータ２９が切り替わることを引き起こすのに十分なほど下降していない。したがって時間５０３で、フィルタリングされたデータ信号は、データＺＥＲＯビット時間の終わりを通り越してもＬｏｗのままである。

【0037】

[0041]上記のシステムおよび方法は、Ｍ−ＰＨＹ通信リンクで使用される信号の定義に関して説明された。他の通信リンクでは、他の信号極性およびビット値の定義が使用されうる。一般に、ビット時間の始まりにおける遷移（図１における立ち下がり）は、リーディング（leading）エッジと称され得、ビット時間の終わりにおける遷移（図１における立ち下がり）は、トレイリングエッジと称されうる。同様に、ビット時間の始まりにおけるパルス（図１におけるＬｏｗ）は、リーディングパルスと称され得、ビット時間の終わりにおけるパルス（図１におけるＨｉｇｈ）は、トレイリングパルスと称されうる。加えて、ビット時間内のパルスは、例えば狭い、広い、短い、または長い、といった用語を使用して、それらの持続時間によって言及されうる。

【0038】

[0042]図２のデコーダにおけるバリエーションが、他の信号極性およびビット値の定義で機能しうる。例えば、片側パルスフィルタ２０は、それが受信するトレイリングパルスの持続時間を短縮（または切断）するように構成されうる。片側パルスフィルタ２０は、短いトレイリングパルスを抑制し、（より短い持続時間にも関わらず）長いトレイリングパルスをパスする（pass）。同様に、フリップフロップ４５は、データ入力信号のトレイリングエッジでフィルタリングされたデータ信号をラッチするように構成されうる。

【0039】

[0043]図６は、本明細書で開示される実施形態に係るパルス幅変調されたデータを復号するためのプロセスのフローチャートである。プロセスは、例えば、図２のＰＷＭデコーダを使用して実装されうる。

【0040】

[0044]ステップ６１０において、プロセスは、トレイリングパルスを短縮するためにデータ入力信号をフィルタリングする。フィルタリングは、データ入力信号上の短いトレイリングパルスを抑制するが、データ入力信号上の長いトレイリングパルスを抑制しない。抑制するパルスの持続時間は、較正によって決定されうる。例えば、図２のデコーダの片側パルスフィルタ２０は、データ入力信号をフィルタリングするために使用されうる。

【0041】

[0045]ステップ６２０において、プロセスは、データ入力信号のトレイリングエッジで（ステップ６１０からの）フィルタリングされたデータ入力信号をラッチする。例えば、図２のデコーダのフィリップフロップ４５は、データ入力信号の立ち下がりエッジで片側パルスフィルタ２０の出力をラッチすることができる。プロセスはまた、データ入力信号からクロック出力信号を生成することと、フィルタされたデータ入力信号をラッチすることをトリガするためにクロック出力信号を使用することと、を含むことができる。

【0042】

[0046]図６のプロセスは、例えば、ステップを追加または変更することによって修正されうる。加えて、ステップは同時に実行されうる。

【0043】

[0047]特定の実施形態が上で説明されているけれども、例えば、異なる信号極性およびデータビットの定義を有するものを含む多くのバリエーションが可能である。さらに、１つのモジュールによって実行されるように説明されている機能は、別のモジュールに移行されうるか、またはモジュール間に分配されうる。加えて、様々な実施形態の特徴が上で説明されたものとは異なる組み合わせで組み合されうる。

【0044】

[0048]開示された実施形態の上記説明は、いかなる当業者も、本発明を製造または使用できるように提供されている。これらの実施形態に対する様々な修正は当業者に容易に明らかになり、本明細書で説明されている包括的な本質は本開示の範囲もしくは趣旨から逸脱することなく他の実施形態に適用されうる。したがって、本明細書で提示されている説明および図面は、本願発明の目下好まれている実施形態を表しており、したがって、本願発明によって広く考慮される主題の代表的なものであることは理解されるものとする。さらに、本願発明の範囲は、当業者には明白になりうる他の実施形態を十分に包含すること、およびそれに応じて本願発明の範囲が添付の請求項以外の何によっても限定されないことは理解される。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
データ入力信号からのパルス幅変調されたデータを復号するためのデコーダであって、前記データ入力信号は、ビットのシリアルストリームを含み、前記シリアルストリームの各ビットは、ビット時間にわたり、前記シリアルストリームの各ビットは、その持続時間がそれぞれのビットの値をシグナリングするＨｉｇｈパルスを有し、前記デコーダは、
前記データ入力信号上のＨｉｇｈパルスの持続時間を短縮することによって、フィルタリングされたデータ信号を生成するように構成された片側パルスフィルタと、
前記データ入力信号の各ビット時間の終わりに、前記フィルタリングされたデータ信号をラッチするように構成されたフリップフロップと、
を備える、デコーダ。
［Ｃ２］
前記片側パルスフィルタは、前記データ入力信号上の短いＨｉｇｈパルスを抑制するように構成される、Ｃ１に記載のデコーダ。
［Ｃ３］
前記片側パルスフィルタは、前記データ入力信号上の長いＨｉｇｈパルスを抑制しないように構成される、Ｃ２に記載のデコーダ。
［Ｃ４］
前記片側パルスフィルタは、立ち下がり遷移に関する入出力遅延よりも大きい立ち上がり遷移に関する入出力遅延を有する、Ｃ１に記載のデコーダ。
［Ｃ５］
前記片側パルスフィルタの立ち上がり遷移に関する前記入出力遅延が較正される、Ｃ４に記載のデコーダ。
［Ｃ６］
前記較正は、３の係数よりも大きい遅延の範囲を含む、Ｃ５に記載のデコーダ。
［Ｃ７］
前記片側パルスフィルタの立ち上がり遷移に関する前記入出力遅延は、前記データ入力信号の同期状態中に較正される、Ｃ５に記載のデコーダ。
［Ｃ８］
前記較正は、デジタルで制御される、Ｃ５に記載のデコーダ。
［Ｃ９］
前記片側パルスフィルタは、
コンデンサと、
前記データ入力信号に基づいて前記コンデンサを放電するように構成された電流源と、
を含み、
立ち上がり遷移に関する前記片側パルスフィルタの入出力遅延は、前記コンデンサのキャパシタンスと前記電流源の電流の積に基づく、
Ｃ１に記載のデコーダ。
［Ｃ１０］
前記電流源は、電流モードデジタルアナログ変換器を含む、Ｃ９に記載のデコーダ。
［Ｃ１１］
前記データ入力信号を受信し、前記フィルタリングされたデータ信号をラッチするように構成された前記フリップフロップをトリガするためのクロック出力信号を生成するように構成されたクロック生成器モジュールをさらに備える、Ｃ１に記載のデコーダ。
［Ｃ１２］
前記クロック生成器モジュールは、前記データ入力信号に結合された入力、および前記クロック出力信号に結合された出力を有するインバータを含み、前記フリップフロップは、前記クロック出力信号の立ち上がりエッジで前記フィルタリングされたデータ信号をラッチする、Ｃ１１に記載のデコーダ。
［Ｃ１３］
データ入力信号からのパルス幅変調されたデータを復号するための方法であって、前記データ入力信号は、ビットのシリアルストリームを含み、前記シリアルストリームの各ビットは、ビット時間にわたり、前記シリアルストリームの各ビットは、その持続時間がそれぞれのビットの値をシグナリングするトレイリングパルスを有し、前記方法は、
前記トレイリングパルスを短縮するために前記データ入力信号をフィルタリングすることと、
前記データ入力信号のトレイリングエッジで前記フィルタリングされたデータ入力をラッチすることと、
を備える、方法。
［Ｃ１４］
前記データ入力信号をフィルタリングすることは、前記データ入力信号上の短いトレイリングパルスを抑制することを含む、Ｃ１３に記載の方法。
［Ｃ１５］
前記データ入力信号をフィルタリングすることは、前記データ入力信号上の長いＨｉｇｈトレイリングを抑制しないことを含む、Ｃ１４に記載の方法。
［Ｃ１６］
抑制されるトレイリングパルスの持続時間を較正することをさらに備える、Ｃ１４に記載の方法。
［Ｃ１７］
前記較正は、前記データ入力信号の同期状態中に実行される、Ｃ１６に記載の方法。
［Ｃ１８］
前記較正は、デジタルで制御される、Ｃ１６に記載の方法。
［Ｃ１９］
前記フィルタリングされたデータ入力信号をラッチすることに使用するために、前記データ入力信号に基づいてクロック出力信号を生成することをさらに備える、Ｃ１３に記載の方法。
［Ｃ２０］
データ入力信号からのパルス幅変調されたデータを復号するための装置であって、前記データ入力信号は、ビットのシリアルストリームを含み、前記シリアルストリームの各ビットは、ビット時間にわたり、前記シリアルストリームの各ビットは、その持続時間がそれぞれのビットの値をシグナリングするトレイリングパルスを有し、前記装置は、
トレイリングパルスを短縮するために前記データ入力信号をフィルタリングするための手段と、
前記データ入力信号のトレイリングエッジで前記フィルタリングされたデータ入力をラッチするための手段と、
を備える、装置。
［Ｃ２１］
前記データ入力信号をフィルタリングするための手段は、前記データ入力信号上の短いトレイリングパルスを抑制する、Ｃ２０に記載の装置。
［Ｃ２２］
前記データ入力信号をフィルタリングするための手段は、前記データ入力信号上の長いトレイリングパルスを抑制しない、Ｃ２１に記載の装置。
［Ｃ２３］
抑制されるトレイリングパルスの持続時間が較正される、Ｃ２１に記載の装置。
［Ｃ２４］
前記較正は、３の係数よりも大きい遅延の範囲を含む、Ｃ２３に記載の装置。
［Ｃ２５］
前記較正は、デジタルで制御される、Ｃ２３に記載の装置。
［Ｃ２６］
前記データ入力信号を受信し、前記ラッチするための手段が前記フィルタリングされたデータ信号をラッチするようにトリガするためのクロック出力信号を生成するように構成されたクロック生成器モジュールをさらに備える、Ｃ２０に記載の装置。
［Ｃ２７］
前記クロック生成器モジュールは、前記データ入力信号に結合された入力、および前記クロック出力信号に結合された出力を有するインバータを備え、前記ラッチするための手段は、前記クロック出力信号のトレイリングエッジで前記フィルタリングされたデータ信号をラッチする、Ｃ２６に記載の装置。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】