特許 6371902 固体撮像装置、固体撮像装置の駆動方法、および電子機器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6371902

(24)【登録日】2018年7月20日

(45)【発行日】2018年8月8日

(54)【発明の名称】固体撮像装置、固体撮像装置の駆動方法、および電子機器

(51)【国際特許分類】

   H04N 5/365 20110101AFI20180730BHJP

   H04N 5/374 20110101ALI20180730BHJP

   H04N 5/376 20110101ALI20180730BHJP

   H04N 5/378 20110101ALI20180730BHJP

【ＦＩ】

   H04N5/365 800

   H04N5/374

   H04N5/376

   H04N5/378

【請求項の数】18

【全頁数】28

(21)【出願番号】特願2017-512562(P2017-512562)

(86)(22)【出願日】2016年4月13日

(86)【国際出願番号】JP2016061921

(87)【国際公開番号】WO2016167290

(87)【国際公開日】20161020

【審査請求日】2018年4月6日

(31)【優先権主張番号】特願2015-84124(P2015-84124)

(32)【優先日】2015年4月16日

(33)【優先権主張国】JP

【早期審査対象出願】

(73)【特許権者】

【識別番号】515235207

【氏名又は名称】ブリルニクス インク

(74)【代理人】

【識別番号】100135828

【弁理士】

【氏名又は名称】飯島 康弘

(72)【発明者】

【氏名】吉村 憲雄

【審査官】 鈴木 明

(56)【参考文献】

【文献】 米国特許第８４６２２４０（ＵＳ，Ｂ２）

【文献】 特表２００８−５３７４０６（ＪＰ，Ａ）

【文献】 特開２０１２−２２７８２７（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０４Ｎ ５／３０−５／３７８

(57)【特許請求の範囲】

【請求項1】

光電変換を行う複数の画素が行列状に配列された画素部と、
前記画素部の少なくとも一つの列出力に対応して配置され、入力される列出力信号を処理する列信号処理部を複数含む読み出し部と、
前記読み出し部の前記複数の列信号処理部で処理された信号を出力するための出力部と、
前記画素部の列出力による列出力信号の供給先をシャッフルして、前記列出力に対応して配置された前記列信号処理部と異なる列信号処理部に入力するように切り替え可能な第１マルチプレクサと、
前記読み出し部の前記複数の列信号処理部で処理された信号を前記第１マルチプレクサでシャッフルされる前の前記画素部の列出力の順となるように並べ替えて前記出力部に供給する第２マルチプレクサと、を有し、
前記第１マルチプレクサは、
前記画素部の複数の列出力が複数のグループにグループ化され、当該グループに属する複数の列出力をシャッフル可能なシャッフルエンコーダを複数含み、
少なくとも隣接する前記シャッフルエンコーダは、少なくとも一つの列出力がシャッフル対象としてオーバーラップしている
固体撮像装置。

【請求項2】

前記シャッフルエンコーダは、
グループに属するシャッフル対象の複数の列出力の列出力信号の供給先をランダムに切り替えて、切り替えた列出力の列出力信号を、グループ内またはグループ外において配置される前記列信号処理部のいずれかに入力させる
請求項１記載の固体撮像装置。

【請求項3】

前記シャッフルエンコーダは、
グループに属するシャッフル対象の複数の列出力に、当該グループ内において、シャッフル後の列出力信号を当該列出力に対応して配置された列信号処理部に入力させることが可能な基準となる列出力を含む
請求項２記載の固体撮像装置。

【請求項4】

前記シャッフルエンコーダは、
前記基準となる列出力および当該基準となる列出力以外の他の列出力をシャッフル対象とし、シャッフルした一つの列出力信号を、グループ内のいずれか一つの列出力に対応して配置された前記列信号処理部に入力させ、
前記基準となる列出力以外の少なくとも一つの列出力が他のシャッフルエンコーダの基準となる
請求項３記載の固体撮像装置。

【請求項5】

前記シャッフルエンコーダは、
属するグループの基準となる列出力および当該基準となる列出力に連続して隣接する複数の列出力をシャッフル対象とし、シャッフルした一つの列出力信号を、グループ内のいずれか一つの列出力に対応して配置された前記列信号処理部に入力させ、
前記基準となる列出力に連続して隣接する複数の列出力のうちの一つが他のシャッフルエンコーダの基準となる
請求項４記載の固体撮像装置。

【請求項6】

前記シャッフルエンコーダは、
属するグループの基準となる列出力および当該基準となる列出力に連続して隣接する複数の列出力をシャッフル対象とし、シャッフルした一つの列出力信号を、前記基準となる列出力に対応して配置された前記列信号処理部に入力させ、
前記基準となる列出力に連続して隣接する複数の列出力のうちの一つが他のシャッフルエンコーダの基準となる
請求項４記載の固体撮像装置。

【請求項7】

前記基準となる列出力に連続して隣接する複数の列出力のうちの隣接する列出力が隣接するシャッフルエンコーダの基準となる列出力である
請求項６記載の固体撮像装置。

【請求項8】

前記第２マルチプレクサは、
前記第１マルチプレクサの複数のシャッフルエンコーダに対応して配置され、前記読み出し部の前記複数の列信号処理部で処理された信号を前記第１マルチプレクサの各シャッフルエンコーダでシャッフルされる前の前記画素部の列出力の順となるように並べ替えて前記出力部に供給する複数のシャッフルデコーダを含む
請求項１から７のいずれか一に記載の固体撮像装置。

【請求項9】

前記第１マルチプレクサを、前記画素部の列出力をシャッフルして、前記列出力に対応して配置された前記列信号処理部と異なる列信号処理部にランダムに入力するように制御し、前記第２マルチプレクサを、前記読み出し部の前記複数の列信号処理部で処理された信号を前記第１マルチプレクサでシャッフルされる前の前記画素部の列出力の順となるように並べ替えて前記出力部に供給するように制御する制御部を有する
請求項１から８のいずれか一に記載の固体撮像装置。

【請求項10】

前記読み出し部の前記列信号処理部は、少なくともアナログ信号をデジタル信号に変換するアナログデジタルコンバータ（ＡＤＣ）を含む
請求項１から９のいずれか一に記載の固体撮像装置。

【請求項11】

光電変換を行う複数の画素が行列状に配列された画素部の中で指定された行の画素信号を同時並列的に出力する列出力ステップと、
前記画素部の列出力による列出力信号の供給先をシャッフルして、前記列出力に対応して配置された列信号処理部と異なる列信号処理部に入力するように切り替え可能な第１シャッフルステップと、
前記第１シャッフルステップにより供給される列出力信号に対して複数の前記列信号処理部で所定の信号処理を行う列信号処理ステップと、
前記列信号処理ステップで信号処理された信号を前記第１シャッフルステップでシャッフルされる前の前記画素部の列出力の順となるように並べ替えて出力部に供給する第２シャッフルステップと、を有し、
前記第１シャッフルステップでは、
前記画素部の複数の列出力を複数のグループにグループ化し、当該グループに属する複数の列出力をグループに対応するシャッフルエンコーダでシャッフルし、
少なくとも隣接する前記シャッフルエンコーダは、少なくとも一つの列出力がシャッフル対象としてオーバーラップしている
固体撮像装置の駆動方法。

【請求項12】

前記シャッフルエンコーダにおいては、
グループに属するシャッフル対象の複数の列出力の列出力信号の供給先をランダムに切り替えて、切り替えた列出力の列出力信号を、グループ内またはグループ外において配置される前記列信号処理部のいずれかに入力させる
請求項１１記載の固体撮像装置の駆動方法。

【請求項13】

前記シャッフルエンコーダにおいては、
グループに属するシャッフル対象の複数の列出力に、当該グループ内において、シャッフル後の列出力信号を当該列出力に対応して配置された列信号処理部に入力させることが可能な基準となる列出力を含む
請求項１２記載の固体撮像装置の駆動方法。

【請求項14】

前記シャッフルエンコーダにおいては、
前記基準となる列出力および当該基準となる列出力以外の他の列出力をシャッフル対象とし、シャッフルした一つの列出力信号を、グループ内のいずれか一つの列出力に対応して配置された前記列信号処理部に入力させ、
前記基準となる列出力以外の少なくとも一つの列出力が他のシャッフルエンコーダの基準となる
請求項１３記載の固体撮像装置の駆動方法。

【請求項15】

前記シャッフルエンコーダにおいては、
属するグループの基準となる列出力および当該基準となる列出力に連続して隣接する複数の列出力をシャッフル対象とし、シャッフルした一つの列出力信号を、グループ内のいずれか一つの列出力に対応して配置された前記列信号処理部に入力させ、
前記基準となる列出力に連続して隣接する複数の列出力のうちの一つが他のシャッフルエンコーダの基準となる
請求項１４記載の固体撮像装置の駆動方法。

【請求項16】

前記シャッフルエンコーダにおいては、
属するグループの基準となる列出力および当該基準となる列出力に連続して隣接する複数の列出力をシャッフル対象とし、シャッフルした一つの列出力信号を、前記基準となる列出力に対応して配置された前記列信号処理部に入力させ、
前記基準となる列出力に連続して隣接する複数の列出力のうちの一つが他のシャッフルエンコーダの基準となる
請求項１４記載の固体撮像装置の駆動方法。

【請求項17】

前記基準となる列出力に連続して隣接する複数の列出力のうちの隣接する列出力が隣接するシャッフルエンコーダの基準となる列出力である
請求項１６記載の固体撮像装置の駆動方法。

【請求項18】

固体撮像装置と、
前記固体撮像装置に被写体像を結像する光学系と、
前記固体撮像装置の出力信号を処理する信号処理部と、を有し、
前記固体撮像装置は、
光電変換を行う複数の画素が行列状に配列された画素部と、
前記画素部の少なくとも一つの列出力に対応して配置され、入力される列出力信号を処理する列信号処理部を複数含む読み出し部と、
前記読み出し部の前記複数の列信号処理部で処理された信号を出力するための出力部と、
前記画素部の列出力による列出力信号の供給先をシャッフルして、前記列出力に対応して配置された前記列信号処理部と異なる列信号処理部に入力するように切り替え可能な第１マルチプレクサと、
前記読み出し部の前記複数の列信号処理部で処理された信号を前記第１マルチプレクサでシャッフルされる前の前記画素部の列出力の順となるように並べ替えて前記出力部に供給する第２マルチプレクサと、を有し、
前記第１マルチプレクサは、
前記画素部の複数の列出力が複数のグループにグループ化され、当該グループに属する複数の列出力をシャッフル可能なシャッフルエンコーダを複数含み、
少なくとも隣接する前記シャッフルエンコーダは、少なくとも一つの列出力がシャッフル対象としてオーバーラップしている
電子機器。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、列並列読み出しを行う固体撮像装置、固体撮像装置の駆動方法、および電子機器に関するものである。

【背景技術】

【0002】

光を検出して電荷を発生させる光電変換素子を用いた固体撮像装置（イメージセンサ）として、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサが実用に供されている。
ＣＭＯＳイメージセンサは、デジタルカメラ、ビデオカメラ、監視カメラ、医療用内視鏡、パーソナルコンピュータ（ＰＣ）、携帯電話等の携帯端末装置(モバイル機器)等の各種電子機器の一部として広く適用されている。

【0003】

固体撮像装置、たとえばＣＭＯＳイメージセンサは、画素毎にフォトダイオード（光電変換素子）および浮遊拡散層（ＦＤ：Floating Diffusion)を有するＦＤアンプを持ち合わせており、その読み出しは、画素アレイの中のある一行を選択し、それらを同時に列（カラム）方向へと読み出すような列並列出力型が主流である。

【0004】

列並列出力型ＣＭＯＳイメージセンサは、基本的には、複数の画素が２次元の行列状（マトリクス状）に配列された画素部（画素アレイ）、画素部の中でアドレス指定されたある一行の画素信号を同時並列的に列（カラム）方向へと読み出し所定の信号処理を施す読み出し回路、およびデータ出力回路を有する。
読み出し回路は、列（カラム）毎にＡＤＣ等の列信号処理回路が列配列されている。そして、読み出し回路の各列信号処理回路は、画素部の各列出力に対応して配置されている。

【0005】

このような構成を有するイメージセンサにおいては、列信号処理回路間の特性の差異、特にオフセットの差異による固定パターンノイズ（ＦＰＮ）が発生する。この空間的、時間的に固定した固定パターンノイズは、時間的に変動するランダムノイズより容易に観察される傾向にある。

【0006】

そこで、この種の固定パターンノイズを抑制する技術が提案されている（たとえば特許文献１、非特許文献１参照）。
特許文献１、非特許文献１に記載されている技術では、読み出し回路において画素部の列出力に対応して配置された列信号処理回路が列毎に固有に持つノイズを、信号処理する列信号処理回路を行ごとにランダムに切り替える（シャッフリングする）ことにより、時間的、空間的にばらけさせることで観察され難くする。

【先行技術文献】

【特許文献】

【0007】

【特許文献1】ＵＳ８４６２２４０ Ｂ２

【非特許文献】

【0008】

【非特許文献1】M. F. Snoeij, et al., “A CMOS imager with column-level ADC using dynamic FPN reduction,”in ISSCC Dig. Tech. Papers, Paper 27.4, February 2006.

【発明の概要】

【発明が解決しようとする課題】

【0009】

ところが、上述した特許文献１に記載された技術では、任意の数の列をグループ化して列信号処理回路が列毎に固有に持つノイズを、信号処理する列信号処理回路を行ごとにランダムに切り替える（シャッフリングする）ことにより、時間的、空間的にばらけさせているため、隣り合うグループ間でのばらけさせたノイズレベルの差が強調される傾向があった。

【0010】

本発明は、隣り合うグループ間でのノイズレベルの差を緩和することが可能な固体撮像装置、固体撮像装置の駆動方法、および電子機器を提供することにある。

【課題を解決するための手段】

【0011】

本発明の第１の観点の固体撮像装置は、光電変換を行う複数の画素が行列状に配列された画素部と、前記画素部の少なくとも一つの列出力に対応して配置され、入力される列出力信号を処理する列信号処理部を複数含む読み出し部と、前記読み出し部の前記複数の列信号処理部で処理された信号を出力するための出力部と、前記画素部の列出力による列出力信号の供給先をシャッフルして、前記列出力に対応して配置された前記列信号処理部と異なる列信号処理部に入力するように切り替え可能な第１マルチプレクサと、前記読み出し部の前記複数の列信号処理部で処理された信号を前記第１マルチプレクサでシャッフルされる前の前記画素部の列出力の順となるように並べ替えて前記出力部に供給する第２マルチプレクサと、を有し、前記第１マルチプレクサは、前記画素部の複数の列出力が複数のグループにグループ化され、当該グループに属する複数の列出力をシャッフル可能なシャッフルエンコーダを複数含み、少なくとも隣接する前記シャッフルエンコーダは、少なくとも一つの列出力がシャッフル対象としてオーバーラップしている。

【0012】

本発明の第２の観点の固体撮像装置の駆動方法は、光電変換を行う複数の画素が行列状に配列された画素部の中で指定された行の画素信号を同時並列的に出力する列出力ステップと、前記画素部の列出力による列出力信号の供給先をシャッフルして、前記列出力に対応して配置された列信号処理部と異なる列信号処理部に入力するように切り替え可能な第１シャッフルステップと、前記第１シャッフルステップにより供給される列出力信号に対して複数の前記列信号処理部で所定の信号処理を行う列信号処理ステップと、前記列信号処理ステップで信号処理された信号を前記第１シャッフルステップでシャッフルされる前の前記画素部の列出力の順となるように並べ替えて出力部に供給する第２シャッフルステップと、を有し、前記第１シャッフルステップでは、前記画素部の複数の列出力を複数のグループにグループ化し、当該グループに属する複数の列出力をグループに対応するシャッフルエンコーダでシャッフルし、少なくとも隣接する前記シャッフルエンコーダは、少なくとも一つの列出力がシャッフル対象としてオーバーラップしている。

【0013】

本発明の第３の観点の電子機器は、固体撮像装置と、前記固体撮像装置に被写体像を結像する光学系と、前記固体撮像装置の出力信号を処理する信号処理部と、を有し、前記固体撮像装置は、光電変換を行う複数の画素が行列状に配列された画素部と、前記画素部の少なくとも一つの列出力に対応して配置され、入力される列出力信号を処理する列信号処理部を複数含む読み出し部と、前記読み出し部の前記複数の列信号処理部で処理された信号を出力するための出力部と、前記画素部の列出力による列出力信号の供給先をシャッフルして、前記列出力に対応して配置された前記列信号処理部と異なる列信号処理部に入力するように切り替え可能な第１マルチプレクサと、前記読み出し部の前記複数の列信号処理部で処理された信号を前記第１マルチプレクサでシャッフルされる前の前記画素部の列出力の順となるように並べ替えて前記出力部に供給する第２マルチプレクサと、を有し、前記第１マルチプレクサは、前記画素部の複数の列出力が複数のグループにグループ化され、当該グループに属する複数の列出力をシャッフル可能なシャッフルエンコーダを複数含み、少なくとも隣接する前記シャッフルエンコーダは、少なくとも一つの列出力がシャッフル対象としてオーバーラップしている。

【発明の効果】

【0014】

本発明によれば、隣り合うグループ間でのノイズレベルの差を緩和することができる。

【図面の簡単な説明】

【0015】

【図1】図１は、本発明の実施形態に係る固体撮像装置の構成例を示すブロック図である。

【図2】図２は、本発明の実施形態に係る固体撮像装置の画素部の列出力の読み出し系の要部をより具体的に示すブロック図である。

【図3】図３は、本実施形態に係る画素の一例を示す回路図である。

【図4】図４は、本実施形態に係る読み出し回路における列信号処理回路の構成例を示す図である。

【図5】図５は、本実施形態に係る第１マルチプレクサアレイのシャッフルエンコーダおよび第２マルチプレクサアレイのシャッフルデコーダの構成例を示す図である。

【図6】図６は、グループ化する列出力がｐ個である場合の第１マルチプレクサのシャッフルエンコーダの構成例を一般化して示す図である。

【図7】図７は、グループ化するが切り替え対象をオーバーラップさせない比較例の構成を示す図である。

【図8】図８は、本実施形態に係る固体撮像装置の効果と比較例の効果を説明するための図である。

【図9】図９は、本実施形態に係る固体撮像装置と比較例のノイズの見え方を示す図である。

【図10】図１０は、本発明の実施形態に係る固体撮像装置における画素の列出力と列信号処理回路との対応関係に特化した配置例について説明するための図である。

【図11】図１１は、本発明の実施形態に係る固体撮像装置が適用される電子機器の構成の一例を示す図である。

【符号の説明】

【0016】

１０・・・固体撮像装置、２０・・・画素部（ＰＸＬＰ）、３０・・・垂直走査回路（ＶＳＣＮ）、４０・・・タイミング制御回路（ＴＭＧＣ）、５０・・・読み出し回路（ＲＤＯＣ）、６０・・・出力回路（ＯＴＰＣ）、７０・・・第１マルチプレクサアレイ（ＭＰＸ１）、８０・・・第２マルチプレクサアレイ（ＭＰＸ２）、１００・・・電子機器、１１０・・・ＣＭＯＳイメージセンサ（ＩＭＧＳＮＳ）、１２０・・・光学系、１３０・・・信号処理回路（ＰＲＣ）。

【発明を実施するための形態】

【0017】

以下、本発明の実施形態を図面に関連付けて説明する。

【0018】

図１は、本発明の実施形態に係る固体撮像装置の構成例を示すブロック図である。
図２は、本発明の実施形態に係る固体撮像装置の画素部の列出力の読み出し系の要部をより具体的に示すブロック図である。
図２においては、図面の簡単化のため、画素部の列出力を第０列出力ＣＬＭ０〜第１０列出力ＣＬＭ１０の１１列出力についてのみ示している。
本実施形態において、固体撮像装置１０は、たとえばＣＭＯＳイメージセンサにより構成される。

【0019】

この固体撮像装置１０は、図１および図２に示すように、撮像部としての画素部（ＰＸＬＰ）２０、垂直走査（行走査）回路（ＶＳＣＮ）３０、制御部としてのタイミング制御回路（ＴＭＧＣ）４０、読み出し回路（ＲＤＯＣ）５０、出力回路（ＯＴＰＣ）６０、第１マルチプレクサアレイ（ＭＰＸ１）７０、および第２マルチプレクサアレイ（ＭＰＸ２）８０を主構成要素として有している。

【0020】

画素部２０は、フォトダイオード（光電変換素子）と画素内アンプとを含む複数の画素がｎ行×ｍ列の２次元の行列状（マトリクス状）に配列されている。

【0021】

図３は、本実施形態に係る画素の一例を示す回路図である。

【0022】

この画素ＰＸＬは、たとえば光電変換素子であるフォトダイオード（ＰＤ）を有する。
そして、このフォトダイオードＰＤに対して、転送トランジスタＴＲＧ−Ｔｒ、リセットトランジスタＲＳＴ−Ｔｒ、ソースフォロワトランジスタＳＦ−Ｔｒ、および選択トランジスタＳＥＬ−Ｔｒをそれぞれ一つずつ有する。

【0023】

フォトダイオードＰＤは、入射光量に応じた量の信号電荷（ここでは電子）を発生し、蓄積する。
以下、信号電荷は電子であり、各トランジスタがＮ型トランジスタである場合について説明するが、信号電荷がホールであったり、各トランジスタがＰ型トランジスタであっても構わない。
また、本実施形態は、複数のフォトダイオード間で、各トランジスタを共有している場合や、選択トランジスタを有していない３トランジスタ（３Ｔｒ）画素を採用している場合にも有効である。

【0024】

転送トランジスタＴＲＧ−Ｔｒは、フォトダイオードＰＤとフローティングディフュージョンＦＤ（Ｆｌｏａｔｉｎｇ Ｄｉｆｆｕｓｉｏｎ；浮遊拡散層）の間に接続され、制御線ＴＲＧを通じて制御される。
転送トランジスタＴＲＧ−Ｔｒは、制御線ＴＲＧがハイレベル（Ｈ）の期間に選択されて導通状態となり、フォトダイオードＰＤで光電変換された電子をフローティングディフュージョンＦＤに転送する。

【0025】

リセットトランジスタＲＳＴ−Ｔｒは、電源線ＶＲｓｔとフローティングディフュージョンＦＤの間に接続され、制御線ＲＳＴを通じて制御される。
なお、リセットトランジスタＲＳＴ−Ｔｒは、電源線ＶＤＤとフローティングディフュージョンＦＤの間に接続され、制御線ＲＳＴを通じて制御されるように構成してもよい。
リセットトランジスタＲＳＴ−Ｔｒは、制御線ＲＳＴがＨレベルの期間に選択されて導通状態となり、フローティングディフュージョンＦＤを電源線ＶＲｓｔ（またはＶＤＤ）の電位にリセットする。

【0026】

ソースフォロワトランジスタＳＦ−Ｔｒと選択トランジスタＳＥＬ−Ｔｒは、電源線ＶＤＤと列出力信号線ＬＳＧＮの間に直列に接続されている。
ソースフォロワトランジスタＳＦ−ＴｒのゲートにはフローティングディフュージョンＦＤが接続され、選択トランジスタＳＥＬ−Ｔｒは制御線ＳＥＬを通じて制御される。
ソースフォロワトランジスタＳＦ−Ｔｒは、選択トランジスタＳＥＬ−Ｔｒを介して列出力信号線ＬＳＧＮに接続され、画素部２０外で出力信号線ＬＳＧＮに接続された負荷回路とでソースフォロワを構成している。
選択トランジスタＳＥＬ−Ｔｒは、制御線ＳＥＬがＨの期間に選択されて導通状態となる。これにより、ソースフォロワトランジスタＳＦ−ＴｒはフローティングディフュージョンＦＤの電位に応じた列出力アナログ信号ＶＳＬを列出力ＣＬＭに対応する列出力信号線ＬＳＧＮに出力する。
これらの動作は、たとえば転送トランジスタＴＲＧ−Ｔｒ、リセットトランジスタＲＳＴ−Ｔｒ、および選択トランジスタＳＥＬ−Ｔｒの各ゲートが行単位で接続されていることから、１行分の各画素について同時並列的に行われる。

【0027】

画素部２０には、画素ＰＸＬがｎ行×ｍ列配置されているので、各制御線ＳＥＬ、ＲＳＴ、ＴＲＧはそれぞれｎ本、列出力ＣＬＭ（列出力アナログ信号ＶＳＬ）の列出力信号線ＬＳＧＮはｍ本ある。
図１においては、各制御線ＳＥＬ、ＲＳＴ、ＴＲＧを１本の行走査制御線として表している。

【0028】

垂直走査回路３０は、タイミング制御回路４０の制御に応じてシャッタ行および読み出し行において行走査制御線を通して画素の駆動を行う。
また、垂直走査回路３０は、アドレス信号に従い、信号の読み出しを行うリード行と、フォトダイオードＰＤに蓄積された電荷をリセットするシャッタ行の行アドレスの行選択信号を出力する。

【0029】

タイミング制御回路４０は、画素部２０、垂直走査回路３０、読み出し回路５０、出力回路６０、第１マルチプレクサアレイ７０、および第２マルチプレクサアレイ８０の信号処理に必要なタイミング信号を生成する。

【0030】

本実施形態において、タイミング制御回路４０は、画素部２０の複数の列出力ＣＬＭによる列出力信号をシャッフルして読み出し回路５０の列毎に配置される列信号処理回路（ＣＳＰＣ）５１−０〜５１−１０、・・・（図２参照）に入力する第１マルチプレクサアレイ７０における動作、並びに、読み出し回路５０にて列信号処理回路５１−０〜５１−１０、・・・で各列単位で処理された複数の信号を第１マルチプレクサアレイ７０でシャッフルされる前の画素部２０に列出力の順となるように並べ替えて出力回路６０に供給する第２マルチプレクサアレイ８０における動作を制御する制御部として機能する。
タイミング制御回路４０は、第１制御信号ＣＴＬ４１により第１マルチプレクサアレイ７０の動作を制御し、第２制御信号ＣＴＬ４２により第２マルチプレクサアレイ８０の動作を制御する。

【0031】

ここで、シャッフルとは、画素部２０の複数の列出力ＣＬＭによる列出力信号の供給先経路をシャッフリング回路（シャッフルエンコーダ）によりランダムに切り替えて、切り替えた列出力の列出力信号を、後述するグループ内またはグループ外（本実施形態ではグループ内を一例としている）のたとえば列出力毎に配置される列信号処理回路のいずれかに入力する処理をいい、この処理により列信号処理回路が列毎に固有に持つノイズを、時間的、空間的にばらけさせることで観察され難くする。
そして、本実施形態においては、後で詳述するように、シャッフリング回路のシャッフル対象をグループ間でオーバーラップさせることで、隣り合うグループ間でのばらけさせたノイズレベルの差を緩和するように第１マルチプレクサアレイ７０および第２マルチプレクサアレイ８０が構成される。

【0032】

なお、本実施形態においては、切り替えた列出力の列出力信号を、後述するグループ内またはグループ外のたとえば列出力毎に配置される列信号処理回路のいずれかに入力するように構成することも可能である。これにより、列信号処理回路が列毎に固有に持つノイズを、任意の幅をもって随意に分散させることが可能となり、時間的、空間的に随意にばらけさせることができ、より効果的に観察され難くすることが可能となる。

【0033】

読み出し回路５０は、画素部２０の各列出力ＣＬＭに対応して配置された複数の列信号処理回路（ＣＳＰＣ）５１−０〜５１−１０、・・・（図２参照）を含み、複数の列信号処理回路５１（−０〜−１０、・・・）で列並列処理が可能に構成されている。
読み出し回路５０は、第１マルチプレクサアレイ７０により供給される画素部２０の各列出力信号に対して所定の信号処理を施して第２マルチプレクサアレイ８０に供給する。

【0034】

読み出し回路５０の列信号処理回路５１（−０〜−１０、・・・）は、たとえば図４（Ａ）に示すように、画素部２０の各列出力アナログ信号ＶＳＬをデジタル信号に変換するアナログデジタルコンバータ（ＡＤＣ）５２（−０〜−１０、・・・）を含んで構成される。
また、読み出し回路５０の列信号処理回路５１（−０〜−１０、・・・）は、たとえば図４（Ｂ）に示すように、ＡＤＣ５２（−０〜−１０、・・・）の入力側にアナログ信号を増幅する増幅器（ＡＭＰ）５３（−０〜−１０、・・・）が配置されてもよい。
また、この増幅器（ＡＭＰ）５３（−０〜−１０、・・・）の配置位置はＡＤＣ５２（−０〜−１０、・・・）の入力側であればよく、たとえば図４（Ｃ）に示すように、第１マルチプレクサアレイ７０の入力側に配置してもよい。

【0035】

本実施形態においては、一例として、読み出し回路５０の各列信号処理回路５１（−０〜−１０、・・・）は、画素部２０の各列出力ＣＬＭに、たとえば画素ピッチで１対１に対応して配置されている構成が示されている。
ただし、本発明でいう列出力に対応して配置される列信号処理回路は各列出力ＣＬＭに１対１に対応して配置されている構成に限定されるものではない。
列出力に対応して配置される列信号処理回路５１とは、画素部２０の列配列順に従った列出力による列出力信号を列配列順に正規に処理可能なように配置される列信号処理回路をいい、配置位置や配置方法が特定されるものではない。
そして、列出力に対応して配置される列信号処理回路５１は、たとえば対応する列出力による列出力信号および対応する列出力とは異なる列出力による列出力信号を処理可能に構成される。

【0036】

出力回路６０は、第２マルチプレクサアレイ８０により供給される、読み出し回路５０の複数の列信号処理回路５１で処理された信号を図示しない処理系に出力する。

【0037】

第１マルチプレクサアレイ７０は、画素部２０の列出力ＣＬＭによる列出力信号の供給先をシャッフルして、列出力に対応して配置された列信号処理回路と異なる列信号処理回路に入力するように切り替え可能に構成されている。

【0038】

第１マルチプレクサアレイ７０は、図２に示すように、画素部２０の複数の列出力ＣＬＭ（０〜１０、・・・）が複数のグループＧＲＰ１ａ〜１ｄ、ＧＲＰ２ａ〜２ｄ、・・・にグループ化され、グループに属する複数の列出力ＣＬＭ０〜１０、・・・をシャッフル可能なシャッフルエンコーダ（ＳＦＬＥＮＣ）７１−０〜７１−７、・・・を複数含んで構成されている。
そして、隣接するシャッフルエンコーダ７１は、少なくとも一つの列出力、図２の例では３つの列出力がシャッフル対象（切り替え対象）として部分的にオーバーラップ（重複）するように構成されている。

【0039】

図２の例では、連続して隣接する４つの列出力（信号）ＣＬＭを１つのグループとしてグループ化されている。上述したように、隣接するシャッフルエンコーダ７１は、３つの列出力がシャッフル対象としてオーバーラップしていることから、具体的にグループ化は以下のように行われている。

【0040】

グループＧＲＰ１ａは４つの列出力ＣＬＭ０，ＣＬＭ１，ＣＬＭ２，ＣＬＭ３を１つのグループとしてグループ化されている。シャッフルエンコーダ７１−０がこのグループＧＲＰ１ａの４つの列出力ＣＬＭ０，ＣＬＭ１，ＣＬＭ２，ＣＬＭ３をシャッフル対象としている。

【0041】

本実施形態において一例として、シャッフルエンコーダ７１−０は、タイミング制御回路４０の制御の下、画素部２０の第０列出力ＣＬＭ０、第１列出力ＣＬＭ１、第２列出力ＣＬＭ２、および第３列出力ＣＬＭ３のうちの１つを選択して、選択した列出力信号を、読み出し回路５０において、画素部２０の第０列出力ＣＬＭ０に対応するように配置された第０列に配列の列信号処理回路５１−０に入力する。

【0042】

グループＧＲＰ１ｂは４つの列出力ＣＬＭ１，ＣＬＭ２，ＣＬＭ３，ＣＬＭ４を１つのグループとしてグループ化されている。シャッフルエンコーダ７１−１がこのグループＧＲＰ１ｂの４つの列出力ＣＬＭ１，ＣＬＭ２，ＣＬＭ３，ＣＬＭ４をシャッフル対象としている。このシャッフルエンコーダ７１−１の４つのシャッフル対象のうち３つの列出力ＣＬＭ１，ＣＬＭ２，ＣＬＭ３が隣接のシャッフルエンコーダ７１−０とオーバーラップしている。

【0043】

本実施形態において一例として、シャッフルエンコーダ７１−１は、タイミング制御回路４０の制御の下、画素部２０の第１列出力ＣＬＭ１、第２列出力ＣＬＭ２、第３列出力ＣＬＭ３、および第４列出力ＣＬＭ４のうちの１つを選択して、選択した列出力信号を、読み出し回路５０において、画素部２０の第１列出力ＣＬＭ１に対応するように配置された第１列に配列の列信号処理回路５１−１に入力する。

【0044】

グループＧＲＰ１ｃは４つの列出力ＣＬＭ２，ＣＬＭ３，ＣＬＭ４，ＣＬＭ５を１つのグループとしてグループ化されている。シャッフルエンコーダ７１−２がこのグループＧＲＰ１ｃの４つの列出力ＣＬＭ２，ＣＬＭ３，ＣＬＭ４，ＣＬＭ５をシャッフル対象としている。このシャッフルエンコーダ７１−２の４つのシャッフル対象のうち３つの列出力ＣＬＭ２，ＣＬＭ３，ＣＬＭ４が隣接のシャッフルエンコーダ７１−１とオーバーラップしている。

【0045】

本実施形態において一例として、シャッフルエンコーダ７１−２は、タイミング制御回路４０の制御の下、画素部２０の第２列出力ＣＬＭ２、第３列出力ＣＬＭ３、第４列出力ＣＬＭ４、および第５列出力ＣＬＭ５のうちの１つを選択して、選択した列出力信号を、読み出し回路５０において、画素部２０の第２列出力ＣＬＭ２に対応するように配置された第２列に配列の列信号処理回路５１−２に入力する。

【0046】

グループＧＲＰ１ｄは４つの列出力ＣＬＭ３，ＣＬＭ４，ＣＬＭ５，ＣＬＭ６を１つのグループとしてグループ化されている。シャッフルエンコーダ７１−３がこのグループＧＲＰ１ｄの４つの列出力ＣＬＭ３，ＣＬＭ４，ＣＬＭ５，ＣＬＭ６をシャッフル対象としている。このシャッフルエンコーダ７１−３の４つのシャッフル対象のうち３つの列出力ＣＬＭ３，ＣＬＭ４，ＣＬＭ５が隣接のシャッフルエンコーダ７１−２とオーバーラップしている。

【0047】

本実施形態において一例として、シャッフルエンコーダ７１−３は、タイミング制御回路４０の制御の下、画素部２０の第３列出力ＣＬＭ３、第４列出力ＣＬＭ４、第５列出力ＣＬＭ５、および第６列出力ＣＬＭ６のうちの１つを選択して、選択した列出力信号を、読み出し回路５０において、画素部２０の第３列出力ＣＬＭ３に対応するように配置された第３列に配列の列信号処理回路５１−３に入力する。

【0048】

グループＧＲＰ２ａは４つの列出力ＣＬＭ４，ＣＬＭ５，ＣＬＭ６，ＣＬＭ７を１つのグループとしてグループ化されている。シャッフルエンコーダ７１−４がこのグループＧＲＰ２ａの４つの列出力ＣＬＭ４，ＣＬＭ５，ＣＬＭ６，ＣＬＭ７をシャッフル対象としている。このシャッフルエンコーダ７１−４の４つのシャッフル対象のうち３つの列出力ＣＬＭ４，ＣＬＭ５，ＣＬＭ６が隣接のシャッフルエンコーダ７１−３とオーバーラップしている。

【0049】

本実施形態において一例として、シャッフルエンコーダ７１−４は、タイミング制御回路４０の制御の下、画素部２０の第４列出力ＣＬＭ４、第５列出力ＣＬＭ５、第６列出力ＣＬＭ６、および第７列出力ＣＬＭ７のうちの１つを選択して、選択した列出力信号を、読み出し回路５０において、画素部２０の第４列出力ＣＬＭ４に対応するように配置された第４列に配列の列信号処理回路５１−４に入力する。

【0050】

グループＧＲＰ２ｂは４つの列出力ＣＬＭ５，ＣＬＭ６，ＣＬＭ７，ＣＬＭ８を１つのグループとしてグループ化されている。シャッフルエンコーダ７１−５がこのグループＧＲＰ２ｂの４つの列出力ＣＬＭ５，ＣＬＭ６，ＣＬＭ７，ＣＬＭ８をシャッフル対象としている。このシャッフルエンコーダ７１−５の４つのシャッフル対象のうち３つの列出力ＣＬＭ５，ＣＬＭ６，ＣＬＭ７が隣接のシャッフルエンコーダ７１−４とオーバーラップしている。

【0051】

本実施形態において一例として、シャッフルエンコーダ７１−５は、タイミング制御回路４０の制御の下、画素部２０の第５列出力ＣＬＭ５、第６列出力ＣＬＭ６、第７列出力ＣＬＭ７、および第８列出力ＣＬＭ８のうちの１つを選択して、選択した列出力信号を、読み出し回路５０において、画素部２０の第５列出力ＣＬＭ５に対応するように配置された第５列に配列の列信号処理回路５１−５に入力する。

【0052】

グループＧＲＰ２ｃは４つの列出力ＣＬＭ６，ＣＬＭ７，ＣＬＭ８，ＣＬＭ９を１つのグループとしてグループ化されている。シャッフルエンコーダ７１−６がこのグループＧＲＰ２ｃの４つの列出力ＣＬＭ６，ＣＬＭ７，ＣＬＭ８，ＣＬＭ９をシャッフル対象としている。このシャッフルエンコーダ７１−６の４つのシャッフル対象のうち３つの列出力ＣＬＭ６，ＣＬＭ７，ＣＬＭ８が隣接のシャッフルエンコーダ７１−５とオーバーラップしている。

【0053】

本実施形態において一例として、シャッフルエンコーダ７１−６は、タイミング制御回路４０の制御の下、画素部２０の第６列出力ＣＬＭ６、第７列出力ＣＬＭ７、第８列出力ＣＬＭ８、および第９列出力ＣＬＭ９のうちの１つを選択して、選択した列出力信号を、読み出し回路５０において、画素部２０の第６列出力ＣＬＭ６に対応するように配置された第６列に配列の列信号処理回路５１−６に入力する。

【0054】

グループＧＲＰ２ｄは４つの列出力ＣＬＭ７，ＣＬＭ８，ＣＬＭ９，ＣＬＭ１０を１つのグループとしてグループ化されている。シャッフルエンコーダ７１−７がこのグループＧＲＰ２ｄの４つの列出力ＣＬＭ７，ＣＬＭ８，ＣＬＭ９，ＣＬＭ１０をシャッフル対象としている。このシャッフルエンコーダ７１−７の４つのシャッフル対象のうち３つの列出力ＣＬＭ７，ＣＬＭ８，ＣＬＭ９が隣接のシャッフルエンコーダ７１−６とオーバーラップしている。

【0055】

本実施形態において一例として、シャッフルエンコーダ７１−７は、タイミング制御回路４０の制御の下、画素部２０の第７列出力ＣＬＭ７、第８列出力ＣＬＭ８、第９列出力ＣＬＭ９、および第１０列出力ＣＬＭ１０のうちの１つを選択して、選択した列出力信号を、読み出し回路５０において、画素部２０の第７列出力ＣＬＭ７に対応するように配置された第７列に配列の列信号処理回路５１−７に入力する。

【0056】

以上のように、本実施形態において、シャッフルエンコーダ７１−０は、属するグループＧＲＰ１ａの基準となる列出力ＣＬＭ０および基準となる列出力に連続して隣接する複数の列出力ＣＬＭ１，ＣＬＭ２，ＣＬＭ３をシャッフル対象とし、シャッフルした一つの列出力信号を、読み出し回路５０の１つの列信号処理回路５１、たとえば基準となる列出力ＣＬＭ０に対応して配置された列信号処理回路５１−０に入力させる。そして、基準となる列出力ＣＬＭ０に連続して隣接する複数の列出力ＣＬＭ１，ＣＬＭ２，ＣＬＭ３がそれぞれ他のシャッフルエンコーダ７１−１，７１−２，７１−３の基準となる列出力である。
すなわち、たとえば、基準となる列出力ＣＬＭ０に連続して隣接する複数の列出力のうちの隣接する列出力ＣＬＭ１が隣接するシャッフルエンコーダ７１−１の基準となる列出力である。

【0057】

ここで、基準となる列出力とは、グループに属するシャッフル対象の複数の列出力のうち、グループ内において、シャッフル後の列出力信号を列出力に対応して配置された列信号処理回路に入力させることが可能な列出力をいう。
たとえば、上述したように、グループ１ａでは、グループに属するシャッフル対象の複数の列出力ＣＬＭ０、ＣＬＭ１，ＣＬＭ２，ＣＬＭ３のうち、シャッフル後の列出力信号を列出力に対応して配置された列信号処理回路５１−０に入力させることが可能な列出力ＣＬＭ０をいう。なお、この例では、グループに属するシャッフル対象の複数の列出力ＣＬＭ０、ＣＬＭ１，ＣＬＭ２，ＣＬＭ３のうち、列出力ＣＬＭ１，ＣＬＭ２，ＣＬＭ３が基準となる列出力ＣＬＭ０以外の他の列出力に相当する。
以下、基準となる列出力については他のグループにおいても同様に定義される。したがって、以下ではその記述は省略する。

【0058】

シャッフルエンコーダ７１−１は、属するグループＧＲＰ１ｂの基準となる列出力ＣＬＭ１および基準となる列出力に連続して隣接する複数の列出力ＣＬＭ２，ＣＬＭ３，ＣＬＭ４をシャッフル対象とし、シャッフルした一つの列出力信号を、読み出し回路５０の１つの列信号処理回路５１、たとえば基準となる列出力ＣＬＭ１に対応して配置された列信号処理回路５１−１に入力させる。そして、基準となる列出力ＣＬＭ１に連続して隣接する複数の列出力ＣＬＭ２，ＣＬＭ３，ＣＬＭ４がそれぞれ他のシャッフルエンコーダ７１−２，７１−３，７１−４の基準となる列出力である。
すなわち、たとえば、基準となる列出力ＣＬＭ１に連続して隣接する複数の列出力のうちの隣接する列出力ＣＬＭ２が隣接するシャッフルエンコーダ７１−２の基準となる列出力である。

【0059】

シャッフルエンコーダ７１−２は、属するグループＧＲＰ１ｃの基準となる列出力ＣＬＭ２および基準となる列出力に連続して隣接する複数の列出力ＣＬＭ３，ＣＬＭ４，ＣＬＭ５をシャッフル対象とし、シャッフルした一つの列出力信号を、読み出し回路５０の１つの列信号処理回路５１、たとえば基準となる列出力ＣＬＭ２に対応して配置された列信号処理回路５１−２に入力させる。そして、基準となる列出力ＣＬＭ２に連続して隣接する複数の列出力ＣＬＭ３，ＣＬＭ４，ＣＬＭ５がそれぞれ他のシャッフルエンコーダ７１−３，７１−４，７１−５の基準となる列出力である。
すなわち、たとえば、基準となる列出力ＣＬＭ２に連続して隣接する複数の列出力のうちの隣接する列出力ＣＬＭ３が隣接するシャッフルエンコーダ７１−３の基準となる列出力である。

【0060】

シャッフルエンコーダ７１−３は、属するグループＧＲＰ１ｄの基準となる列出力ＣＬＭ３および基準となる列出力に連続して隣接する複数の列出力ＣＬＭ４，ＣＬＭ５，ＣＬＭ６をシャッフル対象とし、シャッフルした一つの列出力信号を、読み出し回路５０の１つの列信号処理回路５１、たとえば基準となる列出力ＣＬＭ３に対応して配置された列信号処理回路５１−３に入力させる。そして、基準となる列出力ＣＬＭ３に連続して隣接する複数の列出力ＣＬＭ４，ＣＬＭ５，ＣＬＭ６がそれぞれ他のシャッフルエンコーダ７１−４，７１−５，７１−６の基準となる列出力である。
すなわち、たとえば、基準となる列出力ＣＬＭ３に連続して隣接する複数の列出力のうちの隣接する列出力ＣＬＭ４が隣接するシャッフルエンコーダ７１−４の基準となる列出力である。

【0061】

同様に、シャッフルエンコーダ７１−４は、属するグループＧＲＰ２ａの基準となる列出力ＣＬＭ４および基準となる列出力に連続して隣接する複数の列出力ＣＬＭ５，ＣＬＭ６，ＣＬＭ７をシャッフル対象とし、シャッフルした一つの列出力信号を、読み出し回路５０の１つの列信号処理回路５１、たとえば基準となる列出力ＣＬＭ４に対応して配置された列信号処理回路５１−４に入力させる。そして、基準となる列出力ＣＬＭ４に連続して隣接する複数の列出力ＣＬＭ５，ＣＬＭ６，ＣＬＭ７がそれぞれ他のシャッフルエンコーダ７１−５，７１−６，７１−７の基準となる列出力である。
すなわち、たとえば、基準となる列出力ＣＬＭ４に連続して隣接する複数の列出力のうちの隣接する列出力ＣＬＭ５が隣接するシャッフルエンコーダ７１−５の基準となる列出力である。

【0062】

シャッフルエンコーダ７１−５は、属するグループＧＲＰ２ｂの基準となる列出力ＣＬＭ５および基準となる列出力に連続して隣接する複数の列出力ＣＬＭ６，ＣＬＭ７，ＣＬＭ８をシャッフル対象とし、シャッフルした一つの列出力信号を、読み出し回路５０の１つの列信号処理回路５１、たとえば基準となる列出力ＣＬＭ５に対応して配置された列信号処理回路５１−５に入力させる。そして、基準となる列出力ＣＬＭ５に連続して隣接する複数の列出力ＣＬＭ６，ＣＬＭ７，ＣＬＭ８がそれぞれ他のシャッフルエンコーダ７１−６，７１−７，７１−８の基準となる列出力である。
すなわち、たとえば、基準となる列出力ＣＬＭ５に連続して隣接する複数の列出力のうちの隣接する列出力ＣＬＭ６が隣接するシャッフルエンコーダ７１−６の基準となる列出力である。

【0063】

シャッフルエンコーダ７１−６は、属するグループＧＲＰ２ｃの基準となる列出力ＣＬＭ６および基準となる列出力に連続して隣接する複数の列出力ＣＬＭ７，ＣＬＭ８，ＣＬＭ９をシャッフル対象とし、シャッフルした一つの列出力信号を、読み出し回路５０の１つの列信号処理回路５１、たとえば基準となる列出力ＣＬＭ６に対応して配置された列信号処理回路５１−６に入力させる。そして、基準となる列出力ＣＬＭ６に連続して隣接する複数の列出力ＣＬＭ７，ＣＬＭ８，ＣＬＭ９がそれぞれ他のシャッフルエンコーダ７１−７，７１−８，７１−９の基準となる列出力である。
すなわち、たとえば、基準となる列出力ＣＬＭ６に連続して隣接する複数の列出力のうちの隣接する列出力ＣＬＭ７が隣接するシャッフルエンコーダ７１−７の基準となる列出力である。

【0064】

シャッフルエンコーダ７１−７は、属するグループＧＲＰ２ｄの基準となる列出力ＣＬＭ７および基準となる列出力に連続して隣接する複数の列出力ＣＬＭ８，ＣＬＭ９，ＣＬＭ１０をシャッフル対象とし、シャッフルした一つの列出力信号を、読み出し回路５０の１つの列信号処理回路５１、たとえば基準となる列出力ＣＬＭ７に対応して配置された列信号処理回路５１−７に入力させる。そして、基準となる列出力ＣＬＭ７に連続して隣接する複数の列出力ＣＬＭ８，ＣＬＭ９，ＣＬＭ１０がそれぞれ他のシャッフルエンコーダ７１−８，７１−９，７１−１０の基準となる列出力である。
すなわち、たとえば、基準となる列出力ＣＬＭ７に連続して隣接する複数の列出力のうちの隣接する列出力ＣＬＭ８が隣接するシャッフルエンコーダ７１−８（図示せず）の基準となる列出力である。

【0065】

第２マルチプレクサアレイ８０は、読み出し回路５０の複数の列信号処理回路５１（−０〜−７、・・・）で処理された信号を第１マルチプレクサアレイ７０でシャッフルされる前の画素部２０の列出力の順となるように並べ替えて出力回路６０に供給する。

【0066】

第２マルチプレクサアレイ８０は、第１マルチプレクサアレイ７０の複数のシャッフルエンコーダ７１（−０〜−７、・・・）に対応して配置された複数のシャッフルデコーダ（ＳＦＬＤＥＣ）８１−０〜８１−７、・・・を含んで構成されている。
シャッフルデコーダ８１（−０〜−７、・・・）は、読み出し回路５０の複数の列信号処理回路５１（−０〜−７、・・・）で処理された信号を第１マルチプレクサアレイ７０の各シャッフルエンコーダ７１（−０〜−７、・・・）でシャッフルされる前の画素部２０の列出力の順となるように並べ替えて出力回路６０に供給する。

【0067】

第２マルチプレクサアレイ８０において、第１マルチプレクサアレイ７０のグループＧＲＰ１ａのシャッフル動作を担当するシャッフルエンコーダ７１−０に対応してシャッフルデコーダ８１−０が設けられている。
シャッフルデコーダ８１−０は、シャッフルエンコーダ７１−０でシャッフルされた画素部２０の４つの列出力（信号）ＣＬＭ０，ＣＬＭ１，ＣＬＭ２，ＣＬＭ３が、読み出し回路５０の列信号処理回路５１−０でＡＤ変換等の所定の信号処理を受けた処理後信号を受けて、シャッフルされる前の画素部２０の列出力の順ＣＬＭ０，ＣＬＭ１，ＣＬＭ２，ＣＬＭ３となるように並べ替えて出力回路６０に供給する。

【0068】

たとえば、列出力ＣＬＭ１の信号が第０列の列信号処理回路５１−０で処理された場合、シャッフルデコーダ８１−０は、その出力信号を、第１列の列信号処理回路５１−１の出力として出力回路６０に供給する。
列出力ＣＬＭ２の信号が第０列の列信号処理回路５１−０で処理された場合、シャッフルデコーダ８１−０は、その出力信号を、第２列の列信号処理回路５１−２の出力として出力回路６０に供給する。
列出力ＣＬＭ３の信号が第０列の列信号処理回路５１−０で処理された場合、シャッフルデコーダ８１−０は、その出力信号を、第３列の列信号処理回路５１−３の出力として出力回路６０に供給する。
列出力ＣＬＭ０の信号が第０列の列信号処理回路５１−０で処理された場合、シャッフルデコーダ８１−０は、その出力信号を、そのまま第０列の列信号処理回路５１−０の出力として出力回路６０に供給する。

【0069】

第２マルチプレクサアレイ８０において、第１マルチプレクサアレイ７０のグループＧＲＰ１ｂのシャッフル動作を担当するシャッフルエンコーダ７１−１に対応してシャッフルデコーダ８１−１が設けられている。
シャッフルデコーダ８１−１は、シャッフルエンコーダ７１−１でシャッフルされた画素部２０の４つの列出力（信号）ＣＬＭ１，ＣＬＭ２，ＣＬＭ３，ＣＬＭ４が、読み出し回路５０の列信号処理回路５１−１でＡＤ変換等の所定の信号処理を受けた処理後信号を受けて、シャッフルされる前の画素部２０の列出力の順ＣＬＭ１，ＣＬＭ２，ＣＬＭ３，ＣＬＭ４となるように並べ替えて出力回路６０に供給する。

【0070】

たとえば、列出力ＣＬＭ２の信号が第１列の列信号処理回路５１−１で処理された場合、シャッフルデコーダ８１−１は、その出力信号を、第２列の列信号処理回路５１−２の出力として出力回路６０に供給する。
列出力ＣＬＭ３の信号が第１列の列信号処理回路５１−１で処理された場合、シャッフルデコーダ８１−１は、その出力信号を、第３列の列信号処理回路５１−３の出力として出力回路６０に供給する。
列出力ＣＬＭ４の信号が第１列の列信号処理回路５１−１で処理された場合、シャッフルデコーダ８１−１は、その出力信号を、第４列の列信号処理回路５１−４の出力として出力回路６０に供給する。
列出力ＣＬＭ１の信号が第１列の列信号処理回路５１−１で処理された場合、シャッフルデコーダ８１−１は、その出力信号を、そのまま第１列の列信号処理回路５１−１の出力として出力回路６０に供給する。

【0071】

第２マルチプレクサアレイ８０において、第１マルチプレクサアレイ７０のグループＧＲＰ１ｃのシャッフル動作を担当するシャッフルエンコーダ７１−２に対応してシャッフルデコーダ８１−２が設けられている。
シャッフルデコーダ８１−２は、シャッフルエンコーダ７１−２でシャッフルされた画素部２０の４つの列出力（信号）ＣＬＭ２，ＣＬＭ３，ＣＬＭ４，ＣＬＭ５が、読み出し回路５０の列信号処理回路５１−２でＡＤ変換等の所定の信号処理を受けた処理後信号を受けて、シャッフルされる前の画素部２０の列出力の順ＣＬＭ２，ＣＬＭ３，ＣＬＭ４，ＣＬＭ５となるように並べ替えて出力回路６０に供給する。

【0072】

たとえば、列出力ＣＬＭ３の信号が第２列の列信号処理回路５１−２で処理された場合、シャッフルデコーダ８１−２は、その出力信号を、第３列の列信号処理回路５１−３の出力として出力回路６０に供給する。
列出力ＣＬＭ４の信号が第２列の列信号処理回路５１−２で処理された場合、シャッフルデコーダ８１−２は、その出力信号を、第４列の列信号処理回路５１−４の出力として出力回路６０に供給する。
列出力ＣＬＭ５の信号が第２列の列信号処理回路５１−２で処理された場合、シャッフルデコーダ８１−２は、その出力信号を、第５列の列信号処理回路５１−５の出力として出力回路６０に供給する。
列出力ＣＬＭ２の信号が第２列の列信号処理回路５１−２で処理された場合、シャッフルデコーダ８１−２は、その出力信号を、そのまま第２列の列信号処理回路５１−２の出力として出力回路６０に供給する。

【0073】

第２マルチプレクサアレイ８０において、第１マルチプレクサアレイ７０のグループＧＲＰ１ｄのシャッフル動作を担当するシャッフルエンコーダ７１−３に対応してシャッフルデコーダ８１−３が設けられている。
シャッフルデコーダ８１−３は、シャッフルエンコーダ７１−３でシャッフルされた画素部２０の４つの列出力（信号）ＣＬＭ３，ＣＬＭ４，ＣＬＭ５，ＣＬＭ６が、読み出し回路５０の列信号処理回路５１−３でＡＤ変換等の所定の信号処理を受けた処理後信号を受けて、シャッフルされる前の画素部２０の列出力の順ＣＬＭ３，ＣＬＭ４，ＣＬＭ５，ＣＬＭ６となるように並べ替えて出力回路６０に供給する。

【0074】

たとえば、列出力ＣＬＭ４の信号が第３列の列信号処理回路５１−３で処理された場合、シャッフルデコーダ８１−３は、その出力信号を、第４列の列信号処理回路５１−４の出力として出力回路６０に供給する。
列出力ＣＬＭ５の信号が第３列の列信号処理回路５１−３で処理された場合、シャッフルデコーダ８１−３は、その出力信号を、第５列の列信号処理回路５１−５の出力として出力回路６０に供給する。
列出力ＣＬＭ６の信号が第３列の列信号処理回路５１−３で処理された場合、シャッフルデコーダ８１−３は、その出力信号を、第６列の列信号処理回路５１−６の出力として出力回路６０に供給する。
列出力ＣＬＭ３の信号が第３列の列信号処理回路５１−３で処理された場合、シャッフルデコーダ８１−３は、その出力信号を、そのまま第３列の列信号処理回路５１−３の出力として出力回路６０に供給する。

【0075】

第２マルチプレクサアレイ８０において、第１マルチプレクサアレイ７０のグループＧＲＰ２ａのシャッフル動作を担当するシャッフルエンコーダ７１−４に対応してシャッフルデコーダ８１−４が設けられている。
シャッフルデコーダ８１−４は、シャッフルエンコーダ７１−４でシャッフルされた画素部２０の４つの列出力（信号）ＣＬＭ４，ＣＬＭ５，ＣＬＭ６，ＣＬＭ７が、読み出し回路５０の列信号処理回路５１−４でＡＤ変換等の所定の信号処理を受けた処理後信号を受けて、シャッフルされる前の画素部２０の列出力の順ＣＬＭ４，ＣＬＭ５，ＣＬＭ６，ＣＬＭ７となるように並べ替えて出力回路６０に供給する。

【0076】

たとえば、列出力ＣＬＭ５の信号が第４列の列信号処理回路５１−４で処理された場合、シャッフルデコーダ８１−４は、その出力信号を、第５列の列信号処理回路５１−５の出力として出力回路６０に供給する。
列出力ＣＬＭ６の信号が第４列の列信号処理回路５１−４で処理された場合、シャッフルデコーダ８１−４は、その出力信号を、第６列の列信号処理回路５１−６の出力として出力回路６０に供給する。
列出力ＣＬＭ７の信号が第４列の列信号処理回路５１−４で処理された場合、シャッフルデコーダ８１−４は、その出力信号を、第７列の列信号処理回路５１−７の出力として出力回路６０に供給する。
列出力ＣＬＭ４の信号が第４列の列信号処理回路５１−４で処理された場合、シャッフルデコーダ８１−４は、その出力信号を、そのまま第４列の列信号処理回路５１−４の出力として出力回路６０に供給する。

【0077】

第２マルチプレクサアレイ８０において、第１マルチプレクサアレイ７０のグループＧＲＰ２ｂのシャッフル動作を担当するシャッフルエンコーダ７１−５に対応してシャッフルデコーダ８１−５が設けられている。
シャッフルデコーダ８１−５は、シャッフルエンコーダ７１−５でシャッフルされた画素部２０の４つの列出力（信号）ＣＬＭ５，ＣＬＭ６，ＣＬＭ７，ＣＬＭ８が、読み出し回路５０の列信号処理回路５１−５でＡＤ変換等の所定の信号処理を受けた処理後信号を受けて、シャッフルされる前の画素部２０の列出力の順ＣＬＭ５，ＣＬＭ６，ＣＬＭ７，ＣＬＭ８となるように並べ替えて出力回路６０に供給する。

【0078】

たとえば、列出力ＣＬＭ６の信号が第５列の列信号処理回路５１−５で処理された場合、シャッフルデコーダ８１−５は、その出力信号を、第６列の列信号処理回路５１−６の出力として出力回路６０に供給する。
列出力ＣＬＭ７の信号が第５列の列信号処理回路５１−５で処理された場合、シャッフルデコーダ８１−５は、その出力信号を、第７列の列信号処理回路５１−７の出力として出力回路６０に供給する。
列出力ＣＬＭ８の信号が第５列の列信号処理回路５１−５で処理された場合、シャッフルデコーダ８１−５は、その出力信号を、第８列の列信号処理回路５１−８の出力として出力回路６０に供給する。
列出力ＣＬＭ５の信号が第５列の列信号処理回路５１−５で処理された場合、シャッフルデコーダ８１−５は、その出力信号を、そのまま第５列の列信号処理回路５１−５の出力として出力回路６０に供給する。

【0079】

第２マルチプレクサアレイ８０において、第１マルチプレクサアレイ７０のグループＧＲＰ２ｃのシャッフル動作を担当するシャッフルエンコーダ７１−６に対応してシャッフルデコーダ８１−６が設けられている。
シャッフルデコーダ８１−６は、シャッフルエンコーダ７１−６でシャッフルされた画素部２０の４つの列出力（信号）ＣＬＭ６，ＣＬＭ７，ＣＬＭ８，ＣＬＭ９が、読み出し回路５０の列信号処理回路５１−６でＡＤ変換等の所定の信号処理を受けた処理後信号を受けて、シャッフルされる前の画素部２０の列出力の順ＣＬＭ６，ＣＬＭ７，ＣＬＭ８，ＣＬＭ９となるように並べ替えて出力回路６０に供給する。

【0080】

たとえば、列出力ＣＬＭ７の信号が第６列の列信号処理回路５１−６で処理された場合、シャッフルデコーダ８１−６は、その出力信号を、第７列の列信号処理回路５１−７の出力として出力回路６０に供給する。
列出力ＣＬＭ８の信号が第６列の列信号処理回路５１−６で処理された場合、シャッフルデコーダ８１−６は、その出力信号を、第８列の列信号処理回路５１−８の出力として出力回路６０に供給する。
列出力ＣＬＭ９の信号が第６列の列信号処理回路５１−６で処理された場合、シャッフルデコーダ８１−６は、その出力信号を、第９列の列信号処理回路５１−９の出力として出力回路６０に供給する。
列出力ＣＬＭ６の信号が第６列の列信号処理回路５１−６で処理された場合、シャッフルデコーダ８１−６は、その出力信号を、そのまま第６列の列信号処理回路５１−６の出力として出力回路６０に供給する。

【0081】

第２マルチプレクサアレイ８０において、第１マルチプレクサアレイ７０のグループＧＲＰ２ｄのシャッフル動作を担当するシャッフルエンコーダ７１−７に対応してシャッフルデコーダ８１−７が設けられている。
シャッフルデコーダ８１−７は、シャッフルエンコーダ７１−７でシャッフルされた画素部２０の４つの列出力（信号）ＣＬＭ７，ＣＬＭ８，ＣＬＭ９，ＣＬＭ１０が、読み出し回路５０の列信号処理回路５１−７でＡＤ変換等の所定の信号処理を受けた処理後信号を受けて、シャッフルされる前の画素部２０の列出力の順ＣＬＭ７，ＣＬＭ８，ＣＬＭ９，ＣＬＭ１０となるように並べ替えて出力回路６０に供給する。

【0082】

たとえば、列出力ＣＬＭ８の信号が第７列の列信号処理回路５１−７で処理された場合、シャッフルデコーダ８１−７は、その出力信号を、第８列の列信号処理回路５１−８の出力として出力回路６０に供給する。
列出力ＣＬＭ９の信号が第７列の列信号処理回路５１−７で処理された場合、シャッフルデコーダ８１−７は、その出力信号を、第９列の列信号処理回路５１−９の出力として出力回路６０に供給する。
列出力ＣＬＭ１０の信号が第７列の列信号処理回路５１−７で処理された場合、シャッフルデコーダ８１−７は、その出力信号を、第１０列の列信号処理回路５１−１０の出力として出力回路６０に供給する。
列出力ＣＬＭ７の信号が第７列の列信号処理回路５１−７で処理された場合、シャッフルデコーダ８１−７は、その出力信号を、そのまま第７列の列信号処理回路５１−７の出力として出力回路６０に供給する。

【0083】

ここで、上記構成および機能を有する第１マルチプレクサアレイのシャッフルエンコーダおよび第２マルチプレクサアレイのシャッフルデコーダを実現する構成例について説明する。
図５は、本実施形態に係る第１マルチプレクサアレイのシャッフルエンコーダおよび第２マルチプレクサアレイのシャッフルデコーダの構成例を示す図である。

【0084】

第１マルチプレクサアレイ７０のシャッフルエンコーダ７１−０〜７１−７、・・・は、本実施形態においてグループ化する列出力が４つであることから、４つのオン、オフスイッチＳＷを含んで構成されている。
同様に、第２マルチプレクサアレイ８０のシャッフルデコーダ８１−０〜８１−７、・・・も、４つのオン、オフスイッチＳＷを含んで構成されている。
シャッフルエンコーダ７１−０〜７１−７はスイッチＳＷ０〜ＳＷ３を有する。シャッフルデコーダ８１−０〜８１−７もスイッチＳＷ１０〜ＳＷ１３を有する。
対応するグループのシャッフルエンコーダ７１とシャッフルデコーダ８１において、スイッチＳＷ０とＳＷ１０、スイッチＳＷ１とＳＷ１１、スイッチＳＷ２とＳＷ１２、スイッチＳＷ３とスイッチＳＷ１３が対をなし、同時並列的にオン、オフされる。

【0085】

シャッフルエンコーダ７１−０においては、スイッチＳＷ０〜ＳＷ３の端子ａがそれぞれ第０列に配置された列信号処理回路５１−０の入力に接続されている。スイッチＳＷ０の端子ｂが第０列出力ＣＬＭ０に接続され、スイッチＳＷ１の端子ｂが第１列出力ＣＬＭ１に接続され、スイッチＳＷ２の端子ｂが第２列出力ＣＬＭ２に接続され、スイッチＳＷ３の端子ｂが第３列出力ＣＬＭ３に接続されている。
シャッフルエンコーダ７１−０においてはスイッチＳＷ０〜ＳＷ３がランダムに切り替えられて、画素部２０の列出力ＣＬＭ０〜ＣＬＭ３の信号のいずれかが第０列の列信号処理回路５１−０に入力される。

【0086】

シャッフルエンコーダ７１−１においては、スイッチＳＷ０〜ＳＷ３の端子ａがそれぞれ第１列に配置された列信号処理回路５１−１の入力に接続されている。スイッチＳＷ０の端子ｂが第１列出力ＣＬＭ１に接続され、スイッチＳＷ１の端子ｂが第２列出力ＣＬＭ２に接続され、スイッチＳＷ２の端子ｂが第３列出力ＣＬＭ３に接続され、スイッチＳＷ３の端子ｂが第４列出力ＣＬＭ４に接続されている。
シャッフルエンコーダ７１−１においてはスイッチＳＷ０〜ＳＷ３がランダムに切り替えられて、画素部２０の列出力ＣＬＭ１〜ＣＬＭ４の信号のいずれかが第１列の列信号処理回路５１−１に入力される。

【0087】

シャッフルエンコーダ７１−２においては、スイッチＳＷ０〜ＳＷ３の端子ａがそれぞれ第２列に配置された列信号処理回路５１−２の入力に接続されている。スイッチＳＷ０の端子ｂが第２列出力ＣＬＭ２に接続され、スイッチＳＷ１の端子ｂが第３列出力ＣＬＭ３に接続され、スイッチＳＷ２の端子ｂが第４列出力ＣＬＭ４に接続され、スイッチＳＷ３の端子ｂが第５列出力ＣＬＭ５に接続されている。
シャッフルエンコーダ７１−２においてはスイッチＳＷ０〜ＳＷ３がランダムに切り替えられて、画素部２０の列出力ＣＬＭ２〜ＣＬＭ５の信号のいずれかが第２列の列信号処理回路５１−２に入力される。

【0088】

シャッフルエンコーダ７１−３においては、スイッチＳＷ０〜ＳＷ３の端子ａがそれぞれ第３列に配置された列信号処理回路５１−３の入力に接続されている。スイッチＳＷ０の端子ｂが第３列出力ＣＬＭ３に接続され、スイッチＳＷ１の端子ｂが第４列出力ＣＬＭ４に接続され、スイッチＳＷ２の端子ｂが第５列出力ＣＬＭ５に接続され、スイッチＳＷ３の端子ｂが第６列出力ＣＬＭ６に接続されている。
シャッフルエンコーダ７１−３においてはスイッチＳＷ０〜ＳＷ３がランダムに切り替えられて、画素部２０の列出力ＣＬＭ３〜ＣＬＭ６の信号のいずれかが第３列の列信号処理回路５１−３に入力される。

【0089】

シャッフルエンコーダ７１−４においては、スイッチＳＷ０〜ＳＷ３の端子ａがそれぞれ第４列に配置された列信号処理回路５１−４の入力に接続されている。スイッチＳＷ０の端子ｂが第４列出力ＣＬＭ４に接続され、スイッチＳＷ１の端子ｂが第５列出力ＣＬＭ５に接続され、スイッチＳＷ２の端子ｂが第６列出力ＣＬＭ６に接続され、スイッチＳＷ３の端子ｂが第７列出力ＣＬＭ７に接続されている。
シャッフルエンコーダ７１−４においてはスイッチＳＷ０〜ＳＷ３がランダムに切り替えられて、画素部２０の列出力ＣＬＭ４〜ＣＬＭ７の信号のいずれかが第４列の列信号処理回路５１−４に入力される。

【0090】

シャッフルエンコーダ７１−５においては、スイッチＳＷ０〜ＳＷ３の端子ａがそれぞれ第５列に配置された列信号処理回路５１−５の入力に接続されている。スイッチＳＷ０の端子ｂが第５列出力ＣＬＭ５に接続され、スイッチＳＷ１の端子ｂが第６列出力ＣＬＭ６に接続され、スイッチＳＷ２の端子ｂが第７列出力ＣＬＭ７に接続され、スイッチＳＷ３の端子ｂが第８列出力ＣＬＭ８（図示せず）に接続されている。
シャッフルエンコーダ７１−５においてはスイッチＳＷ０〜ＳＷ３がランダムに切り替えられて、画素部２０の列出力ＣＬＭ５〜ＣＬＭ８の信号のいずれかが第５列の列信号処理回路５１−５に入力される。

【0091】

シャッフルエンコーダ７１−６においては、スイッチＳＷ０〜ＳＷ３の端子ａがそれぞれ第６列に配置された列信号処理回路５１−６の入力に接続されている。スイッチＳＷ０の端子ｂが第６列出力ＣＬＭ６に接続され、スイッチＳＷ１の端子ｂが第７列出力ＣＬＭ７に接続され、スイッチＳＷ２の端子ｂが第８列出力ＣＬＭ８（図示せず）に接続され、スイッチＳＷ３の端子ｂが第９列出力ＣＬＭ９（図示せず）に接続されている。
シャッフルエンコーダ７１−６においてはスイッチＳＷ０〜ＳＷ３がランダムに切り替えられて、画素部２０の列出力ＣＬＭ６〜ＣＬＭ９の信号のいずれかが第６列の列信号処理回路５１−６に入力される。

【0092】

シャッフルエンコーダ７１−７においては、スイッチＳＷ０〜ＳＷ３の端子ａがそれぞれ第７列に配置された列信号処理回路５１−７の入力に接続されている。スイッチＳＷ０の端子ｂが第７列出力ＣＬＭ７に接続され、スイッチＳＷ１の端子ｂが第８列出力ＣＬＭ８（図示せず）に接続され、スイッチＳＷ２の端子ｂが第９列出力ＣＬＭ９（図示せず）に接続され、スイッチＳＷ３の端子ｂが第１０列出力ＣＬＭ１０（図示せず）に接続されている。
シャッフルエンコーダ７１−７においてはスイッチＳＷ０〜ＳＷ３がランダムに切り替えられて、画素部２０の列出力ＣＬＭ７〜ＣＬＭ１０の信号のいずれかが第７列の列信号処理回路５１−７に入力される。

【0093】

シャッフルデコーダ８１−０においては、スイッチＳＷ１０〜ＳＷ１３の端子ｂがそれぞれ第０列に配置された列信号処理回路５１−０の出力に接続されている。スイッチＳＷ１０の端子ａが第０列出力ラインＯＵＴ０に接続され、スイッチＳＷ１１の端子ａが第１列出力ラインＯＵＴ１に接続され、スイッチＳＷ１２の端子ａが第２列出力ラインＯＵＴ２に接続され、スイッチＳＷ１３の端子ａが第３列出力ラインＯＵＴ３に接続されている。
シャッフルデコーダ８１−０においてはスイッチＳＷ１０〜ＳＷ１３がランダムに切り替えられて、第０列の列信号処理回路５１−０の出力が、列出力ラインＯＵＴ０〜ＯＵＴ３のいずれかに出力される。

【0094】

シャッフルデコーダ８１−１においては、スイッチＳＷ１０〜ＳＷ１３の端子ｂがそれぞれ第１列に配置された列信号処理回路５１−１の出力に接続されている。スイッチＳＷ１０の端子ａが第１列出力ラインＯＵＴ１に接続され、スイッチＳＷ１１の端子ａが第２列出力ラインＯＵＴ２に接続され、スイッチＳＷ１２の端子ａが第３列出力ラインＯＵＴ３に接続され、スイッチＳＷ１３の端子ａが第４列出力ラインＯＵＴ４に接続されている。
シャッフルデコーダ８１−１においてはスイッチＳＷ１０〜ＳＷ１３がランダムに切り替えられて、第１列の列信号処理回路５１−１の出力が、列出力ラインＯＵＴ１〜ＯＵＴ４のいずれかに出力される。

【0095】

シャッフルデコーダ８１−２においては、スイッチＳＷ１０〜ＳＷ１３の端子ｂがそれぞれ第２列に配置された列信号処理回路５１−２の出力に接続されている。スイッチＳＷ１０の端子ａが第２列出力ラインＯＵＴ２に接続され、スイッチＳＷ１１の端子ａが第３列出力ラインＯＵＴ３に接続され、スイッチＳＷ１２の端子ａが第４列出力ラインＯＵＴ４に接続され、スイッチＳＷ１３の端子ａが第５列出力ラインＯＵＴ５に接続されている。
シャッフルデコーダ８１−２においてはスイッチＳＷ１０〜ＳＷ１３がランダムに切り替えられて、第２列の列信号処理回路５１−２の出力が、列出力ラインＯＵＴ２〜ＯＵＴ５のいずれかに出力される。

【0096】

シャッフルデコーダ８１−３においては、スイッチＳＷ１０〜ＳＷ１３の端子ｂがそれぞれ第３列に配置された列信号処理回路５１−３の出力に接続されている。スイッチＳＷ１０の端子ａが第３列出力ラインＯＵＴ３に接続され、スイッチＳＷ１１の端子ａが第４列出力ラインＯＵＴ４に接続され、スイッチＳＷ１２の端子ａが第５列出力ラインＯＵＴ５に接続され、スイッチＳＷ１３の端子ａが第６列出力ラインＯＵＴ６に接続されている。
シャッフルデコーダ８１−３においてはスイッチＳＷ１０〜ＳＷ１３がランダムに切り替えられて、第３列の列信号処理回路５１−３の出力が、列出力ラインＯＵＴ３〜ＯＵＴ６のいずれかに出力される。

【0097】

シャッフルデコーダ８１−４においては、スイッチＳＷ１０〜ＳＷ１３の端子ｂがそれぞれ第４列に配置された列信号処理回路５１−４の出力に接続されている。スイッチＳＷ１０の端子ａが第４列出力ラインＯＵＴ４に接続され、スイッチＳＷ１１の端子ａが第５列出力ラインＯＵＴ５に接続され、スイッチＳＷ１２の端子ａが第６列出力ラインＯＵＴ６に接続され、スイッチＳＷ１３の端子ａが第７列出力ラインＯＵＴ７に接続されている。
シャッフルデコーダ８１−４においてはスイッチＳＷ１０〜ＳＷ１３がランダムに切り替えられて、第４列の列信号処理回路５１−４の出力が、列出力ラインＯＵＴ４〜ＯＵＴ７のいずれかに出力される。

【0098】

シャッフルデコーダ８１−５においては、スイッチＳＷ１０〜ＳＷ１３の端子ｂがそれぞれ第５列に配置された列信号処理回路５１−５の出力に接続されている。スイッチＳＷ１０の端子ａが第５列出力ラインＯＵＴ５に接続され、スイッチＳＷ１１の端子ａが第６列出力ラインＯＵＴ６に接続され、スイッチＳＷ１２の端子ａが第７列出力ラインＯＵＴ７に接続され、スイッチＳＷ１３の端子ａが第８列出力ラインＯＵＴ８（図示せず）に接続されている。
シャッフルデコーダ８１−５においてはスイッチＳＷ１０〜ＳＷ１３がランダムに切り替えられて、第５列の列信号処理回路５１−５の出力が、列出力ラインＯＵＴ５〜ＯＵＴ８のいずれかに出力される。

【0099】

シャッフルデコーダ８１−６においては、スイッチＳＷ１０〜ＳＷ１３の端子ｂがそれぞれ第６列に配置された列信号処理回路５１−６の出力に接続されている。スイッチＳＷ１０の端子ａが第６列出力ラインＯＵＴ６に接続され、スイッチＳＷ１１の端子ａが第７列出力ラインＯＵＴ７に接続され、スイッチＳＷ１２の端子ａが第８列出力ラインＯＵＴ８（図示せず）に接続され、スイッチＳＷ１３の端子ａが第９列出力ラインＯＵＴ９（図示せず）に接続されている。
シャッフルデコーダ８１−６においてはスイッチＳＷ１０〜ＳＷ１３がランダムに切り替えられて、第６列の列信号処理回路５１−６の出力が、列出力ラインＯＵＴ６〜ＯＵＴ９のいずれかに出力される。

【0100】

シャッフルデコーダ８１−７においては、スイッチＳＷ１０〜ＳＷ１３の端子ｂがそれぞれ第７列に配置された列信号処理回路５１−７の出力に接続されている。スイッチＳＷ１０の端子ａが第７列出力ラインＯＵＴ７に接続され、スイッチＳＷ１１の端子ａが第８列出力ラインＯＵＴ８（図示せず）に接続され、スイッチＳＷ１２の端子ａが第９列出力ラインＯＵＴ９（図示せず）に接続され、スイッチＳＷ１３の端子ａが第１０列出力ラインＯＵＴ１０（図示せず）に接続されている。
シャッフルデコーダ８１−７においてはスイッチＳＷ１０〜ＳＷ１３がランダムに切り替えられて、第７列の列信号処理回路５１−７の出力が、列出力ラインＯＵＴ７〜ＯＵＴ１０のいずれかに出力される。

【0101】

なお、以上の説明では、グループ化する列出力が４つの場合を例に説明したが、本発明は４つに限定されず、３または５以上のｐ個であってもよい。
図６は、グループ化する列出力がｐ個である場合の第１マルチプレクサアレイのシャッフルエンコーダの構成例を一般化して示す図である。

【0102】

この場合、第１マルチプレクサアレイ７０Ａのシャッフルエンコーダ７１Ａ−０〜７１Ａ−５、・・・は、グループ化する列出力が４より多いｐ個であることから、ｐ個のオン、オフスイッチＳＷ０〜ＳＷｐ−１を含んで構成される。
シャッフルデコーダも同様の構成となる。
この構成は、図５の構成を一般化したものであり、基本的に、図５に関連付けて説明した構成および機能と同様であることから、その詳細な説明は省略する。

【0103】

上記構成を有する固体撮像装置１０において、読み出し動作は概略次のように行われる。

【0104】

タイミング制御回路４０の制御の下、光電変換を行う複数の画素ＰＸＬが行列状に配列された画素部２０の中で、垂直走査回路３０により指定された行の画素信号が列出力ＣＬＭ０〜ＣＬＭｎとして同時並列的に列方向へと出力される。
画素部２０の列出力ＣＬＭ０〜ＣＬＭｍの信号は第１マルチプレクサアレイ７０に入力される。

【0105】

第１マルチプレクサアレイ７０においては、タイミング制御回路４０による第１制御信号ＣＴＬ４１の指示に応じて、画素部２０の列出力ＣＬＭ０〜ＣＬＭｍによる列出力信号の供給先がシャッフルされて、読み出し回路５０内の列出力に対応して配置された列信号処理回路５１に、あるいは列出力に対応して配置された列信号処理回路とは異なる列信号処理回路５１に入力するように切り替えが行われる。
第１マルチプレクサアレイ７０では、画素部２０の複数の列出力が複数のグループにグループ化されており、グループに属する複数の列出力がグループに対応するシャッフルエンコーダ７１でシャッフルされる。そして、第１マルチプレクサアレイ７０においては、隣接するシャッフルエンコーダが１つまたは複数の列出力がシャッフル対象としてオーバーラップされており、オーバーラップされた列出力を含めてシャッフル動作が行われる。

【0106】

第１マルチプレクサアレイ７０でシャッフルされた列出力の出力信号は読み出し回路５０のシャッフル先の列信号処理回路５１に入力される。
読み出し回路５０の各列信号処理回路５１においては、第１マルチプレクサアレイ７０により供給される列出力信号に対して所定の信号処理が行われ、処理後の信号は第２マルチプレクサアレイ８０に入力される。

【0107】

第２マルチプレクサアレイ８０においては、タイミング制御回路４０による第２制御信号ＣＴＬ４２の指示に応じて、読み出し回路５０の各列信号処理回路５１において信号処理された信号が第１マルチプレクサアレイ７０でシャッフルされる前の画素部２０の列出力ＣＬＭの順となるように並べ替えられ出力回路６０に供給される。

【0108】

以上説明したように、本実施形態においては、第１マルチプレクサアレイ７０は、図２および図５に示すように、画素部２０の複数の列出力ＣＬＭ（０〜１０、・・・）が複数のグループＧＲＰ１ａ〜１ｄ、ＧＲＰ２ａ〜２ｄ、・・・にグループ化され、グループに属する複数の列出力ＣＬＭ０〜１０、・・・をシャッフル可能なシャッフルエンコーダ７１−０〜７１−７、・・・を複数含んで構成されている。
そして、隣接するシャッフルエンコーダ７１は、少なくとも一つの列出力、図２の例では３つの列出力がシャッフル対象（切り替え対象）として部分的にオーバーラップ（重複）するように構成されている。

【0109】

以下に、隣接するシャッフルエンコーダ７１が、少なくとも一つの列出力、図２の例では３つの列出力がシャッフル対象（切り替え対象）として部分的にオーバーラップ（重複）するように構成されている本実施形態の効果を、グループ化するが切り替え対象をオーバーラップさせない構成を持つ比較例と比較しつつ考察する。

【0110】

図７は、グループ化するが切り替え対象をオーバーラップさせない比較例の構成を示す図である。
図７においては、理解を容易にするために、図２と同様の部分は同一符号をもって表している。
図７の例では、シャッフルエンコーダ７１Ｂ−０はグループＧＲＰ１の４つの列出力ＣＬＭ０〜ＣＬＭ３のみをシャッフル対象（切り替え対象）とし、シャッフルエンコーダ７１Ｂ−１はグループＧＲＰ２の４つの列出力ＣＬＭ４〜ＣＬＭ７のみをシャッフル対象（切り替え対象）としている。
シャッフルデコーダ８１Ｂ−０，８１Ｂ−１もシャッフルエンコーダ７１Ｂ−０，７１Ｂ−１に応じた構成を有している。

【0111】

図８は、本実施形態に係る固体撮像装置の効果と比較例の効果を説明するための図である。
図８（Ａ）が本実施形態に係る固体撮像装置の効果を説明するための図であり、図８（Ｂ）が比較例の効果を説明するための図である。
図８（Ａ）および（Ｂ）において、横軸が画素アドレスを示し、縦軸が相対的なノイズレベルを示している。
また、図８（Ａ）および（Ｂ）において、Ｘで示す曲線が列毎の列信号処理回路の持つノイズ成分を示し、Ｙ１、Ｙ２で示す曲線がばらけさせたノイズ成分を示している。

【0112】

また、図９は、本実施形態に係る固体撮像装置と比較例のノイズの見え方を示す図である。
図９（Ａ）が本実施形態に係る固体撮像装置のノイズの見え方を示し、図９（Ｂ）が比較例のノイズの見え方を示している。

【0113】

本実施形態に係る固体撮像装置１０および比較例では、列信号処理回路５１が列毎に固有に持つノイズを、信号処理列を行ごとにランダムに切り替えること（シャッフリング）により、時間的、空間的にばらけさせることで抑制することができる。

【0114】

ところが、比較例では、任意の数の列（カラム）をグループ化してノイズを時間的、空間的にばらけさせているのみのため、図８（Ｂ）に示すように、隣り合うグループ間でのばらけさせたノイズレベルの差が強調される傾向がある。
その結果、比較例においては、図９（Ｂ）に示すように、ノイズがくっきりと明確に視認される。

【0115】

これに対して、本実施形態に係る固体撮像装置１０では、隣接するシャッフルエンコーダ７１は、少なくとも一つの列出力、たとえば３つの列出力がシャッフル対象（切り替え対象）として部分的にオーバーラップ（重複）するように構成されていることから、図８（Ａ）に示すように、隣り合うグループ間でのばらけさせたノイズレベルの差を緩和する効果を得る。
その結果、本実施形態に係る固体撮像装置１０においては、図９（Ａ）に示すように、ノイズがぼやけ不明確な形でかろうじて視認されることから、画質の向上を図ることができる。

【0116】

なお、上述した実施形態においては、一例として、読み出し回路５０の各列信号処理回路５１（−０〜−１０、・・・）は、図１０（Ａ）に示すように、画素部２０の各列出力ＣＬＭに、たとえば画素ピッチで１対１に対応して配置されている構成が示されている。
ただし、前述したように、本発明でいう列出力に対応して配置される列信号処理回路は各列出力ＣＬＭに１対１に対応して配置されている構成に限定されるものではない。
列出力に対応して配置される列信号処理回路５１とは、画素部２０の列配列順に従った列出力による列出力信号を列配列順に正規に処理可能なように配置される列信号処理回路をいい、配置位置や配置方法が特定されるものではない。

【0117】

図１０（Ａ）〜（Ｃ）は、本発明の実施形態に係る固体撮像装置における画素の列出力と列信号処理回路との対応関係に特化した配置例について説明するための図である。
なお、図１０においては、画素の列出力と列信号処理回路との対応関係に特化した配置例についての概要を説明するにあたって理解を容易にするために、第１マルチプレクサアレイ等は省略してある。

【0118】

たとえば、図１０（Ａ）に示すように、画素ピッチで１対１に対応して配置される例の他に、画素ピッチの２倍、４倍等に配置される場合が例示される。
たとえば，図１０（Ｂ）に示すように、画素部（画素アレイ）２０の上下（垂直信号線の配線方向の両端部）に列信号処理回路５１Ｔ，５１Ｂを配置する場合が例示される。この例では、列信号処理回路が、偶数列と奇数列で列信号処理回路５１Ｔ，５１Ｂに分けられて画素アレイの上下に配置されている。

【0119】

あるいは図１０（Ｃ）に示すように、一つの列信号処理回路５１を２画素毎、４画素毎等に配置する場合が例示される。
ここで、一つの列信号処理回路５１を２画素毎、４画素毎等に配置するとは、２つ、あるいは４つの画素の信号を受け持って処理可能なように、一つの列信号処理回路５１を複数の画素で共有するように構成されていることをいう。図１０（Ｃ）では、２画素で列信号処理回路５１を共有する構成であり、スイッチＳＷで切り替えを行っている。

【0120】

このような構成が採用された場合であっても、上述した実施形態の効果と同様の効果を得ることができる。

【0121】

以上説明した固体撮像装置１０は、デジタルカメラやビデオカメラ、携帯端末、あるいは監視用カメラ、医療用内視鏡用カメラなどの電子機器に、撮像デバイスとして適用することができる。

【0122】

図１１は、本発明の実施形態に係る固体撮像装置が適用されるカメラシステムを搭載した電子機器の構成の一例を示す図である。

【0123】

本電子機器１００は、図１１に示すように、本実施形態に係る固体撮像装置１０が適用可能なＣＭＯＳイメージセンサ（ＩＭＧＳＮＳ）１１０を有する。
さらに、電子機器１００は、このＣＭＯＳイメージセンサ１１０の画素領域に入射光を導く（被写体像を結像する）光学系（レンズ等）１２０を有する。
電子機器１００は、ＣＭＯＳイメージセンサ１１０の出力信号を処理する信号処理回路(ＰＲＣ)１３０を有する。

【0124】

信号処理回路１３０は、ＣＭＯＳイメージセンサ１１０の出力信号に対して所定の信号処理を施す。
信号処理回路１３０で処理された画像信号は、液晶ディスプレイ等からなるモニタに動画として映し出し、あるいはプリンタに出力することも可能であり、またメモリカード等の記録媒体に直接記録する等、種々の態様が可能である。

【0125】

上述したように、ＣＭＯＳイメージセンサ１１０として、前述した固体撮像装置１０を搭載することで、高性能、小型、低コストのカメラシステムを提供することが可能となる。
そして、カメラの設置の要件に実装サイズ、接続可能ケーブル本数、ケーブル長さ、設置高さなどの制約がある用途に使われる、たとえば、監視用カメラ、医療用内視鏡用カメラなどの電子機器を実現することができる。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】