特許 6375646 通信制御回路、データ通信システムおよび電力供給装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6375646

(24)【登録日】2018年8月3日

(45)【発行日】2018年8月22日

(54)【発明の名称】通信制御回路、データ通信システムおよび電力供給装置

(51)【国際特許分類】

   G06F 13/38 20060101AFI20180813BHJP

   H04L 29/08 20060101ALI20180813BHJP

【ＦＩ】

   G06F13/38 340A

   H04L13/00 307Z

【請求項の数】3

【全頁数】25

(21)【出願番号】特願2014-48281(P2014-48281)

(22)【出願日】2014年3月12日

(65)【公開番号】特開2015-172849(P2015-172849A)

(43)【公開日】2015年10月1日

【審査請求日】2017年1月20日

(73)【特許権者】

【識別番号】000002130

【氏名又は名称】住友電気工業株式会社

(74)【代理人】

【識別番号】110000682

【氏名又は名称】特許業務法人ワンディーＩＰパートナーズ

(72)【発明者】

【氏名】水谷 有孝

(72)【発明者】

【氏名】浦川 文男

【審査官】 田名網 忠雄

(56)【参考文献】

【文献】 米国特許第０５８３２２５３（ＵＳ，Ａ）

【文献】 特開平０７−２８８５５９（ＪＰ，Ａ）

【文献】 米国特許第０５６６８７１６（ＵＳ，Ａ）

【文献】 米国特許出願公開第２０１４／００３６７３４（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０６Ｆ １３／２０−１３／４２

Ｇ０６Ｆ １５／１６−１５／１７７

Ｈ０４Ｌ １３／０２−１３／１８

Ｈ０４Ｌ ２９／００−２９／１２

(57)【特許請求の範囲】

【請求項1】

データを外部へ出力するための出力ポート、およびデータを外部から入力するための入力ポートを有する３つ以上の通信回路が互いにデータを送受信することが可能なデータ通信システムにおける通信制御回路であって、
前記通信回路は、前記出力ポートからデータを出力しない期間において、前記出力ポートの論理レベルを第１の論理レベルに固定し、
前記通信制御回路は、
前記通信回路の組と、
前記組に属さない前記通信回路の前記入力ポートに接続される出力端と、前記組に属する各前記通信回路の前記出力ポートに接続される複数の入力端とを有し、前記複数の入力端の論理レベルが前記第１の論理レベルである場合に前記出力端の論理レベルが前記第１の論理レベルとなり、少なくともいずれか１つの前記入力端の論理レベルが前記第１の論理レベルと反対の第２の論理レベルである場合に前記出力端の論理レベルが前記第２の論理レベルとなる第１の論理ゲートとを備え、
前記通信制御回路は、さらに、
前記第１の論理ゲートと前記組に属さない前記通信回路との間に接続される中継回路を備え、
前記中継回路は、前記第１の論理ゲートの前記出力端に接続される入力ポート、前記組に属する前記各通信回路の前記入力ポートに接続される出力ポート、および前記組に属さない前記通信回路の前記入力ポートおよび前記出力ポートに接続される双方向ポートを有し、自己の前記入力ポートから受けたデータを前記双方向ポートへ出力する第１のバッファと、前記第１のバッファおよび前記双方向ポートから受けたデータを自己の前記出力ポートから出力する第２のバッファとを含み、
前記通信回路は、制御ポートを有し、
前記組に属する前記各通信回路は、自己の前記出力ポートからデータを出力する出力期間を示す制御信号を自己の前記制御ポートから前記中継回路へ出力し、
前記第１のバッファは、前記出力期間以外において、自己の出力端をハイインピーダンス状態とし、
前記第２のバッファは、前記出力期間において、自己の出力端を前記第１の論理レベルとし、
前記通信制御回路は、さらに、
前記中継回路と前記組に属する前記通信回路との間に接続される第２の論理ゲートを備え、
前記第２の論理ゲートは、前記第２のバッファの出力端に接続される第１入力端と、前記組に属する一方の前記通信回路の前記入力ポートに接続される出力端と、前記組に属する他方の前記通信回路の前記出力ポートに接続される第２入力端とを有し、前記第１入力端および前記第２入力端の論理レベルが前記第１の論理レベルである場合に前記出力端の論理レベルが前記第１の論理レベルとなり、前記第１入力端および前記第２入力端の少なくともいずれか一方の論理レベルが前記第２の論理レベルである場合に前記出力端の論理レベルが前記第２の論理レベルとなる、通信制御回路。

【請求項2】

各々が、データを外部へ出力するための出力ポート、およびデータを外部から入力するための入力ポートを有する３つ以上の通信回路を備え、
前記通信回路は、前記出力ポートからデータを出力しない期間において、前記出力ポートの論理レベルを第１の論理レベルに固定し、
さらに、
前記通信回路の組に対応して設けられ、対応の前記組に属さない前記通信回路の前記入力ポートに接続される出力端と、対応の前記組に属する各前記通信回路の前記出力ポートに接続される複数の入力端とを有し、前記複数の入力端の論理レベルが前記第１の論理レベルである場合に前記出力端の論理レベルが前記第１の論理レベルとなり、少なくともいずれか１つの前記入力端の論理レベルが前記第１の論理レベルと反対の第２の論理レベルである場合に前記出力端の論理レベルが前記第２の論理レベルとなる複数の第１の論理ゲートを備え、
さらに、
前記通信回路の組に対応して設けられ、前記第１の論理ゲートと前記組に属さない前記通信回路との間に接続される複数の中継回路を備え、
前記中継回路は、前記第１の論理ゲートの前記出力端に接続される入力ポート、対応の前記組に属する前記各通信回路の前記入力ポートに接続される出力ポート、および対応の前記組に属さない前記通信回路の前記入力ポートおよび前記出力ポートに接続される双方向ポートを有し、自己の前記入力ポートから受けたデータを前記双方向ポートへ出力する第１のバッファと、前記第１のバッファおよび前記双方向ポートから受けたデータを自己の前記出力ポートから出力する第２のバッファとを含み、
前記通信回路は、制御ポートを有し、
前記組に属する前記各通信回路は、自己の前記出力ポートからデータを出力する出力期間を示す制御信号を自己の前記制御ポートから前記中継回路へ出力し、
前記第１のバッファは、前記出力期間以外において、自己の出力端をハイインピーダンス状態とし、
前記第２のバッファは、前記出力期間において、自己の出力端を前記第１の論理レベルとし、
さらに、
前記通信回路の組に対応して設けられ、前記中継回路と対応の前記組に属する前記通信回路との間に接続される複数の第２の論理ゲートを備え、
前記第２の論理ゲートは、前記第２のバッファの出力端に接続される第１入力端と、対応の前記組に属する一方の前記通信回路の前記入力ポートに接続される出力端と、対応の前記組に属する他方の前記通信回路の前記出力ポートに接続される第２入力端とを有し、前記第１入力端および前記第２入力端の論理レベルが前記第１の論理レベルである場合に前記出力端の論理レベルが前記第１の論理レベルとなり、前記第１入力端および前記第２入力端の少なくともいずれか一方の論理レベルが前記第２の論理レベルである場合に前記出力端の論理レベルが前記第２の論理レベルとなる、データ通信システム。

【請求項3】

請求項１に記載の通信制御回路を備える、電力供給装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、通信制御回路、データ通信システムおよび電力供給装置に関し、特に、３つ以上の通信回路が互いにデータを送受信することを可能とする通信制御回路、データ通信システムおよび電力供給装置に関する。

【背景技術】

【0002】

ＵＡＲＴ（Ｕｎｉｖｅｒｓａｌ Ａｓｙｎｃｈｒｏｎｏｕｓ Ｒｅｃｅｉｖｅｒ Ｔｒａｎｓｍｉｔｔｅｒ）は、調歩同期方式によるシリアル信号をパラレル信号に変換したり、その逆方向の変換を行ったりするための集積回路である。ＵＡＲＴの回路のみがパッケージングされたＩＣで供給されるものと、マイクロプロセッサのペリフェラルの一部としてＵＡＲＴの回路が内蔵されるものとがある。ＵＡＲＴは、たとえば、ＲＳ−２３２Ｃ、ＲＳ−４２２およびＲＳ−４８５規格に準拠する信号レベルに変換するＩＣと組み合わせて、外部機器とのインタフェースとして利用されるのが一般的である。

【先行技術文献】

【非特許文献】

【0003】

【非特許文献1】”ウィキペディア”、［ｏｎｌｉｎｅ］、［平成２５年１１月１９日検索］、インターネット〈ＵＲＬ：ｈｔｔｐ：／／ｊａ．ｗｉｋｉｐｅｄｉａ．ｏｒｇ／ｗｉｋｉ／ＵＡＲＴ〉

【発明の概要】

【発明が解決しようとする課題】

【0004】

たとえば、ＵＡＲＴを含む複数の装置において１対多の通信を行うために、装置ごとにＲＳ−４８５ドライバＩＣを実装し、実装したＲＳ−４８５ドライバＩＣを介して通信が行われる場合がある。この場合、ＲＳ−４８５ドライバＩＣを基板に実装するためのスペースが必要になり、また、ＲＳ−４８５ドライバＩＣのコストが必要となってしまう。

【0005】

この発明は、上述の課題を解決するためになされたもので、その目的は、複数の通信回路間でデータ伝送を可能とするとともに、回路規模を小さくすることが可能な通信制御回路、データ通信システムおよび電力供給装置を提供することである。

【課題を解決するための手段】

【0006】

（１）上記課題を解決するために、この発明のある局面に係わる通信制御回路は、データを外部へ出力するための出力ポート、およびデータを外部から入力するための入力ポートを有する３つ以上の通信回路が互いにデータを送受信することが可能なデータ通信システムにおける通信制御回路であって、上記通信回路は、上記出力ポートからデータを出力しない期間において、上記出力ポートの論理レベルを第１の論理レベルに固定し、上記通信回路の組と、上記組に属さない上記通信回路の上記入力ポートに接続される出力端と、上記組に属する各上記通信回路の上記出力ポートに接続される複数の入力端とを有し、上記複数の入力端の論理レベルが上記第１の論理レベルである場合に上記出力端の論理レベルが上記第１の論理レベルとなり、少なくともいずれか１つの上記入力端の論理レベルが上記第１の論理レベルと反対の第２の論理レベルである場合に上記出力端の論理レベルが上記第２の論理レベルとなる論理ゲートとを備える。

【0007】

（４）上記課題を解決するために、この発明のある局面に係わるデータ通信システムは、各々が、データを外部へ出力するための出力ポート、およびデータを外部から入力するための入力ポートを有する３つ以上の通信回路を備え、上記通信回路は、上記出力ポートからデータを出力しない期間において、上記出力ポートの論理レベルを第１の論理レベルに固定し、さらに、上記通信回路の組に対応して設けられ、対応の上記組に属さない上記通信回路の上記入力ポートに接続される出力端と、対応の上記組に属する各上記通信回路の上記出力ポートに接続される複数の入力端とを有し、上記複数の入力端の論理レベルが上記第１の論理レベルである場合に上記出力端の論理レベルが上記第１の論理レベルとなり、少なくともいずれか１つの上記入力端の論理レベルが上記第１の論理レベルと反対の第２の論理レベルである場合に上記出力端の論理レベルが上記第２の論理レベルとなる複数の論理ゲートを備える。

【0008】

本発明は、このような特徴的な処理部を備える通信制御回路またはデータ通信システムとして実現できるだけでなく、かかる特徴的な処理部を備える通信装置として実現したり、かかる特徴的な処理をステップとする方法として実現したり、かかるステップをコンピュータに実行させるためのプログラムとして実現したりすることができる。また、通信制御回路またはデータ通信システムの一部または全部を実現する半導体集積回路として実現することができる。

【発明の効果】

【0009】

本発明によれば、複数の通信回路間でデータ伝送を可能とするとともに、回路規模を小さくすることができる。

【図面の簡単な説明】

【0010】

【図1】図１は、本発明の第１の実施の形態に係るデータ通信システムの構成を示す図である。

【図2】図２は、本発明の第１の実施の形態に係るデータ通信システムにおける各通信制御回路の動作を示すタイムチャートである。

【図3】図３は、本発明の第２の実施の形態に係る電力供給システムの構成を示す図である。

【図4】図４は、比較例としてのデータ通信システムの構成を示す図である。

【図5】図５は、本発明の第２の実施の形態に係る制御情報通信システムの構成の詳細を示す図である。

【図6】図６は、本発明の第２の実施の形態に係る制御情報通信システムにおけるドライバの構成を示す図である。

【図7】図７は、本発明の第２の実施の形態に係る制御情報通信システムにおける各通信制御回路の動作を示すタイムチャートである。

【発明を実施するための形態】

【0011】

最初に、本発明の実施形態の内容を列記して説明する。

【0012】

（１）本発明の実施の形態に係る通信制御回路は、データを外部へ出力するための出力ポート、およびデータを外部から入力するための入力ポートを有する３つ以上の通信回路が互いにデータを送受信することが可能なデータ通信システムにおける通信制御回路であって、上記通信回路は、上記出力ポートからデータを出力しない期間において、上記出力ポートの論理レベルを第１の論理レベルに固定し、上記通信回路の組と、上記組に属さない上記通信回路の上記入力ポートに接続される出力端と、上記組に属する各上記通信回路の上記出力ポートに接続される複数の入力端とを有し、上記複数の入力端の論理レベルが上記第１の論理レベルである場合に上記出力端の論理レベルが上記第１の論理レベルとなり、少なくともいずれか１つの上記入力端の論理レベルが上記第１の論理レベルと反対の第２の論理レベルである場合に上記出力端の論理レベルが上記第２の論理レベルとなる論理ゲートとを備える。

【0013】

このような構成により、たとえば、上記組に属する一方の通信回路が自己の出力ポートからデータを出力する期間において、論理ゲートを介しての当該出力ポートの論理レベルと出力端すなわち上記組に属さない通信回路における入力ポートの論理レベルとが同じになるため、上記組に属さない通信回路は、当該期間において、上記一方の通信回路が送信するデータを受信することができる。したがって、上記論理ゲートを用いる簡易な構成で、上記一方の通信回路から上記組に属さない通信回路へデータを伝送することができる。

【0014】

したがって、本発明の実施の形態に係る通信制御回路では、複数の通信回路間でデータ伝送を可能とするとともに、回路規模を小さくすることができる。

【0015】

（２）好ましくは、上記通信制御回路は、さらに、上記論理ゲートの上記出力端に接続される入力ポート、上記組に属する上記各通信回路の上記入力ポートに接続される出力ポート、および上記組に属さない上記通信回路の上記入力ポートおよび上記出力ポートに接続される双方向ポートを有し、自己の上記入力ポートから受けたデータを上記双方向ポートへ出力する第１のバッファと、上記第１のバッファおよび上記双方向ポートから受けたデータを自己の上記出力ポートから出力する第２のバッファとを含む中継回路を備え、上記組に属する上記各通信回路は、自己の上記出力ポートからデータを出力する出力期間を示す制御信号を上記中継回路へ出力し、上記第１のバッファは、上記出力期間以外において、自己の出力端をハイインピーダンス状態とする。

【0016】

このような構成により、上記出力期間において、上記組に属する一方の通信回路は、中継回路を共用しながら上記組に属さない通信回路へデータを伝送することができるので、通信回路ごとに中継回路が設けられる構成と比べて、中継回路の個数を減らすことができる。これにより、中継回路を実装するためのスペースを節約でき、かつ製造コストを低下させることができる。

【0017】

（３）より好ましくは、上記第２のバッファは、上記出力期間において、自己の出力端を上記第１の論理レベルとし、上記通信制御回路は、さらに、上記第２のバッファの出力端に接続される第１入力端と、上記組に属する一方の上記通信回路の上記入力ポートに接続される出力端と、上記組に属する他方の上記通信回路の上記出力ポートに接続される第２入力端とを有し、上記第１入力端および上記第２入力端の論理レベルが上記第１の論理レベルである場合に上記出力端の論理レベルが上記第１の論理レベルとなり、上記第１入力端および上記第２入力端の少なくともいずれか一方の論理レベルが上記第２の論理レベルである場合に上記出力端の論理レベルが上記第２の論理レベルとなる論理ゲートを備える。

【0018】

このような構成により、たとえば、上記他方の通信回路が自己の出力ポートからデータを出力する期間において、当該出力ポートの論理レベルと出力端すなわち上記一方の通信回路における入力ポートの論理レベルとが同じになるため、上記一方の通信回路は、上記期間において、上記他方の通信回路が送信するデータを受信することができる。したがって、上記論理ゲートを用いる簡易な構成で、上記他方の通信回路は、上記一方の通信回路へデータを伝送することができる。

【0019】

また、上記他方の通信回路は、自己の出力ポートからデータを出力する期間において、中継回路を介して上記組に属さない通信回路へデータを伝送し、また、当該期間以外において、上記他方の通信回路は、中継回路を介して上記組に属さない通信回路が送信するデータを受信することができるので、上記他方の通信回路と上記組に属さない通信回路との間でデータの送受信を行うことができる。

【0020】

同様に、上記一方の通信回路は、自己の出力ポートからデータを出力する期間において、中継回路を介して上記組に属さない通信回路へデータを伝送し、また、当該期間以外において、上記一方の通信回路は、中継回路を介して上記組に属さない通信回路が送信するデータを受信することができるので、上記一方の通信回路と上記組に属さない通信回路との間でデータの送受信を行うことができる。

【0021】

（４）本発明の実施の形態に係るデータ通信システムは、各々が、データを外部へ出力するための出力ポート、およびデータを外部から入力するための入力ポートを有する３つ以上の通信回路を備え、上記通信回路は、上記出力ポートからデータを出力しない期間において、上記出力ポートの論理レベルを第１の論理レベルに固定し、さらに、上記通信回路の組に対応して設けられ、対応の上記組に属さない上記通信回路の上記入力ポートに接続される出力端と、対応の上記組に属する各上記通信回路の上記出力ポートに接続される複数の入力端とを有し、上記複数の入力端の論理レベルが上記第１の論理レベルである場合に上記出力端の論理レベルが上記第１の論理レベルとなり、少なくともいずれか１つの上記入力端の論理レベルが上記第１の論理レベルと反対の第２の論理レベルである場合に上記出力端の論理レベルが上記第２の論理レベルとなる複数の論理ゲートを備える。

【0022】

このような構成により、たとえば、上記組に属する一方の通信回路が自己の出力ポートからデータを出力する期間において、論理ゲートを介しての当該出力ポートの論理レベルと出力端すなわち上記組に属さない通信回路における入力ポートの論理レベルとが同じになるため、上記組に属さない通信回路は、当該期間において、上記一方の通信回路が送信するデータを受信することができる。したがって、上記論理ゲートを用いる簡易な構成で、上記一方の通信回路から上記組に属さない通信回路へデータを伝送することができる。

【0023】

また、複数の論理ゲートが上記組に対応して設けられる構成により、データ通信システムにおける通信経路の拡張性を確保することができる。

【0024】

したがって、本発明の実施の形態に係るデータ通信システムでは、複数の通信回路間でデータ伝送を可能とするとともに、回路規模を小さくすることができる。

【0025】

（５）上記課題を解決するために、この発明のある局面に係わる電力供給装置は、上記（１）の通信制御回路を備える。

【0026】

このような構成により、電力供給装置における通信制御回路では、たとえば、上記組に属する一方の通信回路が自己の出力ポートからデータを出力する期間において、論理ゲートを介しての当該出力ポートの論理レベルと出力端すなわち上記組に属さない通信回路における入力ポートの論理レベルとが同じになるため、上記組に属さない通信回路は、当該期間において、上記一方の通信回路が送信するデータを受信することができる。したがって、上記論理ゲートを用いる簡易な構成で、上記一方の通信回路から上記組に属さない通信回路へデータを伝送することができる。

【0027】

したがって、本発明の実施の形態に係る電力供給装置では、複数の通信回路間でデータ伝送を可能とするとともに、回路規模を小さくすることができる。

【0028】

以下、本発明の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。また、以下に記載する実施の形態の少なくとも一部を任意に組み合わせてもよい。

【0029】

＜第１の実施の形態＞
図１は、本発明の第１の実施の形態に係るデータ通信システムの構成を示す図である。

【0030】

図１を参照して、データ通信システム３０１は、マイコン（通信回路）ＭＣ１，ＭＣ２，ＭＣ３と、ＡＮＤゲート（論理ゲート）Ｇ１，Ｇ２，Ｇ３とを備える。

【0031】

以下、マイコンＭＣ１，ＭＣ２，ＭＣ３の各々をマイコンＭＣとも称する。また、ＡＮＤゲートＧ１，Ｇ２，Ｇ３の各々をＡＮＤゲートＧとも称する。

【0032】

なお、データ通信システム３０１は、たとえば２つ以下、または４つ以上のＡＮＤゲートＧを備えていてもよい。また、データ通信システム３０１は、たとえば４つ以上のマイコンＭＣを備えていてもよい。

【0033】

データ通信システム３０１は、たとえば制御基板ＣＢ１に実装される。データ通信システム３０１では、たとえば３つ以上のマイコンＭＣが互いにデータを送受信することが可能である。

【0034】

データ通信システム３０１における通信制御回路は、マイコンＭＣの組（以下、対象組とも称する。）と、ＡＮＤゲートＧとを含む。具体的には、通信制御回路ＣＣ１１は、マイコンＭＣ１，ＭＣ２およびＡＮＤゲートＧ１を含む。通信制御回路ＣＣ１２は、マイコンＭＣ２，ＭＣ３およびＡＮＤゲートＧ２を含む。通信制御回路ＣＣ１３は、マイコンＭＣ３，ＭＣ１およびＡＮＤゲートＧ３を含む。

【0035】

マイコンＭＣは、たとえば、他の回路を制御することが可能である。具体的には、マイコンＭＣ１，ＭＣ３は、たとえば、インバータ回路およびコンバータ回路等を制御するための制御マイコンである。また、マイコンＭＣは、１または複数の他のマイコンＭＣを制御することが可能である。具体的には、マイコンＭＣ２は、たとえば、マイコンＭＣ１，ＭＣ３を制御するための集中制御マイコンである。

【0036】

マイコンＭＣは、たとえばＵＡＲＴを含む。一般的に、ＵＡＲＴを用いる場合、ＵＡＲＴを含む複数の装置たとえばマイコン間において１対１の通信しかできない。一方、マイコンＭＣ間では、たとえば、ＵＡＲＴを用いて、双方向の非同期シリアル通信方式に従って１対多の通信を行い、互いにデータを送受信することが可能である。

【0037】

マイコンＭＣ１は、データを外部へ出力するための出力ポートＴｘ１、およびデータを外部から入力するための入力ポートＲｘ１を有する。また、マイコンＭＣ２は、データを外部へ出力するための出力ポートＴｘ２、およびデータを外部から入力するための入力ポートＲｘ２を有する。また、マイコンＭＣ３は、データを外部へ出力するための出力ポートＴｘ３、およびデータを外部から入力するための入力ポートＲｘ３を有する。

【0038】

ここで、出力ポートＴｘ１，Ｔｘ２，Ｔｘ３および入力ポートＲｘ１，Ｒｘ２，Ｒｘ３は、具体的には、マイコンＭＣの端子であってもよいし、配線上のノードであってもよい。

【0039】

たとえば、あるマイコンＭＣが自己の出力ポートからデータを出力する場合、すなわちトーカとなる場合、他のマイコンＭＣは自己の出力ポートからデータを出力することをせずに自己の入力ポートからデータを受信するリスナとなる。したがって、たとえば、１台のマイコンＭＣがトーカとなる場合、残りのマイコンＭＣはリスナとなる。

【0040】

マイコンＭＣは、自己の出力ポートからデータを出力しない期間すなわちリスナである期間において、たとえば、当該出力ポートの論理レベルをハイレベルに固定する。

【0041】

ＡＮＤゲートＧは、対象組に属さないマイコンＭＣの入力ポートに接続される出力端と、対象組に属するマイコンＭＣの出力ポートに接続される複数の入力端とを有する。

【0042】

具体的には、たとえば、マイコンＭＣ１，ＭＣ２が対象組である通信制御回路ＣＣ１１において、ＡＮＤゲートＧ１は、マイコンＭＣ３の入力ポートＲｘ３に接続される出力端Ｇ１ｃと、マイコンＭＣ１，ＭＣ２の出力ポートＴｘ１，Ｔｘ２にそれぞれ接続される入力端Ｇ１ａ，Ｇ１ｂとを有する。

【0043】

また、たとえば、マイコンＭＣ２，ＭＣ３が対象組である通信制御回路ＣＣ１２において、ＡＮＤゲートＧ２は、マイコンＭＣ１の入力ポートＲｘ１に接続される出力端Ｇ２ｃと、マイコンＭＣ２，ＭＣ３の出力ポートＴｘ２，Ｔｘ３にそれぞれ接続される入力端Ｇ２ａ，Ｇ２ｂとを有する。

【0044】

また、たとえば、マイコンＭＣ３，ＭＣ１が対象組である通信制御回路ＣＣ１３において、ＡＮＤゲートＧ３は、マイコンＭＣ２の入力ポートＲｘ２に接続される出力端Ｇ３ｃと、マイコンＭＣ３，ＭＣ１の出力ポートＴｘ３，Ｔｘ１にそれぞれ接続される入力端Ｇ３ｂ，Ｇ３ａとを有する。

【0045】

ＡＮＤゲートＧは、たとえば、複数の入力端の論理レベルがハイレベルである場合に出力端の論理レベルがハイレベルとなり、少なくともいずれか１つの入力端の論理レベルがハイレベルと反対のローレベルである場合に出力端の論理レベルがローレベルとなる。

【0046】

具体的には、ＡＮＤゲートＧ１は、たとえば、入力端Ｇ１ａ，Ｇ１ｂの論理レベルがハイレベルである場合に出力端Ｇ１ｃの論理レベルがハイレベルとなり、入力端Ｇ１ａ，Ｇ１ｂの少なくともいずれか１つの論理レベルがローレベルである場合に出力端Ｇ１ｃの論理レベルがローレベルとなる。

【0047】

また、ＡＮＤゲートＧ２は、たとえば、入力端Ｇ２ａ，Ｇ２ｂの論理レベルがハイレベルである場合に出力端Ｇ２ｃの論理レベルがハイレベルとなり、入力端Ｇ２ａ，Ｇ２ｂの少なくともいずれか１つの論理レベルがローレベルである場合に出力端Ｇ２ｃの論理レベルがローレベルとなる。

【0048】

また、ＡＮＤゲートＧ３は、たとえば、入力端Ｇ３ａ，Ｇ３ｂの論理レベルがハイレベルである場合に出力端Ｇ３ｃの論理レベルがハイレベルとなり、入力端Ｇ３ａ，Ｇ３ｂの少なくともいずれか１つの論理レベルがローレベルである場合に出力端Ｇ３ｃの論理レベルがローレベルとなる。

【0049】

図２は、本発明の第１の実施の形態に係るデータ通信システムにおける各通信制御回路の動作を示すタイムチャートである。

【0050】

図２を参照して、マイコンＭＣ１，ＭＣ２，ＭＣ３は、たとえば、自己の出力ポートからデータを出力しない期間であってタイミングｔｄ１ｓまでのブレーク期間Ｔｂ１において、出力ポートＴｘ１，Ｔｘ２，Ｔｘ３の論理レベルをハイレベルに固定する。

【0051】

ＡＮＤゲートＧ１，Ｇ２，Ｇ３では、ブレーク期間Ｔｂ１において、入力端Ｇ１ａ，Ｇ１ｂ，Ｇ２ａ，Ｇ２ｂ，Ｇ３ａ，Ｇ３ｂの論理レベルがハイレベルとなるので、出力端Ｇ１ｃ，Ｇ２ｃ，Ｇ３ｃの論理レベルがハイレベルとなる。

【0052】

次に、マイコンＭＣ１は、たとえば、タイミングｔｄ１ｓ〜ｔｄ１ｅのデータ期間Ｔｄ１において、送信しようとするデータに応じて出力ポートＴｘ１の論理レベルを切り替えることによりスタートビットおよびストップビットを含む１０ビットのデータを送信する。

【0053】

マイコンＭＣ２，ＭＣ３は、たとえば、データ期間Ｔｄ１において、出力ポートＴｘ２，Ｔｘ３の論理レベルをハイレベルに固定したままである。

【0054】

ＡＮＤゲートＧ１では、データ期間Ｔｄ１において、入力端Ｇ１ｂの論理レベルがハイレベルであるので、入力端Ｇ１ａの論理レベルがハイレベルのとき出力端Ｇ１ｃの論理レベルがハイレベルとなり、また、入力端Ｇ１ａの論理レベルがローレベルのとき出力端Ｇ１ｃの論理レベルがローレベルとなる。

【0055】

このような構成により、出力ポートＴｘ１の論理レベルと出力端Ｇ１ｃすなわちマイコンＭＣ３における入力ポートＲｘ３の論理レベルとを同じにすることができるので、マイコンＭＣ３は、データ期間Ｔｄ１において、マイコンＭＣ１が送信する１０ビットのデータを受信することができる。

【0056】

同様に、ＡＮＤゲートＧ３では、データ期間Ｔｄ１において、入力端Ｇ３ｂの論理レベルがハイレベルであるので、入力端Ｇ３ａの論理レベルがハイレベルのとき出力端Ｇ３ｃの論理レベルがハイレベルとなり、また、入力端Ｇ３ａの論理レベルがローレベルのとき出力端Ｇ３ｃの論理レベルがローレベルとなる。

【0057】

このような構成により、出力ポートＴｘ１の論理レベルと出力端Ｇ３ｃすなわちマイコンＭＣ２における入力ポートＲｘ２の論理レベルとを同じにすることができるので、マイコンＭＣ２は、データ期間Ｔｄ１において、マイコンＭＣ１が送信する１０ビットのデータを受信することができる。

【0058】

次に、マイコンＭＣ１，ＭＣ２，ＭＣ３は、たとえば、自己の出力ポートからデータを出力しないタイミングｔｄ１ｅ〜ｔｄ２ｓのブレーク期間Ｔｂ２において、出力ポートＴｘ１，Ｔｘ２，Ｔｘ３の論理レベルをハイレベルに固定する。ＡＮＤゲートＧ１，Ｇ２，Ｇ３は、ブレーク期間Ｔｂ２において、出力端Ｇ１ｃ，Ｇ２ｃ，Ｇ３ｃの論理レベルがハイレベルとなる。

【0059】

次に、マイコンＭＣ２は、たとえば、タイミングｔｄ２ｓ〜ｔｄ２ｅのデータ期間Ｔｄ２において１０ビットのデータを送信する。

【0060】

マイコンＭＣ３，ＭＣ１は、たとえば、データ期間Ｔｄ２において、出力ポートＴｘ３，Ｔｘ１の論理レベルをハイレベルに固定したままである。

【0061】

ＡＮＤゲートＧ２では、データ期間Ｔｄ２において、入力端Ｇ２ｂの論理レベルがハイレベルであるので、入力端Ｇ２ａの論理レベルがハイレベルのとき出力端Ｇ２ｃの論理レベルがハイレベルとなり、また、入力端Ｇ２ａの論理レベルがローレベルのとき出力端Ｇ２ｃの論理レベルがローレベルとなる。

【0062】

このような構成により、出力ポートＴｘ２の論理レベルと出力端Ｇ２ｃすなわちマイコンＭＣ１における入力ポートＲｘ１の論理レベルとを同じにすることができるので、マイコンＭＣ１は、データ期間Ｔｄ２において、マイコンＭＣ２が送信する１０ビットのデータを受信することができる。

【0063】

同様に、ＡＮＤゲートＧ１では、データ期間Ｔｄ２において、入力端Ｇ１ａの論理レベルがハイレベルであるので、入力端Ｇ１ｂの論理レベルがハイレベルのとき出力端Ｇ１ｃの論理レベルがハイレベルとなり、また、入力端Ｇ１ｂの論理レベルがローレベルのとき出力端Ｇ１ｃの論理レベルがローレベルとなる。

【0064】

このような構成により、出力ポートＴｘ２の論理レベルと出力端Ｇ１ｃすなわちマイコンＭＣ３における入力ポートＲｘ３の論理レベルとを同じにすることができるので、マイコンＭＣ３は、データ期間Ｔｄ２において、マイコンＭＣ２が送信する１０ビットのデータを受信することができる。

【0065】

次に、マイコンＭＣ１，ＭＣ２，ＭＣ３は、たとえば、自己の出力ポートからデータを出力しないタイミングｔｄ２ｅ〜ｔｄ３ｓのブレーク期間Ｔｂ３において、出力ポートＴｘ１，Ｔｘ２，Ｔｘ３の論理レベルをハイレベルに固定する。ＡＮＤゲートＧ１，Ｇ２，Ｇ３は、ブレーク期間Ｔｂ３において、出力端Ｇ１ｃ，Ｇ２ｃ，Ｇ３ｃの論理レベルがハイレベルとなる。

【0066】

次に、マイコンＭＣ３は、たとえば、タイミングｔｄ３ｓ〜ｔｄ３ｅのデータ期間Ｔｄ３において１０ビットのデータを送信する。

【0067】

マイコンＭＣ１，ＭＣ２は、たとえば、データ期間Ｔｄ３において、出力ポートＴｘ１，Ｔｘ２の論理レベルをハイレベルに固定したままである。

【0068】

ＡＮＤゲートＧ３では、データ期間Ｔｄ３において、入力端Ｇ３ａの論理レベルがハイレベルであるので、入力端Ｇ３ｂの論理レベルがハイレベルのとき出力端Ｇ３ｃの論理レベルがハイレベルとなり、また、入力端Ｇ３ｂの論理レベルがローレベルのとき出力端Ｇ３ｃの論理レベルがローレベルとなる。

【0069】

このような構成により、出力ポートＴｘ３の論理レベルと出力端Ｇ３ｃすなわちマイコンＭＣ２における入力ポートＲｘ２の論理レベルとを同じにすることができるので、マイコンＭＣ２は、データ期間Ｔｄ３において、マイコンＭＣ３が送信する１０ビットのデータを受信することができる。

【0070】

同様に、ＡＮＤゲートＧ２では、データ期間Ｔｄ３において、入力端Ｇ２ａの論理レベルがハイレベルであるので、入力端Ｇ２ｂの論理レベルがハイレベルのとき出力端Ｇ２ｃの論理レベルがハイレベルとなり、また、入力端Ｇ２ｂの論理レベルがローレベルのとき出力端Ｇ２ｃの論理レベルがローレベルとなる。

【0071】

このような構成により、出力ポートＴｘ３の論理レベルと出力端Ｇ２ｃすなわちマイコンＭＣ１における入力ポートＲｘ１の論理レベルとを同じにすることができるので、マイコンＭＣ１は、データ期間Ｔｄ３において、マイコンＭＣ３が送信する１０ビットのデータを受信することができる。

【0072】

なお、本発明の第１の実施の形態に係るマイコンＭＣは、自己の出力ポートからデータを出力しない期間において、当該出力ポートの論理レベルをハイレベルに固定する構成であるとしたが、これに限定するものではない。マイコンＭＣは、たとえば上記期間において、当該出力ポートの論理レベルをローレベルに固定する構成であってもよい。この場合、データ通信システム３０１におけるＡＮＤゲートＧをＯＲゲートに置き換えることにより、上記動作と同等の動作を実現することができる。

【0073】

データ通信システム３０１における各装置は、コンピュータを備え、当該コンピュータにおけるＣＰＵ等の演算処理部は、以上のような処理の一部または全部をステップ化したプログラムを図示しないメモリから読み出して実行する。これら複数の装置のプログラムは、それぞれ、外部からインストールすることができる。これら複数の装置のプログラムは、それぞれ、記録媒体に格納された状態で流通する。

【0074】

ところで、たとえば、ＵＡＲＴを含む複数の装置において１対多の通信を行うために、装置ごとにＲＳ−４８５ドライバＩＣを実装し、実装したＲＳ−４８５ドライバＩＣを介して通信が行われる場合がある。この場合、ＲＳ−４８５ドライバＩＣを基板に実装するためのスペースが必要になり、また、ＲＳ−４８５ドライバＩＣのコストが必要となってしまう。

【0075】

これに対して、本発明の第１の実施の形態に係るデータ通信システムでは、マイコンＭＣ１，ＭＣ２，ＭＣ３は、それぞれ、出力ポートＴｘ１，Ｔｘ２，Ｔｘ３からデータを出力しない期間において、出力ポートＴｘ１，Ｔｘ２，Ｔｘ３の論理レベルをハイレベルに固定する。たとえば、通信制御回路ＣＣ１１は、対象組に属するマイコンＭＣ１，ＭＣ２と、ＡＮＤゲートＧ１とを備える。ＡＮＤゲートＧ１は、対象組に属さないマイコンＭＣ３の入力ポートＴｘ３に接続される出力端Ｇ１ｃと、マイコンＭＣ１，ＭＣ２の出力ポートＴｘ１，Ｔｘ２にそれぞれ接続される入力端Ｇ１ａ，Ｇ１ｂとを有する。ＡＮＤゲートＧ１では、入力端Ｇ１ａ，Ｇ１ｂの論理レベルがハイレベルである場合に出力端Ｇ１ｃの論理レベルがハイレベルとなり、少なくともいずれか１つの入力端Ｇ１ａ，Ｇ１ｂの論理レベルがハイレベルと反対のローレベルである場合に出力端Ｇ１ｃの論理レベルがローレベルとなる。

【0076】

このような構成により、たとえば、マイコンＭＣ１が出力ポートＴｘ１からデータを出力する期間において、ＡＮＤゲートＧ１を介してマイコンＭＣ１の出力ポートＴｘ１の論理レベルと出力端Ｇ１ｃすなわちマイコンＭＣ３における入力ポートＲｘ３の論理レベルとが同じになるため、マイコンＭＣ３は、当該期間において、マイコンＭＣ１が送信するデータを受信することができる。

【0077】

また、たとえば、マイコンＭＣ２が出力ポートＴｘ２からデータを出力する期間において、ＡＮＤゲートＧ１を介してマイコンＭＣ２の出力ポートＴｘ２の論理レベルと出力端Ｇ１ｃすなわちマイコンＭＣ３における入力ポートＲｘ３の論理レベルとが同じになるため、マイコンＭＣ３は、当該期間において、マイコンＭＣ２が送信するデータを受信することができる。したがって、ＡＮＤゲートＧ１を用いる簡易な構成で、マイコンＭＣ１またはマイコンＭＣ２からマイコンＭＣ３へデータを伝送することができる。

【0078】

したがって、本発明の第１の実施の形態に係る通信制御回路ＣＣ１１では、複数の通信回路間でデータ伝送を可能とするとともに、回路規模を小さくすることができる。

【0079】

なお、本発明の第１の実施の形態に係るデータ通信システムには、通信制御回路ＣＣ１，ＣＣ２，ＣＣ３が含まれる構成であるとしたが、これに限定するものではない。データ通信システムには、少なくとも１つの通信制御回路が含まれる構成であればよい。

【0080】

次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。

【0081】

＜第２の実施の形態＞
本実施の形態は、第１の実施の形態に係る通信制御回路と比べて平衡ケーブルを介して通信回路間の通信を行う通信制御回路に関する。以下で説明する内容以外は第１の実施の形態に係る通信制御回路と同様である。

【0082】

［電力供給システム］
図３は、本発明の第２の実施の形態に係る電力供給システムの構成を示す図である。

【0083】

図３を参照して、電力供給システム５０１は、電力供給装置１０１と、発電装置５１１Ａ，５１１Ｂ，５１１Ｃと、家庭用電源５１２と、系統電源５１３と、電池盤５１４とを備える。電力供給装置１０１は、回路ユニット１０Ａ，１０Ｂ，１０Ｃを含む。回路ユニット１０Ａは、制御基板ＣＢ４と、コンバータ回路３１Ａと、インバータ回路３３Ａとを含む。回路ユニット１０Ｂは、制御基板ＣＢ５と、コンバータ回路３１Ｂ，３１Ｃとを含む。回路ユニット１０Ｃは、制御基板ＣＢ６と、コンバータ回路３１Ｄと、インバータ回路３３Ｂとを含む。

【0084】

以下、発電装置５１１Ａ，５１１Ｂ，５１１Ｃの各々を発電装置５１１とも称する。回路ユニット１０Ａ，１０Ｂ，１０Ｃの各々を回路ユニット１０とも称する。制御基板ＣＢ４，ＣＢ５，ＣＢ６の各々を制御基板ＣＢとも称する。コンバータ回路３１Ａ，３１Ｂ，３１Ｃ，３１Ｄの各々をコンバータ回路３１とも称する。インバータ回路３３Ａ，３３Ｂの各々をインバータ回路３３とも称する。

【0085】

発電装置５１１および電池盤５１４とコンバータ回路３１との間は電力線により接続されている。家庭用電源５１２および系統電源１３とインバータ回路３３との間は電力線により接続されている。各コンバータ回路３１および各インバータ回路３３間は電力線により接続されている。

【0086】

なお、図１では、３つの制御基板ＣＢを代表的に示しているが、２つ以下または４つ以上の制御基板ＣＢが設けられてもよい。

【0087】

電力供給システム５０１は、たとえば、発電電力が変動する太陽光発電および風力発電等から出力されるエネルギーのバッファ、停電対策および商用系統への売電のために用いられる。

【0088】

より詳細には、電力供給システム５０１における発電装置５１１Ａ，５１１Ｂおよび５１１Ｃは、具体的にはそれぞれ太陽光発電装置および風力発電装置である。発電装置５１１Ａ，５１１Ｂは、たとえば、太陽光を受けると、受けた太陽光のエネルギーを直流電力に変換し、変換した直流電力を電力供給装置１０１へ出力する。発電装置５１１Ｃは、たとえば、風の力を受ける風車から生成される運動エネルギーを直流電力に変換し、変換した直流電力を電力供給装置１０１へ出力する。

【0089】

電力供給装置１０１は、たとえば、発電装置５１１から受けた直流電力を変換し、変換した電力を系統電源５１３、家庭用電源５１２および電池盤５１４へ出力する。また、電力供給装置１０１は、たとえば、電池盤５１４および系統電源５１３から受けた電力を変換し、変換した電力を家庭用電源５１２へ出力する。

【0090】

電力供給装置１０１において、制御基板ＣＢは、回路ユニット１０に対応して設けられている。制御基板ＣＢは、たとえば、対応の回路ユニット１０に含まれるコンバータ回路３１に接続された、発電装置５１１の発電量または電池盤５１４の蓄電量に基づいて当該コンバータ回路３１を制御する。また、制御基板ＣＢは、たとえば、対応の回路ユニット１０に含まれるインバータ回路３３に接続された系統電源５１３または家庭用電源５１２の状態に基づいて当該インバータ回路３３を制御する。

【0091】

［比較例としての制御基板］
図４は、比較例としてのデータ通信システムの構成を示す図である。

【0092】

図４を参照して、比較例としてのデータ通信システム９０１は、制御基板ＣＢ９４，ＣＢ９５，ＣＢ９６と、平衡ケーブルＢｐ，Ｂｎとを備える。制御基板ＣＢ９４は、マイコンＭＣ９４と、ドライバＤ９４とを含む。制御基板ＣＢ９５は、マイコンＭＣ９５と、ドライバＤ９５とを含む。制御基板ＣＢ９６は、マイコンＭＣ９６，ＭＣ９７と、ドライバＤ９６，Ｄ９７とを含む。

【0093】

ドライバＤ９４〜Ｄ９７は、たとえばマイコンＭＣ９４〜ＭＣ９７にそれぞれ対応して設けられる。したがって、２つのマイコンが実装された制御基板ＣＢ９６では、２つのドライバを実装するスペースが必要であり、また、２つのドライバが実装されるため高コストである。

【0094】

そこで、本発明の第２の実施の形態に係る通信制御回路では、以下のような構成および動作により、このような課題を解決する。

【0095】

図５は、本発明の第２の実施の形態に係る制御情報通信システムの構成を示す図である。

【0096】

図５を参照して、制御情報通信システム（データ通信システム）４０１は、制御基板ＣＢ４，ＣＢ５，ＣＢ６および平衡ケーブルＢｐ，Ｂｎを備える。制御基板ＣＢ４は、マイコン（通信回路）ＭＣ４と、ドライバ（中継回路）Ｄ４とを含む。制御基板ＣＢ５は、マイコン（通信回路）ＭＣ５と、ドライバ（中継回路）Ｄ５とを含む。制御基板ＣＢ６は、マイコン（通信回路）ＭＣ６，ＭＣ７と、ＡＮＤゲート（論理ゲート）Ｇ４，Ｇ５，Ｇ６と、ＯＲゲートＧ７と、ドライバ（中継回路）Ｄ６と、抵抗Ｒ１と、ハイレベルノードＮｈとを含む。

【0097】

制御基板ＣＢ４，ＣＢ５，ＣＢ６は、図３に示す回路ユニット１０Ａ，１０Ｂ，１０Ｃにそれぞれ含まれる制御基板ＣＢ４，ＣＢ５，ＣＢ６に相当する。

【0098】

以下、マイコンＭＣ４〜ＭＣ７の各々をマイコンＭＣｄとも称する。ドライバＤ４〜Ｄ７の各々をドライバＤとも称する。ＡＮＤゲートＧ４，Ｇ５，Ｇ６の各々をＡＮＤゲートＧとも称する。

【0099】

マイコンＭＣ４〜ＭＣ７は、図１において説明したマイコンＭＣ１〜ＭＣ３の機能に加えて、以下の機能を有する。

【0100】

すなわち、各マイコンＭＣは、互いに通信を行うことが可能である。異なる制御基板ＣＢに実装された各マイコンＭＣは、たとえば、通信時におけるノイズに対する耐性を高めるために平衡ケーブルＢｐ，Ｂｎを介して通信を行うことが可能である。

【0101】

マイコンＭＣ４は、たとえば図３に示すように、回路ユニット１０Ａに含まれるコンバータ回路３１Ａおよびインバータ回路３３Ａを制御するための制御マイコンである。また、マイコンＭＣ５は、たとえば回路ユニット１０Ｂに含まれるコンバータ回路３１Ｂ，３１Ｃを制御するための制御マイコンである。また、マイコンＭＣ６は、たとえば回路ユニット１０Ｃに含まれるコンバータ回路３１Ｄおよびインバータ回路３３Ｂを制御するための制御マイコンである。

【0102】

マイコンＭＣ７は、たとえばマイコンＭＣ４〜ＭＣ６を介して各コンバータ回路３３および各インバータ回路３１から発電装置５１１の発電量、電池盤５１４の蓄電量および家庭用電源５１２における負荷等の情報を取得し、取得した情報に基づいてマイコンＭＣ４〜ＭＣ６を制御するための集中制御マイコンである。

【0103】

マイコンＭＣ４〜ＭＣ７は、データを外部へ出力するための出力ポート、データを外部から入力するための入力ポート、および出力ポートからデータを出力する期間を示す制御信号を出力するための制御ポートを有する。

【0104】

具体的には、マイコンＭＣ６は、出力ポートＴｘ６、入力ポートＲｘ６および制御ポートＤｅ６を有する。また、マイコンＭＣ７は、出力ポートＴｘ７、入力ポートＲｘ７および制御ポートＤｅ７を有する。制御信号は、たとえばハイアクティブである。なお、制御信号は、ローアクティブでもよい。

【0105】

マイコンＭＣ４〜ＭＣ７は、自己の出力ポートからデータを出力するトーカとなる場合、自己の制御ポートの論理レベルをハイレベルにする。また、マイコンＭＣ４〜ＭＣ７は、自己の出力ポートからデータを出力しないリスナとなる場合、自己の制御ポートの論理レベルをローレベルにする。

【0106】

具体的には、たとえば、マイコンＭＣ６は、トーカとなる場合、制御ポートＤｅ６の論理レベルをハイレベルにする。残りのマイコンＭＣ４，ＭＣ５，ＭＣ７はリスナとなる。この場合、たとえば、トーカとなるマイコンＭＣ６とマイコンＭＣ７とを含む組が対象組となる。

【0107】

同様に、たとえば、マイコンＭＣ７は、トーカとなる場合、制御ポートＤｅ７の論理レベルをハイレベルにする。残りのマイコンＭＣ４，ＭＣ５，ＭＣ６はリスナとなる。この場合、たとえば、トーカとなるマイコンＭＣ７とマイコンＭＣ６とを含む組が対象組となる。

【0108】

制御情報通信システム４０１における通信制御回路は、マイコンＭＣの組と、２つのＡＮＤゲートＧと、ドライバとを含む。具体的には、通信制御回路ＣＣ２１は、マイコンＭＣ６，ＭＣ７と、ＡＮＤゲートＧ４と、ドライバＤ６と、ＡＮＤゲートＧ５とを含む。通信制御回路ＣＣ２２は、マイコンＭＣ７とマイコンＭＣ６と、ＡＮＤゲートＧ４と、ドライバＤ６と、ＡＮＤゲートＧ６とを含む。

【0109】

ＡＮＤゲートＧ４〜Ｇ６は、図１に示すＡＮＤゲートＧ１〜Ｇ３と同等の機能を有する。

【0110】

ＡＮＤゲートＧ４は、対象組に属さないマイコンＭＣｄの入力ポートに接続される出力端と、対象組に属するマイコンＭＣｄの出力ポートに接続される複数の入力端とを有する。

【0111】

ドライバＤ６は、ＡＮＤゲートＧ４の出力端に接続される入力ポートＴｘｄ、対象組に属する各マイコンＭＣｄの入力ポートにＡＮＤゲートＧ５，Ｇ６を介して接続される出力ポートＲｘｄ、および対象組に属さないマイコンＭＣｄの入力ポートおよび出力ポートにドライバＤを介して接続される双方向ポートＩＰｐ，ＩＰｎと、制御ポートＤｅｄとを有する。

【0112】

ＡＮＤゲートＧ５，Ｇ６は、ドライバＤ６の出力ポートＲｘｄに接続される第１入力端と、対象組に属する一方のマイコンＭＣｄの入力ポートに接続される出力端と、対象組に属する他方のマイコンＭＣｄの出力ポートに接続される第２入力端とを有する。

【0113】

具体的には、たとえば、通信制御回路ＣＣ２１，ＣＣ２２において、ＡＮＤゲートＧ４は、ドライバＤ６の入力ポートＴｘｄに接続される出力端Ｇ４ｃと、マイコンＭＣ６，ＭＣ７の出力ポートＴｘ６，Ｔｘ７にそれぞれ接続される入力端Ｇ４ａ，Ｇ４ｂとを有する。すなわち、出力端Ｇ４ｃは、ドライバＤ６の入力ポートＴｘｄからドライバＤ６，Ｄ４を介してマイコンＭＣ４に接続され、また、ドライバＤ６の入力ポートＴｘｄからドライバＤ６，Ｄ５を介してマイコンＭＣ５に接続される。

【0114】

たとえば、通信制御回路ＣＣ２１において、ＡＮＤゲートＧ５は、ドライバＤ６の出力ポートＲｘｄに接続される入力端Ｇ５ｂと、マイコンＭＣ６の入力ポートＲｘ６に接続される出力端Ｇ５ｃと、マイコンＭＣ７の出力ポートＴｘ７に接続される入力端Ｇ５ａとを有する。

【0115】

たとえば、通信制御回路ＣＣ２２において、ＡＮＤゲートＧ６は、ドライバＤ６の出力ポートＲｘｄに接続される入力端Ｇ６ｂと、マイコンＭＣ７の入力ポートＲｘ７に接続される出力端Ｇ６ｃと、マイコンＭＣ６の出力ポートＴｘ６に接続される入力端Ｇ６ａとを有する。

【0116】

ＡＮＤゲートＧ４は、たとえば、入力端Ｇ４ａ，Ｇ４ｂの論理レベルがハイレベルである場合に出力端Ｇ４ｃの論理レベルがハイレベルとなり、入力端Ｇ４ａ，Ｇ４ｂの少なくともいずれか１つの論理レベルがローレベルである場合に出力端Ｇ４ｃの論理レベルがローレベルとなる。

【0117】

また、ＡＮＤゲートＧ５は、たとえば、入力端Ｇ５ａ，Ｇ５ｂの論理レベルがハイレベルである場合に出力端Ｇ５ｃの論理レベルがハイレベルとなり、入力端Ｇ５ａ，Ｇ５ｂの少なくともいずれか１つの論理レベルがローレベルである場合に出力端Ｇ５ｃの論理レベルがローレベルとなる。

【0118】

また、ＡＮＤゲートＧ６は、たとえば、入力端Ｇ６ａ，Ｇ６ｂの論理レベルがハイレベルである場合に出力端Ｇ６ｃの論理レベルがハイレベルとなり、入力端Ｇ６ａ，Ｇ６ｂの少なくともいずれか１つの論理レベルがローレベルである場合に出力端Ｇ６ｃの論理レベルがローレベルとなる。

【0119】

ハイレベルノードＮｈには、論理レベルがハイレベルの電圧が供給される。抵抗Ｒ１は、ＡＮＤゲートＧ６の入力端Ｇ６ｂに接続される第１端と、ハイレベルノードＮｈに接続される第２端とを有する。

【0120】

ＯＲゲートＧ７は、ドライバＤ６の制御ポートＤｅｄに接続される出力端Ｇ７ｃと、マイコンＭＣ７の制御ポートＤｅ７に接続される入力端Ｇ７ａと、マイコンＭＣ６の制御ポートＤｅ６に接続される入力端Ｇ７ｂとを有する。

【0121】

ＯＲゲートＧ７は、たとえば、入力端Ｇ７ａ，Ｇ７ｂの論理レベルがローレベルである場合に出力端Ｇ７ｃの論理レベルがローレベルとなり、入力端Ｇ７ａ，Ｇ７ｂの少なくともいずれか１つの論理レベルがハイレベルである場合に出力端Ｇ７ｃの論理レベルがハイレベルとなる。

【0122】

図６は、本発明の第２の実施の形態に係る制御情報通信システムにおけるドライバの構成を示す図である。

【0123】

ドライバＤは、具体的には、ＲＳ−４８５ドライバＩＣである。ドライバＤにおける双方向ポートＩＰｐ，ＩＰｎは、他のドライバＤにおける双方向ポートＩＰｐ，ＩＰｎとそれぞれ平衡ケーブルＢｐ，Ｂｎを介して平衡接続される。

【0124】

図６には、ドライバＤ６が代表として示される。以下の説明は、ドライバＤ４，Ｄ５についても同様に適用できる。

【0125】

図６を参照して、ドライバＤ６は、バッファＢ１，Ｂ２を含む。バッファＢ１は、入力ポートＴｘｄに接続された入力端Ｂ１ａと、制御ポートＤｅｄに接続された制御端子Ｂ１ｃと、双方向ポートＩＰｐ，ＩＰｎにそれぞれ接続された双方向出力端Ｂ１ｐ，Ｂ１ｎとを有する。

【0126】

バッファＢ２は、出力ポートＲｘｄに接続された出力端Ｂ２ａと、制御ポートＤｅｄに接続された制御端子Ｂ２ｃと、双方向ポートＩＰｐ，ＩＰｎにそれぞれ接続された双方向入力端Ｂ２ｐ，Ｂ２ｎとを有する。

【0127】

バッファＢ１は、たとえば、制御ポートＤｅｄの論理レベルがハイレベルのとき、入力ポートＴｘｄから受けたデータを双方向ポートＩＰｐ，ＩＰｎへ出力する。具体的には、バッファＢ１は、入力ポートＴｘｄから受けたシングルエンド信号を差動信号に変換し、変換後の差動信号を双方向ポートＩＰｐ，ＩＰｎへ出力する。

【0128】

また、バッファＢ１は、たとえば、制御ポートＤｅｄの論理レベルがローレベルのとき、自己から双方向出力端Ｂ１ｐ，Ｂ１ｎを電気的に切り離し、双方向出力端Ｂ１ｐ，Ｂ１ｎをハイインピーダンス状態とする。

【0129】

バッファＢ２は、たとえば、制御ポートＤｅｄの論理レベルがローレベルのとき、バッファＢ１および双方向ポートＩＰｐ，ＩＰｎから受けたデータを出力ポートＲｘｄへ出力する。具体的には、バッファＢ２は、バッファＢ１および双方向ポートＩＰｐ，ＩＰｎから受けた差動信号をシングルエンド信号に変換し、変換後のシングルエンド信号を出力ポートＲｘｄへ出力する。

【0130】

また、バッファＢ２は、たとえば、制御ポートＤｅｄの論理レベルがハイレベルのとき、自己から出力端Ｂ２ａを電気的に切り離し、出力端Ｂ２ａをハイインピーダンス状態とする。図５に示すように、出力端Ｂ２ａは、出力ポートＲｘｄを介して抵抗Ｒ１の第１端に接続される。したがって、たとえば、制御ポートＤｅｄの論理レベルがハイレベルのとき、バッファＢ２の出力端Ｂ２ａの論理レベルはハイレベルとなる。

【0131】

図７は、本発明の第２の実施の形態に係る制御情報通信システムにおける各通信制御回路の動作を示すタイムチャートである。

【0132】

図７を参照して、マイコンＭＣ４〜ＭＣ７は、たとえば、自己の出力ポートからデータを出力しない、タイミングｔｄ６ｓまでのブレーク期間Ｔｂ５において、出力ポートの論理レベルをハイレベルに固定し、かつ制御ポートの論理レベルをローレベルに固定する。

【0133】

ＯＲゲートＧ７では、ブレーク期間Ｔｂ５において、入力端Ｇ７ａ，Ｇ７ｂの論理レベルがローレベルとなるので、出力端Ｇ７ｃの論理レベルがローレベルとなる。

【0134】

ドライバＤ６では、ブレーク期間Ｔｂ５において、制御ポートＤｅｄの論理レベルがローレベルであるので、バッファＢ１の状態Ｓｂ１は、双方向出力端Ｂ１ｐ，Ｂ１ｎがハイインピーダンス状態となる遮断状態となり、また、バッファＢ２の状態Ｓｂ２は、バッファＢ１および双方向ポートＩＰｐ，ＩＰｎから受けたデータを出力ポートＲｘｄへ出力するスルー状態となる。

【0135】

ドライバＤ６では、ブレーク期間Ｔｂ５において、マイコンＭＣ４，ＭＣ５の出力ポートの論理レベルがハイレベルであり、かつバッファＢ２の状態Ｓｂ２がスルー状態であるので、出力ポートＲｘｄの論理レベルがハイレベルとなる。

【0136】

ＡＮＤゲートＧ４では、ブレーク期間Ｔｂ５において、入力端Ｇ４ａ，Ｇ４ｂの論理レベルがハイレベルとなるので、出力端Ｇ４ｃの論理レベルがハイレベルとなる。

【0137】

ＡＮＤゲートＧ５，Ｇ６では、ブレーク期間Ｔｂ５において、入力端Ｇ５ａ，Ｇ５ｂ，Ｇ６ａ，Ｇ６ｂの論理レベルがハイレベルとなるので、出力端Ｇ５ｃ，Ｇ６ｃの論理レベルがハイレベルとなる。

【0138】

次に、マイコンＭＣ６は、たとえば、データの送信を開始するタイミングｔｄ６ｓからデータの送信を終了するタイミングｔｄ６ｅまでのデータ期間Ｔｄ６において、制御ポートＤｅ６の論理レベルをハイレベルにする。

【0139】

ＯＲゲートＧ７では、データ期間Ｔｄ６において、入力端Ｇ７ａおよびＧ７ｂの論理レベルがそれぞれローレベルおよびハイレベルとなるので、出力端Ｇ７ｃの論理レベルがハイレベルとなる。

【0140】

ドライバＤ６では、データ期間Ｔｄ６において、制御ポートＤｅｄの論理レベルがハイレベルとなるので、バッファＢ１の状態Ｓｂ１は、入力ポートＴｘｄから受けたデータを双方向ポートＩＰｐ，ＩＰｎへ出力するスルー状態となり、また、バッファＢ２の状態Ｓｂ２は、出力端Ｂ２ａがハイインピーダンス状態すなわち出力端Ｂ２ａの論理レベルがハイレベルとなる遮断状態となる。

【0141】

マイコンＭＣ６は、たとえば、データ期間Ｔｄ６において、送信しようとするデータに応じて出力ポートＴｘ６の論理レベルを切り替えることによりスタートビットおよびストップビットを含む１０ビットのデータを送信する。

【0142】

ＡＮＤゲートＧ６では、データ期間Ｔｄ６において、入力端Ｇ６ｂの論理レベルがハイレベルであるので、入力端Ｇ６ａの論理レベルがハイレベルのとき出力端Ｇ６ｃの論理レベルがハイレベルとなり、また、入力端Ｇ６ａの論理レベルがローレベルのとき出力端Ｇ６ｃの論理レベルがローレベルとなる。

【0143】

このような構成により、出力ポートＴｘ６の論理レベルと出力端Ｇ６ｃすなわちマイコンＭＣ７における入力ポートＲｘ７の論理レベルとを同じにすることができるので、マイコンＭＣ７は、データ期間Ｔｄ６において、マイコンＭＣ６が送信する１０ビットのデータを受信することができる。

【0144】

ＡＮＤゲートＧ４では、データ期間Ｔｄ６において、入力端Ｇ４ｂの論理レベルがハイレベルであるので、入力端Ｇ４ａの論理レベルがハイレベルのとき出力端Ｇ４ｃの論理レベルがハイレベルとなり、また、入力端Ｇ４ａの論理レベルがローレベルのとき出力端Ｇ４ｃの論理レベルがローレベルとなる。

【0145】

ドライバＤ６では、データ期間Ｔｄ６において、バッファＢ１の状態Ｓｂ１がスルー状態となるので、入力ポートＴｘｄすなわち出力ポートＴｘ６の論理レベルと、平衡ケーブルＢｐ，Ｂｎにおける差動信号に基づく論理レベルとを同じにすることができる。これにより、マイコンＭＣ４，ＭＣ５は、データ期間Ｔｄ６において、マイコンＭＣ６が送信する１０ビットのデータを受信することができる。

【0146】

次に、マイコンＭＣ４〜ＭＣ７は、たとえば、自己の出力ポートからデータを出力しないタイミングｔｄ６ｅからｔｄ７ｓまでのブレーク期間Ｔｂ６において、出力ポートの論理レベルをハイレベルに固定し、かつ制御ポートの論理レベルをローレベルに固定する。

【0147】

ブレーク期間Ｔｂ６において、ＯＲゲートＧ７、ドライバＤ６およびＡＮＤゲートＧ４，Ｇ５，Ｇ６の状態は、ブレーク期間Ｔｂ５において説明した状態と同様であるので詳細な説明は繰り返さない。

【0148】

次に、マイコンＭＣ７は、たとえば、データの送信を開始するタイミングｔｄ７ｓからデータの送信を終了するタイミングｔｄ７ｅまでのデータ期間Ｔｄ７において、制御ポートＤｅ７の論理レベルをハイレベルにする。

【0149】

ＯＲゲートＧ７では、データ期間Ｔｄ７において、入力端Ｇ７ａおよびＧ７ｂの論理レベルがそれぞれハイレベルおよびローレベルとなるので、出力端Ｇ７ｃの論理レベルがハイレベルとなる。

【0150】

ドライバＤ６では、データ期間Ｔｄ７において、制御ポートＤｅｄの論理レベルがハイレベルとなるので、バッファＢ１の状態Ｓｂ１は、スルー状態となり、また、バッファＢ２の状態Ｓｂ２は、遮断状態となる。

【0151】

マイコンＭＣ７は、たとえば、データ期間Ｔｄ７において、送信しようとするデータに応じて出力ポートＴｘ７の論理レベルを切り替えることによりスタートビットおよびストップビットを含む１０ビットのデータを送信する。

【0152】

ＡＮＤゲートＧ５では、データ期間Ｔｄ７において、入力端Ｇ５ｂの論理レベルがハイレベルであるので、入力端Ｇ５ａの論理レベルがハイレベルのとき出力端Ｇ５ｃの論理レベルがハイレベルとなり、また、入力端Ｇ５ａの論理レベルがローレベルのとき出力端Ｇ５ｃの論理レベルがローレベルとなる。

【0153】

このような構成により、出力ポートＴｘ７の論理レベルと出力端Ｇ５ｃすなわちマイコンＭＣ６における入力ポートＲｘ６の論理レベルとを同じにすることができるので、マイコンＭＣ６は、データ期間Ｔｄ７において、マイコンＭＣ７が送信する１０ビットのデータを受信することができる。

【0154】

ＡＮＤゲートＧ４では、データ期間Ｔｄ７において、入力端Ｇ４ａの論理レベルがハイレベルであるので、入力端Ｇ４ｂの論理レベルがハイレベルのとき出力端Ｇ４ｃの論理レベルがハイレベルとなり、また、入力端Ｇ４ｂの論理レベルがローレベルのとき出力端Ｇ４ｃの論理レベルがローレベルとなる。

【0155】

ドライバＤ６では、データ期間Ｔｄ７において、バッファＢ１の状態Ｓｂ１がスルー状態であるので、入力ポートＴｘｄすなわち出力ポートＴｘ７の論理レベルと、平衡ケーブルＢｐ，Ｂｎにおける差動信号に基づく論理レベルとを同じにすることができる。これにより、マイコンＭＣ４，ＭＣ５は、データ期間Ｔｄ７において、マイコンＭＣ７が送信する１０ビットのデータを受信することができる。

【0156】

マイコンＭＣ４〜ＭＣ７は、たとえば、自己の出力ポートからデータを出力しないタイミングｔｄ７ｅからｔｄ８ｓまでのブレーク期間Ｔｂ７において、出力ポートの論理レベルをハイレベルに固定し、かつ制御ポートの論理レベルをローレベルに固定する。

【0157】

ブレーク期間Ｔｂ７において、ＯＲゲートＧ７、ドライバＤ６およびＡＮＤゲートＧ４，Ｇ５，Ｇ６の状態は、ブレーク期間Ｔｂ５において説明した状態と同様であるので詳細な説明は繰り返さない。

【0158】

次に、ドライバＤ６は、たとえば、タイミングｔｄ８ｓ〜ｔｄ８ｅまでのデータ期間Ｔｄ８において、マイコンＭＣ４またはＭＣ５が送信する１０ビットのデータを平衡ケーブルＢｐ，Ｂｎ経由で受信する。

【0159】

マイコンＭＣ６，ＭＣ７は、たとえば、データ期間Ｔｄ８において、ブレーク期間Ｔｂ７と同様に、出力ポートの論理レベルＴｘ６，Ｔｘ７をハイレベルに固定し、かつ制御ポートＤｅ６，Ｄｅ７の論理レベルをローレベルに固定する。

【0160】

ドライバＤ６では、データ期間Ｔｄ８において、ブレーク期間Ｔｂ７と同様に、制御ポートＤｅｄの論理レベルがローレベルであるので、バッファＢ１の状態Ｓｂ１は遮断状態となり、また、バッファＢ２の状態Ｓｂ２はスルー状態となる。

【0161】

したがって、ドライバＤ６では、データ期間Ｔｄ８において、出力ポートＲｘｄの論理レベルが平衡ケーブルＢｐ，Ｂｎにおける差動信号に基づく論理レベルと同じになる。

【0162】

ＡＮＤゲートＧ５では、データ期間Ｔｄ８において、入力端Ｇ５ａの論理レベルがハイレベルであるので、入力端Ｇ５ｂすなわち出力ポートＲｘｄの論理レベルがハイレベルのとき出力端Ｇ５ｃの論理レベルがハイレベルとなり、また、出力ポートＲｘｄの論理レベルがローレベルのとき出力端Ｇ５ｃの論理レベルがローレベルとなる。

【0163】

ＡＮＤゲートＧ６では、データ期間Ｔｄ８において、入力端Ｇ６ａの論理レベルがハイレベルであるので、入力端Ｇ６ｂすなわち出力ポートＲｘｄの論理レベルがハイレベルのとき出力端Ｇ６ｃの論理レベルがハイレベルとなり、また、出力ポートＲｘｄの論理レベルがローレベルのとき出力端Ｇ６ｃの論理レベルがローレベルとなる。

【0164】

このような構成により、出力ポートＲｘｄの論理レベルと出力端Ｇ５ｃ，Ｇ６ｃすなわちマイコンＭＣ６，ＭＣ７における入力ポートＲｘ６，Ｒｘ７の論理レベルとを同じにすることができるので、マイコンＭＣ６，ＭＣ７は、データ期間Ｔｄ８において、マイコンＭＣ４またはＭＣ５が送信する１０ビットのデータを受信することができる。

【0165】

なお、本発明の第２の実施の形態に係るマイコンＭＣｄは、自己の出力ポートからデータを出力しない期間において、当該出力ポートの論理レベルをハイレベルに固定する構成であるとしたが、これに限定するものではない。マイコンＭＣｄは、たとえば上記期間において、当該出力ポートの論理レベルをローレベルに固定する構成であってもよい。この場合、ＡＮＤゲートＧ４〜Ｇ６をＯＲゲートに置き換えることにより、上記動作と同等の動作を実現することができる。

【0166】

また、本発明の第２の実施の形態に係る制御情報通信システム４０１は、ＡＮＤゲートＧ５，Ｇ６を備える構成であるとしたが、これに限定するものではない。制御基板ＣＢ６において、たとえば、マイコンＭＣ６が、マイコンＭＣ７により送信されるデータを受信する必要がない場合、ＡＮＤゲートＧ５が不要となる。この場合、ドライバＤ６の出力ポートＲｘｄとマイコンＭＣ６の入力ポートＲｘ６とが直接接続される。また、たとえば、マイコンＭＣ７が、マイコンＭＣ６により送信されるデータを受信する必要がない場合、ＡＮＤゲートＧ６が不要となる。この場合、ドライバＤ６の出力ポートＲｘｄとマイコンＭＣ７の入力ポートＲｘ７とが直接接続される。

【0167】

また、本発明の第２の実施の形態に係る制御情報通信システム４０１では、マイコンＭＣ６，ＭＣ７、ドライバＤ６、ＡＮＤゲートＧ４〜Ｇ６およびＯＲゲートが１つの制御基板ＣＢに実装される構成であるとしたが、これに限定するものではない。マイコンＭＣ６，ＭＣ７、ドライバＤ６、ＡＮＤゲートＧ４〜Ｇ６およびＯＲゲートは、２つ以上の制御基板ＣＢに分かれて実装される構成であってもよい。

【0168】

以上のように、本発明の第２の実施の形態に係る制御情報通信システムでは、マイコンＭＣ４〜ＭＣ７は、出力ポートからデータを出力しない期間において、出力ポートの論理レベルをハイレベルに固定する。たとえば、通信制御回路ＣＣ２２は、対象組に属するマイコンＭＣ６，ＭＣ７と、ＡＮＤゲートＧ４とを含む。ＡＮＤゲートＧ４は、ドライバＤ６，Ｄ４を介して対象組に属さないマイコンＭＣ４の入力ポートに接続され、かつドライバＤ６，Ｄ５を介して対象組に属さないマイコンＭＣ５の入力ポートに接続される出力端Ｇ４ｃと、マイコンＭＣ６，ＭＣ７の出力ポートＴｘ６，Ｔｘ７にそれぞれ接続される入力端Ｇ４ａ，Ｇ４ｂとを有する。ＡＮＤゲートＧ４では、入力端Ｇ４ａ，Ｇ４ｂの論理レベルがハイレベルである場合に出力端Ｇ４ｃの論理レベルがハイレベルとなり、少なくともいずれか１つの入力端Ｇ４ａ，Ｇ４ｂの論理レベルがハイレベルと反対のローレベルである場合に出力端Ｇ４ｃの論理レベルがローレベルとなる。

【0169】

このような構成により、たとえば、マイコンＭＣ６が出力ポートＴｘ６からデータを出力する期間において、ＡＮＤゲートＧ４を介してマイコンＭＣ６の出力ポートＴｘ６の論理レベルと出力端Ｇ４ｃすなわちマイコンＭＣ４，ＭＣ５における入力ポートの論理レベルとが同じになるため、マイコンＭＣ４，ＭＣ５は、当該期間において、マイコンＭＣ６が送信するデータを受信することができる。

【0170】

また、たとえば、マイコンＭＣ７が出力ポートＴｘ７からデータを出力する期間において、ＡＮＤゲートＧ４を介してマイコンＭＣ７の出力ポートＴｘ７の論理レベルと出力端Ｇ４ｃすなわちマイコンＭＣ４，Ｍ５における入力ポートの論理レベルとが同じになるため、マイコンＭＣ４，ＭＣ５は、当該期間において、マイコンＭＣ７が送信するデータを受信することができる。したがって、ＡＮＤゲートＧ４を用いる簡易な構成で、マイコンＭＣ６またはマイコンＭＣ７からマイコンＭＣ４，ＭＣ５へデータを伝送することができる。

【0171】

したがって、本発明の第２の実施の形態に係る通信制御回路ＣＣ２２では、複数の通信回路間でデータ伝送を可能とするとともに、回路規模を小さくすることができる。

【0172】

また、本発明の第２の実施の形態に係る制御情報通信システムでは、通信制御回路ＣＣ２２は、さらに、ドライバＤ６を含む。ドライバＤ６は、ＡＮＤゲートＧ４の出力端Ｇ４ｃに接続される入力ポートＴｘｄ、マイコンＭＣ６，ＭＣ７の入力ポートＲｘ６，Ｒｘ７にそれぞれＡＮＤゲートＧ５，Ｇ６を介して接続される出力ポートＲｘｄ、ならびにマイコンＭＣ４の入力ポートおよび出力ポートにドライバＤ４を介して接続され、かつマイコンＭＣ５の入力ポートおよび出力ポートにドライバＤ５を介して接続される双方向ポートＩＰｐ，ＩＰｎを有する。ドライバＤ６は、自己の入力ポートＴｘｄから受けたデータを双方向ポートＩＰｐ，ＩＰｎへ出力するバッファＢ１と、バッファＢ１および双方向ポートＩＰｐ，ＩＰｎから受けたデータを自己の出力ポートＲｘｄから出力するバッファＢ２とを含む。マイコンＭＣ６，ＭＣ７は、自己の出力ポートＴｘ６，Ｔｘ７からデータを出力する出力期間を示す制御信号をドライバＤ６へ出力する。バッファＢ１は、当該出力期間以外において、自己の出力端Ｂ１ｐ，Ｂ１ｎをハイインピーダンス状態とする。

【0173】

このような構成により、上記出力期間において、マイコンＭＣ６またはマイコンＭＣ７は、ドライバＤ６を共用しながらマイコンＭＣ４およびマイコンＭＣ５へデータを伝送することができるので、マイコンＭＣｄごとにドライバＤが設けられる構成と比べて、ドライバＤの個数を減らすことができる。これにより、ドライバＤを実装するためのスペースを節約でき、かつ製造コストを低下させることができる。

【0174】

また、本発明の第２の実施の形態に係る制御情報通信システムでは、バッファＢ２は、上記出力期間において、自己の出力端Ｂ２ａをハイレベルとする。通信制御回路ＣＣ２２は、さらに、ＡＮＤゲートＧ６を含む。ＡＮＤゲートＧ６は、バッファＢ２の出力端Ｂ２ａに接続される入力端Ｇ６ｂと、マイコンＭＣ７の入力ポートＲｘ７に接続される出力端Ｇ６ｃと、マイコンＭＣ６の出力ポートＴｘ６に接続される入力端Ｇ６ａとを有する。ＡＮＤゲートＧ６は、入力端Ｇ６ｂ，Ｇ６ａの論理レベルがハイレベルである場合に出力端Ｇ６ｃの論理レベルがハイレベルとなり、入力端Ｇ６ｂ，Ｇ６ｃの少なくともいずれか一方の論理レベルがローレベルである場合に出力端Ｇ６ｃの論理レベルがローレベルとなる。

【0175】

このような構成により、たとえば、マイコンＭＣ６が出力ポートＴｘ６からデータを出力する期間において、マイコンＭＣ６の出力ポートＴｘ６の論理レベルと出力端Ｇ６ｃすなわちマイコンＭＣ７における入力ポートＲｘ７の論理レベルとが同じになるため、マイコンＭＣ７は、上記期間において、マイコンＭＣ６が送信するデータを受信することができる。したがって、ＡＮＤゲートＧ６を用いる簡易な構成で、マイコンＭＣ６は、対象組に属するマイコンＭＣ７へデータを伝送することができる。

【0176】

また、マイコンＭＣ６は、出力ポートＴｘ６からデータを出力する期間において、ドライバＤ６，Ｄ４およびドライバＤ６，Ｄ５をそれぞれ介してマイコンＭＣ４およびマイコンＭＣ５へデータを伝送し、また、当該期間以外において、マイコンＭＣ６は、ドライバＤ４，Ｄ６およびドライバＤ５，Ｄ６をそれぞれ介してマイコンＭＣ４およびマイコンＭＣ５が送信するデータを受信することができるので、マイコンＭＣ６とマイコンＭＣ４およびマイコンＭＣ５との間でデータの送受信を行うことができる。

【0177】

同様に、マイコンＭＣ７は、出力ポートＴｘ７からデータを出力する期間において、ドライバＤ６，Ｄ４およびドライバＤ６，Ｄ５をそれぞれ介してマイコンＭＣ４およびマイコンＭＣ５へデータを伝送し、また、当該期間以外において、マイコンＭＣ７は、ドライバＤ４，Ｄ６およびドライバＤ５，Ｄ６をそれぞれ介してマイコンＭＣ４およびマイコンＭＣ５が送信するデータを受信することができるので、マイコンＭＣ７とマイコンＭＣ４およびマイコンＭＣ５との間でデータの送受信を行うことができる。

【0178】

その他の構成および動作は第１の実施の形態に係るデータ通信システムと同様であるため、ここでは詳細な説明を繰り返さない。

【0179】

上記実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

【0180】

以上の説明は、以下に付記する特徴を含む。

【0181】

［付記１］
データを外部へ出力するための出力ポート、およびデータを外部から入力するための入力ポートを有する３つ以上の通信回路が互いにデータを送受信することが可能なデータ通信システムにおける通信制御回路であって、
前記通信回路は、前記出力ポートからデータを出力しない期間において、前記出力ポートの論理レベルを第１の論理レベルに固定し、
前記通信回路の組と、
前記組に属さない前記通信回路の前記入力ポートに接続される出力端と、前記組に属する各前記通信回路の前記出力ポートに接続される複数の入力端とを有し、前記複数の入力端の論理レベルが前記第１の論理レベルである場合に前記出力端の論理レベルが前記第１の論理レベルとなり、少なくともいずれか１つの前記入力端の論理レベルが前記第１の論理レベルと反対の第２の論理レベルである場合に前記出力端の論理レベルが前記第２の論理レベルとなる論理ゲートとを備え、
前記通信回路は、マイコンであり、
前記第１の論理レベルおよび前記第２の論理レベルは、それぞれハイレベルおよびローレベルであり、
前記論理ゲートは、ＡＮＤゲートである、通信制御回路。

【符号の説明】

【0182】

１０ 回路ユニット
３１ コンバータ
３３ インバータ
１０１ 電力供給装置
３０１ データ通信システム
４０１ 制御情報通信システム（データ通信システム）
５０１ 電力供給システム
５１１ 発電装置
５１２ 家庭用電源
５１３ 系統電源
５１４ 電池盤
Ｂ１，Ｂ２ バッファ
Ｂｐ，Ｂｎ 平衡ケーブル
ＣＣ１１，ＣＣ１２，ＣＣ１３，ＣＣ２１，ＣＣ２２ 通信制御回路
ＣＢ１，ＣＢ４，ＣＢ５，ＣＢ６ 制御基板
Ｄ４，Ｄ５，Ｄ６ ドライバ（中継回路）
Ｇ１，Ｇ２，Ｇ３，Ｇ４，Ｇ５，Ｇ６ ＡＮＤゲート（論理ゲート）
Ｇ７ ＯＲゲート
ＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４，ＭＣ５，ＭＣ６，ＭＣ７ マイコン（通信回路）
Ｎｈ ハイレベルノード
Ｒ１ 抵抗

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】