特許 6376272 スイッチング素子駆動回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6376272

(24)【登録日】2018年8月3日

(45)【発行日】2018年8月22日

(54)【発明の名称】スイッチング素子駆動回路

(51)【国際特許分類】

   H03K 17/04 20060101AFI20180813BHJP

   H02M 1/08 20060101ALI20180813BHJP

【ＦＩ】

   H03K17/04 E

   H02M1/08 A

【請求項の数】5

【全頁数】17

(21)【出願番号】特願2017-500294(P2017-500294)

(86)(22)【出願日】2015年12月10日

(86)【国際出願番号】JP2015084606

(87)【国際公開番号】WO2016132630

(87)【国際公開日】20160825

【審査請求日】2017年5月18日

(31)【優先権主張番号】特願2015-27374(P2015-27374)

(32)【優先日】2015年2月16日

(33)【優先権主張国】JP

(73)【特許権者】

【識別番号】000100768

【氏名又は名称】アイシン・エィ・ダブリュ株式会社

(74)【代理人】

【識別番号】110001818

【氏名又は名称】特許業務法人Ｒ＆Ｃ

(72)【発明者】

【氏名】中村 恭士

(72)【発明者】

【氏名】▲高▼倉 裕司

【審査官】 齋藤 正貴

(56)【参考文献】

【文献】 米国特許出願公開第２０１２／０１７６１７６（ＵＳ，Ａ１）

【文献】 特開平３−０６０３６０（ＪＰ，Ａ）

【文献】 特開平１０−３３７０００（ＪＰ，Ａ）

【文献】 特開２００６−２３０１６６（ＪＰ，Ａ）

【文献】 特開２０１０−１４５８９３（ＪＰ，Ａ）

【文献】 特開２０１２−０８０２４７（ＪＰ，Ａ）

【文献】 特開２０１３−２０１８８３（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｋ １７／０４

Ｈ０２Ｍ １／０８

ＪＳＴＰｌｕｓ／ＪＭＥＤＰｌｕｓ／ＪＳＴ７５８０（ＪＤｒｅａｍＩＩＩ）

(57)【特許請求の範囲】

【請求項1】

ソース端子又はエミッタ端子を接地端子とし、当該接地端子に基準電位が接続された主スイッチング素子の制御端子に、前記基準電位に対して非対称な正負電位を有する駆動信号を与えて、前記主スイッチング素子を駆動するスイッチング素子駆動回路であって、
前記基準電位に対して正側の正極電位を提供する正極電源と、前記正側の電位とは絶対値が異なる、前記基準電位に対して負側の負極電位を提供する負極電源とを備え、前記基準電位に対して正負が非対称な正負両極電源である電源回路と、
一方の端子が前記制御端子の側に接続され、他方の端子が前記基準電位の側に接続されたインダクタと、
前記制御端子の側から前記基準電位の側への方向を順方向とする第１整流素子と第１スイッチとが直列に接続された第１電流路と、
前記基準電位の側から前記制御端子の側への方向を順方向とする第２整流素子と第２スイッチとが直列に接続された第２電流路と、を有し、
前記第１電流路と前記第２電流路とが並列接続された整流回路と、前記インダクタとが直列接続されて共振制御回路が構成され、
前記主スイッチング素子における前記制御端子と前記接地端子との間の寄生容量と前記共振制御回路とが共振回路を構成するように、前記共振制御回路が前記制御端子と前記基準電位との間に接続され、
さらに、前記共振制御回路における、前記制御端子の側とは反対側の端子の電位を、前記基準電位とは異なるバイアス電位に設定するバイアス回路を備える、スイッチング素子駆動回路。

【請求項2】

前記バイアス電位は、前記正極電位の絶対値と、前記負極電位の絶対値との比に比べて、前記正極電位と前記バイアス電位との電位差の絶対値と、前記負極電位と前記バイアス電位との電位差の絶対値との比が１対１に近い請求項１に記載のスイッチング素子駆動回路。

【請求項3】

前記バイアス回路は、前記共振制御回路の前記接地端子の側の端子と前記基準電位との間に接続されたバイアスコンデンサを含む請求項１又は２に記載のスイッチング素子駆動回路。

【請求項4】

前記バイアス回路は、前記バイアス電位を生成する分圧回路を含む請求項１から３の何れか一項に記載のスイッチング素子駆動回路。

【請求項5】

前記バイアス電位は、前記駆動信号による前記制御端子の電位の変化に伴って変化する前記寄生容量の電荷が平衡する電位である請求項１から４の何れか一項に記載のスイッチング素子駆動回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、スイッチング素子の制御端子に駆動信号を与えて、そのスイッチング素子を駆動するスイッチング素子駆動回路に関する。

【背景技術】

【0002】

例えば、ＦＥＴ（Field Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）などのスイッチング素子は、ゲート端子（制御端子）とソース端子との間に電位差を生じさせるように駆動信号を与えられることで動作する。スイッチング素子のゲート端子とソース端子との間には、寄生容量が存在し、この寄生容量を充電する際に電力損失が発生する。また、この電力損失は、スイッチング周波数に比例するため、スイッチング周波数が高くなると、スイッチング素子を駆動する駆動回路の電力損失が大きくなり、当該回路や、駆動回路の電源の大型化を招く等の弊害を生じる可能性がある。

【0003】

特開平３−６０３６０号公報（特許文献１）には、この寄生容量による影響を抑制するために並列共振回路を備えたゲート駆動回路が開示されている。このゲート駆動回路は、寄生容量と並列共振回路を構成するようにインダクタを備えると共に、このインダクタと寄生容量との間で電荷を往復させるように通流方向を定める整流回路を備えている。整流回路には、電流の通流及び遮断を制御するためのスイッチ（スイッチング素子）が備えられている（以上、特許文献１の第１図等参照）。また、同様の構成は、米国特許出願公開第ＵＳ２０１２／０１７６１７６Ａ１号明細書（特許文献２）にも記載されている。これらのゲート駆動回路では、基本的には、寄生容量とインダクタとの間でエネルギー交換がなされるので、電力損失が軽減される。

【0004】

特許文献１の駆動信号は、基準電位に対して対称な正負電位を有する正負両極信号である。しかし、炭化ケイ素（ＳｉＣ）を用いたＭＯＳＦＥＴなどでは、基準電位に対して正側の電位の耐圧に比べて負側の電位の耐圧が低い素子もある。このため、このような正負両極信号の駆動信号でＳｉＣ−ＭＯＳＦＥＴを駆動する場合に、基準電位に対して非対称な正負電位を有する正負両極信号が必要となることがある。特許文献１の駆動信号は、基準電位に対して対称な正負電位を有する正負両極信号であるため、寄生容量とインダクタとの間を往復する電流もほぼ均等となる（例えば、特許文献１の第３図参照）。また、駆動パルスの電源を構成する正極電源及び負極電源の消費電力及び消費電流も、ほぼ同じとなる。

【0005】

一方、駆動信号が基準電位に対して非対称な正負両極信号である場合、寄生容量とインダクタとの間を往復する電流も不均等となる。また、駆動パルスの電源が正負両極電源であった場合には、正極電源及び負極電源の消費電力及び消費電流も不均等となる。このため、ある程度の電力損失の軽減効果は得られるかもしれないが、スイッチング素子を駆動する駆動回路や、当該駆動回路へ電力を供給する電源の負荷が高くなる可能性がある。また、消費電流の大きさに応じて耐力の高い部品を用いる必要が生じたり、正極側と負極側とで異なる仕様の部品を使用することによる調達コストの増加が生じたりする可能性もある。さらには、スイッチング素子の駆動信号の波形に、意図しないアンダーシュートなどを発生させ、駆動対象となるスイッチング素子のゲート端子（制御端子）の耐圧を超えてしまう可能性もある。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】特開平３−６０３６０号公報

【特許文献2】米国特許出願公開第ＵＳ２０１２／０１７６１７６Ａ１号明細書

【発明の概要】

【発明が解決しようとする課題】

【0007】

上記背景に鑑みて、基準電位に対して非対称な正負電位を有する正負両極信号を駆動信号としてスイッチング素子を駆動する駆動回路の電力損失を軽減すると共に、駆動回路内の負荷バランスの偏りが少なくなるように構成する技術の提供が望まれる。

【課題を解決するための手段】

【0008】

１つの態様として、上記に鑑みたスイッチング素子駆動回路は、
ソース端子又はエミッタ端子を接地端子とし、当該接地端子に基準電位が接続された主スイッチング素子の制御端子に駆動信号を与えて、前記主スイッチング素子を駆動するスイッチング素子駆動回路であって、
前記基準電位に対して正側の正極電位を提供する正極電源と、前記正側の電位とは絶対値が異なる、前記基準電位に対して負側の負極電位を提供する負極電源とを備え、前記基準電位に対して正負が非対称な正負両極電源である電源回路と、
一方の端子が前記制御端子の側に接続され、他方の端子が前記基準電位の側に接続されたインダクタと、
前記制御端子の側から前記基準電位の側への方向を順方向とする第１整流素子と第１スイッチとが直列に接続された第１電流路と、
前記基準電位の側から前記制御端子の側への方向を順方向とする第２整流素子と第２スイッチとが直列に接続された第２電流路と、を有し、
前記第１電流路と前記第２電流路とが並列接続された整流回路と、前記インダクタとが直列接続されて共振制御回路が構成され、
前記主スイッチング素子における前記制御端子と前記接地端子との間の寄生容量と前記共振制御回路とが共振回路を構成するように、前記共振制御回路が前記制御端子と前記基準電位との間に接続され、
さらに、前記共振制御回路における、前記制御端子の側とは反対側の端子の電位を、前記基準電位とは異なるバイアス電位に設定するバイアス回路を備える。

【0009】

主スイッチング素子の駆動信号は、寄生容量とインダクタとで構成される並列共振回路でのエネルギー交換によって、寄生容量に起因する電力損失が軽減される。並列共振回路の効果は、駆動信号が、基準電位に対して対称な正負両極信号である場合に非常に有効である。駆動信号が、非対称な正負両極信号である場合、基準電位に対する駆動信号の振幅が非対称となることに起因する直流成分が、共振回路に影響する。しかし、上記構成によれば、バイアス電位によって、当該直流成分をキャンセルすることができる。その結果、基準電位に対して非対称な正負電位を有する正負両極信号を駆動信号として主スイッチング素子を駆動する駆動回路の電力損失を軽減すると共に、駆動回路内の負荷バランスの偏りが少なくなるように構成することができる。

【0010】

スイッチング素子駆動回路のさらなる特徴と利点は、図面を参照して説明する実施形態についての以下の記載から明確となる。

【図面の簡単な説明】

【0011】

【図1】ゲート駆動回路の基本構成を示す模式的な回路ブロック図

【図2】ゲート駆動回路の構成例を示す模式的な回路図

【図3】駆動信号の波形の一例を示す波形図

【図4】共振コイルを流れる電流の波形の一例を示す波形図

【図5】電源を流れる電流の波形の一例を示す波形図

【図6】駆動信号の波形の他の例を示す波形図

【図7】共振コイルを流れる電流の波形の他の例を示す波形図

【図8】バイアス電位の設定原理を示す説明図

【図9】ゲート駆動回路の他の構成例を示す模式的な回路図

【図10】ゲート駆動信号の波形の変化の一例を示す波形図

【図11】共振コイルを流れる電流の波形の変化の一例を示す波形図

【図12】ゲート駆動回路の別の構成例を示す模式的な回路図

【図13】ゲート駆動回路の別の構成例を示す模式的な回路図

【図14】ゲート駆動回路の別の構成例を示す模式的な回路図

【図15】ゲート駆動回路の比較例を示す模式的な回路ブロック図

【発明を実施するための形態】

【0012】

以下、スイッチング素子駆動回路の実施形態を図面に基づいて説明する。図１は、ゲート駆動回路（スイッチング素子駆動回路）の基本構成を示す模式的な回路ブロック図であり、図２は、この基本構成に沿ったゲート駆動回路の構成例を示す模式的な回路図である。また、図１５は、図１に対応する比較例を示す模式的な回路ブロック図である。ゲート駆動回路１は、主スイッチング素子ＴＲを駆動対象として、主スイッチング素子ＴＲの制御端子に駆動信号ＳＰを与える回路である。

【0013】

本実施形態では、主スイッチング素子ＴＲとして、ＭＯＳ（Metal Oxide Semiconductor）型のＦＥＴを例示しており、制御端子はゲート端子である。主スイッチング素子ＴＲは、ソース端子を接地端子としたソース接地回路の形態で接続されている。主スイッチング素子ＴＲが、ＩＧＢＴの場合には、接続形態は、エミッタ端子を接地端子としたエミッタ接地回路の形態となる。ソース端子或いはエミッタ端子には、一般的にグラウンドと称される基準電位Ｖｒｅｆが接続されている。以下、接地端子に関して単にソース端子と称して説明する。当然ながら主スイッチング素子ＴＲがＩＧＢＴなどの場合には、各説明において、ソース端子をエミッタ端子と読み替えることができる。

【0014】

図１及び図２に示す形態では、駆動信号ＳＰは、基準電位Ｖｒｅｆに対して正負両方向の電位を有する両極性信号である。主スイッチング素子ＴＲは、ゲート−ソース間に予め規定された電圧を印加することによって、オフ状態からオン状態へと遷移する。ここで、状態遷移のためのしきい値電圧が、ソース端子に接続された基準電位Ｖｒｅｆに近い場合には、外来ノイズ等によって主スイッチング素子ＴＲがオン状態へと遷移する可能性がある。この場合、駆動信号ＳＰを両極性信号とすることによって、基準電位Ｖｒｅｆよりも低い電位を与えて主スイッチング素子ＴＲを安定してオフ状態とすることができる。例えば、炭化ケイ素（ＳｉＣ）を用いたＭＯＳＦＥＴは、上述したしきい値電圧が比較的低い素子である。従って、主スイッチング素子ＴＲが、ＳｉＣ−ＭＯＳＦＥＴである場合などに、このような両極性信号を駆動信号ＳＰとすると好適である。

【0015】

図１及び図２に例示するゲート駆動回路１には、両極性信号の駆動信号ＳＰを生成するために、両極性電源である電源回路ＰＳが備えられている。電源回路ＰＳは、正極電源ＢＰと負極電源ＢＮとが直列に接続され、その接続点が基準電位Ｖｒｅｆである。つまり、正極電源ＢＰは基準電位Ｖｒｅｆに対して正側の電位（正極電位Ｖｃｃ）を、ゲート駆動回路１に提供し、負極電源ＢＮは基準電位Ｖｒｅｆに対して負側の電位（負極電位Ｖｅｅ）を、ゲート駆動回路に提供する。ここで、基準電位Ｖｒｅｆはゼロであり、電源回路ＰＳは、“｜Ｖｃｃ｜＋｜Ｖｅｅ｜”の電圧をゲート駆動回路１に提供する。本実施形態では、基準電位Ｖｒｅｆに対する正極電位Ｖｃｃの絶対値（｜Ｖｃｃ｜）と、基準電位Ｖｒｅｆに対する負極電位Ｖｅｅの絶対値（｜Ｖｅｅ｜）とは異なる値である。また、本実施形態では、“｜Ｖｃｃ｜＞｜Ｖｅｅ｜”であり、基準電位Ｖｒｅｆに対する正極電位Ｖｃｃの絶対値（｜Ｖｃｃ｜）の方が、基準電位Ｖｒｅｆに対する負極電位Ｖｅｅの絶対値（｜Ｖｅｅ｜）よりも大きい。つまり、電源回路ＰＳは、正負が非対称な正負両極電源である。

【0016】

上述したように、主スイッチング素子ＴＲが、ＳｉＣ−ＭＯＳＦＥＴである場合などでは、駆動信号ＳＰが両極性信号であると好適である。但し、ＳｉＣ−ＭＯＳＦＥＴには、負極側の耐圧が正極側の耐圧に比べて低いものがある。本実施形態では、そのような特性のＳｉＣ−ＭＯＳＦＥＴも想定して、基準電位Ｖｒｅｆに対する正極電位Ｖｃｃの絶対値（｜Ｖｃｃ｜）の方が、基準電位Ｖｒｅｆに対する負極電位Ｖｅｅの絶対値（｜Ｖｅｅ｜）よりも大きい正負両極電源（電源回路ＰＳ）によって両極性信号の駆動信号ＳＰを生成している。

【0017】

駆動信号生成回路２は、マイクロコンピュータなどの不図示の制御装置からのタイミング信号ＴＰに基づき、電源回路ＰＳから提供される範囲の電圧振幅を有する駆動信号ＳＰを生成する。駆動信号生成回路２は、電源回路ＰＳの正極に接続された上段側スイッチ２１と、電源回路ＰＳの負極に接続された下段側スイッチ２２とが直列に接続されて構成されている。上段側スイッチ２１と下段側スイッチ２２とが排他的にオン状態となることによって、信号レベルが正極電位Ｖｃｃとなる状態と負極電位Ｖｅｅとなる状態とを有する駆動信号ＳＰが生成される。駆動信号ＳＰは、電流制限抵抗Ｒ３を介して、主スイッチング素子ＴＲのゲート端子に入力される。

【0018】

図２には、駆動信号生成回路２の具体的な回路構成例が示されている。ここでは、駆動信号生成回路２の２つのスイッチ（２１，２２）はバイポーラ型のトランジスタによって構成されている。上段側スイッチ２１は、ＮＰＮ型のトランジスタであり、下段側スイッチ２２は、ＰＮＰ型のトランジスタである。タイミング信号ＴＰの状態に応じて（タイミング信号ＴＰの信号レベルがハイ状態又はロー状態であるかに応じて）、ＮＰＮ型のトランジスタとＰＮＰ型のトランジスタとが排他的にオン状態となる。尚、後述するように、タイミング信号ＴＰは積分回路を介して両トランジスタのベース端子に入力されるため、両トランジスタは、同時にオン状態とならないように制御される。抵抗器Ｒ２１及び抵抗器Ｒ２２は、スイッチ（２１，２２）としてのトランジスタのコレクタ−エミッタ間に流れる電流を規定する抵抗である。

【0019】

また、抵抗器Ｒ２０とコンデンサＣ２０とは積分回路を構成している。この積分回路の出力は、スイッチ（２１，２２）の制御端子（ここではトランジスタのベース端子）に入力されている。コンデンサＣ２０の充電は抵抗器Ｒ２１を通る経路で行われる。従って、コンデンサＣ２０の電位が基準電位Ｖｒｅｆ（＝０）から正極電位Ｖｃｃ又は負極電位Ｖｅｅとなるまでには、抵抗器Ｒ２０の抵抗値及びコンデンサＣ２０の静電容量によって定まる時定数（τ＝抵抗値×静電容量）に対応する時間を要する。一方、コンデンサＣ２０の放電は、抵抗器Ｒ２０を通ることなく、上段側スイッチ２１及び下段側スイッチ２２の何れか一方のトランジスタのベース−エミッタ間を経由して行われる。従って、コンデンサＣ２０の電位が、正極電位Ｖｃｃ又は負極電位Ｖｅｅから基準電位Ｖｒｅｆ（＝０）となるまでの時間は短い。積分回路の効果により、タイミング信号ＴＰの立ち上がりに対して、駆動信号ＳＰの電位が正極電位Ｖｃｃとなる時刻は、上記時定数τに応じた時間分だけ遅れる。また、積分回路の効果により、タイミング信号ＴＰの立ち下がりに対して、駆動信号ＳＰの電位が負極電位Ｖｅｅとなる時刻も、上記時定数τに応じた時間分だけ遅れる。

【0020】

一方、駆動信号ＳＰの電位が正極電位Ｖｃｃから変化する時刻は、タイミング信号ＴＰの立ち下がりに対してほぼ同期する。また、駆動信号ＳＰの電位が負極電位Ｖｅｅから変化する時刻も、タイミング信号ＴＰの立ち上がりに対してほぼ同期する。上述したように、タイミング信号ＴＰの変化に応答して、駆動信号ＳＰの電位が正極電位Ｖｃｃとなる時刻及び駆動信号ＳＰの電位が負極電位Ｖｅｅとなる時刻は、時定数τに応じた時間分だけ遅れる。従って、駆動信号ＳＰの電位は、タイミング信号ＴＰの立ち下がりに対してほぼ同期して正極電位Ｖｃｃからハイインピーダンス（Ｈｉ−Ｚ）状態となる。同様に、駆動信号ＳＰの電位は、タイミング信号ＴＰの立ち上がりに対してほぼ同期して負極電位ＶｅｅからＨｉ−Ｚ状態となる。本実施形態のゲート駆動回路１は、このＨｉ−Ｚ状態の際に、以下に説明するように、共振回路による電気振動を生じさせる。

【0021】

ＦＥＴなどのスイッチング素子のゲート−ソース間には、［ｎＦ］〜［ｐＦ］のオーダーではあるが、寄生容量ＰＣが存在する。図１及び図２に示すようなｎチャネル型のＦＥＴは、ソース端子に対して正方向の電圧をゲート端子に印加することでオン状態となる。
つまり、駆動信号ＳＰは、低電位状態から高電位状態へと立ち上がることになる。この際、駆動信号ＳＰのエネルギーが寄生容量ＰＣを充電するために使用され、電力損失が生じる。また、寄生容量ＰＣの充電によって、例えば駆動信号ＳＰの立ち上がりが遅れる。主スイッチング素子ＴＲのオン・オフを切換えるスイッチング周波数が高くなると、寄生容量ＰＣに起因する電力損失が無視できなくなる。

【0022】

この寄生容量ＰＣによる影響を抑制するため、ゲート駆動回路１には、寄生容量ＰＣと並列共振回路を構成するように、共振コイルＬ１（インダクタ）が備えられている。この共振コイルＬ１は、一方の端子がゲート端子（制御端子）の側に接続され、他方の端子が基準電位Ｖｒｅｆの側に接続されている。この並列共振回路は、共振コイルＬ１を含む共振制御回路３と寄生容量ＰＣとが並列に接続される形態で構成されている。共振制御回路３は、整流回路４と共振コイルＬ１とが直列接続されて構成されている。

【0023】

整流回路４は、互いに逆方向の通流を許容する第１電流路４１と第２電流路４２とが並列接続されて構成されている。第１電流路４１は、ゲート端子（制御端子）の側から基準電位Ｖｒｅｆの側への方向を順方向とする第１整流素子Ｄ１と第１スイッチＳ１とが直列に接続されて構成されている。つまり、第１電流路４１は、寄生容量ＰＣから共振コイルＬ１へのエネルギーの移動を許容する電流路である。第２電流路４２は、基準電位Ｖｒｅｆの側からゲート端子（制御端子）の側への方向を順方向とする第２整流素子Ｄ２と第２スイッチＳ２とが直列に接続されて構成されている。つまり、第２電流路４２は、共振コイルＬ１から寄生容量ＰＣへのエネルギーの移動を許容する電流路である。

【0024】

第１電流路４１及び第２電流路４２において、各整流素子（Ｄ１，Ｄ２）にそれぞれ直列に接続されているスイッチ（Ｓ１，Ｓ２）は、本実施形態ではＦＥＴにより構成されている。第１スイッチＳ１及び第２スイッチＳ２を構成するＦＥＴのゲート端子には、タイミング信号ＴＰが電流制限抵抗を介して入力されている。第１スイッチＳ１はｐチャネル型のＦＥＴであり、第２スイッチＳ２はｎチャネル型のＦＥＴである。タイミング信号ＴＰの状態に応じて（ハイ状態又はロー状態であるかに応じて）、ｐチャネル型のＦＥＴとｎチャネル型のＦＥＴとが排他的にオン状態となる。

【0025】

タイミング信号ＴＰがロー状態からハイ状態へと立ち上がると、第２スイッチＳ２を構成するｎチャネル型のＦＥＴがオン状態となり、第２電流路４２が通流を許容する状態となる。第２電流路４２は、共振コイルＬ１から寄生容量ＰＣへのエネルギーの移動を許容する電流路であるから、共振コイルＬ１のエネルギーにより、寄生容量ＰＣが充電され、主スイッチング素子ＴＲのゲート端子の電位は上昇する。タイミング信号ＴＰが立ち上がった後、上述した時定数τに対応する時間が経過するまで、駆動信号ＳＰはＨｉ−Ｚ状態である。従って、タイミング信号ＴＰが立ち上がった後、時定数τに対応する時間が経過するまでは、共振コイルＬ１のエネルギーにより主スイッチング素子ＴＲが駆動される。
時定数τに対応する時間が経過した後は、駆動信号生成回路２を介して、電源回路ＰＳ（この場合は正極電源ＢＰ）から電力が供給されて主スイッチング素子ＴＲが駆動される。

【0026】

タイミング信号ＴＰがハイ状態からロー状態へと立ち下がると、第１スイッチＳ１を構成するｐチャネル型のＦＥＴがオン状態となり、第１電流路４１が通流を許容する状態となる。第１電流路４１は、寄生容量ＰＣから共振コイルＬ１へのエネルギーの移動を許容する電流路であるから、寄生容量ＰＣに充電されていたエネルギーは、共振コイルＬ１に移動する。タイミング信号ＴＰが立ち下がった後、上述した時定数τに対応する時間が経過するまで、駆動信号ＳＰはＨｉ−Ｚ状態である。従って、タイミング信号ＴＰが立ち下がった後、時定数τに対応する時間が経過するまでは、共振コイルＬ１にエネルギーが移動することによって、主スイッチング素子ＴＲのゲート端子の電位が下降する。時定数τに対応する時間が経過した後は、ゲート端子が駆動信号生成回路２を介して電源回路ＰＳ（この場合は負極電源ＢＮ）に接続され、ゲート端子の電位が下降して主スイッチング素子ＴＲがオフ状態となる。

【0027】

本実施形態では、ゲート駆動回路１は、さらに、バイアス回路５を備えて構成されている。バイアス回路５は、共振制御回路３における、ゲート端子の側とは反対側の端子の電位を、主スイッチング素子ＴＲのソース端子の電位とは異なるバイアス電位Ｖｂに設定する。本実施形態では、上述したように、“｜Ｖｃｃ｜＞｜Ｖｅｅ｜”であり、バイアス電位Ｖｂは、主スイッチング素子ＴＲのソース端子の電位（基準電位Ｖｒｅｆ）に対して正方向の電位である。本実施形態のように、正負両極性の電源である電源回路ＰＳが、正負の絶対値が同じではない非対称な電源である場合には、このように適切なバイアス電位Ｖｂを設定することで、共振回路による効果を高めることができる。

【0028】

図１５の回路ブロックは、本実施形態の回路ブロックを示す図１に対応する比較例の回路１００を示している。比較例の回路１００は、図１に示すゲート駆動回路１からバイアス回路５を除き、共振制御回路３が基準電位Ｖｒｅｆに接続された形態となる。このような比較例の回路１００の回路構成は、図２より容易に類推可能であるから、図示は省略する。以下、図３から図７を参照して、本実施形態のゲート駆動回路１と、比較例の回路１００との違い、即ちバイアス回路５の有無による違いについて説明する。

【0029】

図３から図５の波形図は、電源回路ＰＳの仕様を“｜Ｖｃｃ｜：｜Ｖｅｅ｜≒３：２”とした場合のシミュレーション結果を示している。また、図６及び図７は、電源回路ＰＳの仕様を“｜Ｖｃｃ｜：｜Ｖｅｅ｜≒２：１”とした場合のシミュレーション結果を示している。基準電位Ｖｒｅｆはゼロである。図３及び図６は、駆動信号ＳＰの波形を示しており、図４及び図７は、共振コイルＬ１を流れる電流の波形を示しており、図５は、電源回路ＰＳを流れる電流の波形を示している。図３及び図６において、実線は図１及び図２に示す形態のゲート駆動回路１の駆動信号ＳＰを示し、破線は図１５に示す形態の比較例の回路１００の駆動信号ＳＰを示している。図４及び図７において、実線は図１及び図２に示す形態のゲート駆動回路１の共振コイルＬ１を流れる電流を示し、破線は図１５に示す形態の比較例の回路１００の共振コイルＬ１を流れる電流を示している。図５については、後述する。

【0030】

図３に示すように、特に駆動信号ＳＰの立ち上がりにおいて、バイアス回路５を有するゲート駆動回路１の方が、駆動信号ＳＰの遅れが解消され、波形もより矩形派に近い形状となっている。ここで、図４を参照すると、破線で示すように、比較例の回路１００の共振コイルＬ１を流れる電流は、正負の電流の大きさが均等ではない。即ち、寄生容量ＰＣから共振コイルＬ１へ流れる電流（正電流）の方が、共振コイルＬ１から寄生容量ＰＣへ流れる電流（負電流）よりも大きい。このため、駆動信号ＳＰの立ち上がりでは、寄生容量ＰＣを充電するためのエネルギーが不足し、立ち上がりに遅れが生じている。駆動信号ＳＰの立ち下がりでは、寄生容量ＰＣのエネルギーが充分放電されるために遅れが生じていない。このため、比較例の回路１００の駆動信号ＳＰは、対称性が崩れて歪んだ波形となっている。尚、寄生容量ＰＣを充電するために不足するエネルギーは電源回路ＰＳから補填される。

【0031】

本実施形態のゲート駆動回路１では、図４に実線で示すように、共振コイルＬ１を流れる電流は、正負の電流の大きさがほぼ均等である。つまり、寄生容量ＰＣを充電するためのエネルギーと、寄生容量ＰＣから放電されるエネルギーとがほぼ等価である。このため、比較例の回路１００の駆動信号ＳＰに比べ、立ち上がりの遅れが解消され、立ち上がりでは遅れが生じている。但し、本実施形態のゲート駆動回路１の駆動信号ＳＰは、対称性が崩れることなく歪みの少ない波形となっている。尚、寄生容量ＰＣと共振コイルＬ１との間で往復する電荷は、回路内のインピーダンスによって減少する。このような電荷の減少によって不足するエネルギーは電源回路ＰＳから補填される。

【0032】

図５は、電源回路ＰＳを流れる電流の波形を示している。上段及び２段目に示す波形は、本実施形態のゲート駆動回路１の電源回路を流れる電流を示しており、実線は負極電源ＢＮを流れる電流、破線は正極電源ＢＰを流れる電流を示している。３段目及び下段に示す波形は、比較例の回路１００の電源回路を流れる電流を示しており、３段目の一点鎖線は負極電源ＢＮを流れる電流、３段目の二点鎖線は正極電源ＢＰを流れる電流を示している。

【0033】

上述したように、比較例の回路１００では、駆動信号ＳＰの立ち上がりにおいて寄生容量ＰＣを充電するためのエネルギーが不足し、正極電源ＢＰから補填される。従って、正極電源ＢＰには大きな電流が流れる。一方、駆動信号ＳＰの立ち下がりにおいては、エネルギーが不足しないため、負極電源ＢＮにはほとんど電流は流れない。本実施形態のゲート駆動回路１では、上述したように寄生容量ＰＣを充電するためのエネルギーと、寄生容量ＰＣから放電されるエネルギーとがほぼ等価である。このため、正極電源ＢＰ及び負極電源ＢＮを流れる電流もほぼ等価である。また、本実施形態のゲート駆動回路１では、比較例の回路１００のように、共振コイルＬ１を流れる電流が正負何れかの方向に偏向しない。従って、正極電源ＢＰ及び負極電源ＢＮを流れる電流の最大振幅も、本実施形態のゲート駆動回路１では、比較例の回路１００に対して約半分となる。

【0034】

上述したような、本実施形態のゲート駆動回路１と比較例の回路１００との差は、電源回路ＰＳにおける正極電源ＢＰと負極電源ＢＮとの電圧の比率が大きくなるとより顕著となる。上述したように、図６及び図７は、正極電源ＢＰと負極電源ＢＮとの電圧の比率、即ち、“｜Ｖｃｃ｜：｜Ｖｅｅ｜”を“２：１”とした場合のシミュレーション結果を示している。図６に破線で示すように、比較例の回路１００の駆動信号ＳＰは、図３よりもさらに対称性が崩れ、大きなアンダーシュート（電圧サージ）及びアンダーシュートに起因する大きな振動を有する歪んだ波形となっている。また、このアンダーシュートは主スイッチング素子ＴＲの損失を増大させる。一方、図６に実線で示すように、本実施形態のゲート駆動回路１の駆動信号ＳＰは、図３と同様に、対称性に優れ、矩形波に近い波形となっている。

【0035】

ここで、図７を参照すると、破線で示すように、比較例の回路１００の共振コイルＬ１を流れる正負の電流の大きさの差が、図４に比べてさらに大きい。このため、駆動信号ＳＰの立ち上がりでは、寄生容量ＰＣを充電するためのエネルギーがさらに不足し、立ち上がりに大きな遅れが生じている。駆動信号ＳＰの立ち下がりでは、寄生容量ＰＣのエネルギーが必要以上に放電されるために遅れが生じないだけでなく、必要以上に駆動信号ＳＰの電位が低下してアンダーシュートを生じることになる。このため、比較例の回路１００の駆動信号ＳＰは、対称性が崩れて歪んだ波形となっている。

【0036】

このように、本実施形態のゲート駆動回路１では、駆動信号ＳＰの波形が対称性を有した矩形波に近いものとなり、主スイッチング素子ＴＲを安定して制御することができる。
また、共振コイルＬ１と寄生容量ＰＣとの間での、安定した電気振動を実現することができるので、電源回路ＰＳへの負担も軽減することができる。また、電源回路ＰＳが正負両極性の電源を用いて構成される場合に、正極電源ＢＰと負極電源ＢＮとの負荷を均等にすることができる。従って、正負何れかの電源の仕様を高くする必要がなく、部品の調達コストの上昇を抑制することができる。また、正負何れかの電源の負担が大きくなって一方の寿命に影響する可能性も低くなり、ゲート駆動回路１の信頼性の低下を抑制することができる。

【0037】

ところで、バイアス回路５によって設定されるバイアス電位Ｖｂは、駆動信号ＳＰによるゲート端子の電位の変化に伴って変化する寄生容量ＰＣの電荷が平衡する電位であると好適である。図８は、そのようにして設定されるバイアス電位Ｖｂを示している。主スイッチング素子ＴＲをターンオンさせる場合、主スイッチング素子ＴＲのゲート電圧は、図８に示すように、ＶｅｅからＶｃｃへと遷移する。この際、寄生容量ＰＣの電荷は、“−Ｑ１”から“Ｑ２”へと遷移する。図中の“Ｑｃ”は、“−Ｑ１”と“Ｑ２”との間で変動する寄生容量ＰＣの電荷が平衡する点を示している。即ち、“Ｑｃ＝（｜−Ｑ１｜＋｜Ｑ２｜）／２”である。バイアス電位Ｖｂは、寄生容量ＰＣの電荷が“Ｑｃ”となる際のゲート電圧であると好適である。この電位を振動の中心として、電気振動が発生することで、共振コイルＬ１に流れる電流が、正負両方向において平衡する。

【0038】

図１及び図２に示す分圧回路６は、バイアス電位Ｖｂを抵抗器Ｒ１と抵抗器Ｒ２との分圧によって設定している。分圧回路６によって、バイアス電位Ｖｂの初期値が設定される。分圧回路６は、抵抗分圧電位“（Ｒ１・｜Ｖｅｅ｜＋Ｒ２・Ｖｃｃ）／（Ｒ１＋Ｒ２）”が、上述した電荷の中点“Ｑｃ”に対応する電位となるように抵抗器Ｒ１及び抵抗器Ｒ２の値が設定されている。尚、抵抗器Ｒ１及び抵抗器Ｒ２は、電力消費の抑制を１つの理由として、概ね１００［ｋΩ］以上の大きい抵抗値であることが好ましい。また、図１及び図２に示すようにバイアス回路５がバイアスコンデンサＣ１を備えている場合には、主スイッチング素子ＴＲがスイッチングを開始した後、バイアス電位Ｖｂが最適点へと移動する。抵抗分圧電位に依存することなく、最適点への移動を速やかに行わせるためには、分圧回路６のインピーダンスが高い方がよい。従って、この理由からも、抵抗器Ｒ１及び抵抗器Ｒ２は、概ね１００［ｋΩ］以上の大きい抵抗値であることが好ましい。

【0039】

上述したように、主スイッチング素子ＴＲがスイッチングを開始した後、バイアスコンデンサＣ１の作用によって、バイアス電位Ｖｂは最適点へと移動する。従って、分圧回路６は、厳密に図８に示した条件通りに抵抗分圧電位を設定する必要はない。主スイッチング素子ＴＲには個体差があるため、寄生容量ＰＣの静電容量も主スイッチング素子ＴＲに応じて異なる。また、共振コイルＬ１のインダクタンスにも個体差がある。従って、分圧回路６によって設定される電位は、理想的なバイアス電位Ｖｂと異なっていてもよい。ある程度、バイアス電位Ｖｂに近い値に設定されていれば、バイアスコンデンサＣ１によって最適電位へと収束させる時間を減らすことができる。このため、例えば、分圧回路６によって設定される電位は、ＶｃｃとＶｅｅとの中点であってもよい。何れにしても、バイアス電位Ｖｂは、正極電位Ｖｃｃの絶対値（｜Ｖｃｃ｜））と、負極電位Ｖｅｅの絶対値（｜Ｖｅｅ｜）との比（｜Ｖｃｃ｜：｜Ｖｅｅ｜））に比べて、正極電位Ｖｃｃとバイアス電位Ｖｂとの電位差の絶対値（｜Ｖｃｃ−Ｖｂ｜）と、負極電位Ｖｅｅとバイアス電位Ｖｂとの電位差の絶対値（｜Ｖｂ−Ｖｅｅ｜）との比（｜Ｖｃｃ−Ｖｂ｜：｜Ｖｂ−Ｖｅｅ｜）が１対１に近い値となっている。

【0040】

このようなバイアスコンデンサＣ１の働きに着目すれば、ゲート駆動回路１は、他の回路構成も採り得ることが明らかである。図９は、ゲート駆動回路１の他の構成例を示している。図２に例示したゲート駆動回路１では、分圧回路６とバイアスコンデンサＣ１とを備えてバイアス回路５が構成されていた。しかし、図９に例示したゲート駆動回路１では、バイアスコンデンサＣ１のみでバイアス回路５が構成されている。

【0041】

上述したように、分圧回路６は、バイアス電位Ｖｂの初期値を設定している。分圧回路６を有する場合、電源投入後、共振コイルＬ１の基準電位Ｖｒｅｆ側の電位を、速やかにバイアス電位Ｖｂに設定することができる。分圧回路６が備えられない場合には、図１０に示すように、ゲート駆動回路１が動作を開始した後、バイアスコンデンサＣ１の作用によって、共振コイルＬ１の基準電位Ｖｒｅｆ側の電位がバイアス電位Ｖｂの最適値に移動する。同様に、共振コイルＬ１を流れる電流も、電源の投入直後には正負が不均衡であるが、バイアス電位Ｖｂの移動に伴って正負両方向に均衡のとれたものとなる。図９に例示した構成は、電源回路ＰＳが、“Ｖｃｃ＝｜Ｖｅｅ｜”の対称電源、或いは、“Ｖｃｃ”と“｜Ｖｅｅ｜”との差が比較的小さい非対称電源であり、電源電圧の精度が高い場合に、特に有効な回路となり得る。

【0042】

以上説明したように、ソース端子又はエミッタ端子を接地端子とし、この接地端子に基準電位Ｖｒｅｆが接続された主スイッチング素子ＴＲのゲート端子（制御端子）に駆動信号ＳＰを与えて、主スイッチング素子ＴＲを駆動するゲート駆動回路１（スイッチング素子駆動回路）は、主スイッチング素子ＴＲのゲート端子の寄生容量ＰＣによるゲート駆動回路１の電力損失を軽減すると共に、回路内の負荷バランスの偏りが少なくなるように構成される。具体的には、ゲート駆動回路１は、共振コイルＬ１（インダクタ）と、第１電流路４１と、第２電流路４２とを備える。共振コイルＬ１（インダクタ）は、一方の端子がゲート端子の側に接続され、他方の端子が基準電位Ｖｒｅｆの側に接続されている。第１電流路４１は、ゲート端子の側から基準電位Ｖｒｅｆの側への方向を順方向とする第１整流素子Ｄ１と第１スイッチＳ１とが直列に接続されて構成されている。第２電流路４２は、基準電位Ｖｒｅｆの側からゲート端子の側への方向を順方向とする第２整流素子Ｄ２と第２スイッチＳ２とが直列に接続されて構成されている。尚、「基準電位Ｖｒｅｆの側」とは、回路の接続先が「基準電位Ｖｒｅｆ」から「バイアス電位Ｖｂ」に代わった場合においても成立する。バイアス電位Ｖｂは、対象となる電位に対してオフセットを設定するものであり、バイアス電位Ｖｂは基準電位Ｖｒｅｆを対象となる電位としてオフセットを設定する。従って、「バイアス電位Ｖｂの側」は、「基準電位Ｖｒｅｆの側」と等価である。

【0043】

ゲート駆動回路１において、第１電流路４１と第２電流路４２とが並列接続された整流回路４と、共振コイルＬ１とが直列接続されて共振制御回路３が構成される。そして、主スイッチング素子におけるゲート端子と接地端子との間の寄生容量ＰＣと共振制御回路３とが共振回路を構成するように、共振制御回路３が制御端子と基準電位Ｖｒｅｆとの間に接続される。さらに、ゲート駆動回路１は、共振制御回路３における、ゲート端子の側とは反対側の端子の電位を、基準電位Ｖｒｅｆの電位とは異なるバイアス電位Ｖｂに設定するバイアス回路５を備える。第１スイッチＳ１及び第２スイッチＳ２は排他的にオン状態となり、第１電流路４１及び第２電流路４２は排他的に通流を許容する状態となる。駆動信号ＳＰの信号レベルが遷移するタイミングに応じて、第１スイッチＳ１及び第２スイッチＳ２が切り替わり、共振コイルＬ１と寄生容量ＰＣとの間で共振を生じさせる。

【0044】

〔その他の実施形態〕
以下、スイッチング素子駆動回路（ゲート駆動回路（１））のその他の実施形態について説明する。尚、以下に説明する各実施形態の構成は、それぞれ単独で適用されるものに限られず、矛盾が生じない限り、他の実施形態の構成と組み合わせて適用することも可能である。

【0045】

（１）ゲート駆動回路１は、上述した形態に限らず、種々の変形例により実現されてもよい。図１２は、ゲート駆動回路１のさらに別の構成例を示している。図１２に示すように、バイアス回路５は、正極電位Ｖｃｃと負極電位Ｖｅｅとの間に、抵抗器とコンデンサとの並列回路を直列に接続して構成されてもよい。具体的には、抵抗器Ｒ１とコンデンサＣ１１の並列回路と、抵抗器Ｒ２とコンデンサＣ１２との並列回路との直列回路によって構成されてもよい。

【0046】

（２）また、ゲート駆動回路１は、図１３に示すように、構成されてもよい。即ち、バイアス回路５が、抵抗器による分圧回路６のみによって構成される形態を妨げるものではない。上述したように、抵抗器による分圧回路６では、正確なバイアス電位Ｖｂを設定できない可能性はある。しかし、少しでも理想的なバイアス電位Ｖｂに近い値のバイアスを与えることができれば、共振コイルＬ１を流れる電流の不均衡を是正することができる。そして、駆動信号ＳＰの非対称性も軽減することができる。

【0047】

（３）上記においては、駆動信号ＳＰが、基準電位Ｖｒｅｆに対して正負両方向の電位を有する両極性信号であり、両極性信号の駆動信号ＳＰを生成するために、両極性電源である電源回路ＰＳが構成されている形態を例示した。しかし、駆動信号ＳＰが、基準電位Ｖｒｅｆに対して正負片方向の電位を有する単極性信号であり、電源回路ＰＳが単極性電源であっても、主スイッチング素子ＴＲのゲート端子における寄生容量ＰＣが駆動信号ＳＰに影響する場合がある。従って、駆動信号ＳＰが単極性信号であり、電源回路ＰＳが単極性電源であっても、上述したようなバイアス回路５を有してゲート駆動回路１が構成されると好適である。図１４は、図２に対応するゲート駆動回路１の構成例を例示している。

【0048】

（４）上記においては、基準電位Ｖｒｅｆに対して正方向のバイアス電位Ｖｂを与える例を示した。しかし、バイアス電位Ｖｂは、基準電位Ｖｒｅｆに対して正方向に限らず、負方向の場合もある。基準電位Ｖｒｅｆに対するバイアス電位Ｖｂの方向は、基準電位Ｖｒｅｆと正極電位Ｖｃｃとの差と、基準電位Ｖｒｅｆと負極電位Ｖｅｅとの差との関係や、寄生容量ＰＣに対して充放電される電荷が平衡する電位によって定まる。

【0049】

〔実施形態の概要〕
以下、上記において一例として示したスイッチング素子駆動回路（１）の概要について簡単に説明する。

【0050】

１つの態様として、スイッチング素子駆動回路（１）は、
ソース端子又はエミッタ端子を接地端子とし、当該接地端子に基準電位（Ｖｒｅｆ）が接続された主スイッチング素子（ＴＲ）の制御端子に駆動信号（ＳＰ）を与えて、前記主スイッチング素子（ＴＲ）を駆動するスイッチング素子駆動回路（１）であって、
前記基準電位（Ｖｒｅｆ）に対して正側の正極電位（Ｖｃｃ）を提供する正極電源（ＢＰ）と、前記正側の電位（Ｖｃｃ）とは絶対値が異なる、前記基準電位（Ｖｒｅｆ）に対して負側の負極電位（Ｖｅｅ）を提供する負極電源（ＢＮ）とを備え、前記基準電位（Ｖｅｒｆ）に対して正負が非対称な正負両極電源である電源回路（ＰＳ）と、
一方の端子が前記制御端子の側に接続され、他方の端子が前記基準電位（Ｖｒｅｆ）の側に接続されたインダクタ（Ｌ１）と、
前記制御端子の側から前記基準電位（Ｖｒｅｆ）の側への方向を順方向とする第１整流素子（Ｄ１）と第１スイッチ（Ｓ１）とが直列に接続された第１電流路（４１）と、
前記基準電位（Ｖｒｅｆ）の側から前記制御端子の側への方向を順方向とする第２整流素子（Ｄ２）と第２スイッチ（Ｓ２）とが直列に接続された第２電流路（４２）と、を有し、
前記第１電流路（４１）と前記第２電流路（４２）とが並列接続された整流回路（４）と、前記インダクタ（Ｌ１）とが直列接続されて共振制御回路（３）が構成され、
前記主スイッチング素子（ＴＲ）における前記制御端子と前記接地端子との間の寄生容量（ＰＣ）と前記共振制御回路（３）とが共振回路を構成するように、前記共振制御回路（３）が前記制御端子と前記基準電位（Ｖｒｅｆ）との間に接続され、
さらに、前記共振制御回路（３）における、前記制御端子の側とは反対側の端子の電位を、前記基準電位（Ｖｒｅｆ）とは異なるバイアス電位（Ｖｂ）に設定するバイアス回路（５）を備える。

【0051】

主スイッチング素子（ＴＲ）の駆動信号（ＳＰ）は、寄生容量（ＰＣ）とインダクタ（Ｌ１）とで構成される並列共振回路でのエネルギー交換によって、寄生容量（ＰＣ）に起因する電力損失が軽減される。並列共振回路の効果は、駆動信号（ＳＰ）が、基準電位（Ｖｒｅｆ）に対して対称な正負両極信号である場合に非常に有効である。駆動信号（ＳＰ）が、非対称な正負両極信号である場合、基準電位（Ｖｒｅｆ）に対する駆動信号（ＳＰ）の振幅が非対称となることに起因する直流成分が、共振回路に影響する。しかし、上記構成によれば、バイアス電位（Ｖｂ）によって、当該直流成分をキャンセルすることができる。その結果、基準電位（Ｖｒｅｆ）に対して非対称な正負電位を有する正負両極信号を駆動信号（ＳＰ）として主スイッチング素子（ＴＲ）を駆動する駆動回路（１）の電力損失を軽減すると共に、駆動回路（１）内の負荷バランスの偏りが少なくなるように構成することができる。

【0052】

ここで、前記バイアス電位（Ｖｂ）は、前記正極電位（Ｖｃｃ）の絶対値（｜Ｖｃｃ｜））と、前記負極電位（Ｖｅｅ）の絶対値（｜Ｖｅｅ｜）との比（｜Ｖｃｃ｜：｜Ｖｅｅ｜））に比べて、正極電位（Ｖｃｃ）とバイアス電位（Ｖｂ）との電位差の絶対値（｜Ｖｃｃ−Ｖｂ｜）と、負極電位（Ｖｅｅ）とバイアス電位（Ｖｂ）との電位差の絶対値（｜Ｖｂ−Ｖｅｅ｜）との比（｜Ｖｃｃ−Ｖｂ｜：｜Ｖｂ−Ｖｅｅ｜）が１対１に近い電位であると好適である。バイアス電位（Ｖｂ）は、共振回路から見て、正極電位（Ｖｃｃ）と負極電位（Ｖｅｅ）との電気的な中点に当たる。従って、バイアス電位（Ｖｂ）を基準とした正極電位（Ｖｃｃ）の絶対値と負極電位（Ｖｅｅ）の絶対値との比が１対１に近くなれば、共振回路に影響を与える直流成分を低減させることができる。

【0053】

ここで、１つの態様として、前記バイアス回路（５）は、前記共振制御回路（３）の前記接地端子の側の端子と前記基準電位との間に接続されたバイアスコンデンサ（Ｃ１）を含むと好適である。基準電位（Ｖｒｅｆ）に対する駆動信号（ＳＰ）の振幅が非対称となることに起因する直流成分は、バイアスコンデンサ（Ｃ１）によって吸収される。駆動信号（ＳＰ）の振幅中心は、基準電位（Ｖｒｅｆ）に対してバイアス電位（Ｖｂ）の分だけ移動するので、当該直流成分はキャンセルされる。

【0054】

また、１つの態様として、前記バイアス回路（５）は、前記バイアス電位（Ｖｂ）を生成する分圧回路（６）を含むと好適である。分圧回路（６）を有することにより、バイアス電位（Ｖｂ）を迅速に設定することができる。

【0055】

１つの態様として、前記バイアス電位（Ｖｂ）は、前記駆動信号（ＳＰ）による前記制御端子の電位の変化に伴って変化する前記寄生容量（ＰＣ）の電荷が平衡する電位であると好適である。このようにバイアス電位（Ｖｂ）を定めると、主スイッチング素子（ＴＲ）の特性、つまり、寄生容量（ＰＣ）に応じたバイアス電位（Ｖｂ）を適切に設定することができる。

【符号の説明】

【0056】

１ ：ゲート駆動回路（スイッチング素子駆動回路）
３ ：共振制御回路
４ ：整流回路
５ ：バイアス回路
６ ：分圧回路
４１ ：第１電流路
４２ ：第２電流路
Ｃ１ ：バイアスコンデンサ
Ｄ１ ：第１整流素子
Ｄ２ ：第２整流素子
Ｌ１ ：共振コイル（インダクタ）
ＰＣ ：寄生容量
Ｓ１ ：第１スイッチ
Ｓ２ ：第２スイッチ
ＳＰ ：駆動信号
ＴＲ ：主スイッチング素子
Ｖｂ ：バイアス電位
Ｖｒｅｆ ：基準電位

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】