特許 6378142 フリップフロップ回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6378142

(24)【登録日】2018年8月3日

(45)【発行日】2018年8月22日

(54)【発明の名称】フリップフロップ回路

(51)【国際特許分類】

   H03K 3/037 20060101AFI20180813BHJP

   G06F 1/04 20060101ALI20180813BHJP

   G06F 1/32 20060101ALI20180813BHJP

   H03K 19/00 20060101ALI20180813BHJP

【ＦＩ】

   H03K3/037 B

   G06F1/04 576

   G06F1/32 Z

   H03K19/00 210

【請求項の数】5

【全頁数】10

(21)【出願番号】特願2015-137247(P2015-137247)

(22)【出願日】2015年7月8日

(65)【公開番号】特開2017-22500(P2017-22500A)

(43)【公開日】2017年1月26日

【審査請求日】2017年9月15日

(73)【特許権者】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(73)【特許権者】

【識別番号】317011920

【氏名又は名称】東芝デバイス＆ストレージ株式会社

(74)【代理人】

【識別番号】100107928

【弁理士】

【氏名又は名称】井上 正則

(72)【発明者】

【氏名】田中 康規

(72)【発明者】

【氏名】菊地 直人

(72)【発明者】

【氏名】平川 菜津美

(72)【発明者】

【氏名】高山 伸一

(72)【発明者】

【氏名】増見 純也

【審査官】 緒方 寿彦

(56)【参考文献】

【文献】 特表２００７−５３５０３１（ＪＰ，Ａ）

【文献】 特開２０１１−０５４９８０（ＪＰ，Ａ）

【文献】 特開２００９−０６０５６０（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００９／００５８４８６（ＵＳ，Ａ１）

【文献】 特開２０１１−１７１９１６（ＪＰ，Ａ）

【文献】 特表２０１６−５１４４１９（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｋ３／００−３／２２

Ｈ０３Ｋ３／２６−３／３６

Ｈ０３Ｋ１９／００−１９／０９６

Ｇ０６Ｆ１／２６−１／３２

Ｇ０６Ｆ１／０４−１／１４

(57)【特許請求の範囲】

【請求項1】

第１の電源に接続されるマスターラッチと、
前記第１の電源の遮断時も供給が継続される第２の電源に接続され、前記マスターラッチの出力が入力されるデータ入力端とクロック信号の入力端とを備える論理ゲート回路を有するスレーブラッチと、
リテンション信号によりデータ保持が指示されたときに、前記データ入力端のレベルを前記論理ゲート回路が前記クロック信号に対して不活性となるレベルに固定するレベル固定部と
を備えることを特徴とするフリップフロップ回路。

【請求項2】

前記論理ゲート回路が、前記データ入力端を備えるＡＮＤ論理を有し、
前記レベル固定部が、前記データ入力端と接地端子との間に接続され、前記リテンション信号がゲート端子へ入力される第１のＭＯＳトランジスタを有し、前記リテンション信号によりデータ保持が指示されたときに、前記第１のＭＯＳトランジスタがオンして前記データ入力端を低レベルに固定する
ことを特徴とする請求項１に記載のフリップフロップ回路。

【請求項3】

前記論理ゲート回路が、前記データ入力端を備えるＯＲ論理を有し、
前記レベル固定部が、前記データ入力端と前記第２の電源との間に接続され、前記リテンション信号がゲート端子へ入力される第１のＭＯＳトランジスタを有し、前記リテンション信号によりデータ保持が指示されたときに、前記第１のＭＯＳトランジスタがオンして、前記データ入力端を高レベルに固定する
ことを特徴とする請求項１に記載のフリップフロップ回路。

【請求項4】

前記マスターラッチと前記第１の電源との間に接続され、前記リテンション信号がゲート端子へ入力される第２のＭＯＳトランジスタをさらに備え、前記リテンション信号によりデータ保持が指示されたときに、前記第２のＭＯＳトランジスタがオフする
ことを特徴とする請求項２に記載のフリップフロップ回路。

【請求項5】

前記マスターラッチと前記接地端子との間に接続され、前記リテンション信号がゲート端子へ入力される第２のＭＯＳトランジスタをさらに備え、前記リテンション信号によりデータ保持が指示されたときに、前記第２のＭＯＳトランジスタがオフする
ことを特徴とする請求項３に記載のフリップフロップ回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、フリップフロップ回路に関する。

【背景技術】

【0002】

ＬＳＩの低消費電力化のために、動作休止中の回路への電源の供給を遮断することが行われる。その場合、フリップフロップ回路には、電源遮断時でもデータを保持し、電源復帰後に電源遮断前のデータを出力する、リテンション機能付きフリップフロップ回路が用いられる。

【0003】

リテンション機能付きフリップフロップ回路は、フリップフロップ回路を構成するマスターラッチとスレーブラッチを別電源で動作させる。電源遮断時は、マスターラッチの電源のみを遮断し、スレーブラッチへの電源の供給は継続する。これにより、電源遮断時もスレーブラッチにデータが保持される。

【0004】

従来、このリテンション機能付きフリップフロップ回路のスレーブラッチは、データを保持するループ回路中に、トランスミッションゲートやクロックドインバータなどのクロック信号により動作するスイッチを含んでいる。そのため、電源遮断時もクロック信号生成回路へは電源を供給し、クロック信号を出力し続ける必要がある。

【0005】

この場合、クロック信号は固定レベルであるが、クロック信号生成回路が、クロックツリーを構成するなど回路規模が大きいときは、電源遮断時のリーク電流が増大するなどの問題が生じる。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】特表２００７−５３５０３１号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

本発明が解決しようとする課題は、電源遮断時にクロック信号を供給しなくてもデータを保持することのできるフリップフロップ回路を提供することにある。

【課題を解決するための手段】

【0008】

実施形態のフリップフロップ回路は、マスターラッチと、スレーブラッチと、レベル固定部とを備える。マスターラッチは、第１の電源に接続される。スレーブラッチは、前記第１の電源の遮断時も供給が継続される第２の電源に接続され、前記マスターラッチの出力が入力されるデータ入力端とクロック信号の入力端とを備える論理ゲート回路を有する。レベル固定部は、リテンション信号によりデータ保持が指示されたときに、前記データ入力端のレベルを前記論理ゲート回路が前記クロック信号に対して不活性となるレベルに固定する。

【図面の簡単な説明】

【0009】

【図1】第１の実施形態のフリップフロップ回路の構成の例を示す回路図。

【図2】図１に示すフリップフロップ回路の動作の例を示す波形図。

【図3】第１の実施形態のフリップフロップ回路の別の構成の例を示す回路図。

【図4】図３に示すフリップフロップ回路の動作の例を示す波形図。

【図5】第２の実施形態のフリップフロップ回路の構成の例を示す回路図。

【図6】第２の実施形態のフリップフロップ回路の別の構成の例を示す回路図。

【図7】各実施形態のフリップフロップ回路のマスターラッチの構成の例を示す回路図。

【発明を実施するための形態】

【0010】

以下、本発明の実施の形態について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。

【0011】

（第１の実施形態）
図１は、第１の実施形態のフリップフロップ回路の構成の例を示す回路図である。

【0012】

本実施形態のフリップフロップ回路は、第１の電源ＶＤＤ１に接続されるマスターラッチ１と、第１の電源ＶＤＤ１の遮断時も供給が継続される第２の電源ＶＤＤ２に接続され、マスターラッチの出力Ａが入力されるデータ入力端ＤＩ１とクロック信号ＣＫの入力端とを備えるＡＮＤ−ＮＯＲ型論理ゲート回路ＡＮＲ２１およびマスターラッチの出力Ｂが入力されるデータ入力端ＤＩ２とクロック信号ＣＫの入力端とを備えるＡＮＤ−ＮＯＲ型論理ゲート回路ＡＮＲ２２を有するスレーブラッチ２と、リテンション信号ＲＥＴによりデータ保持が指示されたときに、スレーブラッチ２のデータ入力端ＤＩ１、ＤＩ２のレベルをＡＮＤ−ＮＯＲ型論理ゲート回路ＡＮＲ２１、ＡＮＲ２２がクロック信号ＣＫに対して不活性となるレベルに固定するレベル固定部３と、を備える。

【0013】

マスターラッチ１は、例えばＬＳＩの動作休止中に電源の供給が遮断される第１の電源ＶＤＤ１に接続されている。マスターラッチ１は、クロック信号ＣＫがＬ（低）レベルのときにデータ入力Ｄの値（信号レベル）を取り込み、クロック信号ＣＫがＨ（高）レベルの間、その値を保持する。このマスターラッチ１からは２つの出力Ａ、Ｂが出力される。出力Ａと出力Ｂは、信号極性が反転関係にある。

【0014】

一方、スレーブラッチ２は、第１の電源ＶＤＤ１の遮断時も供給が継続される第２の電源ＶＤＤ２に接続されている。

【0015】

本実施形態のスレーブラッチ２は、２つのＡＮＤ−ＮＯＲ型論理ゲート回路ＡＮＲ２１とＡＮＲ２２が、たすき掛け接続されている。

【0016】

論理ゲート回路ＡＮＲ２１のＡＮＤゲートが、マスターラッチ１の出力Ａが入力されるデータ入力端ＤＩ１とクロック信号ＣＫの入力端とを備える。論理ゲート回路ＡＮＲ２２のＡＮＤゲートが、マスターラッチ１の出力Ｂが入力されるデータ入力端ＤＩ２とクロック信号ＣＫの入力端とを備える。

【0017】

これらのＡＮＤゲートは、データ入力端ＤＩ１、ＤＩ２がＬレベルになると、クロック信号ＣＫのレベルに無関係に、出力がＬレベルになる。すなわち、これらのＡＮＤゲートは、データ入力端ＤＩ１、ＤＩ２がＬレベルになると、クロック信号ＣＫに対して不活性となる。

【0018】

論理ゲート回路ＡＮＲ２１の出力Ｅは論理ゲート回路ＡＮＲ２２のＮＯＲゲートへ入力され、論理ゲート回路ＡＮＲ２２の出力Ｆは論理ゲート回路ＡＮＲ２１のＮＯＲゲートへ入力される。論理ゲート回路ＡＮＲ２１の出力Ｅは、インバータＩＶ２１で反転されて出力Ｑとして出力される。

【0019】

スレーブラッチ２は、データ入力端ＤＩ１をＳ（セット）信号入力端子、データ入力端ＤＩ２をＲ（リセット）信号入力端子とする、クロック同期型のＳＲ型ラッチである。

【0020】

レベル固定部３は、スレーブラッチ２のデータ入力端ＤＩ１と接地端子との間に接続されたＭＯＳトランジスタＭ３１と、スレーブラッチ２のデータ入力端ＤＩ２と接地端子との間に接続されたＭＯＳトランジスタＭ３２と、を有する。ＭＯＳトランジスタＭ３１、Ｍ３２のゲート端子へはリテンション信号が入力される。このＭＯＳトランジスタＭ３１、Ｍ３２には、Ｎチャネル型ＭＯＳトランジスタが用いられる。

【0021】

リテンション信号は、第２の電源ＶＤＤ２に接続された回路により生成されており、第１の電源ＶＤＤ１の遮断時も出力され続ける。

【0022】

本実施形態では、リテンション信号ＲＥＴは、通常動作時は‘０’とされ、データ保持を指示するときは‘１’とされる。

【0023】

リテンション信号ＲＥＴが‘０’のとき、ＭＯＳトランジスタＭ３１、Ｍ３２はオフしているので、スレーブラッチ２のデータ入力端ＤＩ１、ＤＩ２へは、マスターラッチ１の出力Ａ、Ｂがそのまま入力される。したがって、スレーブラッチ２は、クロック信号ＣＫがＨレベルのときにマスターラッチ１の出力Ａの値を出力Ｑへ出力し、クロック信号ＣＫがＬレベルの間、その値を保持する。

【0024】

一方、リテンション信号ＲＥＴが‘１’になると、レベル固定部３は、ＭＯＳトランジスタＭ３１、Ｍ３２がオンし、スレーブラッチ２のデータ入力端ＤＩ１、ＤＩ２をともにＬレベルとする。

【0025】

データ入力端ＤＩ１、ＤＩ２がともにＬレベルとなると、スレーブラッチ２は、ＳＲ型ラッチのＳ信号とＲ信号がともにＬレベルとなることにより、クロック信号ＣＫの信号レベルに無関係に、データ保持状態となる。

【0026】

これにより、第１の電源ＶＤＤ１を遮断する直前にリテンション信号ＲＥＴを‘１’にして、そのまま‘１’を保持しておくと、第１の電源ＶＤＤ１の遮断中、クロック信号ＣＫを入力しなくても、スレーブラッチ２に、第１の電源ＶＤＤ１の遮断前のデータを保持しておくことができる。

【0027】

図２に、クロック信号ＣＫを生成する回路が第１の電源ＶＤＤ１で動作しているとしたときの、本実施形態のフリップフロップ回路の動作の例を波形図で示す。図２（ａ）は、クロック信号ＣＫがＨレベルのときに第１の電源ＶＤＤ１が遮断されたときの動作の例であり、図２（ｂ）は、クロック信号ＣＫがＬレベルのときに第１の電源ＶＤＤ１が遮断されたときの動作の例である。

【0028】

図２（ａ）に示すように、スレーブラッチ２のデータ入力端ＤＩ１がＨレベル、データ入力端ＤＩ２がＬレベルのときにクロック信号ＣＫが立ち上がると、これに同期して、スレーブラッチ２の出力Ｑは、Ｈレベルとなる。

【0029】

このとき、リテンション信号ＲＥＴが‘０’から‘１’へ変化すると、データ入力端ＤＩ１、入力端ＤＩ２は、ともにＬレベルとなる。これにより、スレーブラッチ２はデータ保持状態となり、出力Ｑは、Ｈレベルが保持される。

【0030】

その後、第１の電源ＶＤＤ１が遮断されると、これに伴ってクロック信号ＣＫの供給も途絶える。しかし、リテンション信号ＲＥＴは‘１’が継続されるので、スレーブラッチ２は、第１の電源ＶＤＤ１遮断前のデータを保持し続ける。

【0031】

これに対して、図２（ｂ）に示すように、クロック信号ＣＫがＬレベルのときに第１の電源ＶＤＤ１が遮断される場合、スレーブラッチ２は、クロック信号ＣＫが立ち下がった時点で既にデータ保持状態となっている。したがって、リテンション信号ＲＥＴが‘０’から‘１’へ変化した後も、このデータ保持状態が継続される。

【0032】

このような本実施形態によれば、第１の電源ＶＤＤ１の遮断時も供給が継続される第２の電源ＶＤＤ２にスレーブラッチ２を接続し、リテンション信号ＲＥＴがデータ保持を指示するときに、レベル固定部３が、マスターラッチ１の出力Ａ、Ｂが入力されるスレーブラッチ２のデータ入力端ＤＩ１、入力端ＤＩ２のレベルを固定することにより、クロック信号ＣＫに無関係にスレーブラッチ２をデータ保持状態にすることができる。

【0033】

これにより、第１の電源ＶＤＤ１の遮断時にスレーブラッチ２へクロック信号ＣＫを供給する必要がなく、第１の電源ＶＤＤ１の遮断時にクロック信号ＣＫを生成する回路の電源も遮断することができる。

【0034】

（第１の実施形態の回路構成の別の例）
図３は、第１の実施形態のフリップフロップ回路の別の構成の例を示す回路図である。図３に示す例では、スレーブラッチ２Ａが、２つのＯＲ−ＮＡＮＤ型論理ゲート回路ＯＮＡ２１とＯＮＡ２２がたすき掛け接続された、クロック同期型のＳＲ型ラッチとなっている。この場合、図１に示した回路とは、Ｓ信号、Ｒ信号およびクロック信号ＣＫのアクティブレベルが反対極性となる。

【0035】

そこで、リテンション信号ＲＥＴがデータ保持を指示するときにスレーブラッチ２Ａのデータ入力端ＤＩ１、入力端ＤＩ２をＨレベルに固定するために、レベル固定部３は、データ入力端ＤＩ１と第２の電源ＶＤＤ２との間に接続されたＭＯＳトランジスタＭ３１と、データ入力端ＤＩ２と第２の電源ＶＤＤ２との間に接続されたＭＯＳトランジスタＭ３２と、を有する。

【0036】

このＭＯＳトランジスタＭ３１、Ｍ３２には、Ｐチャネル型ＭＯＳトランジスタが用いられる。そのため、リテンション信号ＲＥＴも極性反転し、通常動作時は‘１’とされ、データ保持を指示するときは‘０’とされる。

【0037】

また、クロック信号ＣＫは、インバータＩＶで反転させてスレーブラッチ２Ａへ入力される。

【0038】

図４は、図３に示すフリップフロップ回路の動作の例を示す波形図である。図４（ａ）は、クロック信号ＣＫがＨレベルのときに第１の電源ＶＤＤ１が遮断されたときの動作の例であり、図４（ｂ）は、クロック信号ＣＫがＬレベルのときに第１の電源ＶＤＤ１が遮断されたときの動作の例である。

【0039】

図４に示すように、図３に示すフリップフロップ回路では、リテンション信号ＲＥＴが‘１’から‘０’へ変化すると、スレーブラッチ２Ａのデータ入力端ＤＩ１、入力端ＤＩ２は、Ｈレベルに固定される。これにより、スレーブラッチ２Ａはデータ保持状態となり、第１の電源ＶＤＤ１が遮断された後も、そのデータを保持し続ける。

【0040】

（第２の実施形態）
上述の第１の実施形態のフリップフロップ回路の場合、通常動作からデータ保持状態へ移行するとき、マスターラッチ１の電源である第１の電源ＶＤＤ１が遮断するまで、レベル固定部３（３Ａ）を構成するＭＯＳトランジスタＭ３１、Ｍ３２を介して、第１の電源ＶＤＤ１から接地端子へ貫通電流が流れることがある。そこで、本実施形態では、通常動作からデータ保持状態への移行時に貫通電流が流れることを防止することができるフリップフロップ回路の例を示す。

【0041】

図５は、第２の実施形態のフリップフロップ回路の構成の例を示す回路図である。

【0042】

図５に示すフリップフロップ回路は、図１に示す第１の実施形態のフリップフロップ回路に対して、マスターラッチ１と第１の電源ＶＤＤ１との間に接続され、リテンション信号ＲＥＴがゲート端子へ入力されるＭＯＳトランジスＭ４１を追加したものである。

【0043】

このＭＯＳトランジスＭ４１は、Ｐチャネル型ＭＯＳトランジスタである。したがって、リテンション信号ＲＥＴが‘１’のとき、ＭＯＳトランジスＭ４１はオフする。

【0044】

図５に示す例では、通常動作からデータ保持状態へ移行のため、リテンション信号ＲＥＴが‘０’から‘１’へ変化すると、レベル固定部３のＭＯＳトランジスタＭ３１、Ｍ３２がオンするのに連動して、ＭＯＳトランジスＭ４１がオフする。これにより、第１の電源ＶＤＤ１と接地端子との間の電流経路が遮断される。

【0045】

図６は、第２の実施形態のフリップフロップ回路の別の構成の例を示す回路図である。

【0046】

図６に示すフリップフロップ回路は、図３に示す第１の実施形態のフリップフロップ回路に対して、マスターラッチ１と接地端子との間に接続され、リテンション信号ＲＥＴがゲート端子へ入力されるＭＯＳトランジスＭ４２を追加したものである。

【0047】

このＭＯＳトランジスＭ４２は、Ｎチャネル型ＭＯＳトランジスタである。したがって、リテンション信号ＲＥＴが‘０’のとき、ＭＯＳトランジスＭ４２はオフする。

【0048】

図６に示す例では、通常動作からデータ保持状態へ移行のため、リテンション信号ＲＥＴが‘１’から‘０’へ変化すると、レベル固定部３ＡのＭＯＳトランジスタＭ３１、Ｍ３２がオンするのに連動して、ＭＯＳトランジスＭ４２がオフする。これにより、第１の電源ＶＤＤ１と接地端子との間の電流経路が遮断される。

【0049】

このような本実施形態によれば、通常動作からデータ保持状態への移行時に、第１の電源ＶＤＤ１から接地端子へ貫通電流が流れることを防止することができる。

【0050】

（マスターラッチ１の回路構成の例）
図７に、マスターラッチ１の回路構成の例を示す。

【0051】

図７（ａ）および図７（ｂ）は、スレーブラッチ２、２Ａと同様、クロック同期型のＳＲ型ラッチでマスターラッチ１を構成した例である。

【0052】

図７（ａ）では、ＡＮＤ−ＮＯＲ型論理ゲート回路ＡＮＲ１１とＡＮＲ１２が、たすき掛けに接続されている。ＡＮＲ１１とＡＮＲ１２のそれぞれのＡＮＤゲートには、クロック信号ＣＫをインバータＩＶ１２により反転させた信号が入力される。

【0053】

図７（ｂ）では、ＯＲ−ＮＡＮＤ型論理ゲート回路ＯＮＡ１１とＯＮＡ１２がたすき掛けに接続されている。ＯＮＡ１１とＯＮＡ１２のそれぞれのＯＲゲートには、クロック信号ＣＫが入力される。

【0054】

これに対して、図７（ｃ）は、クロックドインバータを用いてマスターラッチ１を構成した例である。図７（ｃ）に示す例では、反転クロック信号ＣＫＮに同期するクロックインバータＣＩＶ１１にデータ信号Ｄが入力され、インバータＩＶ１１とクロック信号ＣＫに同期するクロックインバータＣＩＶ１２により、クロックインバータＣＩＶ１１の出力を保持するループ回路が形成されている。

【0055】

なお、マスターラッチ１の回路構成は、図７に示した例に限られるものではなく、どのような構成であってもよい。

【0056】

以上説明した少なくとも１つの実施形態のフリップフロップ回路によれば、電源遮断時にクロック信号を供給しなくてもデータを保持することができる。

【0057】

また、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0058】

１ マスターラッチ
２、２Ａ スレーブラッチ
３、３Ａ レベル固定部
ＡＮＲ２１、ＡＮＲ２２ ＡＮＤ−ＮＯＲ型論理ゲート回路
ＯＮＡ２１、ＯＮＡ２２ ＯＲ−ＮＡＮＤ型論理ゲート回路
Ｍ３１、Ｍ３２、Ｍ４１、Ｍ４２ ＭＯＳトランジスタ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】