特許 6378220 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6378220

(24)【登録日】2018年8月3日

(45)【発行日】2018年8月22日

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 29/78 20060101AFI20180813BHJP

   H01L 29/06 20060101ALI20180813BHJP

   H01L 21/336 20060101ALI20180813BHJP

   H01L 29/12 20060101ALI20180813BHJP

【ＦＩ】

   H01L29/78 652L

   H01L29/78 653A

   H01L29/78 652P

   H01L29/78 652M

   H01L29/78 652K

   H01L29/78 658F

   H01L29/78 652T

   H01L29/78 658G

   H01L29/06 301F

   H01L29/06 301V

【請求項の数】6

【全頁数】16

(21)【出願番号】特願2016-17344(P2016-17344)

(22)【出願日】2016年2月1日

(65)【公開番号】特開2017-139262(P2017-139262A)

(43)【公開日】2017年8月10日

【審査請求日】2017年9月4日

(73)【特許権者】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(73)【特許権者】

【識別番号】317011920

【氏名又は名称】東芝デバイス＆ストレージ株式会社

(74)【代理人】

【識別番号】100108062

【弁理士】

【氏名又は名称】日向寺 雅彦

(72)【発明者】

【氏名】加藤 浩朗

(72)【発明者】

【氏名】西口 俊史

(72)【発明者】

【氏名】下村 紗矢

(72)【発明者】

【氏名】鈴木 章生

(72)【発明者】

【氏名】一関 健太郎

【審査官】 杉山 芳弘

(56)【参考文献】

【文献】 特開２０１３−２５８３２７（ＪＰ，Ａ）

【文献】 米国特許第０８５５８３０８（ＵＳ，Ｂ１）

【文献】 特開２０１３−０６５７７４（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２９／０６

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２１／３３６

(57)【特許請求の範囲】

【請求項1】

第１領域と、前記第１領域の周りに設けられた第２領域と、を有する第１導電形の第１半導体領域と、
前記第１領域の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の上に選択的に設けられた第１導電形の第３半導体領域と、
前記第１領域の上に設けられた第１絶縁部と、
前記第１絶縁部に囲まれ、前記第１領域から前記第２領域に向かう第１方向において、前記第１半導体領域と並ぶ第１電極と、
前記第１絶縁部に囲まれ、前記第１電極の上に位置し、前記第１方向において前記第２半導体領域と並ぶゲート電極と、
前記第２領域の上に設けられた第２絶縁部と、
前記第２絶縁部に囲まれ、前記第１方向において前記第１半導体領域と並ぶ第２電極と、
前記第２絶縁部に囲まれ、前記第２電極の上に位置する第３電極と、
前記第３半導体領域の上に設けられ、前記第３半導体領域、前記第２電極、および前記第３電極と電気的に接続された第４電極と、
を備え、
前記第３電極の、前記第１方向に対して垂直な第２方向における長さは、前記ゲート電極の前記第２方向における長さよりも長い半導体装置。

【請求項2】

第１領域と、前記第１領域の周りに設けられた第２領域と、を有する第１導電形の第１半導体領域と、
前記第１領域の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の上に選択的に設けられた第１導電形の第３半導体領域と、
前記第１領域の上に設けられた第１絶縁部と、
前記第１絶縁部に囲まれ、前記第１領域から前記第２領域に向かう第１方向において、前記第１半導体領域と並ぶ第１電極と、
前記第１絶縁部に囲まれ、前記第１電極の上に位置し、前記第１方向において前記第２半導体領域と並ぶゲート電極と、
前記第２領域の上に設けられた第２絶縁部と、
前記第２絶縁部に囲まれ、前記第１方向において前記第１半導体領域と並ぶ第２電極と、
前記第２絶縁部に囲まれ、前記第２電極の上に位置する第３電極と、
前記第３半導体領域の上に設けられ、前記第３半導体領域、前記第２電極、および前記第３電極と電気的に接続された第４電極と、
を備え、
前記ゲート電極は、
前記第１方向に対して垂直な第２方向に延びる第１部分と、
前記第１部分と前記第１方向において離間し、前記第２方向に延びる第２部分と、
を有し、
前記第３電極は、
前記第２方向に延びる第３部分と、
前記第３部分と前記第１方向において離間し、前記第２方向に延びる第４部分と、
を有する半導体装置。

【請求項3】

前記第３部分は、前記第１方向において、前記１部分と前記第４部分との間に設けられ、
前記第４部分の前記第２方向における長さは、前記第３部分の前記第２方向における長さよりも長い請求項２記載の半導体装置。

【請求項4】

前記第４部分の上端部は、前記第１方向に向かって屈曲している請求項３記載の半導体装置。

【請求項5】

前記第２領域の上に設けられた第３絶縁部と、
前記第３絶縁部に囲まれ、前記第１方向において前記第１半導体領域と並び、前記第４電極と電気的に接続された第５電極と、
をさらに備え、
前記第２絶縁部は、前記第１方向において前記第１絶縁部と前記第３絶縁部との間に設けられた請求項１〜４のいずれか１つに記載の半導体装置。

【請求項6】

前記第５電極の前記第２方向における長さは、前記第２電極の前記第２方向における長さよりも長い請求項５記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体装置に関する。

【背景技術】

【0002】

ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)などの半導体装置は、電力変換等の用途に用いられる。半導体装置については、信頼性が高いことが望まれる。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特許第５６１６８７４号明細書

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明が解決しようとする課題は、信頼性を向上できる半導体装置を提供することである。

【課題を解決するための手段】

【0005】

実施形態に係る半導体装置は、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、第１絶縁部と、第１電極と、ゲート電極と、第２絶縁部と、第２電極と、第３電極と、第４電極と、を有する。
前記第１半導体領域は、第１領域と、前記第１領域の周りに設けられた第２領域と、を有する。
前記第２半導体領域は、前記第１領域の上に設けられている。
前記第３半導体領域は、前記第２半導体領域の上に選択的に設けられている。
前記第１絶縁部は、前記第１領域の上に設けられている。
前記第１電極は、前記第１絶縁部に囲まれている。前記第１電極は、前記第１領域から前記第２領域に向かう第１方向において、前記第１半導体領域と並ぶ。
前記ゲート電極は、前記第１絶縁部に囲まれ、前記第１電極の上に位置している。前記ゲート電極は、前記第１方向において前記第２半導体領域と並ぶ。
前記第２絶縁部は、前記第２領域の上に設けられている。
前記第２電極は、前記第２絶縁部に囲まれている。前記第２電極は、前記第１方向において前記第１半導体領域と並ぶ。
前記第３電極は、前記第２絶縁部に囲まれ、前記第２電極の上に位置している。
前記第４電極は、前記第３半導体領域の上に設けられている。前記第４電極は、前記第３半導体領域、前記第２電極、および前記第３電極と電気的に接続されている。
前記第３電極の、前記第１方向に対して垂直な第２方向における長さは、前記ゲート電極の前記第２方向における長さよりも長い。

【図面の簡単な説明】

【0006】

【図1】第１実施形態に係る半導体装置の平面図である。

【図2】第１実施形態に係る半導体装置の平面図である。

【図3】第１実施形態に係る半導体装置の平面図である。

【図4】図３のＡ−Ａ’断面図である。

【図5】図３のＢ−Ｂ’断面図である。

【図6】図４の一部を拡大した断面図である。

【図7】第１実施形態に係る半導体装置の製造工程を表す工程断面図である。

【図8】第１実施形態に係る半導体装置の製造工程を表す工程断面図である。

【図9】第１実施形態に係る半導体装置の製造工程を表す工程断面図である。

【図10】第１実施形態の第１変形例に係る半導体装置の一部を拡大した断面図である。

【図11】第１実施形態の第２変形例に係る半導体装置の一部を拡大した断面図である。

【図12】第１実施形態の第３変形例に係る半導体装置の一部を拡大した断面図である。

【図13】第１実施形態の第４変形例に係る半導体装置の一部を拡大した断面図である。

【図14】第２実施形態に係る半導体装置の一部を拡大した断面図である。

【図15】第２実施形態に係る半導体装置の製造工程を表す工程断面図である。

【発明を実施するための形態】

【0007】

以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
各実施形態の説明には、ＸＹＺ直交座標系を用いる。第１領域Ｒ１から第２領域Ｒ２に向かう方向であって相互に直交する２方向をＸ方向（第１方向）及びＹ方向とし、これらＸ方向及びＹ方向に対して直交する方向をＺ方向（第２方向）とする。
以下の説明において、ｎ^＋、ｎ⁻及びｐ^＋、ｐの表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」および「−」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「−」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。

【0008】

（第１実施形態）
図１〜図６を用いて、第１実施形態に係る半導体装置の一例について説明する。
図１〜図３は、第１実施形態に係る半導体装置１００の平面図である。
図４は、図３のＡ−Ａ’断面図である。
図５は、図３のＢ−Ｂ’断面図である。
図６は、図４の一部を拡大した断面図である。

【0009】

なお、図２では、ソース電極４２およびゲートパッド４３が破線で表され、一部の構成要素が省略されている。図３では、電極１０が破線で表され、一部の構成要素が省略されている。
また、図２では、ｎ⁻形半導体領域１が有する第１領域Ｒ１および第２領域Ｒ２が、破線で表されている。

【0010】

半導体装置１００は、例えば、ＭＯＳＦＥＴである。
図１〜図６に表すように、半導体装置１００は、ｎ^＋形（第１導電形）ドレイン領域５、ｎ⁻形半導体領域１（第１半導体領域）、ｐ形（第２導電形）ベース領域２（第２半導体領域）、ｎ^＋形ソース領域３（第３半導体領域）、ｐ^＋形コンタクト領域４、電極１０、フィールドプレート電極（以下、ＦＰ電極という）２１、ＦＰ電極２３（第５電極）、絶縁部３１、絶縁部３３（第３絶縁部）、ドレイン電極４１、ソース電極４２（第４電極）、およびゲートパッド４３を有する。

【0011】

図１に表すように、ソース電極４２とゲートパッド４３は、半導体装置１００の上面に、互いに離間して設けられている。
ソース電極４２およびゲートパッド４３の下には、図２に表すように、電極１０が設けられている。電極１０は、Ｘ方向において複数設けられ、それぞれがＹ方向に延びている。

【0012】

複数の電極１０の一部は、接続部Ｃ１によってゲートパッド４３と電気的に接続されたゲート電極１０Ａであり、他の一部は、接続部Ｃ２によってソース電極４２と電気的に接続された電極１０Ｂ（第３電極）である。ゲート電極１０Ａは、Ｘ方向において、電極１０Ｂ同士の間に設けられている。
以降では、ゲート電極１０Ａおよび電極１０Ｂに共通する性質については、これらの電極をまとめて「電極１０」と称して説明する。

【0013】

ｎ⁻形半導体領域１は、図２に表すように、第１領域Ｒ１と、第１領域Ｒ１の周りに設けられた第２領域Ｒ２と、を有する。各ゲート電極１０Ａの一部は第１領域Ｒ１の上に設けられ、他の一部は第２領域Ｒ２の上に設けられている。また、電極１０Ｂは、第２領域Ｒ２の上に設けられている。

【0014】

それぞれの電極１０の下には、図３に表すように、ＦＰ電極２１の一部が設けられている。各ＦＰ電極２１は、Ｙ方向に延びている。また、ＦＰ電極２１は、Ｘ方向において、ＦＰ電極２３同士の間に設けられている。ＦＰ電極２１および２３は、接続部Ｃ３においてソース電極４２と電気的に接続されている。
複数のＦＰ電極２１の一部は、ゲート電極１０Ａに対応して設けられたＦＰ電極２１Ａ（第１電極）であり、他の一部は、電極１０Ｂに対応して設けられたＦＰ電極２１Ｂ（第２電極）である。
電極１０と同様に、以降では、ＦＰ電極２１Ａおよび２１Ｂに共通する性質については、これらの電極をまとめて「ＦＰ電極２１」と称して説明する。

【0015】

図４および図５に表すように、半導体装置１００の下面には、ドレイン電極４１が設けられている。
ｎ^＋形ドレイン領域５は、ドレイン電極４１の上に設けられ、ドレイン電極４１と電気的に接続されている。
ｎ⁻形半導体領域１は、ｎ^＋形ドレイン領域５の上に設けられている。

【0016】

図４に表すように、ｐ形ベース領域２は、ｎ⁻形半導体領域１の上において、Ｘ方向に複数設けられている。複数のｐ形ベース領域２の一部は、第１領域Ｒ１の上に設けられ、複数のｐ形ベース領域２の他の一部は、第２領域Ｒ２の上に設けられている。
ｎ^＋形ソース領域３は、第１領域Ｒ１の上において、それぞれのｐ形ベース領域２の上に選択的に設けられている。
ｐ^＋形コンタクト領域４は、第１領域Ｒ１および第２領域Ｒ２の上において、それぞれのｐ形ベース領域２の上に選択的に設けられている。

【0017】

絶縁部３１は、ｎ⁻形半導体領域１の上において、Ｘ方向に複数設けられている。
また、複数の絶縁部３１の一部は、ゲート電極１０Ａに対応して設けられた絶縁部３１Ａ（第１絶縁部）であり、他の一部は、電極１０Ｂに対応して設けられた絶縁部３１Ｂ（第２絶縁部）である。
以降では、絶縁部３１Ａおよび３１Ｂに共通する性質については、これらの絶縁部をまとめて「絶縁部３１」と称して説明する。

【0018】

各ＦＰ電極２１は、それぞれの絶縁部３１に囲まれており、Ｘ方向においてｎ⁻形半導体領域１と並んでいる。各電極１０は、それぞれの絶縁部３１に囲まれ、各ＦＰ電極２１の上に位置している。電極１０は、Ｘ方向においてｐ形ベース領域２と並んでいる。
また、ＦＰ電極２１とｎ⁻形半導体領域１との間の絶縁部３１のＸ方向における厚みは、電極１０とｐ形ベース領域２との間の絶縁部３１のＸ方向における厚みよりも厚い。

【0019】

絶縁部３３は、第２領域Ｒ２の上に設けられている。絶縁部３１Ｂは、Ｘ方向において、絶縁部３１Ａと３３との間に設けられている。
ＦＰ電極２３は、絶縁部３３に囲まれ、Ｘ方向においてｎ⁻形半導体領域１と並んでいる。ＦＰ電極２３のＺ方向における長さは、ＦＰ電極２１のＺ方向における長さよりも長い。

【0020】

ソース電極４２は、ｐ形ベース領域２、ｎ^＋形ソース領域３、およびｐ^＋形コンタクト領域４の上に設けられ、これらの半導体領域と電気的に接続されている。また、前述した通り、電極１０Ｂ、ＦＰ電極２１、およびＦＰ電極２３は、ソース電極４２と電気的に接続されている。
ソース電極４２とゲート電極１０Ａとの間には、絶縁部３１Ａの一部が設けられ、これらの電極は電気的に分離されている。

【0021】

図６に表すように、電極１０は、Ｘ−Ｚ断面において、Ｕ字型を有している。
より具体的には、ゲート電極１０Ａは、第１部分１０１および第２部分１０２を有する。第１部分１０１および第２部分１０２は、Ｘ方向において部分的に離間し、それぞれがＺ方向に延びている。
同様に、電極１０Ｂは、第３部分１０３および第４部分１０４を有する。第３部分１０３および第４部分１０４は、Ｘ方向において部分的に離間し、それぞれがＺ方向に延びている。第３部分１０３は、Ｘ方向において、ゲート電極１０Ａと第４部分１０４との間に設けられている。

【0022】

第４部分１０４の上端は、第３部分１０３の上端よりも上方に位置しており、第４部分１０４のＺ方向における長さは、第３部分１０３のＺ方向における長さよりも長い。これに対して、第１部分１０１、第２部分１０２、および第３部分１０３のそれぞれのＺ方向における長さは、ほぼ等しい。このため、電極１０ＢのＺ方向における長さは、ゲート電極１０ＡのＺ方向における長さよりも長い。

【0023】

次に、半導体装置１００の動作について説明する。
ドレイン電極４１に、ソース電極４２に対して正の電圧が印加された状態で、ゲート電極１０Ａに閾値以上の電圧が印加されると、半導体装置がオン状態となる。このとき、ｐ形ベース領域２の絶縁部３１Ａ近傍の領域にチャネル（反転層）が形成される。
その後、ゲート電極１０Ａに印加される電圧が閾値未満になると、半導体装置がオフ状態となる。
半導体装置がオフ状態であり、かつソース電極４２の電位に対してドレイン電極４１に正の電位が印加されているとき、ＦＰ電極２１とドレイン電極４１との間の電位差により、絶縁部３１とｎ⁻形半導体領域１との間の界面からｎ⁻形半導体領域１に向けて空乏層が広がる。これにより、半導体装置の耐圧を高めることができる。あるいは、半導体装置の耐圧が向上した分、ｎ⁻形半導体領域１におけるｎ形不純物濃度を高めることが可能となる。

【0024】

ここで、各構成要素の材料の一例を説明する。
ｎ^＋形ドレイン領域５、ｎ⁻形半導体領域１、ｐ形ベース領域２、ｎ^＋形ソース領域３、およびｐ^＋形コンタクト領域４は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。半導体材料としてシリコンが用いられる場合、ｎ形不純物としては、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物としては、ボロンを用いることができる。
電極１０およびＦＰ電極２１は、ポリシリコンなどの導電材料を含む。
絶縁部３１および３３は、酸化シリコンや窒化シリコンなどの絶縁材料を含む。
ドレイン電極４１、ソース電極４２、およびゲートパッド４３は、アルミニウムなどの金属を含む。

【0025】

次に、図７〜図９を用いて、半導体装置１００の製造方法の一例を説明する。
図７〜図９は、第１実施形態に係る半導体装置１００の製造工程を表す工程断面図である。
なお、図７〜図９は、図３のＡ−Ａ’線が付された位置における工程断面を表している。

【0026】

まず、ｎ^＋形半導体層５ａの上にｎ⁻形半導体層１ａが設けられた半導体基板を用意する。次に、ｎ⁻形半導体層１ａの表面に複数のトレンチＴを形成する。続いて、図７（ａ）に表すように、トレンチＴの内壁およびｎ⁻形半導体層１ａの上面に沿って絶縁層ＩＬ１を形成する。

【0027】

次に、絶縁層ＩＬ１の上に導電層を形成し、この導電層をエッチバックすることで、トレンチＴの内部に、ＦＰ電極２１および２３を形成する。続いて、ＦＰ電極２１および２３の上に、トレンチＴを埋め込む絶縁層ＩＬ２を形成する。絶縁層ＩＬ２は、絶縁層ＩＬ２に対して絶縁層ＩＬ１を選択的にエッチングできるように、絶縁層ＩＬ１と異なる絶縁材料を含む。続いて、絶縁層ＩＬ２の一部を、絶縁層ＩＬ１に対して選択的に除去する。この工程により、図７（ｂ）に表すように、それぞれのトレンチＴ内部において、各ＦＰ電極の上面を覆う絶縁層ＩＬ２が形成される。

【0028】

次に、絶縁層ＩＬ１の一部を、絶縁層ＩＬ２に対して選択的に除去する。このとき、絶縁層ＩＬ１は、それぞれのトレンチＴ内において、絶縁層ＩＬ１の上端の位置が絶縁層ＩＬ２の上端の位置と略同じになるように、除去される。これにより、図８（ａ）に表すように、ｎ⁻形半導体層１ａの表面の一部が露出する。

【0029】

次に、露出したｎ⁻形半導体層１ａの表面に沿って、絶縁層ＩＬ３を形成する。続いて、絶縁層ＩＬ３に沿って、導電層ＣＬを形成する。このとき、ＦＰ電極２１の上において、導電層ＣＬの表面に窪みが形成される。続いて、導電層ＣＬの上にマスクＭを形成する。マスクＭは、図８（ｂ）に表すように、導電層ＣＬ表面のそれぞれの窪みを埋め込むように、互いに離間して形成される。マスクＭは、例えばフォトレジストである。

【0030】

次に、マスクＭを用いて、導電層ＣＬの一部をエッチングする。導電層ＣＬのエッチングには、ＣＤＥ(Chemical Dry Etching)法などの等方性エッチングが用いられる。このため、図９（ａ）に表すように、マスクＭの下に位置する導電層ＣＬの一部が、エッチングにより除去される。この工程により、電極１０が形成される。

【0031】

なお、図８（ｂ）に表したように、ＦＰ電極２１が複数並べられた領域では、導電層ＣＬの上に複数のマスクＭが設けられている。これに対して、それより外側の領域では、導電層ＣＬの上にマスクＭが設けられていない。この状態で、マスクＭを用いてＣＤＥ法により導電層ＣＬをエッチングすると、外側の領域において反応性ガスの活性種がより多く消費されるため、外側の領域における導電層ＣＬに対するエッチングレートが低下する。これにより、Ｘ方向に並べられた複数の電極１０のうち、Ｘ方向の端に配される電極１０の上端の位置が、他の電極１０の上端の位置よりも高くなる。この結果、図６に表すように、第４部分１０４を有する電極１０Ｂが形成される。

【0032】

電極１０を形成した後は、マスクＭを除去し、ｎ⁻形半導体層１ａ表面の所定の領域にｎ形不純物およびｐ形不純物を順次イオン注入する。これにより、ｐ形ベース領域２、ｎ^＋形ソース領域３、およびｐ^＋形コンタクト領域４が形成される。続いて、ゲート電極１０Ａ、電極１０Ｂ、およびこれらの半導体領域を覆う絶縁層ＩＬ４を形成する。続いて、図９（ｂ）に表すように、絶縁層ＩＬ４の一部を除去し、ｐ形ベース領域２、ｎ^＋形ソース領域３、およびｐ^＋形コンタクト領域４を露出させる。

【0033】

次に、ｎ⁻形半導体層１ａの上に、絶縁層ＩＬ４を覆う金属層を形成し、この金属層をパターニングすることで、ソース電極４２およびゲートパッド４３を形成する。続いて、ｎ^＋形半導体層５ａが所定の厚みになるまでｎ^＋形半導体層５ａの裏面を研削する。その後、ｎ^＋形半導体層５ａの裏面に金属層を形成してドレイン電極４１を形成することで、図１〜図６に表す半導体装置１００が得られる。
なお、上述した半導体装置の製造方法において、絶縁層ＩＬ１、ＩＬ２、ＩＬ４、および導電層ＣＬの形成には、例えば、ＣＶＤ(Chemical Vapor Deposition)法が用いられる。
絶縁層ＩＬ３は、例えば、ｎ⁻形半導体層１ａの表面を熱酸化することで形成される。

【0034】

ここで、本実施形態による作用および効果について説明する。
ＦＰ電極２１とｎ⁻形半導体領域１との間の絶縁部３１の厚みは、半導体装置の耐圧を高め、ソース・ドレイン間容量を低減するためには、厚いことが望ましい。ＦＰ電極２１とｎ⁻形半導体領域１との間の絶縁部３１の厚みを厚くするためには、図７（ａ）に表す工程において、幅が広いトレンチＴを形成し、トレンチＴ内部に絶縁層ＩＬ１を厚く形成する必要がある。
しかし、トレンチＴの幅を広くした場合、その後の図８（ｂ）に表す工程において、導電層ＣＬによってトレンチＴを埋め込むのに要する時間が長くなり、生産性が低下する。
このため、本実施形態では、トレンチＴの内壁に沿って導電層ＣＬを形成し、その後にマスクＭを用いて等方性エッチングを行うことで、断面形状がＵ字型の電極１０を形成している。

【0035】

その一方で、このようなＵ字型の電極１０を形成すると、前述した通り、導電層ＣＬ上のマスクＭの密度のばらつきに起因して、図６に表したような第４部分１０４を有する電極１０Ｂが形成される場合がある。
第４部分１０４の上端は、ゲート電極１０Ａの上端よりも上方に位置しているため、第４部分１０４とソース電極４２との間の距離は、ゲート電極１０Ａとソース電極４２との間の距離よりも短い。このため、電極１０Ｂを、ゲート電極１０Ａと同様にゲートパッド４３に接続した場合、ゲート電圧印加時に、電極１０Ｂとソース電極４２との間の絶縁部３１Ｂには、ゲート電極１０Ａとソース電極４２との間の絶縁部３１Ａよりも大きな電圧が加わる。この結果、絶縁部３１Ｂにおける絶縁破壊や、電極１０Ｂからソース電極４２へのリーク電流などが生じる可能性がある。また、絶縁部３１のうち電極１０を覆っている部分は、典型的にはＣＶＤ法により形成された絶縁膜であるため、大きな電圧が繰り返し印加されることで、酸化膜経時破壊（ＴＤＤＢ：Time Dependent Dielectric Breakdown）が生じる可能性もある。
これに対して、本実施形態では、電極１０Ｂをソース電極４２と接続している。このため、ゲート電圧印加時においても、電極１０Ｂとソース電極４２との間には電位差が生じない。このため、絶縁部３１Ｂにおける絶縁破壊やリーク電流などが生じる可能性を低減し、半導体装置の信頼性を向上させることが可能となる。

【0036】

（第１変形例）
図１０は、第１実施形態の第１変形例に係る半導体装置１１０の一部を拡大した断面図である。
半導体装置１１０は、第４部分１０４の形状について、半導体装置１００と差異を有する。より具体的には、半導体装置１１０では、第４部分１０４の上端部が、半導体装置の外周（Ｘ方向）に向けて屈曲している。

【0037】

図８（ｂ）〜図９（ａ）に表した電極１０を形成する工程において、外側の導電層ＣＬに対するエッチングレートがさらに低い場合、図１０に表すように、第４部分１０４の上端部が屈曲した、電極１０Ｂが形成される場合がある。
このような電極１０Ｂがゲートパッド４３と接続された場合、ゲート電圧印加時に、屈曲した部分において電界集中が生じ、絶縁部３１Ｂにおける絶縁破壊がより一層生じやすくなる。
しかし、本実施形態によれば、電極１０Ｂはソース電極４２と接続されているため、第４部分１０４の上端部が屈曲している場合であっても、ゲート電圧印加時に電界集中が生じない。このため、本実施形態に係る発明は、図１０に表すように、第４部分１０４の上端部が屈曲した電極１０Ｂを有する半導体装置に対して、特に有効である。

【0038】

（第２変形例）
図１１は、第１実施形態の第２変形例に係る半導体装置１２０の一部を拡大した断面図である。
半導体装置１２０では、半導体装置１００と異なり、ゲート電極１０ＡとＦＰ電極２１Ａが一体に設けられ、電極１０ＢとＦＰ電極２１Ｂが一体に設けられている。このため、電極１０ＢおよびＦＰ電極２１Ｂが、ソース電極４２と電気的に接続されているのに対し、ＦＰ電極２１Ａは、ゲートパッド４３と電気的に接続されている。

【0039】

このような構造の場合でも、半導体装置がオフ状態の際には、半導体装置１００と同様に、ＦＰ電極２１とドレイン電極４１との間の電位差によりｎ⁻形半導体領域１に向けて空乏層が広がる。これにより、半導体装置の耐圧を高めることができる。
また、本変形例においても、電極１０Ｂがソース電極４２と電気的に接続されているため、半導体装置１００と同様に、絶縁部３１Ｂにおける絶縁破壊やリーク電流などが生じる可能性を低減し、半導体装置の信頼性を向上させることが可能となる。

【0040】

（第３変形例）
図１２は、第１実施形態の第３変形例に係る半導体装置１３０の一部を拡大した断面図である。
半導体装置１３０では、ＦＰ電極２３が設けられていない点で、半導体装置１００と相違する。このため、ＦＰ電極２１Ｂは、半導体装置１３０に設けられた複数のＦＰ電極のうち、Ｘ方向における端に位置している。
また、半導体装置１３０では、電極１０Ｂとｎ⁻形半導体領域１との間の絶縁部３１ＢのＸ方向における厚みが、ゲート電極１０Ａとｐ形ベース領域２との間の絶縁部３１のＸ方向における厚みよりも厚い。これは、半導体装置１３０では、電極１０Ｂの一方の側にｐ形ベース領域２が設けられておらず、絶縁部３１Ｂにおける電界強度が半導体装置１００よりも高いためである。絶縁部３１Ｂの厚みを厚くすることで、絶縁部３１Ｂにおける絶縁破壊を抑制することができる。

【0041】

本変形例においても、電極１０Ｂがソース電極４２と電気的に接続されているため、半導体装置１００と同様に、半導体装置の信頼性を向上させることが可能となる。

【0042】

（第４変形例）
図１３は、第１実施形態の第４変形例に係る半導体装置１４０の一部を拡大した断面図である。
半導体装置１４０は、例えば、複数の電極１０Ｂが設けられている点で、半導体装置１３０と相違する。すなわち、半導体装置１４０では、第２領域Ｒ２の上に設けられて互いに隣り合う複数の電極１０が、ソース電極４２と接続されている。
複数の電極１０Ｂのそれぞれの上端の位置は、ゲート電極１０Ａの上端の位置よりも上方にある。また、電極１０Ｂの上端の位置は、半導体装置の外周に向かうほど、高くなっている。

【0043】

図８（ｂ）〜図９（ａ）に表した電極１０を形成する工程において、外側に位置する複数の電極１０の上端の位置が、内側に位置する他の電極１０の上端の位置よりも高くなる場合がある。このような場合、半導体装置１００のように、最外周に位置する電極１０のみをソース電極４２に接続するだけでは、半導体装置の信頼性を十分に向上できない。
本変形例によれば、このような場合であっても、ソース電極４２と接続された複数の電極１０Ｂが設けられているため、絶縁部３１Ｂにおける絶縁破壊やリーク電流などが生じる可能性を低減し、半導体装置の信頼性を向上させることが可能となる。

【0044】

（第２実施形態）
図１４は、第２実施形態に係る半導体装置２００の一部を拡大した断面図である。
半導体装置１００では、それぞれの電極１０が、Ｚ方向に延びる複数の部分を有し、Ｕ字型であった。これに対して、半導体装置２００では、それぞれの電極１０の上面は、ほぼ平坦である。

【0045】

半導体装置２００においても、半導体装置１００同様に、複数の電極１０がＸ方向に並べられ、複数のゲート電極１０Ａが、Ｘ方向において電極１０Ｂ同士の間に設けられている。電極１０Ｂの上端は、ゲート電極１０Ａの上端よりも上方にあり、電極１０ＢのＺ方向における長さは、ゲート電極１０ＡのＺ方向における長さよりも長い。
また、電極１０Ｂは、ソース電極４２と電気的に接続されている。

【0046】

ここで、図１５を用いて、半導体装置２００の製造方法の一例を説明する。
図１５は、第２実施形態に係る半導体装置２００の製造工程を表す工程断面図である。

【0047】

まず、図７および図８（ａ）に表す工程と同様にして、トレンチＴの内部にＦＰ電極２１および絶縁層ＩＬ１〜ＩＬ３を形成する。次に、絶縁層ＩＬ３の上に導電層ＣＬを、トレンチＴを埋め込むように、形成する。このときの様子を、図１５（ａ）に表す。

【0048】

次に、導電層ＣＬを、ＣＭＰ(Chemical Mechanical Polishing)により研磨することで、図１５（ｂ）に表すように、それぞれのトレンチＴの内部に電極１０を形成する。続いて、図９（ｂ）に表す工程と同様に、ｐ形ベース領域２、ｎ^＋形ソース領域３、ｐ^＋形コンタクト領域４、および絶縁層ＩＬ４を形成する。その後、半導体装置１００の製造方法と同様に、ソース電極４２、ゲートパッド４３、およびドレイン電極４１を形成することで、図１４に表す半導体装置２００が得られる。

【0049】

電極１０を形成するために、導電層ＣＬの一部をＣＭＰによって除去した場合、図１５（ｂ）に表すように、外側における研磨量が、内側における研磨量よりも小さくなることがある。この現象は、ディッシングとよばれる。この現象は、特に、トレンチＴ内にＦＰ電極２１が設けられ、トレンチＴの幅が広い場合に問題となる。
この結果、図１４に表すように、Ｘ方向において端に位置する電極１０の上端の位置が、他の電極１０の上端の位置よりも高くなる。この場合、第１実施形態と同様に、絶縁部３１における絶縁破壊などが生じる可能性がある。
この点について、本実施形態では、電極１０Ｂをソース電極４２と接続している。このため、第１実施形態と同様に、絶縁部３１Ｂにおける絶縁破壊やリーク電流などが生じる可能性を低減し、半導体装置の信頼性を向上させることが可能となる。

【0050】

なお、第２実施形態において、第１実施形態の各変形例に係る構造を採用することも可能である。
例えば、第１実施形態の第２変形例と同様に、各ＦＰ電極２１と各電極１０とが一体に設けられていてもよい。
また、第１実施形態の第４変形例と同様に、第２領域Ｒ２の上に、複数の電極１０Ｂが、互いに隣り合って設けられていてもよい。

【0051】

以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。
また、各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質量分析法）により測定することが可能である。

【0052】

以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。実施形態に含まれる、例えば、ｎ^＋形ドレイン領域５、ｎ⁻形半導体領域１、ｐ形ベース領域２、ｎ^＋形ソース領域３、ｐ^＋形コンタクト領域４、電極１０、ＦＰ電極２１、ＦＰ電極２３、絶縁部３１、絶縁部３３、ドレイン電極４１、ソース電極４２、ゲートパッド４３などの各要素の具体的な構成に関しては、当業者が公知の技術から適宜選択することが可能である。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。

【符号の説明】

【0053】

１００、１１０、１２０、１３０、１４０、２００…半導体装置、 １…ｎ⁻形半導体領域、 ２…ｐ形ベース領域、 ３…ｎ^＋形ソース領域、 ４…ｐ^＋形コンタクト領域、 ５…ｎ^＋形ドレイン領域、 １０…電極、 ２１…ＦＰ電極、 ３１…絶縁部、 ４１…ドレイン電極、 ４２…ソース電極、 ４３…ゲートパッド、 Ｒ１…第１領域、 Ｒ２…第２領域

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】