特許 6379591 電子装置およびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6379591

(24)【登録日】2018年8月10日

(45)【発行日】2018年8月29日

(54)【発明の名称】電子装置およびその製造方法

(51)【国際特許分類】

   H01L 25/04 20140101AFI20180820BHJP

   H01L 25/18 20060101ALI20180820BHJP

【ＦＩ】

   H01L25/04 Z

【請求項の数】10

【全頁数】27

(21)【出願番号】特願2014-73417(P2014-73417)

(22)【出願日】2014年3月31日

(65)【公開番号】特開2015-195322(P2015-195322A)

(43)【公開日】2015年11月5日

【審査請求日】2017年2月6日

【前置審査】

(73)【特許権者】

【識別番号】000004237

【氏名又は名称】日本電気株式会社

(74)【代理人】

【識別番号】100080816

【弁理士】

【氏名又は名称】加藤 朝道

(74)【代理人】

【識別番号】100098648

【弁理士】

【氏名又は名称】内田 潔人

(74)【代理人】

【識別番号】100119415

【弁理士】

【氏名又は名称】青木 充

(74)【代理人】

【識別番号】100168310

【弁理士】

【氏名又は名称】▲高▼橋 幹夫

(72)【発明者】

【氏名】小笠原 忠行

(72)【発明者】

【氏名】田子 雅基

(72)【発明者】

【氏名】難波 兼二

【審査官】 井上 和俊

(56)【参考文献】

【文献】 特開２０００−２２３６５１（ＪＰ，Ａ）

【文献】 特開２０１３−０９３４５３（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２５／０４

Ｈ０１Ｌ ２５／１８

(57)【特許請求の範囲】

【請求項1】

基板と、
前記基板が有する複数の実装領域上に、フェイスアップで搭載される複数の下層電子部品と、
前記複数の下層電子部品が有する複数の主面に跨って、フェイスダウンで搭載される少なくとも一つの上層電子部品と、
前記上層電子部品が跨る前記複数の主面の高さが均一となるよう形成される調整要素と、
を備え、
前記複数の下層電子部品は、互いに厚みが異なり、
前記基板は、前記複数の実装領域に、対応する前記複数の下層電子部品の厚みに合わせた凹部ないし段差を有し、
前記凹部ないし段差に回路が形成されている、
ことを特徴とする電子装置。

【請求項2】

前記調整要素として、前記複数の実装領域と前記複数の下層電子部品間に形成されて両者を接合する、複数の接合層を備え、
前記複数の接合層の相対的な厚み調整によって、前記上層電子部品が跨る前記複数の主面の高さが均一にされることを特徴とする請求項１記載の電子装置。

【請求項3】

前記調整要素は前記複数の実装領域であり、
前記複数の実装領域の相対的な高さ調整によって、前記上層電子部品が跨る前記複数の主面の高さが均一にされることを特徴とする請求項１又は２記載の電子装置。

【請求項4】

前記複数の実装領域の高さが互いに異なるよう、
前記基板に、段差、複数の凹部、基板厚みの相違および基板高さの相違のいずれか一以上が形成されることを特徴とする請求項３記載の電子装置。

【請求項5】

前記下層電子部品である複数の下層半導体チップと、
前記複数の下層半導体チップに、該複数の下層半導体チップと平行な状態でバンプ接続される、前記上層電子部品である少なくとも一つの上層半導体チップと、
を備える、ことを特徴とする請求項１〜４のいずれか一記載の電子装置。

【請求項6】

一つの前記上層電子部品が有する入力端子と出力端子との間の入出力端子間距離と、
前記上層電子部品が跨る二つの前記下層電子部品のうち、一方の前記下層電子部品が有し前記上層電子部品の前記入力端子に接続される出力端子と、他方の前記下層電子部品が有し前記上層電子部品の前記出力端子に接続される入力端子との間の距離と、
が等しいことを特徴とする請求項１〜５のいずれか一記載の電子装置。

【請求項7】

部分的に又は全体的に、前記複数の主面の高さが均一に調整されたマルチ電子部品モジュール構造を有する、ことを特徴とする請求項１〜６のいずれか一記載の電子装置。

【請求項8】

基板が有する複数の実装領域上に、複数の下層電子部品をフェイスアップで搭載する工程と、
前記複数の下層電子部品が有する複数の主面に跨って、少なくとも一つの上層電子部品をフェイスダウンで搭載する工程と、
前記下層電子部品の搭載前、前記上層電子部品が跨る前記複数の主面の高さが均一となるよう、調整要素を形成する工程と、
を備え、
前記複数の下層電子部品は、互いに厚みが異なり、
前記基板は、前記複数の実装領域に、対応する前記複数の下層電子部品の厚みに合わせた凹部ないし段差を有し、
前記凹部ないし段差に回路が形成されている、
ことを特徴とする電子装置の製造方法。

【請求項9】

前記調整要素は、前記複数の実装領域と前記複数の下層電子部品間に形成されて両者を接合する複数の接合層および前記複数の実装領域のいずれか一以上である、ことを特徴とする請求項８記載の電子装置の製造方法。

【請求項10】

基板が有する複数の実装領域上に、複数の下層電子部品をフェイスアップで搭載する工程と、
前記複数の下層電子部品が有する複数の主面に跨って、少なくとも一つの上層電子部品をフェイスダウンで搭載する工程と、
を備え、
前記複数の下層電子部品は、該複数の下層電子部品に跨る上層電子部品が有する入出力端子間距離に合わせて、前記基板上に搭載され、
前記上層電子部品の前記入出力端子は、前記複数の下層電子部品のうち、一方の該下層電子部品が有する入力端子と、他方の該下層電子部品が有する出力端子にそれぞれバンプ接続され、
前記複数の下層電子部品は、互いに厚みが異なり、
前記基板は、前記複数の実装領域に、対応する前記複数の下層電子部品の厚みに合わせた凹部ないし段差を有し、
前記凹部ないし段差に回路が形成されている、
ことを特徴とする電子装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、電子装置およびその製造方法、特に、マルチ部品モジュール構造を有する電子装置およびその製造方法に関し、中でも、マルチチップモジュール構造を有する半導体装置およびその製造方法に関する。

【背景技術】

【0002】

一般的に、回路基板上に複数の半導体チップが搭載された通信用モジュールにおいて、複数の半導体チップの端子間接続は、複数のパッドを、金又はアルミニウム製のワイヤを用いたワイヤボンディングで接続している。

【0003】

近年、高速かつ大容量通信に対する要求に応じて、広い帯域を確保可能なミリ波帯、サブテラヘルツ波帯の周波数が使用され始めている。周波数が高くなるほど伝送線路における寄生容量や抵抗のバラツキなどによる損失の割合が大きくなり、接続部の形状又はワイヤボンディングのループ形状の安定化、或いはワイヤ長の短縮が課題となっている。

【0004】

配線長を短縮するため、上記ワイヤボンディングに代えて、複数の半導体チップ間の接続を、フリップチップ構造のバンプ接続で行う方式がある。

【0005】

後者の方式を採用している、特許文献１に開示されたマルチチップモジュール構造は、配線基板（ベース基板）と、配線基板内に配置される半導体基板（中間基板）と、配線基板および半導体基板に跨ってフェイスダウンで接続された複数の半導体チップと、を備えている。この半導体基板は、複数の半導体チップ間を電気的に接続するチップ間配線層を有している。よって、配線基板と半導体チップは直接的に電気的接続され、複数の半導体チップ間は、配線基板のチップ間配線層を介して、間接的に電気的接続されている。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】特開２００６-２６１３１１号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

以下の分析は、本発明によって与えられたものである。

【0008】

特許文献１に開示されたマルチチップモジュール構造を有する半導体装置は、少なくとも、組立性が低いという問題点を有している。その理由を以下に説明する。

【0009】

上記マルチチップモジュール構造の第１の製造方法によれば、複数の半導体チップを半導体基板に接続し、樹脂封止により補強された中間モジュールを作成し、この中間モジュールを反転して配線基板上に実装する。

【0010】

上記第１の製造方法によれば、配線基板への実装時、複数の半導体チップ間にチップ厚みの相違又はバラツキがあると、中間モジュールが傾斜して実装されたり、実装位置精度が低下したりするおそれがある。また、上記厚みの相違又はバラツキに起因して、搭載マウンタ等の実装装置による、中間モジュールの吸着が困難となったり、実装時にアンバランスな荷重が中間モジュール等に印加されたりするおそれがある、

【0011】

上記マルチチップモジュール構造の第２の製造方法によれば、先に、チップ間配線層を有する半導体基板を配線基板内に実装し、次に、配線基板と半導体基板とに跨って複数の半導体チップをフェイスダウンで実装する。

【0012】

上記第２の製造方法によれば、特に、半導体チップにおいて、チップ間配線層と接続される電極と、配線基板に接続する電極とのサイズが異なる場合、半導体チップと半導体基板間の接触状態と、半導体チップと配線板間の接触状態との間に差異が発生する傾向がある。このため、実装する際の荷重設定等の条件設定に厳密さが要求され、歩留まり低下の原因となるおそれがある。

【0013】

かくして、複数の電子部品間の伝送損失を抑制できる上に、製造容易なマルチ電子部品モジュール構造を備える電子装置および工程管理容易なその製造方法が求められている。

【課題を解決するための手段】

【0014】

第１の視点において、電子装置は、基板（基板と一体される要素を含む）と、前記基板が有する複数の実装領域上に、フェイスアップ（主面が基板と反対側を向く）で搭載される複数の下層電子部品と、前記複数の下層電子部品が有する複数の主面（上層電子部品を搭載する面、回路面）に跨って、フェイスダウン（主面が基板側を向く）で搭載される少なくとも一つの上層電子部品と、前記上層電子部品が跨る前記複数の主面の高さが均一となるよう形成される調整要素と、を備えている。
第１の視点の変形として、電子装置は、基板と、前記基板が有する複数の実装領域上に、フェイスアップで搭載される複数の下層電子部品と、前記複数の下層電子部品が有する複数の主面に跨って、フェイスダウンで搭載される少なくとも一つの上層電子部品と、前記上層電子部品が跨る前記複数の主面の高さが均一となるよう形成される調整要素と、を備え、前記複数の下層電子部品は、互いに厚みが異なり、前記基板は、前記複数の実装領域に、対応する前記複数の下層電子部品の厚みに合わせた凹部ないし段差を有し、前記凹部ないし段差に回路が形成されている。

【0015】

第２の視点において、電子装置の製造方法は、基板が有する複数の実装領域上に、複数の下層電子部品をフェイスアップで搭載する工程と、前記複数の下層電子部品が有する複数の主面に跨って、少なくとも一つの上層電子部品をフェイスダウンで搭載する工程と、前記下層電子部品の搭載前、前記上層電子部品が跨る前記複数の主面の高さが均一となるよう、調整要素を形成する工程と、を備えている。
第２の視点の変形として、電子装置の製造方法は、基板が有する複数の実装領域上に、複数の下層電子部品をフェイスアップで搭載する工程と、前記複数の下層電子部品が有する複数の主面に跨って、少なくとも一つの上層電子部品をフェイスダウンで搭載する工程と、前記下層電子部品の搭載前、前記上層電子部品が跨る前記複数の主面の高さが均一となるよう、調整要素を形成する工程と、を備え、前記複数の下層電子部品は、互いに厚みが異なり、前記基板は、前記複数の実装領域に、対応する前記複数の下層電子部品の厚みに合わせた凹部ないし段差を有し、前記凹部ないし段差に回路が形成されている。

【0016】

第３の視点において、電子装置の製造方法は、基板が有する複数の実装領域上に、複数の下層電子部品をフェイスアップで搭載する工程と、前記複数の下層電子部品が有する複数の主面に跨って、少なくとも一つの上層電子部品をフェイスダウンで搭載する工程と、を備え、前記複数の下層電子部品は、該複数の下層電子部品に跨る上層電子部品が有する入出力端子間距離に合わせて、前記基板上に搭載され、前記上層電子部品の前記入出力端子は、前記複数の下層電子部品のうち、一方の該下層電子部品が有する入力端子と、他方の該下層電子部品が有する出力端子にそれぞれバンプ接続される。
第３の視点の変形として、電子装置の製造方法は、基板が有する複数の実装領域上に、複数の下層電子部品をフェイスアップで搭載する工程と、前記複数の下層電子部品が有する複数の主面に跨って、少なくとも一つの上層電子部品をフェイスダウンで搭載する工程と、を備え、前記複数の下層電子部品は、該複数の下層電子部品に跨る上層電子部品が有する入出力端子間距離に合わせて、前記基板上に搭載され、前記上層電子部品の前記入出力端子は、前記複数の下層電子部品のうち、一方の該下層電子部品が有する入力端子と、他方の該下層電子部品が有する出力端子にそれぞれバンプ接続され、前記複数の下層電子部品は、互いに厚みが異なり、前記基板は、前記複数の実装領域に、対応する前記複数の下層電子部品の厚みに合わせた凹部ないし段差を有し、前記凹部ないし段差に回路が形成されている。

【発明の効果】

【0017】

上記各視点によれば、複数の電子部品間の伝送損失を抑制できる上に、厚みの異なる電子部品を用いる場合においても組立性が良好なマルチ電子部品モジュール構造を備える電子装置および工程管理容易なその製造方法が提供される。

【図面の簡単な説明】

【0018】

【図1】（Ａ）および（Ｂ）は、実施形態１の半導体装置が有するマルチチップモジュール構造を説明する図であって、（Ａ）は上面図、（Ｂ）は（Ａ）のＡ−Ａ断面図である。

【図2】図１に示した半導体装置の製造装置を説明するための図である。

【図3】図１に示した半導体装置の製造方法を説明するためのフローチャートである。

【図4】実施形態２の半導体装置が有するマルチチップモジュール構造を説明する図である。

【図5】（Ａ）は実施形態３、（Ｂ）は実施形態４の半導体装置が有するマルチチップモジュール構造をそれぞれ説明する図である。

【図6】（Ａ）および（Ｂ）は、実施形態５の半導体装置が有するマルチチップモジュール構造を説明する図であって、（Ａ）は上面図、（Ｂ）は（Ａ）のＡ−Ａ断面図である。

【図7】（Ａ）および（Ｂ）は、実施形態６の半導体装置が有するマルチチップモジュール構造を説明する図であって、（Ａ）は上面図、（Ｂ）は（Ａ）のＡ−Ａ断面図である。

【図8】実施形態７の半導体装置が有するマルチチップモジュール構造を説明する図である。

【図9】（Ａ）および（Ｂ）は、実施形態８の半導体装置が有するマルチチップモジュール構造を説明する図であって、（Ａ）は上面図、（Ｂ）は（Ａ）のＡ−Ａ断面図である。

【図10】（Ａ）および（Ｂ）は、実施形態９の半導体装置が有するマルチチップモジュール構造を説明する図であって、（Ａ）は上面図、（Ｂ）は（Ａ）のＡ−Ａ断面図である。

【図11】実施形態１０の半導体装置が有するマルチチップモジュール構造を説明する図である。

【発明を実施するための形態】

【0019】

形態１は、第１の視点に記載のとおりである。なお、下層および上層電子部品は、半導体チップ、半導体チップ以外の能動部品又は受動部品のいずれか一以上から選択することができる。

【0020】

形態２において、電子装置は、前記調整要素として、前記複数の実装領域と前記複数の下層電子部品間に形成されて両者を接合する、複数の接合層を備えている。前記複数の接合層の相対的な厚み調整によって、前記上層電子部品が跨る前記複数の主面の高さが均一にされる。

【0021】

形態３において、前記調整要素は前記複数の実装領域である。前記複数の実装領域の相対的な高さ調整によって、前記上層電子部品が跨る前記複数の主面の高さが均一にされる。

【0022】

形態４においては、前記複数の実装領域の高さが互いに異なるよう、前記基板に、段差、複数の凹部、基板厚みの相違および基板高さの相違のいずれか一以上が形成される。

【0023】

形態５において、電子装置は、前記下層電子部品である複数の下層半導体チップと、前記複数の下層半導体チップに、該複数の下層半導体チップと平行な状態でバンプ接続される、前記上層電子部品である少なくとも一つの上層半導体チップと、を備えている。

【0024】

形態６においては、一つの前記上層電子部品が有する入出力端子間距離と、前記上層電子部品が跨る二つの前記下層電子部品のうち、一方の前記下層電子部品が有し前記上層電子部品が有する前記入力端子に接続される出力端子と、他方の前記下層電子部品が有し前記上層電子部品の前記出力端子に接続される入力端子との間の距離と、が等しい。

【0025】

形態７において、電子装置は、部分的に又は全体的に、前記複数の主面の高さが均一に調整されたマルチ電子部品モジュール構造を有している。電子部品を三層以上に積層することもできる。

【0026】

形態８は、第２の視点に記載のとおりである。

【0027】

形態９において、前記調整要素は、前記複数の実装領域と前記複数の下層電子部品間に形成されて両者を接合する複数の接合層および前記複数の実装領域のいずれか一以上である。

【0028】

形態１０は、第３の視点に記載のとおりである。

【0029】

上記各形態の電子装置および製造方法は、特に、マルチ部品モジュール構造を有する電子装置およびその製造方法に利用され、中でも、マルチチップモジュール構造を有する半導体装置およびその製造方法に利用され、例えば、回路基板上に複数の半導体チップが配置され、複数の半導体チップの端子間が電気的に接続されたマルチチップモジュール構造を有し、端子間を短距離で接続することが求められる高周波通信用モジュールに好適に利用される。

【0030】

本発明の一実施形態の概要について、図面を参照して説明する。なお、この概要に付記した図面参照符号は、理解を助けるための一例として各要素に便宜上付記したものであり、本発明を図示の態様に限定することを意図するものではない。

【0031】

図１（Ａ）および（Ｂ）を参照すると、実施形態の半導体装置（電子装置）は、下記の要素を備えている：
回路基板１；
回路基板１が有する複数の実装領域１ａ，１ｂ，１ｃ上に、フェイスアップで搭載される複数の下層電子部品１１，１３，１５；
複数の下層電子部品１１，１３，１５が有する複数の主面１１ａ，１３ａ，１５ａに跨って、フェイスダウンで搭載される少なくとも一つの上層電子部品１２，１４；
複数の主面１１ａ，１３ａ，１５ａの高さが均一となるよう形成される調整要素。

【0032】

図１（Ａ）および（Ｂ）に示した実施形態において、調整要素は複数の接合層５ａ，５ｂ，５ｃである。接合層５ａ，５ｂ，５ｃの厚みを調整することによって、上層電子部品１２，１４が跨る複数の主面１１ａ，１３ａ，１５ａの高さを容易に均一化することができる。

【0033】

図５（Ａ）等に示す他の実施形態においては、調整要素は、回路基板１が有する乃至それと一体の複数の実装領域１ａ，１ｂ，１ｃである。複数の実装領域１ａ，１ｂ，１ｃの高さを調整することによって、上層電子部品１２，１４が跨る複数の主面１１ａ，１３ａ，１５ａの高さを容易に均一化することができる。

【0034】

実施形態の半導体装置は、電子部品をフリップチップ構造ないしバンプを用いて回路基板又は他の電子部品に接続できるため、配置長が短縮でき、複数の電子部品間の伝送損失を抑制できる。

【0035】

実施形態の半導体装置は、複数の下層電子部品１１，１３，１５間の厚みの相違が、接合層５ａ，５ｂ，５ｃの厚み調整、および、回路基板１が有する複数の実装領域１ａ，１ｂ，１ｃの高さ調整のいずれか一以上によって、補償され、上層電子部品１２，１４が跨る複数の主面の高さを容易に均一化することができる。例えば、上層電子部品１２，１４を、回路基板１および下層電子部品に対する平行度を維持して、積層することができる。かくして、マルチ電子部品モジュール構造の強度および組立性が向上する。

【0036】

実施形態の半導体装置のさらなる効果を、上述した特許文献１と対比しながら説明する。

【0037】

第１の効果は、電子部品、例えば、半導体チップを回路基板へ接続するための端子数を増加させることができることである。

【0038】

一般的に、半導体チップは、電源用、グランド用および信号用などの多数の端子を有する方が電気特性上に有利である。

【0039】

これに対して、特許文献１によれば、チップ間配線層を有する半導体基板は、配線基板への接続を取ることができず、半導体チップへの接続のみとなる。また、半導体チップから接続を取り出すことが可能なエリアは、チップ間配線層を有する半導体基板が遮蔽していないエリアに限定されている。

【0040】

第２の効果は、一体構造の回路基板１に強固に固定された下層電子部品１１，１３，１５に上層電子部品１２，１４が高い強度で接続されているため、マルチ電子部品モジュール構造を補強するアンダーフィル樹脂が不要になることである。

【0041】

一般的に、アンダーフィル樹脂は、半導体装置の誘電率を高める。高周波向けのマルチチップモジュールにおいては、誘電率を低く抑えることが強く求められている。

【0042】

これに対して、特許文献１のマルチチップモジュール構造によれば、アンダーフィル樹脂による補強が必要であり、誘電率の上昇を招く傾向がある。

【0043】

第３の効果は、装置全体の配線長を短縮できることである。

【0044】

これに対して、特許文献１のマルチチップモジュール構造によれば、バンプ接続される、半導体チップの端子と、チップ間配線層を有する半導体基板の端子との接続においては、ワイヤ接続する場合と比べて配線長が短縮される。しかしながら、チップ間配線層内部での配線の引き回し又は半導体チップ内での外部接続先までの引き回しに起因して、全体的には配線長が長くなる。

【0045】

続いて、本発明の実施形態について図面を参照して詳細に説明する。なお、以降の記述において、多くの具体的事項は、説明のため、本発明の理解を助けるためになされたものである。

【0046】

（実施形態１）
実施形態１の電子装置は、マルチチップモジュール構造を有する半導体装置である。実施形態１の半導体装置は、回路基板上にフェイスアップに搭載される下層半導体チップの接続端子に、フェイスダウンに搭載される上層半導体チップの接続端子が、位置合わせされ、バンプ接合によって電気的に接続されている。半導体チップの電源およびグランドは、個別にワイヤボンディングもしくはフリップチップのバンプにより回路基板へ直接接続してもよい。

【0047】

以下の実施形態等では、電子部品として、主として、半導体チップを用いた例を説明するが、これに代えて、半導体チップ以外の能動部品、あるいはアンテナ、分岐パターンもしくはコンデンサのような受動部品を用いてもよい。なお、採用される半導体チップは、目的に応じて、種々の回路構成を有するものを適宜選択できる。

【0048】

以下の実施形態等では、半導体装置は、回路基板１上に実装ないし積層される五個の半導体チップを備えている。しかし、特に半導体チップの個数に制限はない。奇数個又は偶数個の半導体チップを用いて、マルチチップモジュール構造を有する半導体装置を構成することができる。

【0049】

図１（Ａ）および（Ｂ）を参照すると、実施形態１の半導体装置は、下記の要素を備えている：
回路基板１；
回路基板１が有する複数の実装領域１ａ，１ｂ，１ｃ上に、フェイスアップで搭載される複数の下層半導体チップ１１，１３，１５；
複数の下層半導体チップ１１，１３，１５が有する複数の主面１１ａ，１３ａ，１５ａに跨って、フェイスダウンで搭載される上層半導体チップ１２，１４；
複数の実装領域１ａ，１ｂ，１ｃと複数の下層半導体チップ１１，１３，１５間に形成されて両者を接合する、複数の接合層（調節要素）５ａ，５ｂ，５ｃ。

【0050】

複数の接合層５ａ，５ｂ，５ｃの相対的な厚み調整によって、上層半導体チップ１２，１４が跨る、下層半導体チップ１１，１３，１５上の複数の主面１１ａ，１３ａ，１５ａの高さが均一となる。

【0051】

さらに詳細に、実施形態１の半導体装置の構成を説明する。

【0052】

回路基板１の片面には、Ａｕ又はＣｕなどの金属材料で覆われ、グランド接続機能および放熱機能を有する平坦な金属主面２と、Ａｕ又はＣｕなどの金属材料で覆われた信号供給端子３と、が設けられている。

【0053】

なお、回路基板１において、金属主面２の反対面には、ビアホールなどによって電気的接続される金属面を形成し、回路基板１を両面板とすることができる。

【0054】

下層および上層半導体チップ１１〜１５は、主面側に信号ラインに接続される信号入力端子７と信号出力端子８とを有している。なお、信号入力端子７と信号出力端子８以外にも、電源およびグランドと接続される端子が設けられるが、図示は省略する。

【0055】

下層および上層半導体チップ１１〜１５は、信号ラインの接続順に、フェイスアップにした下層半導体チップ１１，１３，１５と、フェイスダウンにした上層半導体チップ１２，１４が交互に配置されている。

【0056】

下層および上層半導体チップ１１〜１５が有する信号入力端子７と信号出力端子８は電気的に接続されている。下層半導体チップ１１の信号出力端子８(11)と上層半導体チップ１２の信号入力端子７(12)、上層半導体チップ１２の信号出力端子８(12)と下層半導体チップ１３の信号入力端子７(13)、下層半導体チップ１３の信号出力端子８(13)と上層半導体チップ１４の信号入力端子７(14)、上層半導体チップ１４の信号出力端子８(14)と下層半導体チップ１５の信号入力端子７(15)とが、バンプ６を介してそれぞれ接続されている。

【0057】

下層半導体チップ１１，１３，１５は、回路基板１の金属主面２上に、接合層５ａ，５ｂ，５ｃを介して接合されている。接合層５ａ，５ｂ，５ｃは、種々の金属を主成分とするろう材、又は、Ａｇ若しくはＣｕなどの金属フィラーを含有する導電性接着材などから形成することができる。

【0058】

下層半導体チップ１１は、信号ラインの先頭に位置し、その信号入力端子７(11)は、回路基板１に設けられた信号供給端子３に、信号接続ワイヤ４を介して電気的に接続されている。

【0059】

下層半導体チップ１３は、下層半導体チップ１１の信号出力端子８(11)と下層半導体チップ１３の信号入力端子７(13)間の距離が、上層半導体チップ１２の信号入力端子７(12)と信号出力端子８(12)間の距離と等しくなるよう、搭載されている。

【0060】

下層半導体チップ１５は、下層半導体チップ１３の信号出力端子８(13)と下層半導体チップ１５の信号入力端子７(15)間の距離が、上層半導体チップ１４の信号入力端子７(14)と信号出力端子８(14)間の距離と等しくなるように搭載されている。

【0061】

上層半導体チップ１２，１４は、下層半導体チップ１１，１３，１５の信号入力端子７と信号出力端子８上に搭載されている。

【0062】

上層半導体チップ１２は、上層半導体チップ１２の信号入力端子７(12)と下層半導体チップ１１の信号出力端子８(11)の位置が整合し、および、上層半導体チップ１２の信号出力端子８(12)と下層半導体チップ１３の信号入力端子7(13)の位置が整合するよう、バンプ６を介して、下層半導体チップ１１，１３に接続されている。

【0063】

上層半導体チップ１４は、上層半導体チップ１４の信号入力端子７(14)と下層半導体チップ１３の信号出力端子８(13)の位置が整合し、および、上層半導体チップ１４の信号出力端子８(14)と下層半導体チップ１５の信号入力端子７(15)の位置が整合するよう、バンプ６を介して、下層半導体チップ１３，１５に接続されている。

【0064】

次に、複数の接合層５ａ，５ｂ，５ｃの相対的な厚み調整によって、上層電子部品１２，１４が跨る複数の主面１１ａ，１３ａ，１５ａの高さを均一とする方法について詳細に説明する。

【0065】

一般的に、マルチチップモジュール構造を有する半導体装置は、チップ厚みの異なる複数の半導体チップ（下層半導体チップ１１，１３，１５）が用いられる。チップ厚みの異なる複数の半導体チップ１１，１３，１５を、そのまま、回路基板１に搭載すると、複数の半導体チップ１１，１３，１５の主面（上層半導体チップ１２，１４を搭載する面、回路面）１１ａ，１３ａ，１５ａの高さに、段差が発生する。このように高さが異なる主面１１ａ，１３ａ，１５ａに跨って、上層半導体チップ１２，１４を搭載すると、上層半導体チップ１２，１４は傾いた状態となる。すなわち、上層半導体チップ１２，１４の信号入力端子７の面と信号出力端子８の面とが平行でない状態で、下層半導体チップ１１，１３，１５とのバンプ接続が行われる。この場合、接続強度が低下したり、入力端子側と出力端子側で接続強度が異なったりして、接続信頼性が低下するおそれがある。

【0066】

そこで、チップ厚みの異なる複数の下層半導体チップ１１，１３，１５を使用する場合においても、複数の主面１１ａ，１３ａ，１５ａの高さが等しく揃うよう、下層半導体チップ１１，１３，１５と回路基板１の金属主面２との間に形成する接合層５ａ，５ｂ，５ｃの厚み（接合材料の形成厚み）を調整する。例えば、下層半導体チップ１１，１３，１５の厚みと接合層５，５ｂ，５ｃの厚みとの合計が、互いに一定になるように、接合層５ａ，５ｂ，５ｃの厚みを計算すればよい。

【0067】

接合層５ａ，５ｂ，５ｃの厚みは、ベースとなる基準厚みに、一番厚い半導体チップの厚みからの差分を加えて計算することが好ましい。

【0068】

例えば、実用されている半導体チップの厚みを参照して、下層半導体チップ１１，１３，１５の厚み等を下記のとおり設定することができる。

【0069】

下層半導体チップ１１の厚み：t11 = 0.100mm；
下層半導体チップ１３の厚み：t13 = 0.120mm；
下層半導体チップ１５の厚み：t15 = 0.080mm；
接合層の基準厚み：t0(5)=0.010mm

【0070】

下層半導体チップ１１の接合層５ａの厚み：t5(11) = t0 + (t13 - t11) = 0.030mm；
下層半導体チップ１３の接合層５ｂの厚み：t5(13) = t0 + (t13 - t13) = 0.010mm；
下層半導体チップ１５の接合層５ｃの厚み：t5(15) = t0 + (t13 - t15) = 0.050mm。

【0071】

このようにして、フェイスアップ（主面を上向き）で搭載される下層半導体チップ１１，１３，１５の主面１１ａ，１３ａ，１５ａの高さは、回路基板１の金属主面２から0.130mmの高さに統一される。かくして、上層半導体チップ１２，１４においては、信号入力端子７と信号出力端子８が同じ高さに位置し、入出力端子面が平行な状態でバンプ接続される。

【0072】

次に、図１（Ａ）および（Ｂ）を参照しながら説明した実施形態１の半導体装置の製造方法の一例を、さらに図２および図３を参照しながら説明する。

【0073】

図２は、実施形態１の半導体装置の製造に好適に使用されるチップ搭載機１００を示している。

【0074】

チップ搭載機１００は、半導体チップ１１〜１５をセットするチップ供給ステージ１０１と、下層および上層半導体チップ１１〜１５が搭載される回路基板１をセットするチップ搭載ステージ１０２と、フェイスアップに搭載する下層半導体チップ１１，１３，１５のハンドリングを行うフェイスアップチップ搭載用ヘッド１０３と、フェイスダウンに搭載する上層半導体チップ１２，１４のハンドリングを行うフェイスダウンチップ搭載用ヘッド１０４と、チップ供給ステージ１０１上の認識を行う第１の認識カメラ１０５と、フェイスダウンチップ搭載用ヘッド１０４でハンドリングした上層半導体チップ１２，１４の入出力端子７，８を下側から認識する第２の認識カメラ１０６と、チップ搭載ステージ１０２上の認識を行う第３の認識カメラ１０７と、を備えている。

【0075】

チップ搭載ステージ１０２は、接合層を硬化させる加熱機能を備えている。チップ搭載ステージ１０２は、エアブローまたはＮ２ブロー式による冷却機能を備えており、加熱した半導体チップ１１〜１５を急速に冷却することができる。

【0076】

チップ供給ステージ１０１上に、下層半導体チップ１１，１３，１５はフェイスアップにセットされ、上層半導体チップ１２，１４はフェイスダウンにセットされている。

【0077】

チップ搭載ステージ１０２上には、回路基板１が金属主面２を上向きにセットされている。

【0078】

なお、実施形態１では、便宜上、下層半導体チップ１１，１３，１５の厚みを上記のように仮定し、接合層５ａ，５ｂ，５ｃの厚みを上記のように計算したが、上記厚みの設定値および計算値は本発明の理解を容易にするためのものであり、本発明はこれらに限定されるものではない。本発明は、上記以外の厚みを有する半導体チップに対しても好適に適用される。

【0079】

接合層５ａ，５ｂ，５ｃの形成材料には、上述したろう材又は導電性接着材などを使用できるが、以下の説明においては、Ａｇフィラーを含有した導電性接着材を使用する。

【0080】

なお、チップ搭載機１００は、フェイスアップチップ搭載用ヘッド１０３とフェイスダウンチップ搭載用ヘッド１０４という二つの搭載用ヘッドを使用しているが、半導体チップ１１〜１５に接触する部分に制限がない場合は、一つの搭載用ヘッドを共有することができる。また、接触する部分に制限がある場合であっても、その部位の部品を交換することができれば一つの搭載用ヘッドを用いることができる。

【0081】

［第１の製造方法］
次に、図２に示したチップ搭載機１００を用いた、図１（Ａ）および（Ｂ）に示した実施形態１の半導体装置の第１の製造方法（ステップ１〜１４）を、さらに図３のフローチャート（Ｓ１０１〜１０９）を参照しながら説明する。

【0082】

下記のステップ１〜８が、図３のＳ１０１〜Ｓ１０５の工程に対応する。ステップ８の終了後、図３のＳ１０６が実行され、すなわち、下層半導体チップ１１，１３，１５の搭載確認が、第３の認識カメラ１０７等によって実行される。搭載が完了していない場合には、図３のＳ１０４の工程に戻り、完了している場合はＳ１０７（ステップ９）に処理を移行する。

【0083】

下記のステップ９の工程が、図３のＳ１０７の工程に対応する。すなわち、下層半導体チップ１１，１３，１５が回路基板１上の複数の実装領域１ａ，１ｂ，１ｃに固定される。

【0084】

下記のステップ１０〜１４の工程が、図３のＳ１０８の工程に対応する。下記のステップ１４の工程後、図３のＳ１０９が実行され、上層半導体チップ１２，１４の搭載確認が、第３の認識カメラ１０７等によって実行される。搭載が完了していない場合には、図３のＳ１０８の工程に戻り、完了している場合は処理を終了する。

【0085】

特に、Ｓ１０４（ステップ７）の工程が、下層半導体チップ１１，１３，１５の回路基板１への搭載前、上層半導体チップ１２，１４が跨る複数の主面１１ａ，１３ａ，１５ａの高さが均一となるよう、調整要素を形成する工程である。

【0086】

特に、Ｓ１０５（ステップ８）の工程が、下層電子部品１１，１３，１５を、下層電子部品１１，１３，１５に跨る上層電子部品１２，１４が有する信号入出力端子７，８間距離に合わせて、回路基板１上に搭載する工程である。

【0087】

特に、Ｓ１０８（ステップ１２，１４）の工程が、上層電子部品１２，１４の入出力端子７，８を、下層電子部品１１，１３，１５のうち、一方の下層電子部品１１，１３が有する入力端子７と、他方の下層電子部品１３，１５が有する出力端子８にそれぞれバンプ接続する工程である。

【0088】

〔ステップ１〕
チップ供給ステージ１０１上の上層半導体チップ１２について、第１の認識カメラ１０５を用いてチップ外形を認識し、フェイスダウンチップ搭載用ヘッド１０４でピックアップして、第２の認識カメラ１０６上に移動させ、上層半導体チップ１２の信号入力端子７(12)および信号出力端子８(12)の位置を認識し、信号入力端子７(12)と信号出力端子８(12)との距離を測定したのち、チップ供給ステージ１０１の元の場所に戻す。

【0089】

〔ステップ２〕
チップ供給ステージ１０１上の上層半導体チップ１４について、第１の認識カメラ１０５を用いてチップ外形を認識し、フェイスダウンチップ搭載用ヘッド１０４でピックアップして、第２の認識カメラ１０６の上に移動させ、上層半導体チップ１４の信号入力端子７(14)および信号出力端子８(14)の位置を認識し、信号入力端子７(14)と信号出力端子８(14)との距離を測定したのち、チップ供給ステージ１０１の元の場所に戻す。

【0090】

〔ステップ３〕
回路基板１上の下層半導体チップ１１を搭載する位置（実装領域１ａ）に、接合層５ａを形成するため、Ａｇフィラーを含有した導電性接着材である接合材料５(11)を供給する。供給量はチップを搭載したときに接合層５ａの厚みが狙った値になるよう考慮する。下層半導体チップ１１では、〔t5(11)×半導体チップ11の面積〕の量のＡｇペーストを供給する。

【0091】

〔ステップ４〕
チップ供給ステージ１０１上の下層半導体チップ１１について、第１の認識カメラ１０５を用いてチップ外形と信号入力端子７(11)および信号出力端子８(11)の位置を認識し、フェイスアップチップ搭載用ヘッド１０３でピックアップして回路基板１上に移動させ、搭載角度を所定の角度に合わせ、また、信号入力端子７(11)の位置を信号入力端子７との接続位置に合わせて、下層半導体チップ１１裏面の高さが回路基板１の金属主面２より、t5(11) = 0.030mm、主面（主面）１１ａの高さが0.130mmになるように、フェイスアップチップ搭載用ヘッド１０３を降下させる。

【0092】

〔ステップ５〕
回路基板１上の下層半導体チップ１３を搭載する位置（実装領域１ｂ）に、接合層５ｂを形成するため、接合材料５(13)を供給する。供給量はチップを搭載したときに接合層５ｂの厚みが狙った値になるよう考慮し、下層半導体チップ１３では〔t5(13)×半導体チップ１３の面積〕の量のＡｇペーストを供給する。

【0093】

〔ステップ６〕
チップ供給ステージ１０１上の下層半導体チップ１３について、第１の認識カメラ１０５を用いてチップ外形と信号入力端子７(13)および信号出力端子８(13)の位置を認識し、フェイスアップ搭載用ヘッド１０３でピックアップして回路基板１上に移動させ、搭載角度を所定の角度に合わせ、また、下層半導体チップ１３の信号入力端子７(13)と下層半導体チップ１１の信号出力端子８(11)との距離が、事前に測定した上層半導体チップ１２の信号入力端子７(12)と信号出力端子８(12)との距離に等しくなる位置に、下層半導体チップ１３の信号入力端子７(13)を合わせて、下層半導体チップ１３裏面の高さが回路基板１の金属主面２より、t5(13) = 0.010mm、主面（主面）１３ａの高さが0.130mmになるように、フェイスアップチップ搭載用ヘッド１０３を降下させる。

【0094】

〔ステップ７〕
回路基板１上の下層半導体チップ１５を搭載する位置に接合材料５(15)を供給する。供給量はチップを搭載したときに接合層５ｃの厚みが狙った値になるよう考慮し、半導体チップ１５では〔t5(15)×半導体チップ１５の面積〕の量のＡｇペーストを供給する。

【0095】

〔ステップ８〕
チップ供給ステージ１０１上の下層半導体チップ１５について、第１の認識カメラ１０５を用いてチップ外形と信号入力端子７(15)および信号出力端子８(15)の位置を認識し、フェイスアップチップ搭載用ヘッド１０３でピックアップして回路基板１上に移動させ、搭載角度を所定の角度に合わせ、また、下層半導体チップ１５の信号入力端子７(15)と下層半導体チップ１３の信号出力端子8(13)との距離が、事前に測定した上層半導体チップ１４の信号入力端子７(14)と信号出力端子８(14)との距離に等しくなる位置に、下層半導体チップ１５の信号入力端子７(15)を合わせて、下層半導体チップ１５裏面の高さが回路基板１の金属主面２より、t5(15) = 0.050mm、主面（主面）１１ａの高さが0.130mmになるように、フェイスアップチップ搭載用ヘッド１０３を降下させる。

【0096】

〔ステップ９〕
チップ搭載ステージ１０２を加熱して、Ａｇペーストを硬化させる。所定の時間経過後は、下層半導体チップ１１，１３，１５の主面１１ａ，１３ａ，１５ａの高さが0.130mmとなる。

【0097】

〔ステップ１０〕
下層半導体チップ１１，１３，１５の信号入力端子７と信号出力端子８の上に、バンプ６を載せる。このため、チップ搭載機１００に供給機能を追加してもよく、ピンセットなどを用いて手作業で載せてもよい。

【0098】

〔ステップ１１〕
チップ供給ステージ１０１上の上層半導体チップ１２について、第１の認識カメラ１０５を用いてチップ外形を認識し、フェイスダウンチップ搭載用ヘッド１０４でピックアップし、第２の認識カメラ１０６上に移動させて、上層半導体チップ１２の信号入力端子７(12)および信号出力端子８(12)の位置を認識する。

【0099】

〔ステップ１２〕
上層半導体チップ１２をピックアップしたフェイスダウンチップ搭載用ヘッド１０４を回路基板１上に移動させ、上層半導体チップ１２の信号入力端子７(12)と下層半導体チップ１１の信号出力端子８(11)、および上層半導体チップ１２の信号出力端子８(12)と下層半導体チップ１３の信号入力端子７(13)とを合わせ、フェイスアップチップ搭載用ヘッド１０３を降下させて、バンプ６を熱圧着させて、端子を接続させる。

【0100】

〔ステップ１３〕
チップ供給ステージ１０１上の上層半導体チップ１４について、第１の認識カメラ１０５を用いてチップ外形を認識し、フェイスダウンチップ搭載用ヘッド１０４でピックアップし、第２の認識カメラ１０６の上に移動させて、上層半導体チップ１４の信号入力端子７(14)および信号出力端子８(14)の位置を認識する。

【0101】

〔ステップ１４〕
上層半導体チップ１４をピックアップしたフェイスダウンチップ搭載用ヘッド１０４を回路基板１上に移動させ、上層半導体チップ１４の信号入力端子７(14)と下層半導体チップ１３の信号出力端子８(13)、および上層半導体チップ１４の信号出力端子８(14)と下層半導体チップ１５の信号入力端子７(15)とを合わせ、フェイスアップチップ搭載用ヘッド１０３を降下させて、バンプ６を熱圧着させて、端子を接続させる。

【0102】

以上により、下層および上層半導体チップ１１〜１５の搭載が完了する。

【0103】

第１の製造方法によれば、接合材料（接合層）５を硬化させるときに、フェイスアップで搭載した下層半導体チップ１１，１３，１５のフェイスアップチップ搭載用ヘッド１０３による固定が解除されているため、硬化中に位置が変位する可能性を考慮することが好ましい。よって、信号入力端子７と信号出力端子８とのバンプ接続を確実にするため、信号入力端子７の径を、信号出力端子８の径よりも大きく設定することが好ましい。これによって、フェイスアップで搭載した下層半導体チップ１１，１３，１５が互いに逆方向（離間方向）に変位した場合でも安定的な接続が維持できる。

【0104】

また、端子の径を変えられない場合や位置の仕様が厳密な場合などは、次の第２の製造方法〔ステップ２−１〕〜〔ステップ２−１５〕を用いて、精度のよい搭載を実行することができる。

【0105】

［第２の製造方法］
第１の製造方法では、下層半導体チップ１１，１３，１５が完全に固定されていない状態で、上層半導体チップ１２，１４の搭載を行った。第２の製造方法では、下層半導体チップ１１，１３，１５を完全に固定した後、上層半導体チップ１２，１４の搭載を行う。

【0106】

第１の製造方法では、最初に、上層半導体チップ１２（１４）の測定を行った。第２の製造方法では、一方の下層半導体チップ１１（１３）を固定した後、上層半導体チップ１２（１４）の測定を行い、この測定結果に応じて、他方の下層半導体チップ１３（１５）を位置決めして、固定する。

【0107】

次に、図２に示したチップ搭載機１００を用いて、図１（Ａ）および（Ｂ）に示した実施形態１の半導体装置の第２の製造方法を説明する。なお、第１および第２の製造方法の共通点については、適宜第１の製造方法に関する記載を適宜参照することができるものとする。

【0108】

〔ステップ２−１〕
回路基板１上の下層半導体チップ１１を搭載する位置（実装領域１ａ）に、Ａｇフィラーを含有した導電性接着材である接合材料５(11)を供給する。供給量はチップを搭載したときに接合層５ａの厚みが狙った値になるよう考慮し、下層半導体チップ１１では〔t5(11)×半導体チップ１１の面積〕の量のＡｇペーストを供給する。

【0109】

〔ステップ２−２〕
チップ供給ステージ１０１上の下層半導体チップ１１について、第１の認識カメラ１０５を用いてチップ外形と信号入力端子７(11)および信号出力端子８(11)の位置を認識し、フェイスアップチップ搭載用ヘッド１０３を用いて回路基板１上に移動させ、搭載角度を所定の角度に合わせ、また、信号入力端子７(11)の位置を信号出力端子８との接続位置に合わせて、下層半導体チップ１１裏面の高さが回路基板１の金属主面２より、t5(11) = 0.030mmになるように、フェイスアップチップ搭載用ヘッド１０３を降下させる。

【0110】

〔ステップ２−３〕
この状態で、チップ搭載ステージ１０２を加熱して、Ａｇペーストを硬化させる。所定の時間経過後は下層半導体チップ１１裏面の高さが0.030mmで固定され、主面（主面）１１ａの高さが0.130mmとなる。

【0111】

〔ステップ２−４〕
チップ供給ステージ１０１上の上層半導体チップ１２について、第１の認識カメラ１０５を用いてチップ外形を認識し、フェイスダウンチップ搭載用ヘッド１０４でピックアップして、第２の認識カメラ１０６の上に移動させ、上層半導体チップ１２の信号入力端子７(12)および信号出力端子８(12)の位置を認識し、信号入力端子７(12)と信号出力端子８(12)との距離を測定する。

【0112】

〔ステップ２−５〕
回路基板１上の下層半導体チップ１３を搭載する位置（実装領域１ｂ）に接合材料５(13)を供給する。供給量はチップを搭載したときに接合層５ｂの厚みが狙った値になるよう考慮し、下層半導体チップ１３では〔t5(13)×半導体チップ１３の面積〕の量のＡｇペーストを供給する。

【0113】

〔ステップ２−６〕
チップ供給ステージ１０１上の下層半導体チップ１３について、第１の認識カメラ１０５を用いてチップ外形と信号入力端子７(13)および信号出力端子８(13)の位置を認識し、フェイスアップチップ搭載用ヘッド１０３でピックアップして回路基板１上に移動させ、搭載角度を所定の角度に合わせ、また、下層半導体チップ１３の信号入力端子７(13)と下層半導体チップ１１の信号出力端子８(11)との距離が、当該ステップで測定した上層半導体チップ１２の信号入力端子７(12)と信号出力端子８(12)との距離に等しくなる位置に、下層半導体チップ１３の信号入力端子７(13)を合わせて、下層半導体チップ１３裏面の高さが回路基板１の金属主面２より、t5(13) = 0.010mmになるように、フェイスアップチップ搭載用ヘッド１０３を降下させる。

【0114】

〔ステップ２−７〕
この状態で、チップ搭載ステージ１０２を加熱して、Ａｇペーストを硬化させる。所定の時間経過後は下層半導体チップ１３裏面の高さが0.010mmで固定され、主面（主面）１１ａの高さが0.130mmとなる。

【0115】

〔ステップ２−８〕
下層半導体チップ１１の信号出力端子８(11)と下層半導体チップ１３の信号入力端子７(13)の上にバンプ６を載せる。

【0116】

〔ステップ２−９〕
上層半導体チップ１２をピックアップしたフェイスダウンチップ搭載用ヘッド１０４を回路基板１上に移動させ、上層半導体チップ１２の信号入力端子７(12)と下層半導体チップ１１の信号出力端子８(11)、および上層半導体チップ１２の信号出力端子８(12)と下層半導体チップ１３の信号入力端子７(13)とを合わせ、フェイスアップチップ搭載用ヘッド１０３を降下させて、バンプ６を熱圧着させて、端子を接続させる。

【0117】

〔ステップ２−１０〕
チップ供給ステージ１０１上の上層半導体チップ１４について、第１の認識カメラ１０５を用いてチップ外形を認識し、フェイスダウンチップ搭載用ヘッド１０４でピックアップして、第２の認識カメラ１０６の上に移動させ、上層半導体チップ１４の信号入力端子７(14)および信号出力端子８(14)の位置を認識し、信号入力端子７(14)と信号出力端子８(14)との距離を測定する。

【0118】

〔ステップ２−１１〕
回路基板１上の下層半導体チップ１５を搭載する位置（実装領域１ｃ）に接合材料５(15)を供給する。供給量はチップを搭載したときに接合材料５の厚みが狙った値になるよう考慮し、下層半導体チップ１５では〔t5(15)×半導体チップ１５の面積〕の量のＡｇペーストを供給する。

【0119】

〔ステップ２−１２〕
チップ供給ステージ１０１上の下層半導体チップ１５について、第１の認識カメラ１０５を用いてチップ外形と信号入力端子７(15)および信号出力端子８(15)の位置を認識し、フェイスアップチップ搭載用ヘッド１０３でピックアップして回路基板１上に移動させ、搭載角度を所定の角度に合わせ、また、下層半導体チップ１５の信号入力端子７(15)と下層半導体チップ１３の信号出力端子８(13)との距離が、ステップ２−１０で測定した上層半導体チップ１４の信号入力端子７(14)と信号出力端子８(14)との距離に等しくなる位置に、下層半導体チップ１５の信号入力端子７(15)を合わせて、下層半導体チップ１５の裏面の高さが回路基板１の金属主面２より、t5(15) = 0.050mmになるように、フェイスアップチップ搭載用ヘッド１０３を降下させる。

【0120】

〔ステップ２−１３〕
この状態で、チップ搭載ステージ１０２を加熱して、Ａｇペーストを硬化させる。所定の時間経過後は下層半導体チップ１５裏面の高さが0.050mmで固定され、主面１５ａの高さが0.130mmとなる。

【0121】

〔ステップ２−１４〕
下層半導体チップ１３の信号出力端子８(13)と下層半導体チップ１５の信号入力端子７(15)の上にバンプ６を載せる。

【0122】

〔ステップ２−１５〕
上層半導体チップ１４をピックアップしたフェイスダウンチップ搭載用ヘッド１０４を回路基板１上に移動させ、上層半導体チップ１４の信号入力端子７(14)と下層半導体チップ１３の信号出力端子８(13)、および上層半導体チップ１４の信号出力端子８(14)と下層半導体チップ１５の信号入力端子７(15)とを合わせ、フェイスアップチップ搭載用ヘッド１０３を降下させて、バンプ６を熱圧着させて、端子を接続させる。以上により、下層および上層半導体チップ１１〜１５の搭載が完了する。

【0123】

以上の製造方法では、二つのチップ搭載用ヘッド１０３，１０４を使用して、搭載の流れの中で、フェイスダウンで搭載する上層半導体チップ１２，１４の信号入力端子７および信号出力端子８の位置認識と、信号入出力端子７，８間距離を測定しているが、事前にピックアップして測定し、その後供給ステージに戻すよう運用すれば、一つの搭載用ヘッドを用いてもよい。

【0124】

実施形態１の半導体装置およびその製造方法等の効果を説明する。

【0125】

第１の効果は、回路基板１の金属主面２と、フェイスアップで搭載する下層半導体チップ１１，１３，１５との接合に介在する接合材料（接合層５ａ，５ｂ，５ｃ）の厚みを、下層半導体チップ１１，１３，１５の厚みに合わせて設定することにより、下層半導体チップ１１，１３，１５の主面１１ａ，１３ａ，１５ａの高さを水平方向に等しく揃えることができることである。これによって、主面１１ａ，１３ａ，１５ａに跨って搭載される、フェイスダウンで搭載する上層半導体チップ１２，１４を荷重バランス良く搭載することができるため、歩留りが良くなり、接続信頼性が向上する。

【0126】

第２の効果は、下層半導体チップ１１，１３，１５と回路基板１との接続において、用途に応じてワイヤ接続を取り入れることもでき、接続の自由度が高く、接続範囲が広いということである。

【0127】

第３の効果は、下層半導体チップ１１，１３，１５を一体構造の回路基板１に強固に固定し、隣り合う下層半導体チップ１１，１３，１５の各々の端子面の高さを一定にすることにより、フェイスダウンで搭載する上層半導体チップ１２，１４を荷重バランス良く接合することができ、接続信頼性が向上することである。これによって、アンダーフィル樹脂による補強が不要とすることができる。

【0128】

第４の効果は、フェイスアップで搭載する下層半導体チップ１１，１３，１５と、フェイスダウンで搭載する上層半導体チップ１２，１４を交互に配置させ、半導体チップ１１〜１５の端子間をバンプ接続することで、従来のワイヤ接続や配線部材による接続よりも配線長が短縮されることである。

【0129】

第５の効果は、フェイスアップで搭載する下層半導体チップ１１，１３，１５と、フェイスダウンで搭載する上層半導体チップ１２，１４を交互に配置することにより、チップ面（主面、回路面又は搭載面）を重ねて搭載することができることである。これによって、従来のフェイスアップに搭載の場合よりも、実装面積を小さくすることができる。

【0130】

第６の効果は、下層半導体チップ１１，１３，１５と上層半導体チップ１２，１４において、信号出力端子８と信号入力端子７とが向かい合うよう配置させてバンプ接続させることで、ワイヤや配線部材が不要になり資材費を低減でき、また、ワイヤボンディング工程や配線部材の接続工程が不要になることである。

【0131】

第７の効果は、下層半導体チップ１１，１３，１５が有する主面１１ａ，１３ａ，１５ａの高さが同一とされることによって、上層半導体チップ１２，１４の位置合わせ及びバンプ接続が容易となることである。

【0132】

（実施形態２）
実施形態２では、主として、実施形態２と実施形態１の相違点について説明し、両実施形態の共通点については、実施形態１の記載を適宜参照するものとする。

【0133】

図１（Ａ）を参照すると、実施形態１では、複数の下層半導体素子１１，１３（１３，１５）に跨って、上層半導体素子１２（１４）が搭載された。図４を参照すると、実施形態２では、下層半導体素子１１と回路基板１に跨って、上層半導体素子１２が搭載される。

【0134】

図４を参照すると、実施形態２の半導体装置においては、フェイスアップに搭載した下層半導体チップ１１の信号出力端子８と回路基板１の信号入力端子７に、フェイスダウンに搭載される上層半導体チップ１２の信号入出力端子７，８の位置が合わされ、バンプ６を用いて接合されている。このように、上層半導体チップ１２が跨る複数の電子部品１，１１のうち、少なくとも一方が半導体チップ以外の電子部品であってもよい。

【0135】

（実施形態３）
図１（Ａ）を参照すると、実施形態１等では、複数の厚みの異なる下層半導体チップ１１，１３，１５を使用し、接合層５ａ，５ｂ，５ｃの厚みを調整することにより、主面（下層半導体素子の主面）１１ａ，１３ａ，１５ａの高さを統一している。

【0136】

図５（Ａ）を参照して、実施形態３では、回路基板１上の実装領域１ａ，１ｂ，１ｃの相対的な高さを調整することにより、主面１１ａ，１３ａ，１５ａの高さを統一する。

【0137】

実施形態１の接合層５ａ，５ｂ，５ｃの厚み調整と、実施形態３の実装領域１ａ，１ｂ，１ｃの高さ調整を、半導体チップの厚みの個体差又は機材の寸法精度に応じて、併用してもよい。

【0138】

実施形態３では、主として、実施形態３と実施形態１の相違点について説明し、両実施形態の共通点については、実施形態１の記載を適宜参照するものとする。

【0139】

図５（Ａ）を参照すると、実施形態３の半導体装置は、主として、回路基板１と、回路基板１上に搭載される五個の半導体チップ１１〜１５とから構成されている。

【0140】

回路基板１上、フェイスアップに搭載される下層半導体チップ１１，１３の実装領域１ａ，１ｂには、凹部５１，５２が形成されている（回路基板１上に段差が形成されている）。実装領域１ａ，１ｂ（それらが設けられた凹部５１，５２の底面）および実装領域１ｃの面は、Ａｕ又はＣｕなどの金属膜（２）で覆われていて、それぞれが金属ワイヤ２０を介してグランド（金属主面２）に接続されている。

【0141】

凹部５１，５２の深さは、回路基板１の厚みと下層半導体チップ１１，１３，１５の厚みとの合計が互いに一定になるよう設定されている。すなわち、下層半導体チップ１１，１３，１５のチップ厚みの相違に応じて、回路基板１上に部分的に凹部５１，５２を形成し、回路基板１の厚みを部分的に変えることによって、実装領域１ａ，１ｂ，１ｃの高さを調整し、もって、主面１１ａ，１３ａ，１５ａの高さを均一にしている。

【0142】

凹部５１，５２の深さは、一番薄い下層半導体チップ１５の厚みからの差分を加えて計算する。例えば、実用されている半導体チップの厚みから、次のように計算する。

【0143】

下層半導体チップ１１の厚み：t11 = 0.100mm；
下層半導体チップ１３の厚み：t13 = 0.120mm；
下層半導体チップ１５の厚み：t15 = 0.080mm。

【0144】

下層半導体チップ１１の凹部５１深さ：凹(11)はt11 - t15 = 0.020mm；
下層半導体チップ１３の凹部５２深さ：凹(13)はt13 - t15 = 0.040mm；
下層半導体チップ１５の凹部深さ（凹部なし）：凹(15)はt15 - t15 = 0.000mm。

【0145】

実施形態３のさらなる効果を説明する。

【0146】

第１の効果は、回路基板１上、例えば、回路基板１上の金属主面２に、例えば、下層半導体チップ１１，１３，１５の厚みに合わせた凹部５１，５２ないし段差を設けることによって、フェイスアップに搭載する下層半導体チップ１１，１３，１５の主面１１ａ，１３ａ，１５ａの高さを水平方向に面一にできることである。これによって、フェイスダウンに搭載する上層半導体チップ１２，１４の接続時、信号出力端子８と信号入力端子７に同等の荷重がかかり、接続信頼性が向上される。

【0147】

第２の効果は、接合層５ａ，５ｂ，５ｃの厚みを、下層半導体チップ１１，１３，１５毎に設定しなくてもよいことである。これによって、工程管理が容易になる。

【0148】

第３の効果は、接合層５ａ，５ｂ，５ｃの厚みを、放熱性と接合信頼性のバランスが両方確保される厚みに統一することができることである。これによって、品質が向上する。

【0149】

（実施形態４）
実施形態４では、主として、実施形態４と実施形態３の相違点について説明し、両実施形態の共通点については、実施形態３の記載を適宜参照するものとする。

【0150】

図５（Ｂ）を参照すると、実施形態４の半導体装置は、主に、回路基板１と、回路基板１に搭載された五個の半導体チップ１１〜１５とから構成されている。回路基板１は積層構造を有している。回路基板１において、下層半導体チップ１１，１３，１５の実装領域１ａ，１ｂ，１ｃの高さは、回路基板１の厚みと下層半導体チップ１１，１３，１５の厚みとの合計が互いに一定になるよう、回路基板１が部分的に厚くされたり薄くされたりすることによって調整されている。回路基板１中、層間には、Ａｕ又はＣｕなどの金属膜２ａ，２ｂ，２ｃが形成され、ビアホール２１を通じて電気的に接続されている。

【0151】

実施形態４では、下層半導体チップ１１，１３，１５のチップ厚みの相違に応じて、回路基板１の厚みを部分的に変えることによって、実装領域１ａ，１ｂ，１ｃの高さを調整し、もって、主面１１ａ，１３ａ，１５ａの高さを均一にしている。

【0152】

実施形態４は、実施形態３と同様の効果を奏することができる。

【0153】

（実施形態５）
実施形態５では、主として、実施形態５と実施形態４の相違点について説明し、両実施形態の共通点については、実施形態４の記載を適宜参照するものとする。

【0154】

図６（Ａ）および（Ｂ）を参照すると、実施形態５の半導体装置は、主に、回路基板１と、回路基板１に搭載される五個の半導体チップ１１〜１５とから構成されている。回路基板１、複数枚のサブ基板１００１ａ〜１００１ｃを重ね合わせて形成されている。フェイスアップに搭載される下層半導体チップ１１，１３，１５が搭載される実装領域１ａ，１ｂ，１ｃは、回路基板１の厚みと下層半導体チップ１１，１３，１５の厚みとの合計が互いに一定となるようサブ基板１００１ａ〜１００１ｃが積層されている。なお、これによって、回路基板１において、中央には凹部５２が形成され、凹部５２の両側には段差５４，５５が形成されている。サブ基板１００１ａ〜１００１ｃ間には、Ａｕ又はＣｕなどの金属膜が形成され、ビアホール２１を通じて電気的に接続されている。

【0155】

実施形態５では、下層半導体チップ１１，１３，１５のチップ厚みの相違に応じて、回路基板１の厚みを、サブ基板１００１ａ〜１００１ｃの積層状態の調整によって、部分的に変えることによって、実装領域１ａ，１ｂ，１ｃの高さを調整し、もって、主面１１ａ，１３ａ，１５ａの高さを均一にしている。

【0156】

実施形態５は、実施形態４と同様の効果を奏することができる。

【0157】

（実施形態６）
実施形態６では、主として、実施形態６と実施形態３の相違点について説明し、両形態の共通点については、実施形態３の記載を適宜参照するものとする。

【0158】

図７（Ａ）および（Ｂ）を参照すると、実施形態６の半導体装置は、主として、回路基板１と、回路基板１の裏面に貼り付けられた金属スペーサ２２と、回路基板１上に搭載された五個の半導体チップ１１〜１５とから構成されている。

【0159】

回路基板１の表面は、Ａｕ又はＣｕなどの金属膜ないし金属主面２で覆われていて、それぞれが金属ワイヤ２０を介してグランドに接続されている。

【0160】

金属スペーサ２２上、下層半導体チップ１３の実装領域１ｂに対応して、凹部５２が形成されている。これによって、中間の実装領域１ｂと、左右の実装領域１ａ，１ｃとの間には、段差５４，５５がそれぞれ形成されている。回路基板１と一体の金属スペーサ２２において、左右の実装領域１ａ，１ｃに対応する左右表面の高さと、中間の実装領域１ｂに対応する凹部５２の底面の高さは、金属スペーサ２２の部分的な厚みと下層半導体チップ１１，１３，１５の厚みとの合計が互いに一定になるように形成されている。

【0161】

実施形態６の半導体装置は、金属スペーサ２２を用いることによって、回路基板１に凹部ないし段差を直接的に形成することなく、上述した実施形態４の効果を奏することができる。

【0162】

（実施形態７）
実施形態７では、主として、実施形態７と実施形態３の相違点について説明し、両形態の共通点については、実施形態３の記載を適宜参照するものとする。

【0163】

図８を参照すると、実施形態７の半導体装置は、主に、金属スペーサ２２と、金属スペーサ２２の表面に張り付けられた回路基板１と、回路基板１(11,13,15)上に搭載された五個の半導体チップ１１〜１５とから構成されている。

【0164】

回路基板１(11,13,15)は互いに厚みが異なっている。すなわち、主面１１ａ，１３ａ，１５ａを上向きにして搭載される下層半導体チップ１１，１３，１５の実装領域１ａ，１ｂ，１ｃの厚みと下層半導体チップ１１，１３，１５の厚みとの合計が互いに一定になるよう、回路基板１(11,13,15)をそれぞれ構成する基材が割り当てられている。回路基板１の表面には、Ａｕ又はＣｕなどの金属膜ないし金属主面２で覆われていて、それぞれが金属ワイヤ２０でグランドに接続されている。

【0165】

実施形態７の半導体装置は、異なる厚みを有する複数の回路基板１(11,13,15)を用いることにより、上述した実施形態３の効果を奏することができる。

【0166】

（実施形態８）
実施形態８では、主として、実施形態８と実施形態３の相違点について説明し、両形態の共通点については、実施形態３の記載を適宜参照するものとする。

【0167】

図９（Ａ）および（Ｂ）を参照すると、実施形態８の半導体装置は、主に、回路基板１と、回路基板１の表面に張り付けられた金属スペーサ（金属基板）２２と、金属スペーサ２２上に搭載される五個の半導体チップ１１〜１５とから構成されている。

【0168】

金属スペーサ２２上、フェイスアップに搭載される下層半導体チップ１１，１３の実装領域１ａ，１ｂには、凹部５１，５２が形成されている（金属スペーサ２２上に段差が形成されている）。凹部５１，５２の底面および実装領域１ｃの面は、Ａｕ又はＣｕなどの金属膜で覆われていて、それぞれが金属ワイヤ２０を介してグランドに接続されている。

【0169】

凹部５１，５２の深さは、金属スペーサ２２の厚みと下層半導体チップ１１，１３，１５の厚みとの合計が互いに一定になるよう設定されている。すなわち、下層半導体チップ１１，１３，１５のチップ厚みの相違に応じて、金属スペーサ２２上に部分的に凹部５１，５２を形成し、回路基板１と一体の金属スペーサ２２の厚みを部分的に変えることによって、実装領域１ａ，１ｂ，１ｃの高さを調整し、もって、主面１１ａ，１３ａ，１５ａの高さを均一にしている。

【0170】

実施形態８の半導体装置は、回路基板１と一体化される金属スペーサ２２を段差加工することによって、回路基板１の形状を変更することなく、上述した実施形態３の効果を奏することができる。さらに、下層半導体チップ１１，１３，１５が、熱容量が大きい金属スペーサ２２に直接搭載されることによって、放熱性が向上される。また、下層半導体チップ１１，１３，１５を金属スペーサ２２上に直接搭載することによって、グランド接続ができるため、回路基板１の表面上に金属膜を形成しなくてもよくなる。

【0171】

（実施形態９）
実施形態９では、主として、実施形態９と実施形態８の相違点について説明し、両形態の共通点については、実施形態８の記載を適宜参照するものとする。

【0172】

図１０（Ａ）および（Ｂ）を参照すると、実施形態９の半導体装置は、主に、回路基板１と、回路基板１の内側をくりぬいたスペースに挿入した金属スペーサ（金属基板）２２と、金属スペーサ２２上に搭載される五個の半導体チップ１１〜１５とから構成されている。

【0173】

金属スペーサ２２は、実装領域１ａ，１ｂ，１ｃが設けられる複数の頂面２２ａ，２２ｂ，２２ｃを有している。複数の頂面２２ａ，２２ｂ，２２ｃの間には、段差５４，５５がそれぞれ形成されている。複数の頂面２２ａ，２２ｂ，２２ｃは、複数の頂面２２ａ，２２ｂ，２２ｃの回路基板１表面からの突出高さと、下層半導体チップ１１，１３，１５の厚みとの合計が互いに一定になるよう形成されている。

【0174】

実施形態９の半導体装置は、上述した実施形態８の半導体装置と同様の効果を奏することができる。

【0175】

（実施形態１０）
実施形態１０では、主として、実施形態１０と実施形態３の相違点について説明し、両形態の共通点については、実施形態１の記載を適宜参照するものとする。

【0176】

図１１を参照すると、実施形態１０の半導体装置は、主に、回路基板１と、金属スペーサ（金属基板）２２と、金属スペーサ２２に実装された五個の半導体チップ１１〜１５とから構成されている。

【0177】

金属スペーサ２２は、実装領域１ａ，１ｂ，１ｃが設けられる複数の頂面（実装領域）２２ａ，２２ｂ，２２ｃを有している。複数の頂面（実装領域）２２ａ，２２ｂ，２２ｃの間には、段差５４，５５がそれぞれ形成されている。複数の頂面（実装領域）２２ａ，２２ｂ，２２ｃは、複数の頂面（実装領域）２２ａ，２２ｂ，２２ｃの基準面からの突出高さと、下層半導体チップ１１，１３，１５の厚みとの合計が互いに一定になるよう形成されている。

【0178】

フェイスダウンに搭載した上層半導体チップ１２，１４の側に、回路基板１が貼り合わされ、電気回路が形成されている。このように、フェイスダウン搭載した上層半導体チップ１２，１４の裏面を回路基板１に固定することによって、構造を強固となり、接続信頼性が向上する。

【0179】

さらに、実施形態１０の半導体装置は、上述した実施形態９の半導体装置と同様の効果を奏することができる。

【0180】

以上、本発明の一実施形態等を説明したが、本発明は、上記した実施形態等に限定されるものではなく、本発明の基本的技術的思想を逸脱しない範囲で、更なる変形、置換又は調整を加えることができる。

【0181】

（付記１）
基板と、
前記基板が有する複数の実装領域上に、フェイスアップで搭載される複数の下層電子部品と、
前記複数の下層電子部品が有する複数の主面に跨って、フェイスダウンで搭載される少なくとも一つの上層電子部品と、
前記上層電子部品が跨る前記複数の主面の高さが均一となるよう形成される調整要素と、
を備え、
前記調整要素は前記複数の実装領域であり、
前記複数の下層電子部品の厚みの相違に応じた、前記複数の実装領域の相対的な高さ調整によって、前記上層電子部品が跨る前記複数の主面の高さが均一にされる電子装置。
（付記２）
前記調整要素は、回路基板の表面又は裏面に接合され、或いは嵌合される、別の基板である付記１記載の電子装置。
（付記３）
前記複数の下層電子部品が実装される前記基板が金属板であり、
さらに、前記上層電子部品が回路基板に接続される付記１又は２記載の電子装置。
（付記４）
基板が有する第１および第２の実装領域に、第１および第２の下層半導体チップを固定する工程と、
上層半導体チップを、固定された前記第１および第２の下層半導体チップに跨って搭載する工程と、
上層半導体チップを、前記第１および第２の下層半導体チップに固定する工程と、
を備える、半導体装置の製造方法。
（付記５）
基板が有する第１の実装領域上に、第１の下層半導体チップをフェイスアップで搭載する工程と、
上層半導体チップを測定する工程と、
少なくとも前記上層半導体チップの測定結果に応じて、前記基板が有する第２の実装領域上に、第２の下層半導体チップ電子部品をフェイスアップで搭載する工程と、
前記第１および第２の下層電子部品に跨って、前記上層半導体チップ部品を搭載する工程と、
前記第１および第２の半導体チップ並びに前記上層半導体チップを固定する工程と、
を備える半導体装置の製造方法。
（付記６）
前記上層半導体チップは、前記第１および第２の下層半導体チップに跨ってバンプ接続される付記４又は５記載の半導体装置の製造方法。

【0182】

なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の全開示の枠内において種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

【符号の説明】

【0183】

１ 回路基板（基板）
１ａ，１ｂ，１ｃ 実装領域
１(11)，１(13)，１(15) 複数の回路基板
２ 金属主面（金属搭載面、グランド、放熱板，金属膜）
２，２ａ，２ｂ，２ｃ 金属膜
３ 信号供給端子
４ 信号接続ワイヤ
５ 接合層（接合材料）
５ａ，５ｂ，５ｃ 接合層（接合材料）
６ バンプ
７ 信号入力端子
８ 信号出力端子
１１，１３，１５ 下層電子部品，下層半導体チップ（フェイスアップ半導体チップ）
１１ａ，１３ａ，１５ａ 主面（搭載面）
１２，１４ 上層電子部品，上層半導体チップ（フェイスダウン半導体チップ）
２０ 金属ワイヤ（グランド接続ワイヤ）
２１ ビアホール（グランド接続用ビア）
２２ 金属スペーサ（金属基板）
２２ａ，２２ｂ，２２ｃ 複数の頂面（実装領域）
５１，５２ 凹部
５４，５５ 段差
１００ チップ搭載機
１０１ チップ供給ステージ
１０２ チップ搭載ステージ
１０３ フェイスアップチップ搭載用ヘッド
１０４ フェイスダウンチップ搭載用ヘッド
１０５ 第１の認識カメラ
１０６ 第２の認識カメラ
１０７ 第３の認識カメラ
１００１ａ〜１００１ｃ サブ基板

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】