特許 6381067 半導体装置および半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6381067

(24)【登録日】2018年8月10日

(45)【発行日】2018年8月29日

(54)【発明の名称】半導体装置および半導体装置の製造方法

(51)【国際特許分類】

   H01L 21/336 20060101AFI20180820BHJP

   H01L 29/78 20060101ALI20180820BHJP

   H01L 21/8234 20060101ALI20180820BHJP

   H01L 27/088 20060101ALI20180820BHJP

【ＦＩ】

   H01L29/78 301H

   H01L27/088 A

   H01L27/088 B

【請求項の数】21

【全頁数】30

(21)【出願番号】特願2014-22686(P2014-22686)

(22)【出願日】2014年2月7日

(65)【公開番号】特開2014-207433(P2014-207433A)

(43)【公開日】2014年10月30日

【審査請求日】2017年1月6日

(31)【優先権主張番号】特願2013-57307(P2013-57307)

(32)【優先日】2013年3月19日

(33)【優先権主張国】JP

(73)【特許権者】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】100087701

【弁理士】

【氏名又は名称】稲岡 耕作

(74)【代理人】

【識別番号】100101328

【弁理士】

【氏名又は名称】川崎 実夫

(74)【代理人】

【識別番号】100149766

【弁理士】

【氏名又は名称】京村 順二

(72)【発明者】

【氏名】氏家 洋平

【審査官】 棚田 一也

(56)【参考文献】

【文献】 国際公開第２０１２／０５０７８３（ＷＯ，Ａ１）

【文献】 特開平０６−０２１４４７（ＪＰ，Ａ）

【文献】 特開２００７−０８１０４１（ＪＰ，Ａ）

【文献】 特開平０８−０３１９５７（ＪＰ，Ａ）

【文献】 特開平０１−２６５５５５（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２１／８２３４

Ｈ０１Ｌ ２７／０８８

Ｈ０１Ｌ ２９／７８

(57)【特許請求の範囲】

【請求項1】

電界効果トランジスタ用の領域が選択的に形成された第１導電型の半導体層と、
前記電界効果トランジスタ用の領域において、互いに間隔を空けて前記半導体層の表面に形成された第２導電型のソース領域およびドレイン領域と、
前記ソース領域および前記ドレイン領域を個別に取り囲むように、互いに間隔を空けて形成された第２導電型の一対のドリフト領域と、
前記半導体層の前記表面にゲート絶縁膜を介して形成され、前記一対のドリフト領域の間の領域に形成されたチャネル領域に対向するゲート電極と、
前記チャネル領域において少なくとも一方の前記ドリフト領域と間隔を空けて前記ドリフト領域よりも深く形成され、前記半導体層よりも高濃度な第１導電型の第１拡散領域と、
前記ドリフト領域の直下において前記第１拡散領域の底部の深さ位置を前記半導体層の厚さ方向に横切るように形成され、前記半導体層よりも高濃度な第１導電型の第２拡散領域と、
前記第１拡散領域と前記ドリフト領域との間の領域において前記半導体層の一部を利用して形成され、前記第１拡散領域よりも低濃度な第１導電型の耐圧保持領域とを含む、半導体装置。

【請求項2】

電界効果トランジスタ用の領域が選択的に形成された第１導電型の半導体層と、
前記電界効果トランジスタ用の領域において、互いに間隔を空けて前記半導体層の表面に形成された第２導電型のソース領域およびドレイン領域と、
前記ソース領域および前記ドレイン領域を個別に取り囲むように、互いに間隔を空けて形成された第２導電型の一対のドリフト領域と、
前記半導体層の前記表面にゲート絶縁膜を介して形成され、前記一対のドリフト領域の間の領域に形成されたチャネル領域に対向するゲート電極と、
前記チャネル領域において少なくとも一方の前記ドリフト領域と間隔を空けて形成され、前記半導体層よりも高濃度な第１導電型の第１拡散領域と、
前記ドリフト領域の直下において前記ドリフト領域と同一パターンで形成され、前記半導体層よりも高濃度な第１導電型の第２拡散領域と、
前記第１拡散領域と前記ドリフト領域との間の領域において前記半導体層の一部を利用して形成され、前記第１拡散領域よりも低濃度な第１導電型の耐圧保持領域とを含む、半導体装置。

【請求項3】

前記第２拡散領域は、前記ドリフト領域と間隔を空けて形成されている、請求項１または２に記載の半導体装置。

【請求項4】

前記第１拡散領域は、前記ドリフト領域よりも深く形成されており、
前記第２拡散領域は、前記第１拡散領域の底部の深さ位置を前記半導体層の厚さ方向に横切るように形成されている、請求項２に記載の半導体装置。

【請求項5】

電界効果トランジスタ用の領域が選択的に形成された第１導電型の半導体層と、
前記電界効果トランジスタ用の領域を取り囲むように前記半導体層の表面に形成された第２導電型のガードリングと、
前記半導体層に埋め込まれ、前記電界効果トランジスタ用の領域を第１導電型ウェルとして電気的にフローティングさせる第２導電型の埋め込み層であって、前記第１導電型ウェルを下方から区画する相対的に高濃度なベース部と、前記ガードリングに接するように前記第１導電型ウェルを側方から区画し、前記ベース部に比べて低濃度な側部とを一体的に含む埋め込み層と、
前記電界効果トランジスタ用の領域において、互いに間隔を空けて前記半導体層の前記表面に形成された第２導電型のソース領域およびドレイン領域と、
前記ソース領域および前記ドレイン領域を個別に取り囲むように、互いに間隔を空けて形成された第２導電型の一対のドリフト領域と、
前記半導体層の前記表面にゲート絶縁膜を介して形成され、前記一対のドリフト領域の間の領域に形成されたチャネル領域に対向するゲート電極と、
前記チャネル領域において少なくとも一方の前記ドリフト領域と間隔を空けて形成され、前記半導体層よりも高濃度な第１導電型の第１拡散領域と、
前記第１拡散領域と前記ドリフト領域との間の領域において前記半導体層の一部を利用して形成され、前記第１拡散領域よりも低濃度な第１導電型の耐圧保持領域とを含む、半導体装置。

【請求項6】

電界効果トランジスタ用の領域が選択的に形成された第１導電型の半導体層と、
前記半導体層に埋め込まれ、前記電界効果トランジスタ用の領域を第１導電型ウェルとして電気的にフローティングさせる第２導電型の埋め込み層と、
前記第１導電型ウェルにおいて、前記半導体層の表面に形成された第１導電型のウェルコンタクト領域と、
前記電界効果トランジスタ用の領域において、互いに間隔を空けて前記半導体層の前記表面に形成された第２導電型のソース領域およびドレイン領域と、
前記ソース領域および前記ドレイン領域を個別に取り囲むように、互いに間隔を空けて形成された第２導電型の一対のドリフト領域と、
前記半導体層の前記表面にゲート絶縁膜を介して形成され、前記一対のドリフト領域の間の領域に形成されたチャネル領域に対向するゲート電極と、
前記チャネル領域において少なくとも一方の前記ドリフト領域と間隔を空けて形成され、前記半導体層よりも高濃度な第１導電型の第１拡散領域と、
前記ウェルコンタクト領域に接するように形成され、前記第１拡散領域と同一濃度および同一深さを有する第１導電型の第２拡散領域と、
前記第１拡散領域と前記ドリフト領域との間の領域において前記半導体層の一部を利用して形成され、前記第１拡散領域よりも低濃度な第１導電型の耐圧保持領域とを含む、半導体装置。

【請求項7】

電界効果トランジスタ用の領域が選択的に形成された第１導電型の半導体層と、
前記半導体層に埋め込まれ、前記電界効果トランジスタ用の領域を第１導電型ウェルとして電気的にフローティングさせる第２導電型の埋め込み層と、
前記埋め込み層に対して前記第１導電型ウェルとは反対側の領域において、前記半導体層の表面に形成された第１導電型の基板コンタクト領域と、
前記電界効果トランジスタ用の領域において、互いに間隔を空けて前記半導体層の前記表面に形成された第２導電型のソース領域およびドレイン領域と、
前記ソース領域および前記ドレイン領域を個別に取り囲むように、互いに間隔を空けて形成された第２導電型の一対のドリフト領域と、
前記半導体層の前記表面にゲート絶縁膜を介して形成され、前記一対のドリフト領域の間の領域に形成されたチャネル領域に対向するゲート電極と、
前記チャネル領域において少なくとも一方の前記ドリフト領域と間隔を空けて形成され、前記半導体層よりも高濃度な第１導電型の第１拡散領域と、
前記基板コンタクト領域に接するように形成され、前記半導体層よりも高濃度な第１導電型の第２拡散領域と、
前記第１拡散領域と前記ドリフト領域との間の領域において前記半導体層の一部を利用して形成され、前記第１拡散領域よりも低濃度な第１導電型の耐圧保持領域とを含む、半導体装置。

【請求項8】

前記第１導電型ウェルを取り囲むように前記半導体層の前記表面に形成された第２導電型のガードリングをさらに含み、
前記埋め込み層は、前記第１導電型ウェルを下方から区画する相対的に高濃度なベース部と、前記ガードリングに接するように前記第１導電型ウェルを側方から区画し、前記ベース部に比べて低濃度な側部とを一体的に含む、請求項６または７に記載の半導体装置。

【請求項9】

前記第１導電型ウェルにおいて、前記半導体層の前記表面に形成された第１導電型のウェルコンタクト領域と、
前記ウェルコンタクト領域に接するように形成され、前記第１拡散領域と同一濃度および同一深さを有する第１導電型の第３拡散領域とをさらに含む、請求項７に記載の半導体装置。

【請求項10】

前記第２拡散領域は、前記埋め込み層と間隔を空けて形成されている、請求項７に記載の半導体装置。

【請求項11】

電界効果トランジスタ用の領域および前記電界効果トランジスタ用の領域とは異なる他の素子用の領域が選択的に形成された第１導電型の半導体層と、
前記電界効果トランジスタ用の領域において、互いに間隔を空けて前記半導体層の表面に形成された第２導電型のソース領域およびドレイン領域と、
前記ソース領域および前記ドレイン領域を個別に取り囲むように、互いに間隔を空けて形成された第２導電型の一対のドリフト領域と、
前記半導体層の前記表面にゲート絶縁膜を介して形成され、前記一対のドリフト領域の間の領域に形成されたチャネル領域に対向するゲート電極と、
前記チャネル領域において少なくとも一方の前記ドリフト領域と間隔を空けて形成され、前記半導体層よりも高濃度な第１導電型の第１拡散領域と、
前記第１拡散領域と前記ドリフト領域との間の領域において前記半導体層の一部を利用して形成され、前記第１拡散領域よりも低濃度な第１導電型の耐圧保持領域と、
前記他の素子用の領域に形成され、前記第１拡散領域と同一濃度および同一深さを有する第１導電型の第２拡散領域とを含む、半導体装置。

【請求項12】

前記ドリフト領域の直下に形成され、前記半導体層よりも高濃度な第１導電型の高濃度拡散領域をさらに含む、請求項５〜１１のいずれか一項に記載の半導体装置。

【請求項13】

前記高濃度拡散領域は、前記ドリフト領域と間隔を空けて形成されている、請求項１２に記載の半導体装置。

【請求項14】

前記第１拡散領域は、前記ドリフト領域よりも深く形成されており、
前記高濃度拡散領域は、前記第１拡散領域の底部の深さ位置を前記半導体層の厚さ方向に横切るように形成されている、請求項１２または１３に記載の半導体装置。

【請求項15】

前記高濃度拡散領域は、前記ドリフト領域と同一パターンで形成されている、請求項１２〜１４のいずれか一項に記載の半導体装置。

【請求項16】

前記第１拡散領域は、いずれの前記ドリフト領域とも間隔を空けて形成されている、請求項１〜１５のいずれか一項に記載の半導体装置。

【請求項17】

前記電界効果トランジスタ用の領域は、耐圧が３５Ｖ〜４５Ｖの高耐圧トランジスタ用の領域である、請求項１〜１６のいずれか一項に記載の半導体装置。

【請求項18】

電界効果トランジスタ用の領域、および前記電界効果トランジスタ用の領域とは異なる他の素子用の領域が選択的に形成された第１導電型の半導体層の前記電界効果トランジスタ用の領域に、第２導電型の不純物を選択的に注入することによって、互いに間隔が空くように一対のドリフト領域を形成する工程と、
前記一対のドリフト領域に第２導電型の不純物を選択的に注入することによって、一方の前記ドリフト領域にソース領域を形成し、他方の前記ドリフト領域にドレイン領域を形成する工程と、
前記一対のドリフト領域の間のチャネル領域、および前記他の素子用の領域に第１導電型の不純物を選択的に注入することによって、前記チャネル領域において少なくとも一方の前記ドリフト領域と間隔が空くように、前記半導体層よりも高濃度な第１拡散領域を形成し、同時に、前記他の素子用の領域に、前記第１拡散領域と同一濃度および同一深さを有する第２拡散領域を形成する工程と、
前記チャネル領域に対向するように、前記半導体層の表面にゲート絶縁膜を介してゲート電極を形成する工程とを含む、半導体装置の製造方法。

【請求項19】

前記ドリフト領域の形成に先立って、前記ドリフト領域の形成時に用いるイオン注入マスクを介して、前記電界効果トランジスタ用の領域に第１導電型の不純物を選択的に注入することによって、前記ドリフト領域の形成位置よりも深い位置に第３拡散領域を形成する工程をさらに含む、請求項１８に記載の半導体装置の製造方法。

【請求項20】

第１導電型の半導体基板の表面に第２導電型の不純物を注入し、その後、前記半導体基板の前記表面から第１導電型のエピタキシャル層を成長させることによって、前記半導体基板と前記エピタキシャル層との間における前記電界効果トランジスタ用の領域の下方に選択的に埋め込まれたベース部を有する前記半導体層を形成する工程と、
前記エピタキシャル層において前記電界効果トランジスタ用の領域を取り囲む領域に第２導電型の不純物を選択的に注入することによって、前記ベース部に比べて低濃度であって、前記ベース部と一体となって前記電界効果トランジスタ用の領域を第１導電型ウェルとして電気的にフローティングさせる側部を、前記電界効果トランジスタ用の領域の側方に形成する工程とをさらに含む、請求項１８または１９に記載の半導体装置の製造方法。

【請求項21】

前記第１拡散領域を形成する工程は、前記第１拡散領域と同一濃度および同一深さを有する第１導電型の第４拡散領域を、前記第１導電型ウェルに同時に形成する工程と、
前記第４拡散領域に第１導電型の不純物を選択的に注入することによって、前記半導体層の前記表面にウェルコンタクト領域を形成する工程とをさらに含む、請求項２０に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置およびその製造方法に関する。

【背景技術】

【0002】

特許文献１は、パワーＭＯＳＦＥＴを備える半導体装置を開示している。当該半導体装置のパワーＭＯＳＦＥＴは、ｐ型の半導体基板と、半導体基板上に形成されたｐウェルと、ｐウェルにおいて互いに間隔を空けて配置されたｎ^＋ソースおよびｎ^＋ドレインと、ｎ^＋ドレインの下方に配置されたｎドリフトと、ｎ^＋ソースとｎ^＋ドレインとの間の領域上に形成されたゲート電極とを有している。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２００９−２７８１００号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

たとえば、特許文献１のパワーＭＯＳＦＥＴのような構造の高耐圧素子において、ソース領域とドレイン領域との間の耐圧（ソース・ドレイン間耐圧）を高める方法として、ｐウェルの不純物濃度を低くする方法が考えられる。
しかしながら、半導体装置の製造工程では通常、複数の素子が同時並行で共通の半導体基板に作り込まれる。この手法は、特許文献１の半導体装置についても例外ではない。したがって、特許文献１のパワーＭＯＳＦＥＴにおいてｐウェルの不純物濃度を低くしたい場合、混載される他の素子のｐウェルの濃度に影響を与えないようにするため、他の素子のｐウェルとは別工程で形成する必要がある。具体的には、新たなマスクレイヤを半導体基板に導入し、半導体基板の一部が選択的に低濃度となるようにｐ型不純物をドーピングする工程を追加しなければならない。この工程の追加によって、製造工程の大幅な変更が生じ、それに伴いコストが嵩むという問題も生じる。

【0005】

そこで、本発明の目的は、製造工程数の増加を防止しながら、ソース・ドレイン間耐圧を安定的に向上させることができる半導体装置およびその製造方法を提供することである。

【課題を解決するための手段】

【0006】

上記目的を達成するための発明は、電界効果トランジスタ用の領域が選択的に形成された第１導電型の半導体層と、前記電界効果トランジスタ用の領域において、互いに間隔を空けて前記半導体層の表面に形成された第２導電型のソース領域およびドレイン領域と、前記ソース領域および前記ドレイン領域を個別に取り囲むように、互いに間隔を空けて形成された第２導電型の一対のドリフト領域と、前記半導体層の前記表面にゲート絶縁膜を介して形成され、前記一対のドリフト領域の間の領域に形成されたチャネル領域に対向するゲート電極と、前記チャネル領域において少なくとも一方の前記ドリフト領域と間隔を空けて形成され、前記半導体層よりも高濃度な第１導電型の第１拡散領域と、前記第１拡散領域と前記ドリフト領域との間の領域において前記半導体層の一部を利用して形成され、前記第１拡散領域よりも低濃度な第１導電型の第１耐圧保持領域とを含む、半導体装置である。

【0007】

この構成によれば、少なくとも一方のドリフト領域が、半導体層の一部を利用して形成された低濃度な第１耐圧保持領域との間にｐｎ接合を形成している。これにより、比較的高濃度な第１導電型の領域との間にｐｎ接合を形成する場合に比べて、ソース領域とドレイン領域との間の耐圧（ソース・ドレイン間耐圧）を安定的に向上させることができる。
また、当該第１耐圧保持領域をチャネル領域全体に形成するのではなく、ドリフト領域との接合部分に選択的に形成し、少なくとも一方のドリフト領域と間隔を空けた部分には、半導体層よりも高濃度（つまり、第１耐圧保持領域よりも高濃度）な第１拡散領域を形成している。これにより、チャネル領域全体が低濃度になることを防ぐことができるので、チャネル移動度の低下を抑制できる。

【0008】

そして、このような第１耐圧保持領域および第１拡散領域をチャネル領域に混在させるには、従来に比べて特に製造工程数を増加させる必要はない。たとえば、電界効果トランジスタ用の領域とは異なる他の素子用の領域に、第１拡散領域と同一濃度の不純物領域を形成する工程の中で、第１拡散領域を形成すればよい。他の素子用の領域のドーピングに使用するマスクレイヤを共用して第１拡散領域を形成できるので、製造工程数が増加しなくて済む。第１耐圧保持領域については、ドーピング前に形成済みであった半導体層の一部が、第１拡散領域とドリフト領域との間に区画されることによって形成される。したがって、第１耐圧保持領域の形成に際してのマスクレイヤの追加もない。

【0009】

前記半導体装置は、前記ドリフト領域の直下に形成され、前記半導体層よりも高濃度な第１導電型の第２拡散領域をさらに含んでいてもよい。
この構成によれば、半導体層の厚さに対するソース・ドレイン間耐圧の依存性を緩和できる。これにより、製造工程において半導体層の厚さにばらつきが発生しても、層厚ばらつきに伴う耐圧の変動幅を、当該層厚ばらつきの変動幅よりも小さくできる。その結果、ソース・ドレイン間耐圧をより効果的に安定化させることができる。

【0010】

この構成において、前記第２拡散領域は、前記第１拡散領域よりも高濃度な拡散領域であることが好ましい。
また、前記半導体装置において、前記第２拡散領域は、前記ドリフト領域と間隔を空けて形成されていてもよい。
この構成によれば、前記第２拡散領域と前記ドリフト領域との間の領域に、前記半導体層の一部を利用して形成され、前記第２拡散領域よりも低濃度な第１導電型の第２耐圧保持領域を介在させることができる。

【0011】

前記半導体装置において、前記第１拡散領域は、前記ドリフト領域よりも深く形成され、前記第２拡散領域は、前記第１拡散領域の底部の深さ位置を前記半導体層の厚さ方向に横切るように形成されていてもよい。
この構成によれば、第１拡散領域および第２拡散領域によって所定の領域を半導体層に区画でき、当該所定の領域にドリフト領域を配置することができる。

【0012】

前記半導体装置において、前記第２拡散領域は、前記ドリフト領域と同一パターンで形成されていてもよい。
この構成によれば、ドリフト領域のドーピングに使用するマスクレイヤを共用して第２拡散領域を形成できるので、第２拡散領域の形成に際して、製造工程数が増加しなくて済む。

【0013】

前記半導体装置において、前記第１拡散領域は、いずれの前記ドリフト領域とも間隔を空けて形成されていてもよい。
この構成によれば、一対のドリフト領域のいずれもが第１耐圧保持領域との間にｐｎ接合を形成しているので、ソース・ドレイン間耐圧をより一層安定的に向上させることができる。

【0014】

前記半導体装置は、前記半導体層に埋め込まれ、前記電界効果トランジスタ用の領域を第１導電型ウェルとして電気的にフローティングさせる第２導電型の埋め込み層をさらに含んでいてもよい。
この場合、前記半導体装置は、前記第１導電型ウェルを取り囲むように前記半導体層の前記表面に形成された第２導電型のガードリングをさらに含み、前記埋め込み層は、前記第１導電型ウェルを下方から区画する相対的に高濃度なベース部と、前記ガードリングに接するように前記第１導電型ウェルを側方から区画し、前記ベース部に比べて相対的に低濃度な側部とを一体的に含むことが好ましい。

【0015】

この構成によれば、ベース部が側部に比べて高濃度であるため、半導体装置のラッチアップを抑制できる。
前記半導体装置は、前記第１導電型ウェルにおいて、前記半導体層の前記表面に形成された第１導電型のウェルコンタクト領域と、前記ウェルコンタクト領域に接するように形成され、前記第１拡散領域と同一濃度および同一深さを有する第１導電型の第３拡散領域とをさらに含んでいてもよい。

【0016】

この構成によれば、第３拡散領域が第１拡散領域と同一濃度および同一深さを有するので、第１拡散領域と同一の製造工程で第３拡散領域を形成することができる。
前記半導体装置において、前記第３拡散領域は、前記埋め込み層の前記側部に接するように形成されていてもよい。
前記半導体装置は、前記埋め込み層に対して前記第１導電型ウェルとは反対側の領域において、前記半導体層の前記表面に形成された第１導電型の基板コンタクト領域と、前記基板コンタクト領域に接するように形成され、前記半導体層よりも高濃度な第１導電型の第４拡散領域とをさらに含んでいてもよい。

【0017】

この構成によれば、ソース・ドレイン間耐圧だけでなく、第１導電型ウェルと基板コンタクト領域との間の耐圧（ウェル・サブ間耐圧）も安定的に向上させることができる。
この構成において、ドリフト領域の直下に半導体層よりも高濃度な第１導電型の第２拡散領域がさらに形成されている場合には、半導体層の厚さに対するウェル・サブ間耐圧の依存性を緩和することもできる。

【0018】

前記半導体装置において、前記第４拡散領域は、前記埋め込み層と間隔を空けて形成されていてもよい。
前記半導体装置において、前記電界効果トランジスタ用の領域は、耐圧が３５Ｖ〜４５Ｖの高耐圧トランジスタ用の領域であってもよい。前記半導体装置は、ソース・ドレイン間耐圧を安定的に向上できるので、高耐圧トランジスタに適している。

【0019】

前記半導体装置は、前記半導体層に選択的に形成され、前記電界効果トランジスタ用の領域とは異なる他の素子用の領域をさらに含んでいてもよい。前記他の素子用の領域には、前記第１拡散領域と同一濃度および同一深さを有する第１導電型の第５拡散領域が形成されていてもよい。

【0020】

この構成によれば、第５拡散領域が第１拡散領域と同一濃度および同一深さを有するので、第１拡散領域と同一の製造工程で第５拡散領域を形成することができる。
半導体装置の製造方法は、電界効果トランジスタ用の領域、および前記電界効果トランジスタ用の領域とは異なる他の素子用の領域が選択的に形成された第１導電型の半導体層の前記電界効果トランジスタ用の領域に、第２導電型の不純物を選択的に注入することによって、互いに間隔が空くように一対のドリフト領域を形成する工程と、前記一対のドリフト領域に第２導電型の不純物を選択的に注入することによって、一方の前記ドリフト領域にソース領域を形成し、他方の前記ドリフト領域にドレイン領域を形成する工程と、前記一対のドリフト領域の間のチャネル領域、および前記他の素子用の領域に第１導電型の不純物を選択的に注入することによって、前記チャネル領域において少なくとも一方の前記ドリフト領域と間隔が空くように、前記半導体層よりも高濃度な第１拡散領域を形成し、同時に、前記他の素子用の領域に、前記第１拡散領域と同一濃度および同一深さを有する第５拡散領域を形成する工程と、前記チャネル領域に対向するように、前記半導体層の表面にゲート絶縁膜を介してゲート電極を形成する工程とを含んでいてもよい。

【0021】

この方法によれば、電界効果トランジスタ用の領域に形成される第１拡散領域と他の素子用の領域に形成される第５拡散領域とを同一の製造工程で形成することができる。その結果、製造工程数の増加を防止しながら、前記半導体装置に関して述べた効果を奏する電界効果トランジスタと、他の半導体素子とを共通の半導体層に有する半導体装置を製造することができる。

【0022】

前記半導体装置の製造方法は、前記ドリフト領域の形成に先立って、前記ドリフト領域の形成時に用いるイオン注入マスクを介して、前記電界効果トランジスタ用の領域に第１導電型の不純物を選択的に注入することによって、前記ドリフト領域の形成位置よりも深い位置に第２拡散領域を形成する工程をさらに含んでいてもよい。

【0023】

この方法によれば、ドリフト領域のドーピングに使用するマスクレイヤ（イオン注入マスク）を共用して第２拡散領域を形成できるので、第２拡散領域の形成に際して、製造工程数が増加しなくて済む。同一のイオン注入マスクを介して第２拡散領域とドリフト領域とを形成することができる。
前記半導体装置の製造方法は、第１導電型の半導体基板の表面に第２導電型の不純物を注入し、その後、前記半導体基板の前記表面から第１導電型のエピタキシャル層を成長させることによって、前記半導体基板と前記エピタキシャル層との間における前記電界効果トランジスタ用の領域の下方に選択的に埋め込まれたベース部を有する前記半導体層を形成する工程と、前記エピタキシャル層において前記電界効果トランジスタ用の領域を取り囲む領域に第２導電型の不純物を選択的に注入することによって、前記ベース部に比べて相対的に低濃度であって、前記ベース部と一体となって前記電界効果トランジスタ用の領域を第１導電型ウェルとして電気的にフローティングさせる側部を、前記電界効果トランジスタ用の領域の側方に形成する工程とをさらに含んでいてもよい。

【0024】

前記半導体装置の製造方法は、前記第１拡散領域を形成する工程は、前記第１拡散領域と同一濃度および同一深さを有する第１導電型の第３拡散領域を、前記第１導電型ウェルに同時に形成する工程と、前記第３拡散領域に第１導電型の不純物を選択的に注入することによって、前記半導体層の前記表面にウェルコンタクト領域を形成する工程とをさらに含んでいてもよい。

【図面の簡単な説明】

【0025】

【図1】図１は、本発明の第１実施形態に係る半導体装置を示す断面図である。

【図2A】図２Ａは、図１の半導体装置の製造工程を説明するための断面図である。

【図2B】図２Ｂは、図２Ａの次の製造工程を示す図である。

【図2C】図２Ｃは、図２Ｂの次の製造工程を示す図である。

【図2D】図２Ｄは、図２Ｃの次の製造工程を示す図である。

【図2E】図２Ｅは、図２Ｄの次の製造工程を示す図である。

【図2F】図２Ｆは、図２Ｅの次の製造工程を示す図である。

【図2G】図２Ｇは、図２Ｆの次の製造工程を示す図である。

【図3】図３は、本発明の第２実施形態に係る半導体装置を示す断面図である。

【図4】図４は、図３の半導体装置の製造工程を説明するための断面図である。

【図5】図５は、本発明の第３実施形態に係る半導体装置の模式的な平面図である。

【図6A】図６Ａは、図５の第１トランジスタ領域を示す断面図である。

【図6B】図６Ｂは、図５の第２トランジスタ領域を示す断面図である。

【図7】図７は、本発明の第４実施形態に係る半導体装置の模式的な断面図である。

【図8】図８は、本発明の第５実施形態に係る半導体装置の模式的な断面図である。

【図9】図９は、本発明の第６実施形態に係る半導体装置の模式的な断面図である。

【発明を実施するための形態】

【0026】

以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の第１実施形態に係る半導体装置１の断面図である。
半導体装置１は、半導体基板３と、半導体基板３上に形成された本発明の半導体層の一例としてのエピタキシャル層４とを含む。本実施形態では、エピタキシャル層４は、シリコン基板からなる半導体基板３上に、ｐ型不純物を含むシリコンをエピタキシャル成長させることによって形成されている。

【0027】

半導体基板３は、たとえば、そのｐ型不純物濃度が７．０×１０^１４／ｃｍ^３〜１．３×１０^１５／ｃｍ^３であり、その層厚は、８０μｍ〜１２０μｍである。一方、エピタキシャル層４は、たとえば、そのｐ型不純物濃度が１．７×１０^１５／ｃｍ^３〜２．３×１０^１５／ｃｍ^３であり、その層厚Ｔは、６．５μｍ〜７．５μｍである。また、半導体基板３の層厚とエピタキシャル層４の層厚Ｔとを足した層厚は、たとえば、８６．５μｍ〜１２７．５μｍである。

【0028】

半導体基板３およびエピタキシャル層４には、ｎ型不純物を含む埋め込み層５が埋設されている。埋め込み層５は、エピタキシャル層４の厚さ方向に直交する方向に沿って形成された相対的に高濃度なベース部６と、ベース部６の周端部に形成され、ベース部６の内方領域を取り囲むように形成された相対的に低濃度な側部７とを含む。
埋め込み層５のベース部６は、半導体基板３およびエピタキシャル層４の境界面Ｓを跨ぐように形成されている。つまり、ベース部６は、境界面Ｓに対してエピタキシャル層４の厚さ方向上下両側に形成されている。ベース部６のｎ型不純物濃度は、たとえば、１．０×１０^１７／ｃｍ^３〜２．０×１０^１７／ｃｍ^３である。

【0029】

また、埋め込み層５の側部７は、エピタキシャル層４の表面から厚さ方向に向けて延び、ベース部６の上部と一体的に連なるように形成されている。側部７のｎ型不純物濃度は、たとえば、１．０×１０^１６／ｃｍ^３〜２．０×１０^１６／ｃｍ^３である。
エピタキシャル層４は、埋め込み層５によって、埋め込み層５に取り囲まれたアクティブ領域８と、当該アクティブ領域８よりも外側の外周領域９とに区画されている。これらの領域のうち、アクティブ領域８は、外周領域９から電気的にフローティングされたｐ型ウェル領域１０として形成されている。ｐ型ウェル領域１０は、エピタキシャル層４の一部を利用して形成されたものであり、エピタキシャル層４と同一のｐ型不純物濃度を有している。

【0030】

このアクティブ領域８は、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）が形成される第１トランジスタ領域１１と、半導体素子が形成される素子領域としての第２トランジスタ領域１２とを含む。
第１トランジスタ領域１１は、エピタキシャル層４の表面において、互いに間隔を空けて選択的に形成された第１ソース領域１３、第１ドレイン領域１４およびウェルコンタクト領域１５と、第１ソース領域１３および第１ドレイン領域１４間に第１ゲート絶縁膜１６を介して形成された第１ゲート電極１７とを含む。

【0031】

第１ソース領域１３および第１ドレイン領域１４の導電型はいずれもｎ型であり、それぞれ同一濃度および同一深さに形成されている。第１ソース領域１３および第１ドレイン領域１４のｎ型不純物濃度は、たとえば、１．０×１０^２１／ｃｍ^３〜２．０×１０^２１／ｃｍ^３である。また、第１ソース領域１３および第１ドレイン領域１４は、それぞれ絶縁材料を含む素子分離部１８に個別的に取り囲まれている。素子分離部１８は、ｐ型ウェル領域１０の表面から厚さ方向に向けて形成されており、その底部が第１ソース領域１３および第１ドレイン領域１４の各々の底部よりも深いところに位置している。

【0032】

本実施形態における素子分離部１８としては、たとえば、エピタキシャル層４の表面を選択的に酸化させて形成したＬＯＣＯＳ（Local Oxidation Of Silicon）膜や、エピタキシャル層４を選択的に掘り下げて形成した複数のトレンチに絶縁材料を埋め込んだＳＴＩ（Shallow Trench Isolation）等を適用することができる。
また、第１トランジスタ領域１１は、さらに、第１ソース領域１３を取り囲むように形成された第１ソース側ドリフト領域１９と、第１ソース側ドリフト領域１９と対をなし、第１ドレイン領域１４を取り囲むように形成された第１ドレイン側ドリフト領域２０とを含む。第１ソース側ドリフト領域１９および第１ドレイン側ドリフト領域２０の導電型はいずれもｎ型であり、それぞれ同一濃度および同一深さに形成されている。第１ソース側ドリフト領域１９および第１ドレイン側ドリフト領域２０のｎ型不純物濃度は、たとえば、１．０×１０^１７／ｃｍ^３〜２．０×１０^１７／ｃｍ^３である。

【0033】

第１ソース側ドリフト領域１９は、本実施形態では、第１ソース領域１３を取り囲む素子分離部１８をさらに取り囲むように形成されている。より具体的には、第１ソース側ドリフト領域１９は、当該素子分離部１８を取り囲み、素子分離部１８よりも外側の領域においてエピタキシャル層４の表面に露出している。なお、第１ソース側ドリフト領域１９は、素子分離部１８の全周を取り囲んでいてもよいし、図１に示すように、素子分離部１８の第１ゲート電極１７側の部分を選択的に取り囲んでいてもよい。第１ソース側ドリフト領域１９において素子分離部１８を取り囲まない部分は、たとえば、素子分離部１８の底部に形成されていてもよい。

【0034】

第１ドレイン側ドリフト領域２０は、本実施形態では、第１ドレイン領域１４を取り囲む素子分離部１８をさらに取り囲むように形成されている。より具体的には、第１ドレイン側ドリフト領域２０は、当該素子分離部１８を取り囲み、素子分離部１８よりも外側の領域においてエピタキシャル層４の表面に露出している。なお、第１ドレイン側ドリフト領域２０は、素子分離部１８の全周を取り囲んでいてもよいし、図１に示すように、素子分離部１８の第１ゲート電極１７側の部分を選択的に取り囲んでいてもよい。第１ドレイン側ドリフト領域２０において素子分離部１８を取り囲まない部分は、たとえば、素子分離部１８の底部に形成されていてもよい。

【0035】

そして、第１ソース側ドリフト領域１９および第１ドレイン側ドリフト領域２０は、エピタキシャル層４の表面に沿う方向に互いに間隔を空けて形成されており、この間の領域に、ＭＯＳＦＥＴ用の第１チャネル領域２１が形成されている。
第１チャネル領域２１には、エピタキシャル層４（ｐ型ウェル領域１０）よりも高濃度なｐ型の第１拡散領域２２が第１ソース側ドリフト領域１９および第１ドレイン側ドリフト領域２０と間隔を空けて形成されている。第１拡散領域２２のｐ型不純物濃度は、たとえば、１．０×１０^１６／ｃｍ^３〜２．０×１０^１６／ｃｍ^３である。第１拡散領域２２は、その底部が埋め込み層５のベース部６に対して上方に間隔を空けて位置するように、エピタキシャル層４の表面から厚さ方向に向かって延びて形成されている。また、第１拡散領域２２の底部は、第１ソース側ドリフト領域１９および第１ドレイン側ドリフト領域２０の各々の底部よりも深い位置に形成されている。

【0036】

第１拡散領域２２および第１ソース側ドリフト領域１９と、第１拡散領域２２および第１ドレイン側ドリフト領域２０との間の領域には、それぞれ第１耐圧保持領域２３が形成されている。第１耐圧保持領域２３は、ｐ型ウェル領域１０の一部を利用して形成されている。したがって、第１耐圧保持領域２３のｐ型不純物濃度は、第１拡散領域２２よりも低濃度である。第１ソース側ドリフト領域１９および第１ドレイン側ドリフト領域２０と、第１耐圧保持領域２３との間には、ｐｎ接合が形成されている。

【0037】

ウェルコンタクト領域１５は、埋め込み層５の側部７と第１ドレイン領域１４との間の領域において、素子分離部１８に取り囲まれるように形成されている。ウェルコンタクト領域１５は、ｐ型の導電性を有しており、第１ソース領域１３および第１ドレイン領域１４と同一深さで形成されている。ウェルコンタクト領域１５のｐ型不純物濃度は、たとえば、１．０×１０^２０／ｃｍ^３〜２．０×１０^２０／ｃｍ^３である。

【0038】

ウェルコンタクト領域１５を取り囲む素子分離部１８は、第１ドレイン領域１４を取り囲む素子分離部１８と一体的に形成されている。すなわち、ウェルコンタクト領域１５と第１ドレイン領域１４は、これらの領域間で共有される素子分離部１８によって隔てられており、当該素子分離部１８を介して互いに対向している。
ウェルコンタクト領域１５の下方の領域には、第１拡散領域２２と同一濃度および同一深さを有する第３拡散領域２４が形成されている。第３拡散領域２４は、ウェルコンタクト領域１５を取り囲む素子分離部１８の底部からエピタキシャル層４の厚さ方向に向かって延びるように形成されている。つまり、第３拡散領域２４は、断面視において、ウェルコンタクト領域１５を取り囲む素子分離部１８よりも内側の領域に形成されている。このとき、第３拡散領域２４の外周領域９側の側面は、埋め込み層５の側部７と互いに接するように形成されている。

【0039】

これに対して、第３拡散領域２４のアクティブ領域８側の側面は、第１ドレイン側ドリフト領域２０から間隔を空けるように形成されている。つまり、第３拡散領域２４はｐ型ウェル領域１０を介して第１ドレイン側ドリフト領域２０と対向するように形成されている。第３拡散領域２４および第１ドレイン側ドリフト領域２０の間における間隔は、たとえば、第１拡散領域２２と、第１ソース側ドリフト領域１９および第１ドレイン側ドリフト領域２０との各々の間における間隔と同じである。

【0040】

第１ゲート電極１７は、第１ゲート絶縁膜１６を介して第１チャネル領域２１と対向するようにエピタキシャル層４の表面に形成されている。第１ゲート絶縁膜１６は、第１ソース側ドリフト領域１９および第１ドレイン側ドリフト領域２０と第１耐圧保持領域２３との境界、ならびに、第１耐圧保持領域２３と第１拡散領域２２の境界を横切るようにｐ型ウェル領域１０上に形成されている。また、第１ゲート絶縁膜１６は、第１ソース領域１３および第１ドレイン領域１４をそれぞれ個別的に取り囲む素子分離部１８のうち、第１チャネル領域２１側に配置された素子分離部１８と一体的に連なるようにｐ型ウェル領域１０上に形成されていてもよい。このようにして、第１トランジスタ領域１１にＭＯＳＦＥＴが形成される。

【0041】

半導体素子が形成される第２トランジスタ領域１２は、第１拡散領域２２と同一濃度および同一深さに形成された第５拡散領域２５を含む。第５拡散領域２５は、第１ソース領域１３を取り囲む素子分離部１８の底部からエピタキシャル層４の厚さ方向に向かって延びるように形成されている。また、第５拡散領域２５のアクティブ領域８側の側面は、第１ソース領域１３を取り囲む素子分離部１８のうち第１ゲート電極１７と反対側に形成された素子分離部１８の底部において、第１ソース側ドリフト領域１９の端部と間隔を空けるように形成されている。第５拡散領域２５および第１ソース側ドリフト領域１９の間における間隔は、たとえば、第１拡散領域２２および第１ソース側ドリフト領域１９および第１ドレイン側ドリフト領域２０の各々の間における間隔と同じである。

【0042】

当該第２トランジスタ領域１２の一例としては、この第２トランジスタ領域１２に形成される素子に応じて、たとえば、ＭＯＳＦＥＴ、ＩＧＢＴ（Insulated Gate Bipolar Transistor）等が形成された第２のトランジスタ領域、ダイオードが形成されたダイオード領域等が挙げられるが、これらに限定されるものではない。したがって、第１拡散領域２２と同一濃度および同一深さの第５拡散領域２５を含む半導体素子が形成される領域であれば、どのようなものであってもよい。

【0043】

外周領域９には、埋め込み層５の側部７に、素子分離部１８に取り囲まれるように、ガードリング領域２６が形成されている。ガードリング領域２６は、ｎ型の導電性を有しており、第１ソース領域１３および第１ドレイン領域１４と同一濃度および同一深さで形成されている。
また、外周領域９においてエピタキシャル層４の表面には、基板コンタクト領域２７が、素子分離部１８に取り囲まれるように選択的に形成されている。基板コンタクト領域２７は、ｐ型の導電性を有しており、ウェルコンタクト領域１５と同一濃度および同一深さで形成されている。

【0044】

基板コンタクト領域２７の下方の領域には、第１拡散領域２２よりも高濃度な第４拡散領域２８が形成されている。第４拡散領域２８のｎ型不純物濃度は、たとえば、４．０×１０^１７／ｃｍ^３〜５．０×１０^１７／ｃｍ^３である。第４拡散領域２８は、基板コンタクト領域２７を取り囲む素子分離部１８の底部からエピタキシャル層４の厚さ方向に向かって延びるように形成されている。このとき、第４拡散領域２８は、第１拡散領域２２よりも深く形成されていてもよい。

【0045】

また、第４拡散領域２８は、エピタキシャル層４を介して、埋め込み層５の側部７と対向するように、埋め込み層５の側部７と間隔を空けて形成されている。第４拡散領域２８および埋め込み層５の側部７の間における間隔は、たとえば、第１拡散領域２２および第１ソース側ドリフト領域１９の間の間隔と同じである。
次に、図２Ａ〜図２Ｇを参照して、半導体装置１の製造工程を説明する。

【0046】

図２Ａ〜図２Ｇは、図１の半導体装置１の製造工程の一例を工程順に説明するための断面図である。
半導体装置１を製造するには、図２Ａに示すように、たとえば、半導体基板３が準備される。
次に、ｎ型の埋め込み層５のベース部６を形成すべき領域に選択的に開口を有するイオン注入マスク（図示せず）が半導体基板３上に形成される。そして、ｎ型不純物イオンとしてヒ素（Ａｓ）イオンが当該イオン注入マスクを介して半導体基板３にドーピングされて、図２Ｂに示すようにｎ型の埋め込み層５が形成される。埋め込み層５が形成された後、イオン注入マスク（図示せず）は除去される。

【0047】

次に、図２Ｃに示すように、ｐ型不純物としてホウ素（Ｂ）イオンをドーピングしながらエピタキシャル成長法が行われ、エピタキシャル層４が形成される。エピタキシャル成長法は、たとえば、エピタキシャル層４の層厚Ｔが６．５μｍ〜７．５μｍになるまで行われる。このとき、埋め込み層５のベース部６は、半導体基板３の表面から成長方向に倣って拡がるように形成される。このようにして、半導体基板３およびエピタキシャル層４の境界面Ｓを跨ぐ埋め込み層５のベース部６が形成される。

【0048】

次に、エピタキシャル層４上に素子分離部１８が選択的に形成される。より具体的には、素子分離部１８は、第１トランジスタ領域１１における第１ソース領域１３、第１ドレイン領域１４およびウェルコンタクト領域１５、ならびに、第２トランジスタ領域１２における第５拡散領域２５および埋め込み層５の側部７におけるガードリング領域２６が形成されるそれぞれの領域を取り囲むように選択的に形成される。

【0049】

素子分離部１８は、たとえば、ＬＯＣＯＳ膜であってもよいし、ＳＴＩであってもよい。素子分離部１８がＬＯＣＯＳ膜である場合は、たとえば、エピタキシャル層４の表面を選択的に露出させる開口を有するレジストマスク（図示せず）を形成した後、当該エピタキシャル層４の表面を酸化させることにより形成することができる。また、素子分離部１８がＳＴＩの場合は、たとえば、エピタキシャル層４を掘り下げたトレンチを選択的に形成した後、当該トレンチに絶縁材料を埋め込むことにより形成することができる。

【0050】

次に、図２Ｄに示すように、エピタキシャル層４上に、第１ソース側ドリフト領域１９および第１ドレイン側ドリフト領域２０を形成すべき領域に選択的に開口を有するイオン注入マスク２９が形成される。そして、当該イオン注入マスク２９の開口を介して、ｎ型不純物イオンがドーピングされて第１ソース側ドリフト領域１９および第１ドレイン側ドリフト領域２０が形成される。第１ソース側ドリフト領域１９および第１ドレイン側ドリフト領域２０が形成された後、当該イオン注入マスク２９は除去される。

【0051】

次に、図２Ｅに示すように、第１トランジスタ領域１１および第２トランジスタ領域１２において、第１、第３および第５拡散領域２２，２４，２５を形成すべき領域に選択的に開口を有するイオン注入マスク３０が形成される。そして、当該イオン注入マスク３０の開口を介して、たとえば、ｐ型不純物としてホウ素（Ｂ）イオンをエピタキシャル層４よりも高濃度になるようにドーピングすることにより第１、第３および第５拡散領域２２，２４，２５が同時に形成される。ｐ型不純物のドーピング条件は、たとえば、ドーピングエネルギーが１６０ｋｅＶ〜２００ｋｅＶであり、ドーズ量が５．４×１０^１１／ｃｍ^２〜６．６×１０^１１／ｃｍ^２である。

【0052】

このとき、第１拡散領域２２および第３拡散領域２４は、第１ソース側ドリフト領域１９および第１ドレイン側ドリフト領域２０からそれぞれほぼ等しい間隔を空けて形成される。また、第１、第３および第５拡散領域２２，２４，２５は、エピタキシャル層４の表面から厚さ方向に向かって第１ソース側ドリフト領域１９および第１ドレイン側ドリフト領域２０よりも深く形成される。第１、第３および第５拡散領域２２，２４，２５が形成された後、イオン注入マスク３０は除去される。

【0053】

次に、第４拡散領域２８が形成される領域に選択的に開口を有するイオン注入マスク（図示せず）が形成される。そして、当該イオン注入マスクを介して、第１、第３および第５拡散領域２２，２４，２５よりも高濃度になるようにｐ型不純物としてホウ素（Ｂ）イオンがドーピングされる。これにより、第４拡散領域２８が形成される。このとき、第４拡散領域２８は、第１、第３および第５拡散領域２２，２４，２５よりも深く形成されていてもよい。第４拡散領域２８が形成された後、イオン注入マスク（図示せず）が除去される。

【0054】

次に、図２Ｆに示すように、埋め込み層５の側部７が形成される領域に選択的に開口を有するイオン注入マスク３１が形成される。そして、当該イオン注入マスク３１を介して、埋め込み層５よりも低濃度になるように、ｎ型不純物としてリン（Ｐ）イオンがドーピングされる。ｎ型不純物のドーピング条件は、たとえば、ドーピングエネルギーが１８００ｋｅＶ〜２０００ｋｅＶであり、ドーズ量が３．１×１０^１２／ｃｍ^２〜３．７×１０^１２／ｃｍ^２である。

【0055】

このとき、埋め込み層５の側部７は、当該ｎ型不純物がエピタキシャル層４の表面から厚さ方向に向かって延びて、埋め込み層５のベース部６と一体的に連なるように形成される。これにより、埋め込み層５は、ｐ型ウェル領域１０を下方から区画する相対的に高濃度なベース部６と、ｐ型ウェル領域１０を側方から区画する低濃度な側部７とを一体的に含む構成となる。

【0056】

さらにこのとき、埋め込み層５の側部７は、第４拡散領域２８と間隔を空けて形成され、かつ第３拡散領域２４と接するように形成される。埋め込み層５の側部７と第４拡散領域２８との間隔は、たとえば、第１拡散領域２２および第３拡散領域２４と第１ソース側ドリフト領域１９および第１ドレイン側ドリフト領域２０との間隔とほぼ同じ間隔を空けて形成されている。埋め込み層５の側部７が形成された後、イオン注入マスク３１が除去される。なお、第４拡散領域２８が埋め込み層５の側部７よりも先に形成される工程について説明したが、埋め込み層５の側部７が第４拡散領域２８よりも先に形成される工程を採用してもよい。

【0057】

次に、図２Ｇに示すように、第１トランジスタ領域１１における第１ソース領域１３および第１ドレイン領域１４、ならびに、埋め込み層５の側部７におけるガードリング領域２６が形成される領域に選択的に開口を有するイオン注入マスク（図示せず）が形成され、ｎ型の不純物が同一濃度および同一深さになるようにドーピングされる。これにより、第１ソース領域１３および第１ドレイン領域１４、ならびに、ガードリング領域２６が素子分離部１８に取り囲まれるように同時に形成される。その後、イオン注入マスク（図示せず）は除去される。

【0058】

また、同様に、第１トランジスタ領域１１におけるウェルコンタクト領域１５、および、外周領域９における基板コンタクト領域２７が形成される領域に選択的に開口を有するイオン注入マスク（図示せず）が形成され、ｐ型の不純物が同一濃度および同一深さになるようにドーピングされる。これにより、ウェルコンタクト領域１５および基板コンタクト領域２７が素子分離部１８に取り囲まれるように同時に形成される。その後、イオン注入マスク（図示せず）は除去される。

【0059】

次に、第１トランジスタ領域１１において、第１チャネル領域２１に対向するように第１ゲート絶縁膜１６を介して第１ゲート電極１７が形成される。以上の工程を経て、図１に示した半導体装置１が得られる。
次に、第１ソース領域１３−第１ドレイン領域１４間の耐圧（ソース・ドレイン間耐圧）の値、および、ウェルコンタクト領域１５−基板コンタクト領域２７間の耐圧（ウェル・サブ間耐圧）の値について説明する。

【0060】

図１に示した半導体装置１に基づき、シミュレーションによりエピタキシャル層４の層厚Ｔを変化させて、それぞれの条件下における各領域間の耐圧値の検証を行った。シミュレーションによる検証は、第１トランジスタ領域１１におけるＭＯＳＦＥＴがオン状態の下で行い、層厚Ｔを７μｍ，６μｍ，５μｍと順に変化させて行ったものである。なお、半導体基板３の層厚は、一定である。

【0061】

この場合、第１ドレイン領域１４には、第１トランジスタ領域１１が絶縁破壊するまで、０．０Ｖから徐々に電圧の値を増加させるスイープ電圧を印加している。他方、第１ゲート電極１７、第１ソース領域１３、ウェルコンタクト領域１５、ガードリング領域２６、および、基板コンタクト領域２７はグランド電位に固定している。
シミュレーションの結果によれば、ソース・ドレイン間耐圧は、層厚Ｔが７μｍのとき４５．０Ｖであり、層厚Ｔが６μｍのとき３１．０Ｖであり、そして層厚Ｔが５μｍのとき２０．０Ｖであった。

【0062】

また、ウェル・サブ間耐圧は、層厚Ｔが７μｍのとき５１．０Ｖであり、層厚Ｔが６μｍのとき１４．５Ｖであり、そして層厚Ｔが５μｍのとき５．３Ｖであった。
これに対し、参考例として、ｐ型ウェル領域１０の全域を第１拡散領域２２と同一濃度で形成した場合の耐圧を実際のエピタキシャルウエハ（層厚Ｔ＝７μｍ）を用いて検証したところ、ソース・ドレイン間耐圧が３０．５Ｖであった。

【0063】

以上のように、本発明の第１実施形態の構成によれば、第１ソース側ドリフト領域１９および第１ドレイン側ドリフト領域２０が、エピタキシャル層４の一部を利用して形成された第１耐圧保持領域２３との間にｐｎ接合を形成している。これにより、比較的高濃度なｐ型の領域との間にｐｎ接合を形成する場合に比べて、ソース・ドレイン間耐圧を安定的に向上させることができる。

【0064】

より具体的には、上記の検証結果から明らかなように、エピタキシャル層の層厚Ｔ＝７μｍの場合には、参考例のソース・ドレイン間耐圧が３０．５Ｖであるのに対し、本実施形態の半導体装置１のソース・ドレイン間耐圧は、４５．０Ｖであった。つまり、半導体装置１のソース・ドレイン間耐圧は、参考例の耐圧に比べて約１．５倍優れている。
また、ウェルコンタクト領域１５の下方の領域および基板コンタクト領域２７の下方の領域にはエピタキシャル層４よりも高濃度な第３拡散領域２４および第４拡散領域２８が形成されているので、ソース・ドレイン間耐圧だけでなく、ウェル・サブ間耐圧も安定的に向上させることができる。

【0065】

また、第１耐圧保持領域２３を第１チャネル領域２１全体に形成するのではなく、第１ソース側ドリフト領域１９および第１ドレイン側ドリフト領域２０との接合部分に選択的に形成し、第１ソース側ドリフト領域１９および第１ドレイン側ドリフト領域２０と間隔を空けた部分には、ｐ型ウェル領域１０よりも高濃度な第１拡散領域２２を形成している。これにより、第１チャネル領域２１全体が低濃度になることを防ぐことができるので、チャネル移動度の低下を抑制できる。

【0066】

また、エピタキシャル層４には、埋め込み層５の側部７よりも比較的に高濃度なベース部６が形成されているので、半導体装置１のラッチアップを抑制することができる。
また、第１、第３および第５拡散領域２２，２４，２５を、同時に形成することができるので、製造工程数の増加を防止しながら、第１トランジスタ領域１１および第２トランジスタ領域１２の異なる領域を同時に形成することができる。

【0067】

次に、図３を参照して、本発明の第２実施形態に係る半導体装置３２について説明する。
図３は、本発明の第２実施形態に係る半導体装置３２を示す断面図である。
半導体装置３２が前述の第１実施形態に係る半導体装置１と相違する点は、第１ソース側ドリフト領域１９および第１ドレイン側ドリフト領域２０の直下に第２拡散領域３３が形成されている点である。その他の構成は、半導体装置１の場合と同等の構成である。図３において、前述の図１〜図２Ｇに示された各部と対応する部分には同一の参照符号を付して、説明を省略する。

【0068】

第２拡散領域３３は、エピタキシャル層４よりも高濃度なｐ型不純物濃度を有している。第２拡散領域３３の不純物濃度は、たとえば、２．０×１０^１６／ｃｍ^３〜３．０×１０^１６／ｃｍ^３である。この場合において、第２拡散領域３３は、第１、第３および第５拡散領域２２，２４，２５よりも高濃度な不純物濃度を有していることが好ましい。
第２拡散領域３３は、第１ソース側ドリフト領域１９および第１ドレイン側ドリフト領域２０と同一パターンで形成されており、エピタキシャル層４をその表面から厚さ方向に向かって切断したときの断面視において、第１ソース側ドリフト領域１９および第１ドレイン側ドリフト領域２０の幅とほぼ同一の幅を有している。つまり、第２拡散領域３３は、第１ソース側ドリフト領域１９および第１ドレイン側ドリフト領域２０と同様に、第１拡散領域２２および第３拡散領域２４と間隔を空けて形成されている。

【0069】

また、第２拡散領域３３は、第１ソース側ドリフト領域１９および第１ドレイン側ドリフト領域２０と埋め込み層５とそれぞれ互いに間隔を空けて形成されており、第２拡散領域３３の底部の深さ位置は、第１拡散領域２２の底部の深さ位置よりも深く形成されている。つまり、第２拡散領域３３は、ｐ型ウェル領域１０に取り囲まれるように形成されている。換言すれば、第２拡散領域３３は、ｐ型ウェル領域１０を介して、埋め込み層５のベース部６、第１拡散領域２２および第３拡散領域２４、ならびに、第１ソース側ドリフト領域１９および第１ドレイン側ドリフト領域２０とそれぞれ対向している。

【0070】

第２拡散領域３３および第１ソース側ドリフト領域１９と、第２拡散領域３３および第１ドレイン側ドリフト領域２０との間の領域には、それぞれ第２耐圧保持領域３４が形成されている。第２耐圧保持領域３４は、ｐ型ウェル領域１０の一部を利用して形成されている。したがって、第２耐圧保持領域３４の不純物濃度は、第２拡散領域３３よりも低濃度である。第１ソース側ドリフト領域１９および第１ドレイン側ドリフト領域２０と、第１耐圧保持領域２３との間には、ｐｎ接合が形成されている。

【0071】

次に、図４を参照して、半導体装置３２の製造工程を説明する。
図４は、本発明の第２実施形態に係る半導体装置３２の製造工程の一例を説明するための断面図である。半導体装置３２の製造工程において、前述の第１実施形態に係る半導体装置１の製造工程と相違する点は、第１ソース側ドリフト領域１９および第１ドレイン側ドリフト領域２０を形成する工程（図２Ｄ参照）に先立って、第１ソース側ドリフト領域１９および第１ドレイン側ドリフト領域２０の直下に第２拡散領域３３を形成する工程が追加されている点である。その他の製造工程は、半導体装置１の製造工程と同様であるので、その説明を省略する。

【0072】

半導体装置３２を製造するには、図４に示すように、第１ソース側ドリフト領域１９および第１ドレイン側ドリフト領域２０を形成する工程（図２Ｄ参照）に先立って、第２拡散領域３３を形成する工程が追加される。すなわち、第２拡散領域３３は、第１ソース側ドリフト領域１９および第１ドレイン側ドリフト領域２０の形成時に用いる同一のイオン注入マスク２９を介してｐ型不純物としてホウ素（Ｂ）イオンをドーピングすることにより形成される。ｐ型不純物のドーピング条件は、たとえば、ドーピングエネルギーが５００ｋｅＶ〜１０００ｋｅＶであり、ドーズ量が８．０×１０^１１／ｃｍ^２〜１．２×１０^１２／ｃｍ^２である。

【0073】

このようにして、第１ソース側ドリフト領域１９および第１ドレイン側ドリフト領域２０と同一パターンの第２拡散領域３３が、第１ソース側ドリフト領域１９および第１ドレイン側ドリフト領域２０よりも深い位置に形成される。第２拡散領域３３が形成された後、前述の図２Ｄで説明した工程により第１ソース側ドリフト領域１９および第１ドレイン側ドリフト領域２０が形成される。その後、図２Ｅ〜図２Ｇの工程が順に実行されて、半導体装置３２が製造される。

【0074】

次に、本実施形態における、ソース・ドレイン間耐圧の値、および、ウェル・サブ間耐圧の値について説明する。
前述の実施形態と同様に、図３に示した半導体装置３２に基づき、シミュレーションによりエピタキシャル層４の層厚Ｔを変化させて、それぞれの条件下における各領域間の耐圧値の検証を行った。シミュレーションによる検証は、エピタキシャル層４の層厚Ｔを７μｍ，６μｍ，５μｍと順に変化させて行ったものである。その他の条件は、前述の実施形態における条件と同様である。

【0075】

シミュレーションの結果によれば、ソース・ドレイン間耐圧は、層厚Ｔが７μｍのとき４５．６Ｖであり、層厚Ｔが６μｍのとき４５．０Ｖであり、そして層厚Ｔが５μｍのとき２７．０Ｖであった。
また、ウェル・サブ間耐圧は、層厚Ｔが７μｍのとき６８．５Ｖであり、層厚Ｔが６μｍのとき４５．４Ｖであり、そして層厚Ｔが５μｍのとき２０．０Ｖであった。

【0076】

以上の結果によれば、ソース・ドレイン間耐圧およびウェル・サブ間耐圧の値は、エピタキシャル層４の層厚Ｔが薄くなるにつれて低下しているものの、前述の実施形態と比較して、耐圧の値が向上していることが分かる。さらに、いずれの場合も、エピタキシャル層４の層厚Ｔが薄くなったとしても、耐圧値の減少幅が前述の実施形態と比較して小さくなっており、ソース・ドレイン間耐圧およびウェル・サブ間耐圧の値のエピタキシャル層４の層厚Ｔへの依存性が改善されていることが分かる。

【0077】

以上のように、本発明の第２実施形態の構成によれば、第１ソース側ドリフト領域１９および第１ドレイン側ドリフト領域２０の直下にエピタキシャル層４よりも高濃度な第２拡散領域３３がさらに形成されている。これにより、エピタキシャル層４の層厚Ｔに対するソース・ドレイン間耐圧の依存性を緩和できる。すなわち、製造工程においてエピタキシャル層４の層厚Ｔにばらつきが発生しても、エピタキシャル層４の層厚Ｔのばらつきに伴う耐圧の変動幅を、当該層厚Ｔのばらつきの変動幅よりも小さくできる。その結果、ソース・ドレイン間耐圧をより効果的に安定化させることができる。

【0078】

また、第２拡散領域３３は、第１ソース側ドリフト領域１９および第１ドレイン側ドリフト領域２０と同一のイオン注入マスク２９を介して形成することができるので、製造工程数の増加を防止しながら、安定したソース・ドレイン間耐圧およびウェル・サブ間耐圧を有する半導体装置３２を製造することができる。
図５は、本発明の第３実施形態に係る半導体装置５１の模式的な平面図である。図６Ａは、図５の第１トランジスタ領域１１を示す断面図である。図６Ｂは、図５の第２トランジスタ領域１２を示す断面図である。

【0079】

半導体装置５１が、前述の半導体装置１，３２と相違する点は、アクティブ領域８が第１トランジスタ領域１１として形成されている点、および、ｐ型ウェル領域１０外に第２トランジスタ領域１２が形成されている点である。
本実施形態では、第１トランジスタ領域１１および第２トランジスタ領域１２のエピタキシャル層４を法線方向から見た平面形状の一例として、それぞれが略四角形状に形成されている例を用いて、半導体装置５１の構成を詳説する。むろん、図５に示す構成は、前述の第１および第２実施形態における半導体装置１，３２の構成に適用されるものである。なお、図５では、素子分離部１８の図示を省略して示している。

【0080】

以下、第１トランジスタ領域１１の構成、および第２トランジスタ領域１２の構成を順に説明する。
＜第１トランジスタ領域１１の平面構成＞
図５に示すように、埋め込み層５は、平面視略四角形状に形成されたベース部６と、ベース部６の周端部に形成され、当該ベース部６の内方領域（すなわち、ｐ型ウェル領域１０）を取り囲む平面視略四角環状の側部７とを含む。この埋め込み層５によって、平面視略四角形状の第１トランジスタ領域１１（アクティブ領域８）と、第１トランジスタ領域１１よりも外側の外周領域９とが区画されている。埋め込み層５の側部７の表面には、当該側部７の表面に沿って、平面視略四角環状のガードリング領域２６が形成されている（図５のクロスハッチング部参照）。

【0081】

ｐ型ウェル領域１０には、第３拡散領域２４、第１ソース領域１３および第１ドレイン領域１４が形成されている。第３拡散領域２４は、外周領域９側の側面が、側部７の第１トランジスタ領域１１側の側面と接した状態を保ちながら平面視略四角環状に形成されている。第３拡散領域２４の表面には、当該第３拡散領域２４の表面に沿って、平面視略四角環状のウェルコンタクト領域１５が形成されている（図５のクロスハッチング部参照）。

【0082】

第１ソース領域１３および第１ドレイン領域１４は、互いに間隔を空けて平行に、かつストライプ状に形成されており、第３拡散領域２４の内側面から間隔を空けて、それぞれ配置されている。そして、第１ソース領域１３および第１ドレイン領域１４を個別に取り囲むように、第１ソース側ドリフト領域１９および第１ドレイン側ドリフト領域２０が第１ソース領域１３および第１ドレイン領域１４のストライプ方向に沿って形成されている。

【0083】

第１ゲート電極１７は、第１ソース側ドリフト領域１９および第１ドレイン側ドリフト領域２０を跨ぐように、第１ソース領域１３および第１ドレイン領域１４のストライプ方向に沿って形成されている。
外周領域９には、埋め込み層５を取り囲むように平面視略四角環状の第４拡散領域２８が形成されている。第４拡散領域２８は、埋め込み層５から、外周領域９側に間隔を空けて形成されており、これによって、第１トランジスタ領域１１が形成された領域が区画されている。なお、本実施形態では、第１トランジスタ領域１１および第２トランジスタ領域１２の間における第４拡散領域２８は、第１トランジスタ領域１１および第２トランジスタ領域１２を隔てる共通部分２８ａとして一体的に形成されている。第４拡散領域２８（共通部分２８ａ）の表面には、当該第４拡散領域２８の表面に沿って、平面視略四角環状の基板コンタクト領域２７が形成されている（図５のクロスハッチング部参照）。

【0084】

なお、素子分離部１８は、前述の第１実施形態と同様の構成で、第１ソース領域１３、第１ドレイン領域１４、ウェルコンタクト領域１５、ガードリング領域２６、基板コンタクト領域２７のそれぞれを取り囲むように形成されている。すなわち、素子分離部１８は、各領域１３，１４，１５，２６，２７を取り囲むように、平面視略四角環状に形成されている。
＜第１トランジスタ領域１１の断面構成＞
図６Ａに示すように、第１ソース側ドリフト領域１９および第１ドレイン側ドリフト領域２０の間の領域（チャネル領域２１）には、第１ソース領域１３および第１ドレイン領域１４のストライプ方向に沿って第１拡散領域２２が形成されている。すなわち、第１拡散領域２２と、第１ソース側ドリフト領域１９および第１ドレイン側ドリフト領域２０との各間に介在する第１耐圧保持領域２３も、ストライプ方向に沿って形成されている。

【0085】

第１ソース側ドリフト領域１９および第１ドレイン側ドリフト領域２０の直下には、第２拡散領域３３が、第１ソース側ドリフト領域１９および第１ドレイン側ドリフト領域２０と同一パターンで形成されている。本実施形態における第２拡散領域３３は、第１ソース側ドリフト領域１９および第１ドレイン側ドリフト領域２０の底部と、第１および第３拡散領域２２，２４の底部との間の領域に位置している。第２拡散領域３３の上部と、第１ソース側ドリフト領域１９および第１ドレイン側ドリフト領域２０の底部との間のそれぞれの領域に、ｐ型ウェル領域１０の一部からなる第２耐圧保持領域３４がストライプ状に形成されている。

【0086】

次に、第２トランジスタ領域１２の構成について説明する。
＜第２トランジスタ領域１２の平面構成＞
図５に示すように、第４拡散領域２８（共通部分２８ａ）を挟んで第１トランジスタ領域１１と対向する位置には、ｎ型の埋め込み層５２と、ｐ型ウェル領域５３とが形成されている。

【0087】

埋め込み層５２は、第４拡散領域２８（共通部分２８ａ）の側面から間隔を空けて、平面視略四角形状に形成されている。ｐ型ウェル領域５３は、埋め込み層５２の内方部に形成されており、埋め込み層５２の面積よりも小さい面積を有している。このｐ型ウェル領域５３によって、第２トランジスタ領域１２と、当該第２トランジスタ領域１２よりも外側の外周領域９とが区画されている。

【0088】

埋め込み層５２の表面には、ｎ型不純物領域５４が形成されている。ｎ型不純物領域５４は、ｎ型ウェル領域の側面とｐ型ウェル領域５３の側面との間に、平面視略四角環状に形成されている（図５のクロスハッチング部参照）。
ｐ型ウェル領域５３には、ｐ型不純物領域５５、第２ソース領域５６および第２ドレイン領域５７が形成されている。ｐ型不純物領域５５は、ｐ型ウェル領域５３の側面から間隔を空けて、平面視略四角環状に形成されている（図５のクロスハッチング部参照）。

【0089】

第２ソース領域５６および第２ドレイン領域５７は、互いに間隔を空けて平行に、かつストライプ状に形成されており、ｐ型不純物領域５５の内側面から間隔を空けて、それぞれ配置されている。そして、第２ソース領域５６および第２ドレイン領域５７を個別に取り囲むように、一対の第２ソース側ドリフト領域５８および第２ドレイン側ドリフト領域５９が、第２ソース領域５６および第２ドレイン領域５７のストライプ方向に沿って形成されている。第２ソース側ドリフト領域５８および第２ドレイン側ドリフト領域５９を跨ぐように第２ゲート電極６３が形成されている。

【0090】

第２ゲート電極６３は、第２ソース領域５６および第２ドレイン領域５７のストライプ方向に沿って形成されている。
第２トランジスタ領域１２の外周領域９には、埋め込み層５２を取り囲むように平面視略四角環状の第４拡散領域２８（共通部分２８ａを含む）が形成されている。第４拡散領域２８は、埋め込み層５２から間隔を空けて形成されており、これによって、第２トランジスタ領域１２が形成された領域が区画されている。第４拡散領域２８の表面には、第１トランジスタ領域１１側の構成と同様に、当該第４拡散領域２８の表面に沿って、平面視略四角環状の基板コンタクト領域２７が形成されている（図５のクロスハッチング部参照）。

【0091】

なお、第２トランジスタ領域１２における素子分離部１８は、ｎ型不純物領域５４およびｐ型不純物領域５５をそれぞれ取り囲むように形成されている。すなわち、素子分離部１８は、各領域５４，５５を取り囲むように、平面視略四角環状に形成されている。素子分離部１８については、以降において詳説する。
＜第２トランジスタ領域１２の断面構成＞
図６Ｂに示すように、埋め込み層５２は、前述の埋め込み層５と同様に、エピタキシャル層４の厚さ方向に直交する方向に沿って形成された相対的に高濃度なベース部５２ａと、ベース部５２ａの周端部に形成され、ベース部５２ａの内方領域（すなわち、ｐ型ウェル領域５３）を取り囲むように形成された相対的に低濃度な側部５２ｂとを含む。

【0092】

埋め込み層５２のベース部５２ａは、エピタキシャル層４の表面と、半導体基板３およびエピタキシャル層４の境界面Ｓとの間に平面視略四角形状に形成されている。これにより、埋め込み層５２は、エピタキシャル層４よりも浅く形成された構成となっている。
一方、埋め込み層５２の側部５２ｂは、基板コンタクト領域２７を取り囲む素子分離部１８（内側の素子分離部１８）の底部からエピタキシャル層４の厚さ方向に向かって延びるように形成されており、ベース部５２ａの周端部と接して（一体的に連なって）いる。埋め込み層５２の側部５２ｂは、第４拡散領域２８（共通部分２８ａ）から間隔を空けた位置にエピタキシャル層４との境界を有している。ベース部５２ａのｎ型不純物濃度は、たとえば、１．０×１０^１７／ｃｍ^３〜２．０×１０^１７／ｃｍ^３であり、側部５２ｂのｎ型不純物濃度は、たとえば、１．０×１０^１６／ｃｍ^３〜２．０×１０^１６／ｃｍ^３である。

【0093】

埋め込み層５２の内方部（埋め込み層５２の側部５２ｂ）には、基板コンタクト領域２７を取り囲む素子分離部１８（内側の素子分離部１８）から間隔を空けて、平面視略四角環状の素子分離部１８が形成されており、各素子分離部１８に取り囲まれるようにｎ型不純物領域５４が形成されている。ｎ型不純物領域５４は、たとえば前述のガードリング領域２６と同一濃度および同一深さで形成されている。

【0094】

ｐ型ウェル領域５３は、ｎ型不純物領域５４を取り囲む素子分離部１８（内側の素子分離部１８）の底部からエピタキシャル層４の厚さ方向に向かって延びるように形成されている。ｐ型ウェル領域５３は、埋め込み層５２のベース部５２ａよりも浅く形成されており、ｐ型ウェル領域５３の底部は、エピタキシャル層４の表面と、埋め込み層５２のベース部５２ａとの間に位置している。ｐ型ウェル領域５３は、たとえば前述の第１および第３拡散領域２２，２４と同一濃度および同一深さで形成されている。すなわち、ｐ型ウェル領域５３は、前述の第１および第２実施形態における第２トランジスタ領域１２の第５拡散領域２５に相当する。

【0095】

ｐ型ウェル領域５３の内方部には、ｎ型不純物領域５４を取り囲む素子分離部１８（内側の素子分離部１８）から間隔を空けて、平面視略四角環状の素子分離部１８がさらに形成されており、各素子分離部１８に取り囲まれるようにｐ型不純物領域５５が形成されている。ｐ型不純物領域５５は、たとえば前述のウェルコンタクト領域１５と同一濃度および同一深さで形成されている。

【0096】

第２ソース領域５６および第２ドレイン領域５７は、それぞれｐ型ウェル領域５３の内方部に形成された素子分離部１８から間隔を空けて形成されている。第２ソース領域５６および第２ドレイン領域５７の深さおよび不純物濃度は、たとえば前述の第１ソース領域１３および第１ドレイン領域１４と同一である。
第２ソース側ドリフト領域５８および第２ドレイン側ドリフト領域５９の外周領域９側の側面は、ｐ型ウェル領域５３の側面から間隔を空けて形成されており、かつｐ型ウェル領域５３の内方部に形成された素子分離部１８の底部からエピタキシャル層４の厚さ方向に向かって延びるように形成されている。

【0097】

一方、第２ソース側ドリフト領域５８および第２ドレイン側ドリフト領域５９の外周領域９と反対側の側面は、ｐ型ウェル領域５３を挟んで互いに対向しており、当該対向する領域に第２チャネル領域６２が形成されている。第２ソース側ドリフト領域５８および第２ドレイン側ドリフト領域５９の深さおよび不純物濃度は、たとえば前述の第１ソース側ドリフト領域１９および第１ドレイン側ドリフト領域２０と同一である。

【0098】

ｐ型ウェル領域５３における第２ソース側ドリフト領域５８および第２ドレイン側ドリフト領域５９の直下の領域には、エピタキシャル層４よりも高濃度な不純物濃度を有する第６拡散領域６０が形成されている。
第６拡散領域６０は、第２ソース側ドリフト領域５８および第２ドレイン側ドリフト領域５９と同一パターンで形成されている。第６拡散領域６０は、第２ソース側ドリフト領域５８および第２ドレイン側ドリフト領域５９の各底部と、埋め込み層５２のベース部５２ａとの間の領域に位置するように形成されている。第６拡散領域６０は、ｐ型ウェル領域５３を挟んで、第２ソース側ドリフト領域５８および第２ドレイン側ドリフト領域５９とそれぞれ対向している。第６拡散領域６０と、第２ソース側ドリフト領域５８および第２ドレイン側ドリフト領域５９との間の各領域には、それぞれｐｎ接合が形成されており、これにより、ｐ型ウェル領域５３の一部からなる第３耐圧保持領域６１が形成されている。第６拡散領域６０は、第１トランジスタ領域１１における第２拡散領域３３と同一濃度および同一深さで形成されている。

【0099】

エピタキシャル層４の表面には、第２ゲート絶縁膜６４を挟んで第２チャネル領域６２と対向するように第２ゲート電極６３が形成されている。より具体的には、第２ゲート電極６３は、第２ゲート絶縁膜６４を挟んで、ｐ型ウェル領域５３、第２ソース側ドリフト領域５８および第２ドレイン側ドリフト領域５９に跨がる領域に対向している。このようにして、第２トランジスタ領域１２には、プレーナゲート型のＭＯＳＦＥＴが形成されている。

【0100】

このような第２トランジスタ領域１２は、図２Ｄの工程に先立って、エピタキシャル成長の工程途中に、埋め込み層５２を形成する工程（ｎ型の不純物をドーピングする工程）を追加した後、第１トランジスタ領域１１の製造工程を利用して同一の工程で作り込むことができる。
すなわち、図２Ｄの工程で、第２ソース側ドリフト領域５８および第２ドレイン側ドリフト領域５９を形成できる。また、図２Ｅの工程、すなわち、第１、第３および第５拡散領域２２，２４，２５を形成する工程と同一の工程で、ｐ型ウェル領域５３を形成できる。また、図４の工程、すなわち、第２拡散領域３３を形成する工程と同一の工程で、第６拡散領域６０を形成できる。さらに、図２Ｇと同一の工程で、ｎ型不純物領域５４、第２ソース領域５６および第２ドレイン領域５７、ならびに第２ゲート絶縁膜６４および第２ゲート電極６３を形成できる。

【0101】

以上のように、半導体装置５１の構成であっても、前述の第１実施形態において述べた効果と同様の効果を奏することができる。
また、第２トランジスタ領域１２には、第６拡散領域６０および第３耐圧保持領域６１が形成されている。これにより、エピタキシャル層４の層厚Ｔに対するソース・ドレイン間耐圧の依存性を緩和できる。すなわち、製造工程においてエピタキシャル層４の層厚Ｔにばらつきが発生しても、エピタキシャル層４の層厚Ｔのばらつきに伴う耐圧の変動幅を、当該層厚Ｔのばらつきの変動幅よりも小さくできる。その結果、第２トランジスタ領域１２においても、ソース・ドレイン間耐圧をより効果的に安定化させることができる。

【0102】

むろん、第２トランジスタ領域１２におけるプレーナゲート型のＭＯＳＦＥＴを、前述の半導体装置１，３２のように、アクティブ領域８内の第２トランジスタ領域１２に形成するようにしてもよい。
また、本実施形態では、第２トランジスタ領域１２において、第２ソース側ドリフト領域５８および第２ドレイン側ドリフト領域５９の直下の領域にのみ、第６拡散領域６０が形成されている例を示しているが、第２ソース側ドリフト領域５８および第２ドレイン側ドリフト領域５９の直下の領域以外の領域に、高濃度拡散領域（第６拡散領域６０）が形成されていてもよい。

【0103】

たとえば、エピタキシャル層４の厚さ方向と直交する方向にチャネル領域６２の直下の領域を横切る高濃度拡散領域を形成してもよい。また、このような高濃度拡散領域と、互いに隣り合う各第６拡散領域６０とを一体的に連なるように形成してもよい。また、各第６拡散領域６０の外周領域９側の各端部から、埋め込み層５２の側部５２ｂに向けて延びる引き出し部をさらに設けて、ｐ型ウェル領域５３の深さ方向途中部の全域に、ｐ型ウェル領域５３と平面視同一形状の高濃度拡散領域を形成するようにしてもよい。

【0104】

また、本実施形態では、第２拡散領域３３および第６拡散領域６０（高濃度拡散領域）が比較的に薄く形成されている例について説明したが、このような薄い第２拡散領域３３および第６拡散領域６０（高濃度拡散領域）を複数の層に亘って形成するようにしてもよい。この場合、最下層に形成される高濃度拡散領域の上部および低部の位置が、第１拡散領域２２と、半導体基板３およびエピタキシャル層４の境界面Ｓとの間の領域に位置してもよい。

【0105】

図７は、本発明の第４実施形態に係る半導体装置７１の模式的な断面図である。
半導体装置７１が前述の第３実施形態に係る半導体装置５１と相違する点は、第３拡散領域２４が、高濃度不純物領域としての第７拡散領域７２を含む点である。その他の構成は、前述の半導体装置５１と同等の構成である。図７では、第２トランジスタ領域１２の図示を省略するものとし、前述の図１〜図６Ｂに示された各部と対応する部分には同一の参照符号を付して、説明を省略する。

【0106】

第７拡散領域７２は、平面視において、第３拡散領域２４と同一パターンで形成されている。すなわち、第７拡散領域７２は、第３拡散領域２４と同一幅の平面視略四角環状に形成されている。より具体的に、第７拡散領域７２は、外周領域９側および第１トランジスタ領域１１側の各側面が、第３拡散領域２４の外周領域９側および第１トランジスタ領域１１側の各側面と接した状態を保ちながら平面視略四角環状に形成されている。

【0107】

また、第７拡散領域７２は、第３拡散領域２４の深さ方向途中部に形成されている。すなわち、第７拡散領域７２は、エピタキシャル層４の表面と、第３拡散領域２４の底部との間に位置している。第７拡散領域７２は、第２拡散領域３３と、同一濃度および同一深さで形成されていることが好ましい。この場合、図４における第２拡散領域３３を形成する工程の際に使用するイオン注入マスク２９のレイアウトを変更するだけで、第７拡散領域７２を形成できる。

【0108】

このように、第３拡散領域２４が、高濃度不純物領域としての第７拡散領域７２を含む構成にすることにより、エピタキシャル層４よりも高い不純物濃度を有する領域（すなわち、第３および第７拡散領域２４，７２）をｐ型ウェル領域１０内の広い面積で確保できる。これにより、エピタキシャル層４の層厚Ｔに対するソース・ドレイン間耐圧の依存性をより一層緩和できる。また、製造工程においてエピタキシャル層４の層厚Ｔにばらつきが発生しても、層厚ばらつきに伴う耐圧の変動幅を、当該層厚ばらつきの変動幅よりも、より一層小さくできる。その結果、ソース・ドレイン間耐圧をより一層効果的に安定化させることができる。

【0109】

なお、第７拡散領域７２は、第３拡散領域２４と同一パターンで形成されていることが好ましいが、必ずしも第３拡散領域２４と同一パターンで形成されている必要はない。すなわち、第３拡散領域２４の一部分に第７拡散領域７２を含む構成であれば、少なからず、エピタキシャル層４の層厚Ｔに対するソース・ドレイン間耐圧の依存性の緩和に寄与し得る。

【0110】

図８は、本発明の第５実施形態に係る半導体装置８１の模式的な断面図である。
半導体装置８１が前述の第４実施形態に係る半導体装置７１と相違する点は、第１拡散領域２２が、高濃度不純物領域としての第８拡散領域７３を含む点である。その他の構成は、前述の半導体装置７１と同等の構成である。図８では、第２トランジスタ領域１２の図示を省略するものとし、前述の図１〜図７に示された各部と対応する部分には同一の参照符号を付して、説明を省略する。

【0111】

第８拡散領域７３は、平面視において、第１拡散領域２２と同一パターンで形成されている。より具体的に、第８拡散領域７３は、第１拡散領域２２の深さ方向途中部に形成されている。すなわち、第８拡散領域７３は、エピタキシャル層４の表面と、第１拡散領域２２の底部との間に位置している。第８拡散領域７３は、第２拡散領域３３および第７拡散領域７２と、同一濃度および同一深さで形成されていることが好ましい。この場合、図４における第２拡散領域３３を形成する工程の際に使用するイオン注入マスク２９のレイアウトを変更するだけで、第８拡散領域７３を形成できる。

【0112】

このような構成であっても、前述の第４実施形態に係る半導体装置７１において述べた効果と同様の効果を奏することができる。
なお、第８拡散領域７３は、第１拡散領域２２と同一パターンで形成されていることが好ましいが、必ずしも第１拡散領域２２と同一パターンで形成されている必要はない。すなわち、第１拡散領域２２の一部分に第８拡散領域７３を含む構成であれば、少なからず、エピタキシャル層４の層厚Ｔに対するソース・ドレイン間耐圧の依存性の緩和に寄与し得る。

【0113】

図９は、本発明の第６実施形態に係る半導体装置９１の模式的な断面図である。
半導体装置９１が前述の第５実施形態に係る半導体装置８１と相違する点は、第２拡散領域３３、第７拡散領域７２、および第８拡散領域７３が、それぞれ第１および第２引き出し部７４，７５によって、一体的に連なるように形成されている点である。その他の構成は、前述の半導体装置７１と同等の構成である。図９では、第２トランジスタ領域１２の図示を省略するものとし、前述の図１〜図８に示された各部と対応する部分には同一の参照符号を付して、説明を省略する。

【0114】

図８に示すように、本実施形態におけるｐ型ウェル領域１０には、第２拡散領域３３および第７拡散領域７２を架設する第１引き出し部７４と、第２拡散領域３３および第８拡散領域７３を架設する第２引き出し部７５とが形成されている。第１引き出し部７４は、第３拡散領域２４およびｐ型ウェル領域１０の境界を横切って第２拡散領域３３および第７拡散領域７２を架設している。一方、第２引き出し部７５は、ｐ型ウェル領域１０および第１拡散領域２２の境界を横切って、第２拡散領域３３および第８拡散領域７３を架設している。

【0115】

第１および第２引き出し部７４，７５は、いずれも高濃度拡散領域として形成されており、第２拡散領域３３、第７拡散領域７２、および第８拡散領域７３と同一濃度および同一深さに形成されている。このような第１および第２引き出し部７４，７５は、、図４における第２拡散領域３３を形成する工程の際に使用するイオン注入マスク２９のレイアウトを変更するだけで、ｐ型ウェル領域１０内で一体的に連なる高濃度拡散領域を形成できる。

【0116】

以上のように、半導体装置９１によれば、ｐ型ウェル領域１０と平面視同形状（本実施形態では、平面視略四角形状）の高濃度拡散領域が一様に形成されている。そのため、前述の第４および第５実施形態における半導体装置７１，８１の効果をより一層高めることができる。
以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。

【0117】

たとえば、前述の各実施形態において、第１拡散領域２２が一対の第１ソース側ドリフト領域１９および第１ドレイン側ドリフト領域２０の両方と間隔を空けて形成されている構成について説明したが、第１拡散領域２２が、一方のドリフト領域（第１ソース側ドリフト領域１９または第１ドレイン側ドリフト領域２０）と接する構成であってもよい。
また、前述の各実施形態における第１トランジスタ領域１１は、たとえば、耐圧が３５Ｖ〜４５Ｖの高耐圧トランジスタ用の領域であってもよい。また、前述の各実施形態において、第２トランジスタ領域１２には、キャパシタ、レジスタ等の各種回路素子が形成されていてもよい。

【0118】

また、前述の各実施形態において、エピタキシャル層４の導電型をｐ型として説明したが、エピタキシャル層４の導電型を反転してｎ型としてもよい。この場合、エピタキシャル層４の導電型の変更に応じて、その他の領域の導電型も反転すればよい。
また、前述の第２実施形態において、第２拡散領域３３が第１ソース側ドリフト領域１９および第１ドレイン側ドリフト領域２０と同一パターンに形成された構成について説明したが、第２拡散領域３３は、図７〜図９に示すように、第１拡散領域２２および／または第３拡散領域２４に埋め込まれていてもよい。また、それらの埋め込みを、第１拡散領域２２および／または第３拡散領域２４の直下の領域に形成して、第１拡散領域２２および／または第３拡散領域２４と対向するようにしてもよい。また、この場合において、第２拡散領域３３は、第１拡散領域２２および第３拡散領域２４と同一パターンに形成されていてもよい。

【0119】

さらに、第１拡散領域２２および第３拡散領域２４の直下の領域に形成された第２拡散領域３３は、図９に示すような引き出し部を設けることによって、第１耐圧保持領域２３の直下の領域を、エピタキシャル層４の厚さ方向と直交する方向に横切って、第１ソース側ドリフト領域１９および第１ドレイン側ドリフト領域２０と同一パターンに形成された第２拡散領域３３と一体的に連なるように形成されていてもよい。

【0120】

その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。

【符号の説明】

【0121】

１ 半導体装置
４ エピタキシャル層
５ 埋め込み層
６ ベース部
７ 側部
８ アクティブ領域８
１０ ｐ型ウェル領域
１１ 第１トランジスタ領域
１２ 第２トランジスタ領域
１３ 第１ソース領域
１４ 第１ドレイン領域
１５ ウェルコンタクト領域
１６ 第１ゲート絶縁膜
１７ 第１ゲート電極
１９ 第１ソース側ドリフト領域
２０ 第１ドレイン側ドリフト領域
２１ 第１チャネル領域
２２ 第１拡散領域
２３ 第１耐圧保持領域
２４ 第３拡散領域
２５ 第５拡散領域
２６ ガードリング領域
２７ 基板コンタクト領域
２８ 第４拡散領域
２９ イオン注入マスク
３２ 半導体装置
３３ 第２拡散領域
３４ 第２耐圧保持領域
５１ 半導体装置
５２ 埋め込み層
５２ａ ベース部
５２ｂ 側部
５３ ｐ型ウェル領域
５４ ｎ型不純物領域
５５ ｐ型不純物領域
５６ 第２ソース領域
５７ 第２ドレイン領域
５８ 第２ソース側ドリフト領域
５９ 第２ドレイン側ドリフト領域
６０ 第６拡散領域
６１ 第３耐圧保持領域
６２ 第２チャネル領域
６３ 第２ゲート電極
６４ 第２ゲート絶縁膜
７１ 半導体装置
７２ 第７拡散領域
７３ 第８拡散領域
７４ 第１引き出し部
７５ 第２引き出し部
８１ 半導体装置
９１ 半導体装置
Ｔ 層厚
Ｓ 境界面

【図1】

【図2A】

【図2B】

【図2C】

【図2D】

【図2E】

【図2F】

【図2G】

【図3】

【図4】

【図5】

【図6A】

【図6B】

【図7】

【図8】

【図9】