特許 6382020 ソフトスタート回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6382020

(24)【登録日】2018年8月10日

(45)【発行日】2018年8月29日

(54)【発明の名称】ソフトスタート回路

(51)【国際特許分類】

   H02M 3/00 20060101AFI20180820BHJP

【ＦＩ】

   H02M3/00 B

【請求項の数】10

【全頁数】15

(21)【出願番号】特願2014-165855(P2014-165855)

(22)【出願日】2014年8月18日

(65)【公開番号】特開2016-42762(P2016-42762A)

(43)【公開日】2016年3月31日

【審査請求日】2017年7月6日

(73)【特許権者】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110001933

【氏名又は名称】特許業務法人 佐野特許事務所

(72)【発明者】

【氏名】住井 亮介

(72)【発明者】

【氏名】佐藤 公信

【審査官】 白井 孝治

(56)【参考文献】

【文献】 特開昭５５−１５９２１０（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０２Ｍ ３／００〜 ３／４４

(57)【特許請求の範囲】

【請求項1】

その電源電圧として任意に設定される基準電圧の供給を受け付けており、最小値から最大値まで一定のインクリメント周期で一定の値ずつインクリメントされていくデジタル掃引信号をアナログ掃引電圧に変換するデジタル／アナログ変換器と；
前記アナログ掃引電圧を１よりも大きいゲインで増幅することにより、所定の最低値から前記基準電圧よりも高くかつ前記基準電圧に応じて変動する最高値まで、前記インクリメント周期毎に前記基準電圧に応じた増分電圧ずつ段階的に、一定の掃引時間を掛けて上昇するソフトスタート電圧を生成する電圧増幅部と；
を有し、
前記アナログ掃引電圧は、前記デジタル掃引信号のデータ値が同一であれば、前記基準電圧が高いほどが高くなり、前記基準電圧が低いほど低くなり、
前記ソフトスタート電圧が上昇し始めてから前記基準電圧に達するまでに掛かるソフトスタート時間は、前記基準電圧に依ることなく一定に維持されていることを特徴とするソフトスタート回路。

【請求項2】

任意に設定される基準電圧を基準電流に変換する電圧／電流変換部と、
前記基準電流によって充電されるキャパシタと、
前記キャパシタの充電電圧を１よりも大きいゲインで増幅することにより、所定の最低値から前記基準電圧よりも高くかつ前記基準電圧に応じて変動する最高値まで、前記基準電圧に応じた上昇速度で、一定の掃引時間を掛けて上昇するソフトスタート電圧を生成する電圧増幅部と；
を有し、
前記基準電流は、前記基準電圧が高いほど大きくなり、前記基準電圧が低いほど小さくなり、
前記ソフトスタート電圧が上昇し始めてから前記基準電圧に達するまでに掛かるソフトスタート時間は、前記基準電圧に依ることなく一定に維持されていることを特徴とするソフトスタート回路。

【請求項3】

請求項１に記載のソフトスタート回路と、
前記基準電圧及び前記ソフトスタート電圧の低い方と帰還電圧との差分に応じた誤差電圧を生成するエラーアンプと、
前記誤差電圧に応じて入力電圧から出力電圧を生成するＤＣ／ＤＣコンバータと、
前記出力電圧に応じて前記帰還電圧を生成する帰還電圧生成部と、
を有することを特徴とする電源装置。

【請求項4】

前記基準電圧を生成する基準電圧生成回路をさらに有することを特徴とする請求項３に記載の電源装置。

【請求項5】

前記基準電圧生成回路は、
任意に設定されるデジタル基準信号をアナログ基準電圧に変換する第２デジタル／アナログ変換器と、
前記アナログ基準電圧を所定のゲインで増幅することにより前記基準電圧を生成する第２電圧増幅部と、
を含むことを特徴とする請求項４に記載の電源装置。

【請求項6】

前記デジタル掃引信号及び前記デジタル基準信号の少なくとも一方を生成するロジック回路をさらに有することを特徴とする請求項５に記載の電源装置。

【請求項7】

前記ロジック回路は、前記電源装置がイネーブルとされた時点で前記基準電圧を立ち上げるように前記デジタル基準信号を生成して、その後、前記ＤＣ／ＤＣコンバータが動作可能となった時点で前記ソフトスタート電圧を立ち上げるように前記デジタル掃引信号を生成することを特徴とする請求項６に記載の電源装置。

【請求項8】

請求項２に記載のソフトスタート回路と、
前記基準電圧及び前記ソフトスタート電圧の低い方と帰還電圧との差分に応じた誤差電圧を生成するエラーアンプと、
前記誤差電圧に応じて入力電圧から出力電圧を生成するＤＣ／ＤＣコンバータと、
前記出力電圧に応じて前記帰還電圧を生成する帰還電圧生成部と、
を有することを特徴とする電源装置。

【請求項9】

前記基準電圧の外部入力を受け付けるための外部端子をさらに有することを特徴とする請求項８に記載の電源装置。

【請求項10】

請求項３〜請求項９のいずれか一項に記載の電源装置と、
前記電源装置から出力電圧の供給を受けて動作する負荷と、
を有することを特徴とする電子機器。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ソフトスタート回路に関する。

【背景技術】

【0002】

従来より、入力電圧から出力電圧を生成する電源装置の多くは、起動時の突入電流を抑制するための手段として、所定のソフトスタート時間を掛けて出力電圧を緩やかに立ち上げるソフトスタート回路を備えている。

【0003】

なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２００５−５１９５６号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、従来のソフトスタート回路では、出力電圧の目標設定値に依ることなくソフトスタート時間を一定に維持しようとすると回路規模が不必要に増大するという課題を有していた。

【0006】

本明細書中に開示されている発明は、本願の発明者らにより見出された上記の課題に鑑み、回路規模の増大を抑えながらソフトスタート時間を一定とすることのできるソフトスタート回路、並びに、これを用いた電源装置及び電子機器を提供することを目的とする。

【課題を解決するための手段】

【0007】

本明細書中に開示されているソフトスタート回路は、任意に設定される基準電圧の入力を受け付けており、所定の最低値から前記基準電圧よりも高くかつ前記基準電圧に応じて変動する最高値まで一定の掃引時間を掛けて緩やかに上昇するソフトスタート電圧を生成する構成（第１の構成）とされている。

【0008】

なお、第１の構成から成るソフトスタート回路は、その電源電圧として前記基準電圧の供給を受け付けており、最小値から最大値まで一定の周期でインクリメントされていくデジタル掃引信号をアナログ掃引電圧に変換するデジタル／アナログ変換器と；前記アナログ掃引電圧を所定のゲインで増幅することにより前記ソフトスタート電圧を生成する電圧増幅部と；を有する構成（第２の構成）にするとよい。

【0009】

また、第１の構成から成るソフトスタート回路は、前記基準電圧を基準電流に変換する電圧／電流変換部と、前記基準電流によって充電されるキャパシタと、前記キャパシタの充電電圧を所定のゲインで増幅することにより前記ソフトスタート電圧を生成する電圧増幅部と；を有する構成（第３の構成）にしてもよい。

【0010】

また、本明細書中に開示されている電源装置は、第２または第３の構成から成るソフトスタート回路と、前記基準電圧及び前記ソフトスタート電圧の低い方と帰還電圧との差分に応じた誤差電圧を生成するエラーアンプと、前記誤差電圧に応じて入力電圧から出力電圧を生成するＤＣ／ＤＣコンバータと、前記出力電圧に応じて前記帰還電圧を生成する帰還電圧生成部と、を有する構成（第４の構成）にするとよい。

【0011】

また、第４の構成から成る電源装置は、前記基準電圧を生成する基準電圧生成回路をさらに有する構成（第５の構成）にするとよい。

【0012】

また、第５の構成から成る電源装置において、前記基準電圧生成回路は、任意に設定されるデジタル基準信号をアナログ基準電圧に変換する第２デジタル／アナログ変換器と、前記アナログ基準電圧を所定のゲインで増幅することにより前記基準電圧を生成する第２電圧増幅部と、含む構成（第６の構成）にするとよい。

【0013】

また、第６の構成から成る電源装置は、前記デジタル掃引信号及び前記デジタル基準信号の少なくとも一方を生成するロジック回路を有する構成（第７の構成）にするとよい。

【0014】

また、第７の構成から成る電源装置において、前記ロジック回路は、前記電源装置がイネーブルとされた時点で前記基準電圧を立ち上げるように前記デジタル基準信号を生成して、その後前記ＤＣ／ＤＣコンバータが動作可能となった時点で前記ソフトスタート電圧を立ち上げるように前記デジタル掃引信号を生成する構成（第８の構成）にするとよい。

【0015】

また、第４の構成から成る電源装置は、前記基準電圧の外部入力を受け付けるための外部端子をさらに有する構成（第９の構成）にしてもよい。

【0016】

また、本明細書中に開示されている電子機器は、第４〜第９いずれかの構成から成る電源装置と、前記電源装置から出力電圧の供給を受けて動作する負荷と、を有する構成（第１０の構成）とされている。

【発明の効果】

【0017】

本明細書中に開示されているソフトスタート回路であれば、回路規模の増大を抑えながらソフトスタート時間を一定とすることが可能となる。

【図面の簡単な説明】

【0018】

【図1】電子機器１の全体構成（電源装置１０の第１実施形態）を示す図

【図2】インクリメント周期Ｔの可変制御について説明するための図

【図3】電源装置１０の第２実施形態を示す図

【図4】Ｖｒｅｆ、Ｖｓｓ、及び、Ｖｆｂの相関関係を示す図

【図5】ソフトスタート動作の一例を示す図

【図6】電源装置１０の第３実施形態を示す図

【図7】電圧／電流変換部２６３の一構成例を示す図

【図8】テレビＸの外観図

【発明を実施するための形態】

【0019】

＜第１実施形態＞
図１は、電子機器１の全体構成（電源装置１０の第１実施形態）を示す図である。本構成例の電子機器１は、入力電圧Ｖｉｎから出力電圧Ｖｏｕｔを生成する電源装置１０と、電源装置１０から出力電圧Ｖｏｕｔの供給を受けて動作する負荷２０と、を有する。

【0020】

電源装置１０は、ロジック回路１１０と、基準電圧生成回路１２０と、エラーアンプ１３０と、ＤＣ／ＤＣコンバータ１４０と、帰還電圧生成回路１５０と、を含む。

【0021】

ロジック回路１１０は、電源装置１０の起動に際して出力電圧Ｖｏｕｔが緩やかに立ち上がるように、ｍビットのデジタル基準信号Ｄｒｅｆを最小値（＝００ｈ（０ｄ））から最終値まで１つずつインクリメントしていく。

【0022】

なお、ロジック回路１１０は、出力電圧Ｖｏｕｔの目標値に応じてデジタル基準信号Ｄｒｅｆの最終値を設定する。具体的に述べると、ロジック回路１１０は、出力電圧Ｖｏｕｔの目標値が高いほどデジタル基準信号Ｄｒｅｆの最終値を大きく設定し、逆に、出力電圧Ｖｏｕｔの目標値が低いほどデジタル基準信号 Ｄｒｅｆの最終値を小さく設定する。

【0023】

例えば、８ビット（２５６階調）のデジタル基準信号Ｄｒｅｆ（＝００ｈ〜ＦＦｈ（０ｄ〜２５５ｄ））を用いて、出力電圧Ｖｏｕｔを０Ｖ〜２０Ｖの範囲で可変制御する場合を考える。この場合、Ｄｒｅｆ＝７Ｆｈ（１２７ｄ）であればＶｏｕｔ＝１０Ｖとなり、Ｄｒｅｆ＝３Ｆｈ（６３ｄ）であればＶｏｕｔ＝５Ｖとなる。なお、出力電圧Ｖｏｕｔの目標値は、電源装置１０の外部からロジック回路１１０のレジスタ値を書き換えるなどして任意に設定することが可能である。

【0024】

また、ロジック回路１１０は、出力電圧Ｖｏｕｔの目標値（延いてはデジタル基準信号Ｄｒｅｆの最終値）に応じてデジタル基準信号Ｄｒｅｆのインクリメント周期Ｔを可変的に設定することにより、ソフトスタート時間Ｔｓｓ（デジタル基準信号Ｄｒｅｆが最終値に達するまでの所要時間に相当）を常に一定とする機能を備えている。なお、ロジック回路１１０には、上記の機能を実現するための手段として、所望のソフトスタート時間Ｔｓｓをデジタル基準信号Ｄｒｅｆの最終値で除すことによりインクリメント周期Ｔを算出する除算部１１１が内蔵されている。この点については後ほど詳述する。

【0025】

基準電圧生成回路１２０は、ｍビットのデジタル基準信号Ｄｒｅｆにデジタル／アナログ変換処理や増幅処理を施して２^m階調の基準電圧Ｖｒｅｆを生成する。基準電圧Ｖｒｅｆは、デジタル基準信号Ｄｒｅｆのデータ値が大きいほど高くなり、デジタル基準信号Ｄｒｅｆのデータ値が小さいほど低くなる。

【0026】

エラーアンプ１３０は、非反転入力端（＋）に入力される基準電圧Ｖｒｅｆと反転入力端（−）に入力される帰還電圧Ｖｆｂとの差分に応じた誤差電圧Ｖｅｒｒを生成する。誤差電圧Ｖｅｒｒは、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも低いときに上昇し、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高いときに低下する。

【0027】

ＤＣ／ＤＣコンバータ１４０は、誤差電圧Ｖｅｒｒが小さくなるように入力電圧Ｖｉｎから出力電圧Ｖｏｕｔを生成する。なお、ＤＣ／ＤＣコンバータ１４０の出力形式については、昇圧型、降圧型、及び、昇降圧型のいずれであっても構わない。

【0028】

帰還電圧生成回路１５０は、出力電圧Ｖｏｕｔに応じた帰還電圧Ｖｆｂを生成する。例えば、帰還電圧生成回路１５０としては、出力電圧Ｖｏｕｔを分圧する抵抗分割回路などを好適に用いることができる。

【0029】

図２は、ロジック回路１０によるインクリメント周期Ｔの可変制御について説明するための図である。先にも述べたように、ロジック回路１０には、所望のソフトスタート時間Ｔｓｓをデジタル基準信号Ｄｒｅｆの最終値で除すことによりインクリメント周期Ｔを算出する除算部１１１が内蔵されており、出力電圧Ｖｏｕｔの目標値（延いてはデジタル基準信号Ｄｒｅｆの最終値）に応じてデジタル基準信号Ｄｒｅｆのインクリメント周期Ｔを可変的に設定する。

【0030】

図中の実線で示したように、基準電圧Ｖｒｅｆを０ＶからＶ１まで掃引する場合には、デジタル基準信号Ｄｒｅｆのインクリメント周期Ｔが「Ｔ１」に設定される。従って、基準電圧Ｖｒｅｆは、インクリメント周期Ｔ１毎に所定の増分電圧ΔＶずつ段階的に上昇していき、最終的にソフトスタート時間Ｔｓｓを掛けてＶ１に達する。

【0031】

一方、図中の破線で示したように、基準電圧Ｖｒｅｆを０ＶからＶ２（＝Ｖ１の半分）まで掃引する場合には、デジタル基準信号Ｄｒｅｆのインクリメント周期Ｔが「Ｔ２（＝Ｔ１の２倍）」に設定される。すなわち、基準電圧Ｖｒｅｆの目標値がＶ１からＶ２まで引き下げられたことに伴い、基準電圧Ｖｒｅｆの上昇速度もそれに合わせて低下される。

【0032】

このようなインクリメント周期Ｔの可変制御により、基準電圧Ｖｒｅｆに依ることなくソフトスタート時間Ｔｓｓを常に一定に維持することが可能となる。

【0033】

ただし、第１実施形態の電源装置１０では、比較的回路規模の大きい除算部１１１（及びその制御回路）を必要とする。従って、チップサイズの縮小を図る上では、さらなる改善の余地があると言える。

【0034】

＜第２実施形態＞
図３は、電源装置１０の第２実施形態を示す図である。本実施形態の電源装置１０は、入力電圧Ｖｉｎを昇圧して所望の出力電圧Ｖｏｕｔを生成する昇圧型スイッチング電源装置であり、ロジック回路２１０と、基準電圧生成回路２２０と、エラーアンプ２３０と、ＤＣ／ＤＣコンバータ２４０と、帰還電圧生成回路２５０と、ソフトスタート回路２６０とを含む。

【0035】

ロジック回路２１０は、出力電圧Ｖｏｕｔの目標値に応じてｍビットのデジタル基準信号Ｄｒｅｆを生成する。より具体的に述べると、ロジック回路２１０は、出力電圧Ｖｏｕｔの目標値が高いほどデジタル基準信号Ｄｒｅｆを大きく設定し、出力電圧Ｖｏｕｔの目標値が低いほどデジタル基準信号 Ｄｒｅｆを小さく設定する。なお、出力電圧Ｖｏｕｔの目標値は、電源装置１０の外部からロジック回路２１０のレジスタ値を書き換えるなどして任意に設定することが可能である。

【0036】

ただし、先の第１実施形態と異なり、ロジック回路２１０は、デジタル基準信号Ｄｒｅｆのインクリメント制御（スイープ制御）を行わない。従って、出力電圧Ｖｏｕｔの目標値が変更されない限り、デジタル基準信号Ｄｒｅｆのデータ値は固定されたままとなる。

【0037】

一方、ロジック回路２１０は、デジタル基準信号Ｄｒｅｆのインクリメント制御に代えて、ｎビットのデジタル掃引信号Ｄｓｗｐを生成する。具体的に述べると、ロジック回路２１０は、電源装置１０の起動に際して出力電圧Ｖｏｕｔが緩やかに立ち上がるように、一定のインクリメント周期Ｔでデジタル掃引信号Ｄｓｗｐを最小値（＝００ｈ（０ｄ））から最大値（例えばＦＦｈ（２５５ｄ））まで１つずつインクリメントしていく。

【0038】

基準電圧生成回路２２０は、デジタル／アナログ変換器２２１と電圧増幅部２２２を含み、デジタル基準信号Ｄｒｅｆに応じた基準電圧Ｖｒｅｆを生成する。

【0039】

デジタル／アナログ変換器２２１は、ｍビットのデジタル基準信号Ｄｒｅｆを２^m階調のアナログ基準電圧Ａｒｅｆに変換する。アナログ基準電圧Ａｒｅｆは、デジタル基準信号Ｄｒｅｆのデータ値が大きいほど高くなり、デジタル基準信号Ｄｒｅｆのデータ値が小さいほど低くなる。なお、デジタル／アナログ変換方式としては、これまでに実績のある従来方式（Ｒ／２Ｒ方式やストリング方式など）を採用すればよい。

【0040】

電圧増幅部２２２は、オペアンプ２２２ａと、抵抗２２２ｂ及び２２２ｃ（抵抗値：Ｒｂ及びＲｃ）を含み、アナログ基準電圧Ａｒｅｆを所定のゲインα（＝（Ｒｂ＋Ｒｃ）／Ｒｃ）で増幅することにより基準電圧Ｖｒｅｆ（＝α×Ａｒｅｆ）を生成する。従って、基準電圧Ｖｒｅｆは、アナログ基準電圧Ａｒｅｆが高いほど高くなり、逆に、アナログ基準電圧Ａｒｅｆが低いほど低くなる。

【0041】

エラーアンプ２３０は、２つの非反転入力端（＋）に各々入力される基準電圧Ｖｒｅｆ及びソフトスタート電圧Ｖｓｓのより低い方と、反転入力端（−）に入力される帰還電圧Ｖｆｂとの差分に応じた誤差電圧Ｖｅｒｒを生成する。誤差電圧Ｖｅｒｒは、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆ（またはソフトスタート電圧Ｖｓｓ）よりも低いときに上昇し、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆ（またはソフトスタート電圧Ｖｓｓ）よりも高いときに低下する。

【0042】

ＤＣ／ＤＣコンバータ２４０は、スイッチング制御部２４１と、出力トランジスタ２４２（Ｎチャネル型ＭＯＳ［metal-oxide-semiconductor］電界効果トランジスタ）と、同期整流トランジスタ２４３（Ｐチャネル型ＭＯＳ電界効果トランジスタ）と、コイル２４４と、出力キャパシタ２４５と、ロードスイッチ２４６と、を含み、誤差電圧Ｖｅｒｒに応じて入力電圧Ｖｉｎを昇圧して出力電圧Ｖｏｕｔを生成する。

【0043】

スイッチング制御部２４１は、誤差電圧Ｖｅｒｒが小さくなるように、出力トランジスタ２４２と同期整流トランジスタ２４３の相補的なオン／オフ制御を行う。なお、上記の「相補的なオン／オフ制御」には、出力トランジスタ２４２と同期整流トランジスタ２４３のオン／オフ状態が完全に逆転されている場合のほか、貫通電流防止の観点から、出力トランジスタ２４２と同期整流トランジスタ２４３の同時オフ期間が設けられている場合も含むものとする。

【0044】

コイル２４４の第１端は、入力電圧Ｖｉｎの印加端に接続されている。コイル２４４の第２端は、出力トランジスタ２４２のドレインと同期整流トランジスタ２４３のドレインに各々接続されている。出力トランジスタ２４２のソースは、接地端に接続されている。出力トランジスタ２４２のゲートと同期整流トランジスタ２４３のゲートは、いずれもスイッチング制御部２４１に接続されている。同期整流トランジスタ２４３のソースは、ロードスイッチ２４６を介して出力電圧Ｖｏｕｔの印加端に接続されている。出力キャパシタ２４５は、出力電圧Ｖｏｕｔの印加端と接地端との間に接続されている。

【0045】

ロードスイッチ２４６は、イネーブル信号ＥＮがハイレベルであるときにオンとなり、イネーブル信号ＥＮがローレベルであるときにオフとなる。

【0046】

上記構成から成るＤＣ／ＤＣコンバータ２４０の基本動作（昇圧動作）について簡単に説明する。出力トランジスタ２４２がオンされて同期整流トランジスタ２４３がオフされると、コイル２４４には出力トランジスタ２４２を介して接地端に向けたスイッチ電流が流れ、その電気エネルギが蓄えられる。一方、出力トランジスタ２４２がオフされて同期整流トランジスタ２４３がオンされると、コイル２４４に蓄えられていた電気エネルギが電流として放出されることにより、出力キャパシタ２４５が充電される。このように、出力トランジスタ２４２と同期整流トランジスタ２４３の相補的なオン／オフが繰り返されることにより、入力電圧Ｖｉｎを昇圧した出力電圧Ｖｏｕｔが生成される。

【0047】

なお、ＤＣ／ＤＣコンバータ２４０の出力形式は、何ら昇圧型に限定されるものではなく、降圧型ないしは昇降圧型としても構わない。また、同期整流トランジスタ２４３に代えて整流ダイオードを用いても構わない。

【0048】

帰還電圧生成回路２５０は、出力電圧Ｖｏｕｔの印加端と接地端との間に直列接続された抵抗２５１及び２５２を含み、抵抗２５１と抵抗２５２との接続ノードから出力電圧Ｖｏｕｔを分圧した帰還電圧Ｖｆｂを出力する。

【0049】

ソフトスタート回路２６０は、デジタル／アナログ変換器２６１と電圧増幅部２６２を含み、デジタル掃引信号Ｄｓｗｐに応じたソフトスタート電圧Ｖｓｓを生成する。

【0050】

デジタル／アナログ変換器２６１は、ｎビットのデジタル掃引信号Ｄｓｗｐを２ⁿ階調のアナログ掃引電圧Ａｓｗｐ（＝Ｖｒｅｆ×Ｄｓｗｐ／（２ⁿ−１））に変換する。アナログ掃引電圧Ａｓｗｐは、デジタル掃引信号Ｄｓｗｐのデータ値が大きいほど高くなり、逆に、デジタル掃引信号Ｄｓｗｐのデータ値が小さいほど低くなる。なお、先にも述べたように、ロジック回路２１０は、電源装置１０の起動に際して出力電圧Ｖｏｕｔが緩やかに立ち上がるように、一定のインクリメント周期Ｔでデジタル掃引信号Ｄｓｗｐを最小値（＝００ｈ（０ｄ））から最大値（例えばＦＦｈ（２５５ｄ））まで１つずつインクリメントしていく。

【0051】

例えば、８ビット（２５６階調）のデジタル掃引信号Ｄｓｗｐ（＝００ｈ〜ＦＦｈ（０ｄ〜２５５ｄ））をアナログ掃引電圧Ａｓｗｐに変換する場合を考える。この場合、Ｄｓｗｐ＝００ｈ（０ｄ）であればＡｓｗｐ＝０Ｖとなり、Ｄｓｗｐ＝７Ｆｈ（１２７ｄ）であればＡｓｗｐ＝Ｖｒｅｆ／２となり、Ｄｓｗｐ＝ＦＦｈ（２５５ｄ）であればＡｓｗｐ＝Ｖｒｅｆとなる。なお、デジタル／アナログ変換方式としては、これまでに実績のある従来方式（Ｒ／２Ｒ方式やストリング方式など）を採用すればよい。

【0052】

また、デジタル／アナログ変換器２６１は、その電源電圧として基準電圧Ｖｒｅｆの供給を受け付けている。従って、デジタル掃引信号Ｄｓｗｐのデータ値が同一であれば、基準電圧Ｖｒｅｆが高いほどアナログ掃引電圧Ａｓｗｐが高くなり、逆に、基準電圧Ｖｒｅｆが低いほどアナログ掃引電圧Ａｓｗｐが低くなる。

【0053】

電圧増幅部２６２は、オペアンプ２６２ａと、抵抗２６２ｂ及び２６２ｃ（抵抗値：ｒｂ及びｒｃ）を含み、アナログ掃引電圧Ａｓｗｐを所定のゲインβ（＝（ｒｂ＋ｒｃ）／ｒｃ）で増幅することによりソフトスタート電圧Ｖｓｓ（＝β×Ａｓｗｐ）を生成する。従って、ソフトスタート電圧Ｖｓｓは、アナログ掃引電圧Ａｓｗｐが高いほど高くなり、逆に、アナログ掃引電圧Ａｓｗｐが低いほど低くなる。なお、ゲインβ＞１であるので、ソフトスタート電圧Ｖｓｓの最高値ＶｓｓＨは、基準電圧Ｖｒｅｆよりも高く、かつ、基準電圧Ｖｒｅｆに応じて変動する可変値（＝β×Ｖｒｅｆ）となる。

【0054】

図４は、基準電圧Ｖｒｅｆ（一点鎖線）、ソフトスタート電圧Ｖｓｓ（二点鎖線）、及び、帰還電圧Ｖｆｂ（太実線）の相関関係を示す図である。第２実施形態の電源装置１０では、基準電圧Ｖｒｅｆ及びソフトスタート電圧Ｖｓｓの低い方と帰還電圧Ｖｆｂとを一致させるように出力帰還制御が行われる。従って、ソフトスタート電圧Ｖｓｓが基準電圧Ｖｒｅｆよりも低い間は、帰還電圧Ｖｆｂがソフトスタート電圧Ｖｓｓに追従して緩やかに上昇していき、ソフトスタート電圧Ｖｓｓが基準電圧Ｖｒｅｆよりも高くなると、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆに合わせ込まれる。

【0055】

なお、ソフトスタート電圧Ｖｓｓが上昇し始めてから基準電圧Ｖｒｅｆに達するまでに掛かる所要時間がソフトスタート時間Ｔｓｓに相当する。

【0056】

ここで、（ａ）欄で示すように、基準電圧ＶｒｅｆがＶ１に設定されている場合には、ソフトスタート電圧Ｖｓｓがインクリメント周期Ｔ毎に増分電圧ΔＶ１ずつ段階的に上昇していき、最終的に所定の掃引時間Ｔｓｗｐを掛けてＶｓｓＨ（＝β×Ｖ１）に達する。

【0057】

一方、（ｂ）欄で示したように、基準電圧ＶｒｅｆがＶ２（＝Ｖ１の半分）に設定されている場合には、ソフトスタート電圧Ｖｓｓがインクリメント周期Ｔ毎に増分電圧ΔＶ２（＝ΔＶ１の半分）ずつ段階的に上昇していき、最終的に掃引時間Ｔｓｗｐを掛けてＶｓｓＨ（＝β×Ｖ２）に達する。すなわち、基準電圧ＶｒｅｆがＶ１からＶ２まで引き下げられたことに伴い、ソフトスタート電圧Ｖｓｓの最高値ＶｓｓＨと増分電圧ΔＶもそれに合わせて引き下げられ、延いては、ソフトスタート電圧Ｖｓｓの上昇速度が低下される。

【0058】

このようなソフトスタート電圧Ｖｓｓの最高値ＶｓｓＨと増分電圧ΔＶの可変制御により、ソフトスタート電圧Ｖｓｓは、最低値ＶｓｓＬ（＝０Ｖ）から最高値ＶｓｓＨ（＝β×Ｖｒｅｆ）まで一定の掃引時間Ｔｓｗｐを掛けて緩やかに上昇する。従って、基準電圧Ｖｒｅｆに依ることなくソフトスタート時間Ｔｓｓを一定に維持することが可能となる。

【0059】

また、本構成例のソフトスタート回路２６０であれば、基準電圧Ｖｒｅｆに応じてインクリメント周期Ｔを可変制御する必要がないので、比較的回路規模の大きい除算部１１１（ゲート数：約２０００、面積：６００μｍ×６００μｍ程度）を用いずに済む。なお、第２実施形態の電源装置１０では、ソフトスタート回路２６０を新たに追加する必要があるが、その回路面積は２３０μｍ×２３０μｍ程度であり、除算部１１１と比べれば非常に小さい。従って、第２実施形態の電源装置１０であれば、先の第１実施形態と比べて、大幅なチップシュリンク（例えば１／７程度）を実現することが可能となる。

【0060】

図５は、ソフトスタート動作の一例を示す図であり、上から順に、イネーブル信号ＥＮと出力電圧Ｖｏｕｔの挙動（実機測定結果）が描写されている。

【0061】

時刻ｔ１において、イネーブル信号ＥＮがハイレベル（電源装置１０のイネーブル時における論理レベルに相当）に立ち上げられると、ロードスイッチ２４６がオンとなる。その結果、入力電圧Ｖｉｎの印加端と出力電圧Ｖｏｕｔの印加端との間が導通されるので、出力電圧Ｖｏｕｔが上昇し始める。

【0062】

ただし、時刻ｔ１において、ロジック回路２１０は、基準電圧Ｖｒｅｆを立ち上げるようにデジタル基準信号Ｄｒｅｆを生成する一方、デジタル掃引信号Ｄｓｗｐのインクリメントを開始することなくソフトスタート電圧Ｖｓｓを最低値ＶｓｓＬ（＝０Ｖ）に維持する。従って、ＤＣ／ＤＣコンバータ２４０では、Ｖｆｂ＝ＶｓｓＬ（＝０Ｖ）となるように出力帰還制御が掛かるので、入力電圧Ｖｉｎの昇圧動作が待機された状態となる。

【0063】

その後、時刻ｔ２において、出力電圧Ｖｏｕｔがほぼ入力電圧Ｖｉｎまで立ち上がり、ＤＣ／ＤＣコンバータ２４０が昇圧動作可能となった時点で、ロジック回路２１０は、ソフトスタート電圧Ｖｓｓを立ち上げるように、デジタル掃引信号Ｄｓｗｐのインクリメントを開始する。その結果、ソフトスタート電圧Ｖｓｓが帰還電圧Ｖｆｂを上回って以後、出力電圧Ｖｏｕｔがソフトスタート電圧Ｖｓｓに追従して上昇していく。

【0064】

ここで、ソフトスタート電圧Ｖｓｓの上昇速度は、出力電圧Ｖｏｕｔの目標値Ｖｔａｒｇｅｔが高いほど早くなり、出力電圧Ｖｏｕｔの目標値Ｖｔａｒｇｅｔが低いほど遅くなる。従って、出力電圧Ｖｏｕｔの目標値Ｖｔａｒｇｅｔに依ることなく、ソフトスタート時間Ｔｓｓを常に一定値（例えば１０ｍｓ）に維持することが可能となる。

【0065】

時刻ｔ３において、ソフトスタート時間Ｔｓｓが経過する（ソフトスタート電圧Ｖｓｓが基準電圧Ｖｒｅｆよりも高くなる）と、ＤＣ／ＤＣコンバータ２４０では、Ｖｆｂ＝Ｖｒｅｆとなるように出力帰還制御が掛かるようになる。従って、時刻ｔ３以降では、出力電圧Ｖｏｕｔが目標値Ｖｔａｒｇｅｔに維持される。

【0066】

図６は、電源装置１０の第３実施形態を示す図である。本実施形態の電源装置１０は、第２実施形態（図３）と基本的に同様であり、（１）基準電圧生成回路２２０に代えて外部端子２７０が設けられている点、（２）ソフトスタート回路２６０がデジタル型からアナログ型に変更されている点、並びに、（３）上記の変更に伴ってロジック回路２１０が省略されている点に特徴を有する。そこで、第２実施形態と同様の構成要素については、図３と同一の符号を付すことで重複した説明を割愛し、以下では第３実施形態の特徴部分について重点的な説明を行う。

【0067】

外部端子２７０は、基準電圧Ｖｒｅｆの外部入力を受け付けるために設けられている。このような構成とすることにより、電源装置１０の外部で基準電圧Ｖｒｅｆを任意に調整することができる。

【0068】

ソフトスタート回路２６０は、デジタル／アナログ変換器２６１に代えて、電圧／電流変換部２６３と、キャパシタ２６４と、充放電スイッチ２６５と、を含む。

【0069】

電圧／電流変換部２６３は、基準電圧Ｖｒｅｆを基準電流Ｉｒｅｆに変換する。基準電流Ｉｒｅｆは、基準電圧Ｖｒｅｆが高いほど大きくなり、基準電圧Ｖｒｅｆが低いほど小さくなる。電圧／電流変換部２６３の構成及び動作については後ほど詳述する。

【0070】

キャパシタ２６４は、電圧／電流変換部２６３の出力端と接地端との間に接続されており、基準電流Ｉｒｅｆによって充電される。電圧増幅部２６２は、キャパシタ２６４の充電電圧Ｖｃｈｇを所定のゲインβで増幅することにより、ソフトスタート電圧Ｖｓｓ（＝β×Ｖｃｈｇ）を生成する。

【0071】

充放電スイッチ２６５は、キャパシタ２６４に対して並列に接続されており、ソフトスタート開始タイミングでオフされる。充放電スイッチ２６５がオフされている間、キャパシタ２６４が基準電流Ｉｒｅｆによって充電されるので、充電電圧Ｖｃｈｇが上昇していく。一方、充放電スイッチ２６５がオンされている間、キャパシタ２６４の両端間が充放電スイッチ２６５を介して短絡されるので、充電電圧Ｖｃｈｇが０Ｖにリセットされる。

【0072】

本構成例のソフトスタート回路２６０では、基準電圧Ｖｒｅｆが高いほど基準電流Ｉｒｅｆが大きくなるので、キャパシタ２６４の充電速度が速くなり、充電電圧Ｖｃｈｇがより急峻に上昇する。一方、基準電圧Ｖｒｅｆが低いほど基準電流Ｉｒｅｆが小さくなるので、キャパシタ２６４の充電速度が遅くなり、充電電圧Ｖｃｈｇがより緩慢に上昇する。

【0073】

このように、本構成例のソフトスタート回路２６０では、基準電圧Ｖｒｅｆに応じて充電電圧Ｖｃｈｇの上昇速度が変化し、延いては、ソフトスタート電圧Ｖｓｓの上昇速度が変化する。より具体的に述べると、基準電圧Ｖｒｅｆが高いほどソフトスタート電圧Ｖｓｓの上昇速度が速くなり、基準電圧Ｖｒｅｆが低いほどソフトスタート電圧Ｖｓｓの上昇速度が遅くなる。これは先の図４で示した挙動と同様である。従って、基準電圧Ｖｒｅｆに依らず、ソフトスタート時間Ｔｓｓを常に一定に維持することが可能となる。

【0074】

なお、上記の変更点（１）及び（２）は、それぞれ単独で適用することも可能である。すなわち、第２実施形態（図３）の回路構成をベースとしつつ、変更点（１）のみを適用してもよいし、或いは、変更点（２）のみを適用しても構わない。ただし、変更点（１）及び（２）のいずれか一方のみを適用する場合には、ロジック回路２１０が必要となるので、変更点（３）を適用することはできなくなる。

【0075】

図７は、電圧／電流変換部２６３の一構成例を示す図である。電圧／電流変換部２６３は、オペアンプ２６３ａと、Ｎチャネル型ＭＯＳ電界効果トランジスタ２６３ｂと、Ｐチャネル型ＭＯＳ電界効果トランジスタ２６３ｃ及び２６３ｄと、抵抗２６３ｅ（抵抗値：Ｒ）と、を含む。

【0076】

オペアンプ２６３ａの非反転入力端（＋）は、基準電圧Ｖｒｅｆに印加端に接続されている。オペアンプ２６３ａの反転入力端（−）は、トランジスタ２６３ｂのソースに接続されている。オペアンプ２６３ａの出力端は、トランジスタ２６３ｂのゲートに接続されている。トランジスタ２６３ｂのソースは、抵抗２６３ｅを介して接地端に接続されている。トランジスタ２６３ｂのドレインは、トランジスタ２６３ｃのドレインに接続されている。トランジスタ２６３ｃ及び２６３ｄのソースはいずれも電源端に接続されている。トランジスタ２６３ｃ及び２６３ｄのゲートは、いずれもトランジスタ２６３ｃのドレインに接続されている。トランジスタ２６３ｄのドレインは、基準電流Ｉｒｅｆの出力端として、キャパシタ２６４（本図では不図示）に接続されている。

【0077】

オペアンプ２６３ａは、非反転入力端（＋）と反転入力端（−）とがイマジナリショートするように、トランジスタ２６３ｂのゲート制御を行う。従って、抵抗２６３ｅには、基準電圧Ｖｒｅｆに応じた電流Ｉｒｅｆ０（＝Ｖｒｅｆ／Ｒ）が流れる。トランジスタ２６３ｃ及び２６３ｄは、カレントミラーを形成しており、トランジスタ２６３ｃのドレインに流れる電流Ｉｒｅｆ０を所定のミラー比Ｍでミラーすることにより、トランジスタ２６３ｄのドレインから基準電流Ｉｒｅｆ（＝Ｍ×Ｉｒｅｆ０）を出力する。

【0078】

このようにして生成される基準電流Ｉｒｅｆは、基準電圧Ｖｏｕｔに応じた電流値（＝Ｍ×Ｖｒｅｆ／Ｒ）を持つ。すなわち、基準電流Ｉｒｅｆは、基準電圧Ｖｏｕｔが高いほど大きくなり、基準電圧Ｖｒｅｆが低いほど小さくなる。

【0079】

＜テレビへの適用＞
図８は、テレビＸの外観図である。テレビＸは電子機器１の一具体例であり、その電源部として先述の電源装置１０を搭載している。従って、本構成例のテレビＸであれば、一定のソフトスタート時間Ｔｓｓでシステムを起動することができるので、立上り挙動（起動シーケンス）を安定化させることが可能となる。

【0080】

＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

【産業上の利用可能性】

【0081】

本発明は、ソフトスタート機能を備えた電源装置全般に利用することが可能である。

【符号の説明】

【0082】

１ 電子機器
１０ 電源装置
２０ 負荷
１１０ ロジック回路
１１１ 除算部
１２０ 基準電圧生成回路
１３０ エラーアンプ
１４０ ＤＣ／ＤＣコンバータ
１５０ 帰還電圧生成回路
２１０ ロジック回路
２２０ 基準電圧生成回路
２２１ デジタル／アナログ変換器
２２２ 電圧増幅部
２２２ａ オペアンプ
２２２ｂ、２２２ｃ 抵抗
２３０ エラーアンプ
２４０ ＤＣ／ＤＣコンバータ
２４１ スイッチング制御部
２４２ 出力トランジスタ
２４３ 同期整流トランジスタ
２４４ コイル
２４５ 出力キャパシタ
２４６ ロードスイッチ
２５０ 帰還電圧生成回路
２５１、２５２ 抵抗
２６０ ソフトスタート回路
２６１ デジタル／アナログ変換器
２６２ 電圧増幅部
２６２ａ オペアンプ
２６２ｂ、２６２ｃ 抵抗
２６３ 電圧／電流変換部
２６３ａ オペアンプ
２６３ｂ Ｎチャネル型ＭＯＳ電界効果トランジスタ
２６３ｃ、２６３ｄ Ｐチャネル型ＭＯＳ電界効果トランジスタ
２６３ｅ 抵抗
２６４ キャパシタ
２６５ 充放電スイッチ
２７０ 外部端子
Ｘ テレビ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】