特許 6383325 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6383325

(24)【登録日】2018年8月10日

(45)【発行日】2018年8月29日

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 21/8234 20060101AFI20180820BHJP

   H01L 27/088 20060101ALI20180820BHJP

   H01L 21/336 20060101ALI20180820BHJP

   H01L 29/78 20060101ALI20180820BHJP

   H01L 21/822 20060101ALI20180820BHJP

   H01L 27/04 20060101ALI20180820BHJP

   H01L 27/06 20060101ALI20180820BHJP

【ＦＩ】

   H01L27/088 F

   H01L29/78 301D

   H01L27/04 H

   H01L27/06 311C

   H01L27/06 311A

   H01L27/088 D

   H01L27/088 B

【請求項の数】15

【全頁数】14

(21)【出願番号】特願2015-112158(P2015-112158)

(22)【出願日】2015年6月2日

(65)【公開番号】特開2016-27622(P2016-27622A)

(43)【公開日】2016年2月18日

【審査請求日】2017年9月4日

(31)【優先権主張番号】特願2014-132627(P2014-132627)

(32)【優先日】2014年6月27日

(33)【優先権主張国】JP

(73)【特許権者】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(73)【特許権者】

【識別番号】317011920

【氏名又は名称】東芝デバイス＆ストレージ株式会社

(74)【代理人】

【識別番号】100108062

【弁理士】

【氏名又は名称】日向寺 雅彦

(72)【発明者】

【氏名】小松 香奈子

(72)【発明者】

【氏名】高橋 啓太

(72)【発明者】

【氏名】猪原 正弘

【審査官】 宇多川 勉

(56)【参考文献】

【文献】 特開２０１２−０６４８３０（ＪＰ，Ａ）

【文献】 特開平１１−３０７７６３（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００７／０１２０１９０（ＵＳ，Ａ１）

【文献】 特開２０１５−０３８９６６（ＪＰ，Ａ）

【文献】 特開２０１４−０４１９６１（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／８２３４

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２１／８２２

Ｈ０１Ｌ ２７／０４

Ｈ０１Ｌ ２７／０６

Ｈ０１Ｌ ２７／０８８

Ｈ０１Ｌ ２９／７８

(57)【特許請求の範囲】

【請求項1】

基板と、
前記基板上に設けられた第１トランジスタと、
前記基板上に設けられた第２トランジスタと、
を備え、
前記第１トランジスタ及び前記第２トランジスタは、それぞれ、
第１導電形のウェルと、
前記ウェル上に設けられ、第１方向に延びる帯状領域と、
前記ウェル上に設けられ、前記帯状領域から離隔し、前記第１方向に延びる第２導電形のドレイン領域と、
前記ウェルにおける前記帯状領域と前記ドレイン領域との間の領域の直上域に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられ、前記第１方向に延びるゲート電極と、
を有し、
前記帯状領域は、
実効的な不純物濃度が前記ウェルの実効的な不純物濃度よりも高い第１導電形のバックゲート領域と、
実効的な不純物濃度が前記ウェルの実効的な不純物濃度よりも高い第２導電形のソース領域と、
を有し、
前記帯状領域において、前記バックゲート領域及び前記ソース領域は前記第１方向に沿って交互に配列されており、
前記第１方向と直交する第２方向において、前記バックゲート領域の最大長さは前記ソース領域の最大長さよりも長く、
前記第１トランジスタの前記帯状領域における前記第１方向に沿った前記バックゲート領域の長さに対する前記ソース領域の長さの比の値は、前記第２トランジスタの前記帯状領域における前記比の値よりも大きい半導体装置。

【請求項2】

前記基板上に設けられ、前記第２トランジスタの前記ソース領域に直接接続されたパッドをさらに備えた請求項１記載の半導体装置。

【請求項3】

前記第１トランジスタの前記ウェルと、前記第２トランジスタの前記ウェルとは、相互に離隔している請求項１または２に記載の半導体装置。

【請求項4】

前記第１トランジスタ及び前記第２トランジスタは、それぞれ、
前記ドレイン領域と前記ソース領域との間に設けられ、前記ドレイン領域に接し、前記ソース領域には接していない素子分離絶縁膜と、
前記素子分離絶縁膜の直下域に設けられ、前記ドレイン領域に接続され、実効的な不純物濃度が前記ドレイン領域の実効的な不純物濃度よりも低い第２導電形のドリフト領域と、
をさらに有した請求項１〜３のいずれか１つに記載の半導体装置。

【請求項5】

前記第１トランジスタの前記比の値は、１以上９以下である請求項１〜４のいずれか１つに記載の半導体装置。

【請求項6】

前記第２トランジスタの前記比の値は、０．１以上１未満である請求項１〜５のいずれか１つに記載の半導体装置。

【請求項7】

前記第２トランジスタの前記ソース領域は前記第２トランジスタの前記ゲート電極に接続されている請求項１〜６のいずれか１つに記載の半導体装置。

【請求項8】

前記第２トランジスタの前記ソース領域は前記第２トランジスタの前記ゲート電極に短絡されている請求項７記載の半導体装置。

【請求項9】

前記第２トランジスタは、前記ソース領域と前記ゲート電極との間に接続された抵抗をさらに有した請求項７記載の半導体装置。

【請求項10】

前記抵抗の抵抗値は、１００Ω以上１ＭΩ以下である請求項９記載の半導体装置。

【請求項11】

前記第２トランジスタの前記ソース領域及び前記バックゲート領域には第１の電源電位が印加され、
前記第２トランジスタの前記ドレイン領域には第２の電源電位が印加される請求項７〜１０のいずれか１つに記載の半導体装置。

【請求項12】

前記第２トランジスタの前記ソース領域及び前記ドレイン領域はｐ形であり、
前記第１の電源電位は前記第２の電源電位よりも高い請求項１１記載の半導体装置。

【請求項13】

基板と、
前記基板上に設けられた第１導電形のウェルと、
前記ウェル上に設けられ、第１方向に延びる複数本の帯状領域と、
前記ウェル上に設けられ、前記帯状領域の間に配置され、前記帯状領域から離隔し、前記第１方向に延びる第２導電形のドレイン領域と、
前記ウェルにおける前記帯状領域と前記ドレイン領域との間の領域の直上域に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられ、前記第１方向に延びるゲート電極と、
を備え、
各前記帯状領域は、
実効的な不純物濃度が前記ウェルの実効的な不純物濃度よりも高い第１導電形のバックゲート領域と、
実効的な不純物濃度が前記ウェルの実効的な不純物濃度よりも高い第２導電形のソース領域と、
を有し、
前記各帯状領域において、前記バックゲート領域及び前記ソース領域は前記第１方向に沿って交互に配列されており、
第１の前記帯状領域における前記第１方向に沿った前記バックゲート領域の長さに対する前記ソース領域の長さの比の値は、第２の前記帯状領域における前記比の値よりも大きい半導体装置。

【請求項14】

前記ドレイン領域と前記ソース領域との間に設けられ、前記ドレイン領域に接し、前記ソース領域には接していない素子分離絶縁膜と、
前記素子分離絶縁膜の直下域に設けられ、前記ドレイン領域に接続され、実効的な不純物濃度が前記ドレイン領域の実効的な不純物濃度よりも低い第２導電形のドリフト領域と、
をさらに備えた請求項１３記載の半導体装置。

【請求項15】

基板と、
前記基板上に設けられた第１トランジスタと、
前記基板上に設けられた第２トランジスタと、
を備え、
前記第１トランジスタ及び前記第２トランジスタは、それぞれ、
第１導電形のウェルと、
前記ウェル上に設けられ、上方から見た形状が第１方向に延びる基部及び前記基部から前記第１方向と直交する第２方向に延出した複数の櫛歯を含む櫛状であり、実効的な不純物濃度が前記ウェルの実効的な不純物濃度よりも高い第１導電形のバックゲート領域と、
前記櫛歯間に島状に配置され、実効的な不純物濃度が前記ウェルの実効的な不純物濃度よりも高い第２導電形のソース領域と、
前記ウェル上に設けられ、前記バックゲート領域の前記基部から見て前記櫛歯側に配置され、前記バックゲート領域及び前記ソース領域から離隔し、前記第１方向に延びる第２導電形のドレイン領域と、
前記ウェルにおける前記ソース領域と前記ドレイン領域との間の領域の直上域に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられ、前記第１方向に延びるゲート電極と、
を有し、
前記バックゲート領域の前記櫛歯及び前記ソース領域は前記第１方向に沿って交互に配列されて帯状領域を形成しており、
前記第１トランジスタの前記帯状領域における前記第１方向に沿った前記バックゲート領域の前記櫛歯の長さに対する前記ソース領域の長さの比の値は、前記第２トランジスタの前記帯状領域における前記比の値よりも大きい半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体装置に関する。

【背景技術】

【0002】

アナログ回路が作り込まれた半導体装置においては、シリコン基板上に多数のトランジスタが形成されている。同一のアナログ回路内であっても、配置される回路上の位置や個々の回路の動作条件によって、トランジスタに要求される特性は異なる。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開平１１−３０７７６３号公報

【特許文献2】特開２０１１−９１２３１号公報

【特許文献3】特開２０１１−７１１７１号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

実施形態の目的は、低オン抵抗を維持しつつ、耐ＥＳＤ（Electrostatic Discharge：静電気放電）性能が向上した半導体装置を提供することである。

【課題を解決するための手段】

【0005】

実施形態に係る半導体装置は、基板と、前記基板上に設けられた第１トランジスタと、前記基板上に設けられた第２トランジスタと、を備える。前記第１トランジスタ及び前記第２トランジスタは、それぞれ、第１導電形のウェルと、前記ウェル上に設けられ、第１方向に延びる帯状領域と、前記ウェル上に設けられ、前記帯状領域から離隔し、前記第１方向に延びる第２導電形のドレイン領域と、前記ウェルにおける前記帯状領域と前記ドレイン領域との間の領域の直上域に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられ、前記第１方向に延びるゲート電極と、を有する。前記帯状領域は、実効的な不純物濃度が前記ウェルの実効的な不純物濃度よりも高い第１導電形のバックゲート領域と、実効的な不純物濃度が前記ウェルの実効的な不純物濃度よりも高い第２導電形のソース領域と、を有する。前記帯状領域において、前記バックゲート領域及び前記ソース領域は前記第１方向に沿って交互に配列されている。前記第１方向と直交する第２方向において、前記バックゲート領域の最大長さは前記ソース領域の最大長さよりも長い。前記第１トランジスタの前記帯状領域における前記第１方向に沿った前記バックゲート領域の長さに対する前記ソース領域の長さの比の値は、前記第２トランジスタの前記帯状領域における前記比の値よりも大きい。

【図面の簡単な説明】

【0006】

【図1】第１の実施形態に係る半導体装置を例示する上面図である。

【図2】（ａ）は低オン抵抗型トランジスタを例示する上面図であり、（ｂ）は（ａ）のＡ−Ａ’線による断面図であり、（ｃ）は（ａ）のＢ−Ｂ’線による断面図である。

【図3】（ａ）は高耐ＥＳＤ型トランジスタを例示する上面図であり、（ｂ）は（ａ）のＡ−Ａ’線による断面図であり、（ｃ）は（ａ）のＢ−Ｂ’線による断面図である。

【図4】（ａ）は第２の実施形態に係る半導体装置を例示する上面図であり、（ｂ）は（ａ）に示すＣ−Ｃ’線による断面図である。

【図5】（ａ）は第３の実施形態に係る半導体装置を示す回路図であり、（ｂ）は第３の実施形態に係る半導体装置を示す模式的断面図である。

【図6】（ａ）は第４の実施形態に係る半導体装置を示す回路図であり、（ｂ）は第４の実施形態に係る半導体装置を示す模式的断面図である。

【図7】第４の実施形態に係る半導体装置の動作を示す断面図である。

【図8】横軸にソース−ドレイン間電圧をとり、縦軸にソース−ドレイン間電流をとって、第３の実施形態及び第４の実施形態における高耐ＥＳＤ型トランジスタのＩ−Ｖ特性を示すグラフ図である。

【発明を実施するための形態】

【0007】

以下、図面を参照しつつ、本発明の実施形態について説明する。
（第１の実施形態）
先ず、第１の実施形態について説明する。
図１は、本実施形態に係る半導体装置を例示する上面図である。
図２（ａ）は低オン抵抗型トランジスタを例示する上面図であり、図２（ｂ）は図２（ａ）のＡ−Ａ’線による断面図であり、図２（ｃ）は図２（ａ）のＢ−Ｂ’線による断面図である。
図３（ａ）は高耐ＥＳＤ（Electrostatic Discharge：静電気放電）型トランジスタを例示する上面図であり、図３（ｂ）は図３（ａ）のＡ−Ａ’線による断面図であり、図３（ｃ）は図３（ａ）のＢ−Ｂ’線による断面図である。

【0008】

本明細書において、「ｎ^＋形」とは、導電形がｎ形であって実効的な不純物濃度が「ｎ形」よりも高いことを示す。同様に、「ｐ^＋形」とは、導電形がｐ形であって実効的な不純物濃度が「ｐ形」よりも高いことを示す。「実効的な不純物濃度」とは、半導体材料の導電に寄与する不純物の濃度をいい、半導体材料にドナーとなる不純物とアクセプタとなる不純物の双方が含有されている場合には、ドナーとアクセプタの相殺分を除いた分の濃度をいう。

【0009】

図１に示すように、本実施形態に係る半導体装置１においては、ｐ形のシリコン基板１０上に、低オン抵抗型トランジスタＴｒＡ及び高耐ＥＳＤ型トランジスタＴｒＢが設けられている。低オン抵抗型トランジスタＴｒＡ及び高耐ＥＳＤ型トランジスタＴｒＢは相互に離隔した位置に配置されており、電気的に相互に分離されている。高耐ＥＳＤ型トランジスタＴｒＢの近傍にはパッドＤが設けられており、高耐ＥＳＤ型トランジスタＴｒＢのソースに接続されている。例えば、低オン抵抗型トランジスタＴｒＡは半導体装置１を構成するチップの中央部に配置されており、高耐ＥＳＤ型トランジスタＴｒＢはチップの周辺部に配置されている。

【0010】

半導体装置１においては、シリコン基板１０上に、低オン抵抗型トランジスタＴｒＡ、高耐ＥＳＤ型トランジスタＴｒＢ及びパッドＤを含む回路が形成されている。後述するように、低オン抵抗型トランジスタＴｒＡ及び高耐ＥＳＤ型トランジスタＴｒＢは、ＤＭＯＳ（Double-Diffused Metal-Oxide-Semiconductor Field-Effect Transistor：二重拡散ＭＯＳＦＥＴ）である。また、半導体装置１は例えばアナログ回路であり、例えば電源回路又はオーディオ回路である。

【0011】

以下、低オン抵抗型トランジスタＴｒＡの構成について説明する。
図２（ａ）〜（ｃ）に示すように、低オン抵抗型トランジスタＴｒＡにおいては、シリコン基板１０上に、ディープｎウェル１１が設けられている。ディープｎウェル１１の上層部分には、ｎ形ウェル１２及びｐ形ドリフト領域１３が相互に離隔して設けられている。なお、ｎ形ウェル１２及びｐ形ドリフト領域１３は相互に接していてもよい。ｎ形ウェル１２及びｐ形ドリフト領域１３は、それぞれ、低オン抵抗型トランジスタＴｒＡのゲート幅方向Ｗ_Ｇに延びている。

【0012】

ｎ形ウェル１２の上層部分には、ｎ^＋形バックゲート領域１４が設けられている。上方から見て、ｎ^＋形バックゲート領域１４の形状は、ｐ形ドリフト領域１３側に櫛歯がついたゲート幅方向Ｗ_Ｇに延びる櫛状であり、ｎ^＋形バックゲート領域１４の櫛歯間の領域に、ｐ^＋形ソース領域１５が島状に設けられている。ｐ^＋形ソース領域１５はｎ^＋形バックゲート領域１４に接している。これにより、ｎ^＋形バックゲート領域１４の櫛歯部分とｐ^＋形ソース領域１５とは、一列に交互に配列されて、ゲート幅方向Ｗ_Ｇに延びる帯状領域１８を構成している。帯状領域１８において、ゲート幅方向Ｗ_Ｇにおける各ｎ^＋形バックゲート領域１４の長さＬ_ｂｇに対する各ｐ^＋形ソース領域１５の長さＬ_ｓの比の値（Ｌ_ｓ／Ｌ_ｂｇ）は、例えば１以上９以下の値をとり、例えば２程度である。

【0013】

一方、ｐ形ドリフト領域１３から見て、ｎ形ウェル１２から遠い側には、ゲート幅方向Ｗ_Ｇに延びるｐ形ウェル１６が設けられている。ｐ形ウェル１６はｐ形ドリフト領域１３に接している。ｐ形ウェル１６上には、ゲート幅方向Ｗ_Ｇに延びるｐ^＋形ドレイン領域１７が設けられている。

【0014】

また、ｎ形ウェル１２の上層部分におけるｎ^＋形バックゲート領域１４よりもｐ形ドリフト領域１３から離れた領域、この領域に続くディープｎウェル１１の上層部分、ｐ形ドリフト領域１３におけるｎ形ウェル１２に対向した端部を除く部分の上層部分には、ＳＴＩ（Shallow Trench Isolation：素子分離絶縁膜）１９が設けられている。すなわち、ＳＴＩ１９は、ｐ^＋形ドレイン領域１７と帯状領域１８との間に設けられ、ｐ^＋形ドレイン領域１７に接し、帯状領域１８には接していない。上方から見て、ＳＴＩ１９によって覆われていない領域であって、ｐ^＋形ドレイン領域１７を除く領域を、アクティブエリアという。

【0015】

ｎ形ウェル１２及びｐ形ドリフト領域１３における相互に対向した部分上には、ゲート絶縁膜２１が設けられており、その上には、ゲート幅方向Ｗ_Ｇに延びるゲート電極２２が設けられている。なお、図２（ａ）においては、ゲート絶縁膜２１は図示が省略されている。ｎ^＋形バックゲート領域１４上にはバックゲートコンタクト２４が設けられ、ｎ^＋形バックゲート領域１４に接続されている。ｐ^＋形ソース領域１５上にはソースコンタクト２５が設けられ、ｐ^＋形ソース領域１５に接続されている。ｐ^＋形ドレイン領域１７上にはドレインコンタクト２７が設けられ、ｐ^＋形ドレイン領域１７に接続されている。

【0016】

次に、高耐ＥＳＤ型トランジスタＴｒＢの構成について説明する。
図３（ａ）〜（ｃ）に示すように、高耐ＥＳＤ型トランジスタＴｒＢの構成は、低オン抵抗型トランジスタＴｒＡの構成と比較して、ゲート幅方向Ｗ_Ｇにおけるｎ^＋形バックゲート領域１４の櫛歯部分の長さＬ_ｂｇに対するｐ^＋形ソース領域１５の長さＬ_ｓの比の値（Ｌ_ｓ／Ｌ_ｂｇ）が小さい点が異なっている。高耐ＥＳＤ型トランジスタＴｒＢにおける比の値（Ｌ_ｓ／Ｌ_ｂｇ）は、例えば０．１以上１未満の値をとり、例えば０．２程度である。

【0017】

すなわち、低オン抵抗型トランジスタＴｒＡは相対的にｐ^＋形ソース領域１５の面積が大きいのに対して、高耐ＥＳＤ型トランジスタＴｒＢは相対的にｎ^＋形バックゲート領域１４の面積が大きい。換言すれば、低オン抵抗型トランジスタＴｒＡにおけるｎ^＋形バックゲート領域１４の面積に対するｐ^＋形ソース領域１５の面積の比の値は、高耐ＥＳＤ型トランジスタＴｒＢにおける面積比の値よりも大きい。また、高耐ＥＳＤ型トランジスタＴｒＢのディープｎウェル１１は、低オン抵抗型トランジスタＴｒＡのディープｎウェル１１とは分離されている。更に、高耐ＥＳＤ型トランジスタＴｒＢのソースコンタクト２５は、パッドＤ（図１参照）に直接、すなわち、トランジスタ等の能動素子を介さずに接続されている。

【0018】

次に、本実施形態の効果について説明する。
本実施形態に係る半導体装置１において、低オン抵抗型トランジスタＴｒＡにおいては、ゲート幅方向Ｗ_Ｇにおける比の値（Ｌ_ｓ／Ｌ_ｂｇ）が相対的に大きく、ｐ^＋形ソース領域１５の面積が相対的に大きい。これにより、オン抵抗を低減することができる。低オン抵抗型トランジスタＴｒＡは、耐ＥＳＤ性能よりも低いオン抵抗が重視される用途、例えば、高速でスイッチングするスイッチング素子に好適に用いることができる。

【0019】

一方、高耐ＥＳＤ型トランジスタＴｒＢにおいては、比の値（Ｌ_ｓ／Ｌ_ｂｇ）が相対的に小さく、ｎ^＋形バックゲート領域１４の面積が相対的に大きい。これにより、耐ＥＳＤ性能を高めることができる。高耐ＥＳＤ型トランジスタＴｒＢは、オン抵抗よりも耐ＥＳＤ性能が重視される用途、例えば、外部からパッドＤを介してダイレクトに電流が入力されるゲート回路に好適に用いることができる。

【0020】

このように、本実施形態によれば、同一基板上においてオン抵抗が低い低オン抵抗型トランジスタＴｒＡと耐ＥＳＤ性能が高い高耐ＥＳＤ型トランジスタＴｒＢとを作り分けることができ、回路上の位置及び個々の回路の動作条件によって要求される特性に応じて、より好適なトランジスタを用いることができる。この結果、性能が高い半導体装置１を得ることができる。また、低オン抵抗型トランジスタＴｒＡと高耐ＥＳＤ型トランジスタＴｒＢとを、ｎ^＋形バックゲート領域１４とｐ^＋形ソース領域１５のレイアウトを変更するだけで作り分けることができ、他の部分のレイアウトを変更する必要がない。このため、半導体装置１は設計が容易である。

【0021】

なお、高耐ＥＳＤ型トランジスタＴｒＢにおいても、比の値（Ｌ_ｓ／Ｌ_ｂｇ）を低オン抵抗型トランジスタＴｒＡと同じ値に保ったまま、ｎ^＋形バックゲート領域１４の奥行きを深くして、耐ＥＳＤ性能を向上させることも考えられる。しかしながら、この場合は、高耐ＥＳＤ型トランジスタＴｒＢの面積が増加し、半導体装置１の小型化が阻害される。これに対して、本実施形態によれば、比の値（Ｌ_ｓ／Ｌ_ｂｇ）を相対的に小さくすることにより、高耐ＥＳＤ型トランジスタＴｒＢの面積を増加させることなく、耐ＥＳＤ性能を向上させることができる。この結果、半導体装置１の小型化が容易になる。

【0022】

（第２の実施形態）
次に、第２の実施形態について説明する。
図４（ａ）は本実施形態に係る半導体装置を例示する上面図であり、図４（ｂ）は図４（ａ）に示すＣ−Ｃ’線による断面図である。

【0023】

図４（ａ）及び（ｂ）に示すように、本実施形態に係る半導体装置２においては、低オン抵抗型トランジスタＴｒＡと高耐ＥＳＤ型トランジスタＴｒＢとが、ｐ^＋形ドレイン領域１７を共有し、ゲート長方向に沿って配列されている。すなわち、半導体装置２においては、シリコン基板１０上にディープｎウェル１１が設けられ、その上に、ゲート幅方向Ｗ_Ｇに延びる帯状のｐ^＋形ドレイン領域１７と、ゲート幅方向Ｗ_Ｇに沿ってｎ^＋形バックゲート領域１４とｐ^＋形ソース領域１５とが交互に配列された帯状領域２８ａ及び２８ｂとが、交互に配列されている。そして、ある１本のｐ^＋形ドレイン領域１７を挟む２本の帯状領域２８ａ及び２８ｂにおいて、比の値（Ｌ_ｓ／Ｌ_ｂｇ）が相互に異なっている。

【0024】

具体的には、帯状領域２８ａにおける比の値（Ｌ_ｓ／Ｌ_ｂｇ）は相対的に大きく、帯状領域２８ｂにおける比の値（Ｌ_ｓ／Ｌ_ｂｇ）は相対的に小さい。これにより、帯状領域２８ａを含む低オン抵抗型トランジスタＴｒＡと、帯状領域２８ｂを含む高耐ＥＳＤ型トランジスタＴｒＢとが、ｐ^＋形ドレイン領域１７を共有して配置される。この結果、半導体装置２においては、帯状領域２８ａを共有する２つの低オン抵抗型トランジスタＴｒＡと、帯状領域２８ｂを共有する２つの高耐ＥＳＤ型トランジスタＴｒＢとが、１本のｐ^＋形ドレイン領域１７を共有してその両側に配置される。

【0025】

本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。すなわち、ｐ^＋形ドレイン領域１７の両側には、ＳＴＩ１９が設けられている。また、ｐ^＋形ドレイン領域１７とディープｎウェル１１との間には、ｐ形ウェル１６が設けられている。更に、ＳＴＩ１９とディープｎウェル１１との間には、ｐ形ドリフト領域１３が設けられている。ｐ形ドリフト領域１３はｐ形ウェル１６に接している。一方、帯状領域２８ａ及び２８ｂの下面及び側面を覆うように、ｎ形ウェル１２が設けられている。ｎ形ウェル１２はｐ形ドリフト領域１３には接しておらず、ｎ形ウェル１２とｐ形ドリフト領域１３との間には、ディープｎウェル１１の一部が介在している。ｎ形ウェル１２とｐ形ドリフト領域１３の対向部分の直上域にはゲート絶縁膜２１及びゲート電極２２が設けられている。そして、これらの各要素は、ゲート幅方向Ｗ_Ｇに延びている。

【0026】

次に、本実施形態の効果について説明する。
本実施形態においては、１つのトランジスタ領域内に、低オン抵抗型トランジスタＴｒＡ及び高耐ＥＳＤ型トランジスタＴｒＢを混載させることができる。この結果、例えば、トランジスタ領域の端部においてＥＳＤによる損傷が発生しやすい場合に、トランジスタ領域の端部に高耐ＥＳＤ型トランジスタＴｒＢを配置し、中央部に低オン抵抗型トランジスタＴｒＡを配置することにより、ＥＳＤによる損傷を回避しつつ、トランジスタ領域全体を低いオン抵抗で動作させることができる。本実施形態における上記以外の効果は、前述の第１の実施形態と同様である。

【0027】

（第３の実施形態）
次に、第３の実施形態について説明する。
図５（ａ）は本実施形態に係る半導体装置を示す回路図であり、（ｂ）は本実施形態に係る半導体装置を示す模式的断面図である。

【0028】

図５（ａ）及び（ｂ）に示すように、本実施形態に係る半導体装置３においては、内部回路５０、ＥＳＤ保護素子５１、パッドＤ及びパッドＧが設けられている。パッドＤは正の電源電位が印加されるパッドであり、パッドＧは接地電位が印加されるパッドである。内部回路５０及びＥＳＤ保護素子５１は、パッドＤとパッドＧとの間に並列に接続されている。なお、図５（ｂ）において、ディープｎウェル１１、ｎ形ウェル１２、ｐ形ドリフト領域１３、ＳＴＩ１９などはシリコン基板１０内に包含されており、簡略化している。図６（ｂ）も同様である。

【0029】

内部回路５０は、半導体装置３の本来の機能を果たす回路であり、例えば電源回路又はオーディオ回路である。内部回路５０には、低オン抵抗型トランジスタＴｒＡが含まれている。低オン抵抗型トランジスタＴｒＡのｎ^＋形バックゲート領域１４及びｐ^＋形ソース領域１５は、直接的又は間接的に、パッドＤに接続されている。なお、「直接的に接続されている」とは、トランジスタ等の能動素子を介さずに接続されていることをいい、「間接的に接続されている」とは、少なくとも１つの能動素子を介して接続されていることをいう。

【0030】

ＥＳＤ保護素子５１は、内部回路５０をＥＳＤから保護するための素子である。ＥＳＤ保護素子５１には、高耐ＥＳＤ型トランジスタＴｒＢが含まれている。高耐ＥＳＤ型トランジスタＴｒＢのｐ^＋形ソース領域１５とゲート電極２２は、例えばシリコン基板１０上に設けられた金属配線によって相互に短絡されている。ｐ^＋形ソース領域１５とゲート電極２２との間の抵抗値は、例えば２０Ω以下であり、例えば１Ω程度である。高耐ＥＳＤ型トランジスタＴｒＢのｐ^＋形ドレイン領域１７は例えば直接的にパッドＧに接続されており、ｎ^＋形バックゲート領域１４及びｐ^＋形ソース領域１５、並びに、ゲート電極２２は例えば直接的にパッドＤに接続されている。

【0031】

本実施形態における低オン抵抗型トランジスタＴｒＡ及び高耐ＥＳＤ型トランジスタＴｒＢの構成は、高耐ＥＳＤ型トランジスタＴｒＢのソース−ゲート間が短絡されていることを除き、前述の第１の実施形態と同様である。低オン抵抗型トランジスタＴｒＡ及び高耐ＥＳＤ型トランジスタＴｒＢは同一のシリコン基板１０に形成されている。

【0032】

次に、本実施形態に係る半導体装置の動作について説明する。
先ず、通常の動作について説明する。
図５（ａ）及び（ｂ）に示すように、高耐ＥＳＤ型トランジスタＴｒＢにおいては、ｐ^＋形ソース領域１５にはパッドＤを介して正の電源電位が印加され、ｐ^＋形ドレイン領域１７にはパッドＧを介して接地電位が印加される。このため、ディープｎウェル１１とｐ形ドリフト領域１３との界面を起点として空乏層が拡がっている。また、ゲート電極２２にはパッドＤを介して正の電源電位が印加されるため、ディープｎウェル１１及びｎ形ウェル１２に反転層は形成されていない。このため、高耐ＥＳＤ型トランジスタＴｒＢはオフ状態にある。

【0033】

次に、半導体装置３にＥＳＤが印加された場合の動作について説明する。
パッドＤに正のＥＳＤが印加されると、ディープｎウェル１１とｐ形ドリフト領域１３との界面がブレークダウンし、ＥＳＤ電流を流す。これにより、内部回路５０をＥＳＤから保護する。なお、パッドＧに正のＥＳＤが印加されたときは、ディープｎウェル１１とｐ形ドリフト領域１３との界面が順方向接合となるため、ブレークダウンすることなく、ＥＳＤ電流が流れる。

【0034】

次に、本実施形態の効果について説明する。
本実施形態によれば、電源電位と接地電位との間に、内部回路５０とＥＳＤ保護素子５１を並列に接続することにより、ＥＳＤ保護素子５１により内部回路５０をＥＳＤから保護することができる。また、ＥＳＤ保護素子５１に高耐ＥＳＤ型トランジスタＴｒＢを設け、そのソースとゲートを短絡させることにより、ゲート電極２２に常に正の電源電位が印加され、高耐ＥＳＤ型トランジスタＴｒＢを確実にオフ状態にすることができる。この結果、高耐ＥＳＤ型トランジスタＴｒＢを介したリーク電流を抑制することができる。
本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。

【0035】

（第４の実施形態）
次に、第４の実施形態について説明する。
図６（ａ）は本実施形態に係る半導体装置を示す回路図であり、（ｂ）は本実施形態に係る半導体装置を示す模式的断面図である。

【0036】

図６（ａ）及び（ｂ）に示すように、本実施形態に係る半導体装置４においては、前述の第３の実施形態に係る半導体装置３（図５（ａ）及び（ｂ）参照）と比較して、高耐ＥＳＤ型トランジスタＴｒＢのｐ^＋形ソース領域１５とゲート電極２２との間に、抵抗Ｒが接続されている点が異なっている。パッドＤはｐ^＋形ソース領域１５に接続されているため、抵抗ＲはパッドＤとゲート電極２２との間に介在する。抵抗Ｒは、例えば、ポリシリコンによって形成された抵抗体であり、シリコン基板１０上に設けられている。抵抗Ｒの抵抗値は、例えば、１００Ω以上１ＭΩ以下である。半導体装置４における上記以外の構成は、第３の実施形態に係る半導体装置３の構成と同様である。

【0037】

次に、本実施形態に係る半導体装置の動作について説明する。
図７は、本実施形態に係る半導体装置の動作を示す断面図である。
図８は、横軸にソース−ドレイン間電圧をとり、縦軸にソース−ドレイン間電流をとって、第３の実施形態及び第４の実施形態における高耐ＥＳＤ型トランジスタのＩ−Ｖ特性を示すグラフ図である。

【0038】

ＥＳＤが印加されていないときの半導体装置４の動作は、半導体装置３の動作と同様である。すなわち、ゲート電極２２に電源電位が印加され続けるため、半導体装置４はオフ状態を維持する。

【0039】

一方、図６（ｂ）及び図７に示すように、パッドＤにパルス状の正のＥＳＤが印加されると、このＥＳＤがｎ^＋形バックゲート領域１４及びｐ^＋形ソース領域１５に流入し、ディープｎウェル１１及びｎ形ウェル１２の電位が上昇する。しかしながら、パッドＤとゲート電極２２との間には抵抗Ｒが接続されているため、ゲート電極２２の電位はあまり上昇しない。これにより、ゲート電極２２の電位が、図７に示すボディ（Body）領域の電位に対して相対的に低下し、ボディ領域におけるゲート絶縁膜２１に接した部分に正孔が誘起され、反転層が形成される。

【0040】

この結果、図８に示すように、高耐ＥＳＤ型トランジスタＴｒＢの状態がオフ状態からオン状態に移行し始め、電流が流れ始める。そして、高耐ＥＳＤ型トランジスタＴｒＢは、印加されるＥＳＤ電圧が高くなるほど、多くの電流を流すようになる。その後、ＥＳＤ電流が流れきってしまうと、ＥＳＤ電圧が低下するため、高耐ＥＳＤ型トランジスタＴｒＢはオフ状態に戻る。

【0041】

次に、本実施形態の効果について説明する。
上述の如く、本実施形態に係る半導体装置４においては、ＥＳＤが印加されたときに、ボディ領域に対するゲート電位を相対的に低下させることにより、積極的にＭＯＳ動作を生じさせ、チャネルを導通させることができる。これにより、ＥＳＤ保護素子５１にＥＳＤ電流を確実に流して内部回路５０を確実に保護すると共に、ＥＳＤ電流を徐々に且つ均一に流すことにより、ＥＳＤ電流が集中することを抑制し、ＥＳＤ保護素子５１が破壊されることを防止できる。
本実施形態における上記以外の動作及び効果は、前述の第３の実施形態と同様である。

【0042】

なお、前述の各実施形態においては、比の値（Ｌ_ｓ／Ｌ_ｂｇ）を２水準とする例を示したが、３水準以上としてもよい。すなわち、第１の実施形態においては、オン抵抗と耐ＥＳＤ特性のバランスを調整した３種類以上のＤＭＯＳを設けてもよい。また、第２の実施形態においては、１つのトランジスタ領域内でオン抵抗と耐ＥＳＤ特性のバランスを３段階以上で傾斜させてもよい。

【0043】

また、前述の各実施形態においては、低オン抵抗型トランジスタＴｒＡ及び高耐ＥＳＤ型トランジスタＴｒＢがＤＭＯＳである例を示したが、これには限定されず、ＬＤＭＯＳ（Laterally Diffused MOS：横方向拡散ＭＯＳ）、ＤＥＭＯＳ（Drain Extended MOS：ドレイン拡張型ＭＯＳ）、ＥＤＭＯＳ（Extended Drain MOS：直交ゲートドレイン拡張ＭＯＳＦＥＴ）又は高耐圧ＭＯＳＦＥＴであってもよい。

【0044】

更に、前述の各実施形態においては、低オン抵抗型トランジスタＴｒＡ及び高耐ＥＳＤ型トランジスタＴｒＢがｐチャネル形トランジスタである例を示したが、ｎチャネル形トランジスタであってもよい。

【0045】

以上説明した実施形態によれば、低オン抵抗を維持しつつ、耐ＥＳＤ性能が向上した半導体装置を実現することができる。

【0046】

以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。

【符号の説明】

【0047】

１、２、３、４：半導体装置、１０：シリコン基板、１１：ディープｎウェル、１２：ｎ形ウェル、１３：ｐ形ドリフト領域、１４：ｎ^＋形バックゲート領域、１５：ｐ^＋形ソース領域、１６：ｐ形ウェル、１７：ｐ^＋形ドレイン領域、１８：帯状領域、１９：ＳＴＩ、２１：ゲート絶縁膜、２２：ゲート電極、２４：バックゲートコンタクト、２５：ソースコンタクト、２７：ドレインコンタクト、２８ａ、２８ｂ：帯状領域、５０：内部回路、５１：ＥＳＤ保護素子、Ｄ、Ｇ：パッド、ＴｒＡ：低オン抵抗型トランジスタ、ＴｒＢ：高耐ＥＳＤ型トランジスタ、Ｌｂｇ：ｎ^＋形バックゲート領域１４の長さ、Ｌｓ：ｐ^＋形ソース領域１５の長さ、Ｒ：抵抗、Ｗ_Ｇ：ゲート幅方向

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】