特許 6383575 表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6383575

(24)【登録日】2018年8月10日

(45)【発行日】2018年8月29日

(54)【発明の名称】表示装置

(51)【国際特許分類】

   G09G 3/36 20060101AFI20180820BHJP

   G06F 3/041 20060101ALI20180820BHJP

   G06F 3/044 20060101ALI20180820BHJP

   G09G 3/20 20060101ALI20180820BHJP

【ＦＩ】

   G09G3/36

   G06F3/041 412

   G06F3/041 512

   G06F3/044 120

   G09G3/20 691D

   G09G3/20 624E

   G09G3/20 621K

   G09G3/20 624D

   G09G3/20 622D

【請求項の数】19

【全頁数】26

(21)【出願番号】特願2014-118645(P2014-118645)

(22)【出願日】2014年6月9日

(65)【公開番号】特開2015-232601(P2015-232601A)

(43)【公開日】2015年12月24日

【審査請求日】2017年6月5日

(73)【特許権者】

【識別番号】502356528

【氏名又は名称】株式会社ジャパンディスプレイ

(74)【代理人】

【識別番号】110000350

【氏名又は名称】ポレール特許業務法人

(72)【発明者】

【氏名】阿部 裕行

【審査官】 西島 篤宏

(56)【参考文献】

【文献】 特開２０１２−２３０６５７（ＪＰ，Ａ）

【文献】 国際公開第２０１３／０１８５９８（ＷＯ，Ａ１）

【文献】 特開２００８−１７６１５９（ＪＰ，Ａ）

【文献】 特開平０２−００３００８（ＪＰ，Ａ）

【文献】 国際公開第２０１２／１５７５４５（ＷＯ，Ａ１）

【文献】 米国特許出願公開第２０１４／０１１１４９５（ＵＳ，Ａ１）

【文献】 米国特許出願公開第２０１３／０２４１８１４（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０９Ｇ ３／２０ − ３／３８

Ｇ０６Ｆ ３／０４１

Ｇ０６Ｆ ３／０４４

(57)【特許請求の範囲】

【請求項1】

表示装置は、
表示用の共通電極とタッチ検出用の走査電極とが共用するようにされる対向電極と、
ゲート線を走査する第１走査回路と、
前記対向電極を走査する第２走査回路と、
を備え、
前記第１走査回路には、第１シフトクロックと第２シフトクロックとが供給され、
前記第２走査回路には、第３シフトクロックと第４シフトクロックとが供給され、
前記表示装置は、１フレーム期間内に、書込み期間とタッチ検出期間とが交互に複数回現れる第１モードを有し、
前記第１走査回路は第１シフトレジスタ部を有し、
前記第２走査回路は第２シフトレジスタ部とスイッチ部とを有し、
前記第１走査回路および前記第２走査回路は、それぞれ薄膜トランジスタで構成され、
前記第１モードの書込み期間中、前記第２走査回路への、前記第３シフトクロックと前記第４シフトクロックの供給が停止され、前記第２シフトレジスタ部の出力を固定するための第１制御信号が、前記第２走査回路へ入力されることを特徴とする表示装置。

【請求項2】

請求項１の表示装置において、
１フレーム期間内に、書込み期間とタッチ検出期間とが同じ回数現われることを特徴とする表示装置。

【請求項3】

請求項２の表示装置において、
前記第２シフトレジスタ部は、第２出力トランジスタを有し、
前記第２シフトレジスタ部は、前記第１制御信号によって、前記第２出力トランジスタのゲート電極に接続する内部ノードを充電するための薄膜トランジスタを有することを特徴とする表示装置。

【請求項4】

請求項１の表示装置において、
前記第１モードのタッチ検出期間中、前記第１シフトレジスタ部の出力ノードを固定するための第２制御信号が入力されることを特徴とする表示装置。

【請求項5】

請求項４の表示装置において、
前記第１シフトレジスタ部は、第１出力トランジスタを有し、
前記第１シフトレジスタ部は、前記第２制御信号によって、前記第１出力トランジスタのゲート電極接続する内部ノードを充電するための薄膜トランジスタを有することを特徴とする表示装置。

【請求項6】

請求項１の表示装置において、
前記表示装置は、アレイ基板と、対向基板とを備え、
前記対向基板はタッチ検出用の検出電極を有することを特徴とする表示装置。

【請求項7】

表示装置は、
アレイ基板と、
対向基板と、
制御回路と、
を備え、
前記アレイ基板は、
表示用共通電極とタッチ検出用走査電極とが共用するようにされる対向電極と、
ゲート線を走査する第１走査回路と、
前記対向電極を走査する第２走査回路と、
を備え、
前記第１走査回路には、第１シフトクロックと第２シフトクロックとが供給され、
前記第２走査回路には、第３シフトクロックと第４シフトクロックとが供給され、
前記表示装置は、１フレーム期間内に、書込み期間とタッチ検出期間とが交互に複数回現れ、
前記第１走査回路は第１シフトレジスタ部を有し、前記書込み期間中、前記ゲート線を走査し、
前記第２走査回路は第２シフトレジスタ部を有し、前記タッチ検出期間中、前記タッチ検出用走査電極を走査し、
前記第１走査回路および第２走査回路は、それぞれ薄膜トランジスタで構成され、
前記制御回路は、前記タッチ検出期間中、前記第１走査回路への前記第１シフトクロックと前記第２シフトクロックの供給を停止し、前記第１シフトレジスタ部の第１出力ノードを固定するための第１制御信号を出力し、
前記制御回路は、前記書込み期間中、前記第２走査回路への前記第３シフトクロックと前記第４シフトクロックの供給を停止し、前記第２シフトレジスタ部の第２出力ノードを固定するための第２制御信号を出力することを特徴とする表示装置。

【請求項8】

請求項７の表示装置において、
前記第１シフトレジスタ部は、第１出力トランジスタを有し、
前記第２シフトレジスタ部は、第２出力トランジスタを有し、
前記第１シフトレジスタ部は前記第１制御信号によって、前記第1出力トランジスタのゲート電極に接続される第１保持ノードを充電するための第１薄膜トランジスタを有し、
前記第２シフトレジスタ部は前記第２制御信号によって、前記第２出力トランジスタのゲート電極に接続される第２保持ノードを充電するための第２薄膜トランジスタを有することを特徴とする表示装置。

【請求項9】

請求項８の表示装置において、
前記充電された第１保持ノードによって前記第１シフトレジスタ部の前記第１出力トランジスタの出力ノードをＬｏｗ固定し、
前記充電された第２保持ノードによって前記第２シフトレジスタ部の前記第２出力トランジスタの出力ノードをＬｏｗ固定することを特徴とする表示装置。

【請求項10】

請求項９の表示装置において、
前記第１シフトレジスタ部は前記第１シフトレジスタ部の出力ノードにＬｏｗ電圧を出力する第３薄膜トランジスタを有し、前記第１保持ノードが前記第３薄膜トランジスタのゲート電極に接続し、
前記第２シフトレジスタ部は前記第２シフトレジスタ部の出力ノードにＬｏｗ電圧を出力する第４薄膜トランジスタを有し、前記第２保持ノードが前記第４薄膜トランジスタのゲート電極に接続することを特徴とする表示装置。

【請求項11】

請求項７の表示装置において、
前記第１走査回路は複数のゲート線を同時駆動する機能と線順次駆動する機能を有することを特徴とする表示装置。

【請求項12】

請求項１１の表示装置において、
前記第１走査回路は前記ゲート線へ出力する機能の分割回路部を有することを特徴とする表示装置。

【請求項13】

請求項１２の表示装置において、
前記第１シフトクロックと前記第２シフトクロックとは位相が異なり、
前記第３シフトクロックと前記第４シフトクロックとは位相が異なることを特徴とする表示装置。

【請求項14】

請求項１３の表示装置において、
線順次駆動時、前記分割回路部は前記第１シフトクロックまたは前記第２シフトクロックのＨｉｇｈ期間で位相の異なる第１ゲートクロックまたは第２ゲートクロックと同期してゲート線へ順次出力することを特徴とする表示装置。

【請求項15】

請求項１４の表示装置において、
前記分割回路部は前記ゲート線にＨｉｇｈを出力する第５薄膜トランジスタと前記ゲート線にＬｏｗを出力する第６薄膜トランジスタとを備え、前記第６薄膜トランジスタのゲート電極は前記第２シフトクロックで充電するようにされることを特徴とする表示装置。

【請求項16】

請求項１３の表示装置において、
同時駆動時、前記分割回路部は前記第１シフトクロックまたは前記第２シフトクロックのＨｉｇｈ期間で同位相の第１ゲートクロックまたは第２ゲートクロックと同期して２つの前記ゲート線へ同時出力することを特徴とする表示装置。

【請求項17】

請求項１６の表示装置において、
前記分割回路部は前記ゲート線にＨｉｇｈを出力する第５薄膜トランジスタと前記ゲート線にＬｏｗを出力する第６薄膜トランジスタとを備え、前記第６薄膜トランジスタのゲート電極は前記第２シフトクロックで充電するようにされることを特徴とする表示装置。

【請求項18】

請求項７の表示装置において、
１フレーム期間内に、書込み期間とタッチ検出期間とが交互に複数回現れるモードで動作することができることを特徴とする表示装置。

【請求項19】

請求項７の表示装置において、
前記第２走査回路はスイッチ部を有し、
前記第１走査回路は、平面視で前記第２シフトレジスタ部と前記スイッチ部との間に配置されることを特徴とする表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は表示装置に関し、例えばインセル方式のタッチパネルを有する表示装置に適用可能である。

【背景技術】

【0002】

特開２０１２−２３０６５７号公報（特許文献１）およびこれに対応する米国特許出願公開第２０１２／２６２３８７号明細書（特許文献２）には以下のことが開示されている。実施の形態では、各１水平期間（１Ｈ）において、タッチ検出動作を行うタッチ検出期間（Ｐｔ）と、表示動作の際に画素信号（Ｖpix）の書き込みを行う書込期間（Ｐｗ）とが設けられる。変形例では、１フレーム期間（１Ｆ）において、２０個のタッチ検出期間（Ｐｔ）と、２０個の表示期間（Ｐｄ）とが交互に配置されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１２−２３０６５７号公報

【特許文献2】米国特許出願公開第２０１２／２６２３８７号明細書

【発明の概要】

【発明が解決しようとする課題】

【0004】

特許文献１または特許文献２のインセル方式のタッチパネルでは、表示用の共通電極とタッチパネル用の走査電極を兼用しているので、兼用している電極は時分割で使用している。すなわち、画素書込みとタッチ検出とは同時には行えない。したがって、書込み期間（ゲート線走査期間）とタッチ検出期間（コモン線走査期間）との調整が必要である。
その他の課題と新規な特徴は、本開示の記述および添付図面から明らかになるであろう。

【課題を解決するための手段】

【0005】

本開示のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
すなわち、表示装置は、表示用の共通電極とタッチ検出用の走査電極とが共用するようにされる対向電極と、ゲート線を走査する第１走査回路と、前記対向電極を走査する第２走査回路と、を備える。前記表示装置は、１フレーム期間内に、１画面を連続走査する書込み期間と、前記書込み期間と次のフレームの書込み期間との間にタッチ検出期間とを有する第２モードと、１フレーム期間内に、書込み期間とタッチ検出期間とが交互に複数回現れる第１モードと、を有する。前記第１走査回路は第１シフトレジスタ部を有する。前記第２走査回路は第２シフトレジスタ部とスイッチ部とを有する。前記第１走査回路は、平面視で前記第２シフトレジスタ部と前記スイッチ部との間に配置される。前記第１走査回路および第２走査回路は、それぞれ単チャネル薄膜トランジスタで構成される。

【図面の簡単な説明】

【0006】

【図1】比較例の方式に係る書込み期間とタッチ検出期間を説明するための図である。

【図2】比較例の方式に係る書込み期間とタッチ検出期間を説明するための図である。

【図3】第１の方式に係る書込み期間とタッチ検出期間を説明するための図である。

【図4】第１の方式に係る書込み期間とタッチ検出期間を説明するための図である。

【図5】第２の方式に係る書込み期間とタッチ検出期間を説明するための図である。

【図6】実施例に係る表示装置の断面図である。

【図7】実施例に係る表示装置の対向基板の平面図である。

【図8】実施例に係る表示装置のアレイ基板の平面図である。

【図9】実施例に係る表示装置の実装例を模式的に表した図である。

【図10】実施例に係る表示装置のアレイ基板上に形成される部分の構成図である。タッチ検出部分の構成図である。

【図11】実施例に係る表示装置のタッチ検出部分の構成図である。

【図12】実施例に係る表示装置の２ライン同時走査回路のブロックである。

【図13】線順次駆動時のタイミングチャートである。

【図14】２ライン同時駆動時のタイミングチャートである。

【図15】実施例に係る表示装置のゲートスキャン回路のシフトレジスタ部の回路図である。

【図16】第２の方式におけるゲートスキャン回路のシフトレジスタ部のタイミングチャートである。

【図17】変形例に係るゲートスキャン回路のシフトジスタ部の回路図である。

【図18】実施例に係る表示装置のゲートスキャン回路の分割部の回路図である。

【図19】実施例に係る表示装置のコモンスキャン回路のブロック図である。

【図20】実施例に係る表示装置のコモンスキャン回路のシフトレジスタ部の回路図である。

【図21】第２の方式におけるシフトレジスタ部のタイミングチャートである。

【図22】実施例に係る表示装置のコモンスキャン回路のスイッチ部の回路図である。

【図23】実施例に係る表示装置のコモンスキャン回路のスイッチ部のタイミングチャートである。

【発明を実施するための形態】

【0007】

以下に、実施例について、図面を参照しつつ説明する。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。

【0008】

上述したように、インセル方式のタッチパネルでは、表示用の共通電極とタッチパネル用の走査電極とを兼用しているので、画素書込みとタッチ検出とは同時には行えない。兼用している電極は時分割で使用する必要がある。すなわち、書込み期間（ゲート線走査期間）とタッチ検出期間（コモン線走査期間）との調整が必要である。また、広い周波数帯域ノイズを避ける必要がある。以下、書込み期間とタッチ検出期間との調整方式について説明する。

【0009】

＜比較例の方式＞
まず、本開示に先立って検討した技術（以下、比較例という。）について図１および図２を用いて説明する。
図１および図２は比較例の方式に係る書込み期間とタッチ検出期間を説明するための図である。
ゲートスキャン（LCD Gate scan）動作Ａは、１フレームの画素書込み期間（Ｔ４）に、１番目の表示ラインから１２８０表示ラインまでの画素を書き込む。コモンスキャン（VCOM scan）動作Ｂは、例えば２０ブロックに分割された各ブロックの共通電極におけるタッチパネル検出を行う。なお、図１において、Ｔ３は帰線期間、Ｖｓｙｎｃは垂直同期信号、Ｈｓｙｎｃは水平同期信号である。
図１に示すように、タッチ検出時のコモンスキャン動作（タッチ検出動作）Ｂは、任意の表示ラインの共通電極をタッチパネル用の走査電極として機能させ、画素書き込みを行うゲートスキャン動作（表示動作）Ａとは異なる箇所で行う。共通電極をタッチパネル用の走査電極としても動作させるため、同一の共通電極を使用する表示動作Ａと、タッチ位置検出動作Ｂとは完全に時分割し、同期制御している。
図２に示すように、比較例の方式では、１水平期間（１Ｈ）に表示動作（画素書込み）Ａと、タッチ検出動作（タッチパネル走査電圧（Ｖ_ＴＸ）の駆動）Ｂが実行される。ゲートスキャン動作Ａと、コモンスキャン動作Ｂは異なる表示ラインで実施しているが、映像線と共通電極との間、および、ゲート線と共通電極との間には寄生容量があるため、映像線上の映像電圧（Ｖ_ＤＬ）の変動、あるいは、ゲート線上の走査電圧（Ｖ_ＧＬ）の立ち上がり、あるいは、立ち下り時に生じるノイズにより、タッチ検出時の検出感度が低下する。なお、比較例に係る方式は、交流化駆動法として、カラム反転を採用しているため、共通電極に供給されるコモン電圧（Ｖｃｏｍ）は、一定の電位である。
そこで、比較例に係る方式では、タッチ検出動作Ｂは、映像電圧（Ｖ_ＤＬ）の変動、あるいは、走査電圧（Ｖ_ＧＬ）の立ち上がり、あるいは、立ち下りがない期間（図２の第１期間（ＴＡ）および第２期間（ＴＢ））に実行される。
また、比較例に係る方式では、充電器から発生するノイズ、いわゆるＡＣチャージャノイズ等の外来ノイズ対策として、同じ走査電極にタッチパネル走査電圧（Ｖ_ＴＸ）を複数の水平走査期間に亘って複数回（例えば、３２回）に供給する際に、１水平走査期間毎に、タッチパネル走査電圧（Ｖ_ＴＸ）を走査電極に供給するタイミングを、タッチパネル走査開始待ち期間（Ｔｘｓ）を基準にしてレジスタに格納された単位遅延時間ずつ遅らせるようにしている。なお、水平同期信号（Ｈｓｙｎｃ）の立下りを基準にしたタッチパネル走査開始待ち期間（Ｔｘｓ）は、映像線上の映像電圧（Ｖ_ＤＬ）の変動を避けるため、マージンをもって設定される。
しかし、比較例に係る方式では、第１期間（ＴＡ）の終わりと第２期間（ＴＢ）の始まりの間および第２期間（ＴＢ）の終わりと第１期間（ＴＡ）の始まりの間はタッチパネル走査電圧（Ｖ_ＴＸ）を供給することができない。したがって、第１期間（ＴＡ）の始めと終わり、および第２期間（ＴＢ）の始めと終わりに対して、マージンをもってタッチパネル走査電圧（Ｖ_ＴＸ）を供給する必要があり、タッチパネル走査電圧（Ｖ_ＴＸ）を供給するタイミングの制御が難しい。

【0010】

＜第１の方式＞
第１の方式に係る書込み期間とタッチ検出期間について図３および図４を用いて説明する。
図３および図４は第１の方式に係る書込み期間とタッチ検出期間を説明するための図である。
第１の方式は、１垂直期間（１Ｖ period）または１フレームの表示期間が、映像信号や走査信号（Ｓｉｇ）を駆動する期間（書込み期間（ＰＩＸ））と、タッチパネル走査電圧（Ｖ_ＴＸ）を駆動する期間（タッチ検出期間（ＴＰ））に分割され、交互に駆動される。これを分割Ｖブランク駆動という。１フレームの表示期間は、Ｎ個の書込み期間（ＰＩＸ）とＮ個のタッチ検出期間（ＴＰ）を有する。１書込み期間（ＰＩＸ）では、例えば１２８０／Ｎラインがスキャンされ、１タッチ検出期間（ＴＰ）では、２０／Ｍ本の走査電極（共通電極）がスキャンされる。例えば、Ｎ＝２０、Ｍ＝２０の場合、１書込み期間（ＰＩＸ）では６４ラインがスキャンされ、１タッチ検出期間（ＴＰ）では１本の走査電極がスキャンされる。１本の走査電極には２０〜４０回のタッチパネル走査電圧（Ｖ_ＴＸ）が印加される。ここでＭは自然数であり、Ｎよりも大きくても同じでも小さくてもよい。１垂直期間におけるタッチ検出回数を多く（たとえば４回）としたい場合はＮ＝２０、Ｍ＝５とすれば、１垂直期間に４回のタッチ検出を全ての共通電極にて行うことが可能となり、検出精度が上がる。１垂直期間におけるタッチ検出回数を少なく（例えば、１垂直期間に１／２回、すなわち２垂直期間に１回と）したい場合はＮ＝２０、Ｍ＝４０とすれば、２垂直期間に１回のタッチ検出を全ての共通電極にて行うこととなり、タッチ検出における消費電力が低減される。このＮやＭの値は後述するドライバＩＣのレジスタ等の記憶回路にホストコントローラから値が設定されることにより定められる。
表示用の共通電極をタッチ検出用の走査電極として機能させているので、図３および図４に示すように、タッチパネル検出時のコモンスキャン動作は、画素書き込みを行うゲートスキャン動作を行っていない期間で行う。すなわち、書込み期間（ＰＩＸ）とタッチ検出期間（ＴＰ）とが分離されているので、タッチ検出動作が、映像信号線上の電圧（Ｖ_ＤＬ）の変動、あるいは、走査信号線上の電圧（Ｖ_ＧＬ）の立ち上がり、あるいは、立ち下りがない期間に実行することは容易である。また、タッチ検出期間（ＴＰ）の始めと終わりを除き、タッチパネル走査電圧（Ｖ_ＴＸ）を供給することができるので、ＡＣチャージャノイズ等の外来ノイズ対策として、タッチパネル走査電圧（Ｖ_ＴＸ）を走査電極に供給するタイミングをずらすことは、比較例の方式に比べて容易である。

【0011】

＜第２の方式＞
第２の方式に係る書込み期間とタッチ検出期間について図５を用いて説明する。
図５は第２の方式に係る書込み期間とタッチ検出期間を説明するための図である。図５（Ａ）は第１の方式に係る書込み期間とタッチ検出期間を示し、図５（Ｂ）は第２の方式に係る書込み期間とタッチ検出期間を示している。
第２の方式は、１垂直期間または１フレームの表示期間（1 flame period）が、映像信号や走査信号を駆動する期間（書込み期間（ＰＳＰ））と、タッチパネル走査電圧（Ｖ_ＴＸ）を駆動する期間（タッチ検出期間（ＴＳＰ））との２つに分割される。別の言い方をすると、１フレーム期間において、映像信号や走査信号が駆動される期間（ＰＳＰ）を１回のみとし、タッチパネル走査電圧（Ｖ_ＴＸ）が駆動される期間（ＴＳＰ）を１回のみとしている。さらに別の言い方をすると、書込み期間（ＰＳＰ）は連続したＮ個の書込み期間（ＰＩＸ）を有し、タッチ検出期間（ＴＳＰ）は連続したＭ個のタッチ検出期間（ＴＰ）を有することになる。第１の方式と同様に、１書込み期間（ＰＩＸ）では、例えば１２８０／Ｎラインがスキャンされ、１タッチ検出期間（ＴＰ）では、２０／Ｍ本の走査電極（共通電極）がスキャンされる。例えば、Ｎ＝２０、Ｍ＝２０の場合、１書込み期間（ＰＩＸ）では６４ラインがスキャンされ、１タッチ検出期間（ＴＰ）では１本の走査電極がスキャンされる。したがって、書込み期間（ＰＳＰ）では１２８０ラインがスキャンされ、タッチ検出期間（ＴＳＰ）では２０本の走査電極がスキャンされる。１本の走査電極には２０〜４０回のタッチパネル走査電圧（Ｖ_ＴＸ）が印加される。ここでＭは自然数であり、Ｎよりも大きくても同じでも小さくてもよい。１垂直期間におけるタッチ検出回数を多く（たとえば４回）としたい場合はＮ＝２０、Ｍ＝５とすれば、１垂直期間に４回のタッチ検出を全ての共通電極にて行うことが可能となり、検出精度が上がる。１垂直期間におけるタッチ検出回数を少なく（たとえば１／２回、２垂直期間に１回）としたい場合はＮ＝２０、Ｍ＝４０とすれば、２垂直期間に１回のタッチ検出を全ての共通電極にて行うこととなり、タッチ検出における消費電力が低減される。このＮやＭの値は後述するドライバＩＣのレジスタ等の記憶回路にホストコントローラから値が設定されることにより定められる。
第２の方式では、書込み期間（ＰＳＰ）とタッチ検出期間（ＴＳＰ）が完全に分離されているので、タッチ位置検出動作を、映像信号線上の電圧（Ｖ_ＤＬ）の変動、あるいは、走査信号線上の電圧（Ｖ_ＧＬ）の立ち上がり、あるいは、立ち下りがない期間に実行することは容易である。また、連続するタッチ検出期間（ＴＳＰ）が第１の方式のタッチ検出期間（ＴＰ）に比べて長いので、ＡＣチャージャノイズ等の外来ノイズ対策として、タッチパネル走査電圧（Ｖ_ＴＸ）を走査電極に供給するタイミングをずらすことは、第１の方式に比べて容易である。

【0012】

＜実施の形態＞
実施の形態に係る表示装置は、第１の方式（第１モード）と第２の方式（第２モード）のいずれもでも動作することができるようにされる。ＡＣチャージャノイズ等の外来ノイズ対策として、タッチパネル走査電圧（Ｖ_ＴＸ）を走査電極に供給するタイミングをずらすことが容易行うことができる。第１の方式と第２の方式の指定はドライバＩＣのレジスタ等の記憶回路にホストコントローラから値が設定されることにより定められる。

【0013】

第２の方式の書込み期間と次の書込み期間との間の時間およびタッチ検出期間と次のタッチ検出期間の間の時間は、第１の方式よりも長くなる。この長い時間は、単チャネル薄膜トランジスタを用いたダイナミック回路に悪影響を与える可能性がある。ダイナミック回路は周期的に発生するクロック信号を用いて信号ノードを充放電して回路動作を行うが、このクロック信号が長い時間発生しないと信号ノードにリークが発生する。信号ノードに大きな容量を付加することによりリークを防止することもできるが、回路規模が大きくなってしまう。
そこで、他の実施の形態に係る表示装置は、単チャネルトランジスタで構成される回路において、書込み期間と次の書込み期間の間（タッチ検出期間）も出力されるクロック信号またはタッチ期間と次のタッチ期間の間（書込み期間）も出力されるクロック信号を用いて信号ノードを充電しリークを防止するようにされる。ここで、単チャネルトランジスタは例えばｎチャネル型薄膜トランジスタである。信号ノードに大きな保持容量を付加しないので、保持容量の面積を縮小でき、回路幅を縮小でき、表示パネルを狭額縁化することができる。また、単チャネルトランジスタで回路を構成することができるので、相補型トランジスタ（ＣＭＯＳ）を用いる必要がなく、製造プロセスが減少し、コストを削減することができる。

【0014】

以下の実施例では共通電極がアレイ基板に形成される、いわゆる横電界型の液晶表示装置について説明するが、これに限定されるものではない。共通電極が対向基板に形成される、いわゆる縦電界型の液晶表示装置にも適用することができる。また、タッチ検出用の走査電極は液晶表示装置の共通電極と兼用するものに限定されるものではなく、タッチ検出用の走査電極と兼用するのは表示用の電極であればよい。

【実施例】

【0015】

実施例に係る表示装置は、表示パネルの内部にタッチパネルを内蔵したインセル方式の表示装置である。実施例に係る表示装置の構造について図６から図８を用いて説明する。
図６は実施例に係る表示装置を説明するための断面図である。図７は実施例に係る表示装置の対向基板を説明するための平面図である。図８は実施例に係る表示装置のアレイ基板を説明するための平面図である。
図６に示すように、実施例に係る表示装置１００は、表示パネル１と、ドライバＩＣ５と、フレキシブル配線基板６と、フレキシブル配線基板７と、バックライト２と、を有する。表示パネル１は、アレイ基板１０と対向基板２０とを所定の間隙を隔てて重ね合わせ、アレイ基板１０と対向基板２０との間の周縁部近傍に枠状に設けたシール材（図示せず）により、アレイ基板１０と対向基板２０とを貼り合わせると共に、シール材の内側に液晶組成物３０を封入、封止し、さらに、アレイ基板１０と対向基板２０との外側に偏光板４０、５０を貼り付けて構成される。
図７に示すように、対向基板２０上の裏面側透明導電膜を、帯状（ストライプ状）のパターンに分割して、タッチパネルの検出電極（Ｒｘ１、Ｒｘ２、・・・、Ｒｘｊ−１、Ｒｘｊ）２１としている。検出電極２１はＹ方向に延在している。タッチパネルの検出電極２１は接続部８と接続されている。図８に示すように、アレイ基板１０の内部に形成される共通電極（対向電極）１１を帯状のパターンに分割、即ち、複数のブロックに分割して、タッチパネルの走査電極として兼用している。これらにより、通常のタッチパネルで使用されるタッチパネル基板を削減している。
また、表示装置１００では、タッチパネル駆動用および検出用の回路が、ドライバＩＣ５の内部に設けられる。ドライバＩＣ５は、１つの半導体基板上にＣＭＯＳプロセスで形成され、半導体チップの形態でアレイ基板２上にＣＯＧ（Chip on Glass）実装される。

【0016】

図８に示すように、ｎ本（例えば、２０本）の共通電極（ＣＯＭ１、ＣＯＭ２、・・・ＣＯＭｎ−１、ＣＯＭｎ）１１はアレイ基板１０上に設けられる。共通電極１１が両端でそれぞれコモンスキャン回路（Ｔｘ）１３と接続されている。表示装置１００では、帯状の共通電極１１が走査電極を兼用する。したがって、コモンスキャン回路（Ｔｘ）１３は、画像表示に用いられるコモン電圧（Ｖｃｏｍ、後述する直流駆動信号）と、タッチ位置の検出に用いられるタッチパネル走査電圧（Ｖ_ＴＸ、後述する交流駆動信号）とを共通電極１１に供給する。また、アレイ基板１０にはコモンスキャン回路（Ｔｘ）１３の他にもゲートスキャン回路（ＧＩＰ）１２や走査信号線（後述するゲート線）、映像信号線（後述するドレイン線）、フレキシブル配線基板６との接続端子であるドライバＩＣ５用入力端子１４のような様々な回路や配線、端子等が形成される。図８では、図が複雑になるのを避けるために、ＲＧＢの映像信号を選択するセレクタ回路が省略されている。

【0017】

アレイ基板１０には画素部１５が設けられており、共通電極１１と図示しない画素電極とは画素の一部として画像表示に用いられる。１つの共通電極１１は、複数の画素（例えば６４ラインの画素）に共通に用いられる。対向基板２０に設けられた検出電極２１とアレイ基板１０に設けられた共通電極１１とは容量を形成しており、共通電極１１にタッチパネル走査電圧（Ｖ_ＴＸ）が印加されると検出電極２１の電圧が変化する。この時、指等の導電体が近接または接触すると、容量に変化が生じ検出電極２１に生じる電圧に、近接・接触が無い場合に比較して変化が生じる。この変化は検出信号として、図６に示すように、接続部８、フレキシブル配線基板７、コネクタ９、フレキシブル配線基板６を介してドライバＩＣ５に取り出される。このように、表示パネルに形成した共通電極１１と検出電極２１との間に生じる容量の変化を検出することで、表示パネルにタッチパネルの機能を備えることが可能となる。
表示装置１００は、書込み期間とタッチ検出期間に関する上述の第１の方式および第２の方式のいずれでも動作することができる。ドライバＩＣ５のレジスタ等にホストコントローラから値を設定することにより定められる。レジスタ等には、レジスタ、ＲＡＭ等の揮発性メモリ、ＥＥＰＲＯＭやフラシュメモリ等の電気的に書き換えが可能な不揮発性メモリ等の記憶回路が含まれる。

【0018】

実施例に係る表示装置の詳細の構成について図９から図１１を用いて説明する。
図９は実施例に係る表示装置のアレイ基板を説明するための平面図である。図９は図８をさらに詳細に表した図である。図１０および図１１は実施例に係る表示装置のブロック図である。図１０はアレイ基板上に形成される部分の構成図である。図１１はタッチ検出部分の構成図である。
ドライバＩＣ５はアレイ基板１０上の配線（後述するドレイン線ＤＬｍ）を介して映像信号を画素部１５にマトリックス状に配置された画素（後述する薄膜トランジスタＴＲｍｋや画素電極ＰＴｍｋ）に送る。ゲートスキャン回路（ＧＩＰ）１２は、アレイ基板１０上の画素部（表示領域）１５の近傍に、ＴＦＴ（Thin Film Transistor）素子を用いて形成されている。この例では、ゲートスキャン回路１２は、図７において、アレイ基板１０の右側と左側に配置され、ドライバＩＣ５から配線を介して電源電圧や制御信号等の供給を受ける。そして、画素部１５にマトリックス状に配置された画素を、両側から駆動することができるようになっている。なお、両側駆動に限定されるものではなく、ゲート線を１本ごと左右から交互に駆動（片側駆動）するようにしてもよい。
コモンスキャン回路１３は、シフトレジスタ部（Ｔｘ（Ｓ／Ｒ））１３ＳＲとスイッチ部（Ｔｘ（ＳＷ））１３ＳＷとに分割され、ゲートスキャン回路１２を挟んで配置されている。コモンスキャン回路１３（１３ＳＲ、１３ＳＷ）は、アレイ基板１０上にＴＦＴ素子を用いて形成されている。この例では、コモンスキャン回路１３は、図９において、アレイ基板１０の右側と左側に配置され、ドライバＩＣ５から配線を介して後述する交流駆動信号（ＶＣＯＭＡＣ）や直流駆動信号（ＶＣＯＭＤＣ）等の供給を受ける。そして、コモンスキャン回路１３は、並設された複数の共通電極（ＣＯＭ１、ＣＯＭ２，・・・ＣＯＭｎ−１，ＣＯＭｎ）１１のそれぞれを、両側から駆動することができるようになっている。なお、両側駆動に限定されるものではなく、共通電極を１本ごと左右から交互に駆動（片側駆動）するようにしてもよい。後述するように単チャネルトランジスタでコモンスキャン回路１３を構成する場合、保持容量等を形成する必要がある。そのため、レイアウトの制約上（レイアウト面積の大きい保持容量をスペースの余裕がある表示パネル端付近に配置し、負荷が大きい共通電極を駆動するスイッチ回路を画素部１５に近接して配置する関係で）、表示パネルの端からシフトレジスタ部１３ＳＲ、ゲートスキャン回路１２、スイッチ部（Ｔｘ（ＳＷ））１３ＳＷの順に配置するのが好ましい。

【0019】

図１０に示すように、アレイ基板１０に、Ｘ方向に延びるｋ本のゲート線ＧＬ１〜ＧＬｋがｎ組、ｎ本のコモン線ＣＬ１〜ＣＬｎが設けられ、Ｙ方向に延びるｍ本のドレイン線ＤＬ１〜ＤＬｍが設けられる。
ゲート線ＧＬｋとドレイン線ＤＬｍを含む隣接するゲート線やドレイン線で囲まれた領域が画素領域Ｐｍｋであり、画素領域Ｐｍｋには、薄膜トランジスタＴＲｍｋ、画素電極ＰＴｍｋが設けられる。薄膜トランジスタＴＲｍｋのドレイン電極はドレイン線ＤＬｍに接続され、薄膜トランジスタＴＲｍｋのゲート電極はゲート線ＧＬｋに接続され、薄膜トランジスタＴＲｍｋのソース電極は画素電極ＰＴｍｋにそれぞれ接続されている。また、画素電極ＰＴｍｋと対向して共通電極（ＣＯＭ１）１１が設けられており、共通電極（ＣＯＭ１）１１は共通電極信号線ＣＬ１に接続されている。画素領域Ｐｍｋに限らず隣接するゲート線やドレイン線にて囲まれた領域に画素領域が存在する。よって画素電極はｍ×ｎ×ｋ個存在する。共通電極（ＣＯＭ１、ＣＯＭ２，・・・ＣＯＭｎ−１，ＣＯＭｎ）１１のそれぞれはｍ×ｋ個の画素に共通に用いられる。
アレイ基板１０の左右縁部にはコモンスキャン回路１３が設けられており、コモンスキャン回路１３ＳＷにより、互いに平行にＸ方向に延伸するコモン線ＣＬ１〜ＣＬｎに共通電極信号（Ｃ１〜Ｃｎ）が左右両端から駆動される。また、アレイ基板１０の左右縁部にはゲートスキャン回路１２も設けられており、これらのゲートスキャン回路１２により、互いに平行にＸ方向に延伸するゲート線ＧＬ１〜ＧＬｎｋにゲート信号（Ｇ１、・・・、Ｇｋ、・・・Ｇｎｋ）が左右両端から駆動される。さらに、アレイ基板１０の下額縁部にはドライバＩＣ５が設けられており、ドライバＩＣ５により、互いに平行にＹ方向に延伸するドレイン線ＤＬ１〜ＤＬｍが下端から駆動される。

【0020】

図１１に示すように、対向基板２０上に、Ｙ方向に延びるｊ本の検出電極（Ｒｘ１〜Ｒｘｊ）２１が設けられる。検出電極（Ｒｘ１〜Ｒｘｊ）２１からの信号（ＴＤ１〜ＴＤｊ）は検出電極信号線ＴＤＬ１〜ＴＤＬｊを介してドライバＩＣ５に入力される。ドライバＩＣ５にはタッチを検出する検出回路（不図示）を備え、検出回路は積分回路とサンプルホールド回路とＡ／Ｄ変換回路とメモリとＣＰＵ等を備える。なお、検出回路はドライバＩＣ５とは別のＩＣ（集積回路）として構成してもよい。

【0021】

以下、ゲートスキャン回路（第１走査回路）およびコモンスキャン回路（第２走査回路）について説明する。なお、ゲートスキャン回路およびコモンスキャン回路に用いるトランジスタは、いずれもｎチャネル型薄膜トランジスタ（単チャネル薄膜トランジスタ）であり、例えば低温ポリシリコンにより形成される。ゲートスキャン回路およびコモンスキャン回路を構成するトランジスタはｎチャネル型薄膜トランジスタに限定されるものではなく、ｐチャネル型薄膜トランジスタ（単チャネル薄膜トランジスタ）で構成できることはいうまでもない。

【0022】

＜ゲートスキャン回路＞
実施例に係る表示装置のゲートスキャン回路について図１２から図１８を用いて説明する。
以下の実施例ではゲートスキャン回路は２ライン同時駆動と線順次駆動の両方の機能を有するものについて説明するが、それに限定されるものではない。２ライン同時駆動機能はなく線順次駆動機能だけがあってもよい。ゲートスキャン回路で用いる電源電圧やクロック信号、制御信号等はドライバＩＣ５の電圧生成回路や制御回路等で生成される。ゲートスキャン回路に用いる電源電圧は中間電圧（ＤＤＶＤＨ）および低電圧（ＶＧＰＬ）である。中間電圧（ＤＤＶＤＨ）はトランジスタを導通させるが、コモンスキャン回路で後述するゲート信号のＨｉｇｈ電圧（高電圧（ＶＧＨ））より低い電圧である。低電圧（ＶＧＰＬ）はゲート信号のＬｏｗ電圧であり、中間電圧（ＤＤＶＤＨ）よりも低い電圧でトランジスタの導通を遮断する。

【0023】

（全体構成）
図１２は実施例に係る表示装置のゲートスキャン回路のブロックである。図１３は線順次駆動時のタイミングチャートである。図１４は２ライン同時駆動時のタイミングチャートである。
ゲートスキャン回路１２は、転送機能のシフトレジスタ部（第１シフトレジスタ部）１２Ｓと各ゲート線へ出力する機能の分割部１２Ｄから構成される。シフトレジスタ部１２Ｓは、シフトレジスタ回路ＳＲｎ、シフトレジスタ回路ＳＲｎ＋１が縦列接続され、位相の異なる第１シフトクロック信号（ＳＣＫ１）と第２シフトクロック信号（ＳＣＫ２）により、順次動作する。分割部１２Ｄはシフトレジスタ回路ＳＲｎの出力を２つの分割回路ＤＶｎ−１および分割回路ＤＶｎに分配する。分割回路ＤＶｎ−１は第１ゲートクロック信号（ＧＣＫ１）によりゲート線ＧＬｎ−１にゲート信号（Ｇｎ−１）を出力し、分割回路ＤＶｎは第２ゲートクロック信号（ＧＣＫ２）によりゲート線ＧＬｎにゲート信号（Ｇｎ）を出力する。同様に、分割部１２Ｄはシフトレジスタ回路ＳＲｎ＋１の出力を２つの分割回路ＤＶｎ＋１および分割回路ＤＶｎ＋２に分配する。分割回路ＤＶｎ＋１は第１ゲートクロック信号（ＧＣＫ１）によりゲート線ＧＬｎ＋１にゲート信号（Ｇｎ＋１）を出力し、分割回路ＤＶｎ＋２は第２ゲートクロック信号（ＧＣＫ２）によりゲート線ＧＬｎ＋２にゲート信号（Ｇｎ＋２）を出力する。なお、図１２では図１５に記載される信号線等の一部は省略されている。
図１３に示すように、線順次駆動時、分割部１２Ｄは、第１シフトクロック信号（ＳＣＫ１）または第２シフトクロック信号（ＳＣＫ２）のＨｉｇｈ期間で位相の異なる第１ゲートクロック信号（ＧＣＫ１）、または第２ゲートクロック信号（ＧＣＫ２）と同期して各走査信号（Ｇｎ−１、Ｇｎ、Ｇｎ＋１…）を順次出力する。
図１４に示すように、２ライン同時駆動時、分割部１２Ｄは、第１シフトクロック信号（ＳＣＫ１）または第２シフトクロック信号（ＳＣＫ２）のＨｉｇｈ期間で同位相の第１ゲートクロック信号（ＧＣＫ１）および第２ゲートクロック信号（ＧＣＫ２）と同期して、各走査信号（Ｇｎ−１、Ｇｎ）を２ラインごと同時に出力する。
表示装置１００は、線順次駆動および２ライン同時駆動のいずれでも動作することができる。ドライバＩＣ５のレジスタ等にホストコントローラから値を設定することにより定められる。なお、ゲートスキャン回路に２ライン同時駆動機能を設けない場合は、分割部１２Ｄは分割回路ＤＶｎ−１および分割回路ＤＶｎのいずれか一方のみあればよい。

【0024】

（シフトレジスタ部）
図１５は実施例に係る表示装置のゲートスキャン回路のシフトレジスタ部の回路図である。図１６は第２の方式におけるゲートスキャン回路のシフトレジスタ部のタイミングチャートである。図１７は変形例に係るゲートスキャン回路のシフトジスタ部の回路図である。
図１５に示されるように、シフトレジスタ部１２Ｓのシフトレジスタ回路ＳＲｎは、前段シフトレジスタ回路ＳＲｎ−１の出力が入力される入力ノードｉｎ１、第１シフトクロック信号（ＳＣＫ１）が入力される入力ノードｃｋ１、第２シフトクロック信号（ＳＣＫ２）が入力される入力ノードｃｋ２、スタート信号（ＶＳＴ）が入力される入力ノードｒｓ１、第１制御信号（ＶＲＳＴ）が入力される入力ノードｒｓ２を備える。さらに、シフトレジスタ回路ＳＲｎは、中間電圧（ＤＤＶＤＨ）が入力される電源ノードｖｄｄ、低電圧（ＶＧＰＬ）が入力される電源ノードｖｓｓを備える。さらに、シフトレジスタ回路ＳＲｎは、分割部１２Ｄの分割回路ＤＶｎ−１の入力ノードｉｎ１および分割回路ＤＶｎの入力ノードｉｎ１に出力する出力ノードｏ１、次段シフトレジスタ回路ＳＲｎ＋１の入力ノードｉｎ１に出力する出力ノードｏ２、分割回路ＤＶｎ−１の入力ノードｉｎ２および分割回路ＤＶｎの入力ノードｉｎ２に出力する出力ノードｏ３を備える。
また、シフトレジスタ回路ＳＲｎは、前段シフトレジスタ回路ＳＲｎ−１の出力の入力回路となるダイオードトランジスタＴ１と、後述するトランジスタＴ５のゲート電極を低電圧（ＶＧＰＬ）に固定するトランジスタＴ２と、保持ノード（第１保持ノード）Ｎ３を充電するトランジスタＴ３と、保持ノードＮ３のリセット用トランジスタＴ４とから構成されている。さらに、シフトレジスタ回路ＳＲｎは、分割部１２Ｄの分割回路ＤＶｎ−１、ＤＶｎへＨｉｇｈ電圧を出力するためのトランジスタＴ５と、保持ノードＮ３により分割回路ＤＶｎ−１、ＤＶｎへＬｏｗ電圧を出力するためのトランジスタ（第３薄膜トランジスタ）Ｔ６と、前段シフトレジスタ回路ＳＲｎ−１の出力により保持ノードＮ３をリセットするトランジスタＴ７と、初期リセット用トランジスタＴ８と、トランジスタＴ５のゲート電極リセット用トランジスタＴ９とから構成されている。さらに、シフトレジスタ回路ＳＲｎは、トランジスタＴ５による昇圧を中間電圧（ＤＤＶＤＨ）で制限する電圧緩和用トランジスタＴ１０と、トランジスタＴ３で充電した電圧を中間電圧（ＤＤＶＤＨ）で降圧するトランジスタＴ１１とから構成されている。さらに、シフトレジスタ回路ＳＲｎは、次段シフトレジスタ回路ＳＲｎ＋１へＨｉｇｈ電圧を出力するためのトランジスタ（第３薄膜トランジスタ）Ｔ１４と、保持ノードＮ３により次段シフトレジスタ回路ＳＲｎ＋１へＬｏｗ電圧を出力するためのトランジスタＴ１５と、第１制御信号（ＶＲＳＴ）により保持ノードＮ３を充電するトランジスタ（第１薄膜トランジスタ）Ｔ１８とから構成される。
なお、次段シフトレジスタ回路ＳＲｎ＋１の出力の入力回路となるダイオードトランジスタＴ１２と、次段シフトレジスタ回路ＳＲｎ＋１の出力により保持ノードＮ３をリセットするトランジスタＴ１３は、双方向スキャン機能を実現するときに使用する。双方向スキャン機能とは、ゲートスキャン回路が画面の上下を反転させても表示できるように、駆動する順を順方向と逆方向との両方で行うことができることである。双方向スキャン機能を使用しないときは、トランジスタＴ１２およびトランジスタＴ１３は不要である。

【0025】

シフトレジスタ回路ＳＲｎ＋１は、基本的にシフトレジスタ回路ＳＲｎと同じ回路であるが、入力される信号が一部異なる。シフトレジスタ回路ＳＲｎの入力ノードｉｎ１には前段シフトレジスタ回路ＳＲｎ−１の出力ノードｏ２の信号が入力されるが、シフトレジスタ回路ＳＲｎ＋１の入力ノードｉｎ１にはシフトレジスタ回路ＳＲｎの出力ノードｏ２の信号が入力される。また、シフトレジスタ回路ＳＲｎの入力ノードｃｋ１には第１シフトクロック信号（ＳＣＫ１）が入力されるが、シフトレジスタ回路ＳＲｎ＋１の入力ノードｃｋ１には第２シフトクロック信号（ＳＣＫ２）が入力される。また、シフトレジスタ回路ＳＲｎの入力ノードｃｋ２には第２シフトクロック信号（ＳＣＫ２）が入力されるが、シフトレジスタ回路ＳＲｎ＋１の入力ノードｃｋ２には第１シフトクロック信号（ＳＣＫ１）が入力される。

【0026】

まず、シフトレジスタ部１２Ｓのシフトレジスタ回路ＳＲｎは、リセット動作として、スタート信号（ＶＳＴ）のＨｉｇｈ電圧を入力ノードｒｓ１に入力して、トランジスタＴ８により保持ノードＮ３の電圧をＨｉｇｈに設定する。次に、前段シフトレジスタ回路ＳＲｎ−１の出力ノードｏ２のＨｉｇｈ電圧が入力ノードｉｎ１に入力されることにより、まずトランジスタＴ７が導通し、保持ノードＮ３は低電圧（ＶＧＰＬ）が入力される電源ノードｖｓｓと接続され、Ｌｏｗ電圧となると共に、トランジスタＴ１が導通し、ノードＮ１がＨｉｇｈ電圧となり維持されるため、中間電圧（ＤＤＶＤＨ）が印加されている電源ノードｖｄｄにゲート電極が接続されているトランジスタＴ１０を介して、ノードＮ２がＨｉｇｈ電圧となり、トランジスタＴ５およびトランジスタＴ１４が導通する。
引き続き、入力ノードｃｋ１に入力される第１シフトクロック信号（ＳＣＫ１）がＨｉｇｈ電圧になると、トランジスタＴ５およびトランジスタＴ１４のゲートであるノードＮ２の電圧は、所謂ブートストラップ効果により更に昇圧され、出力ノードｏ１にＨｉｇｈ電圧が出力された後、第１シフトクロック信号（ＳＣＫｎ）の動作に追従して、Ｌｏｗ電圧が出力される。
次に、入力ノードｃｋ２に入力される第２シフトクロック信号（ＳＣＫ２）がＨｉｇｈ電圧になることにより、トランジスタＴ３が導通し、保持ノードＮ３をＨｉｇｈ電圧に上げると共に、トランジスタＴ９が導通するため、ノードＮ１はＬｏｗ電圧に下げられる。
ノードＮ１はトランジスタＴ１０を介してノードＮ２をＬｏｗ電圧に下げ、トランジスタＴ２のソース・ドレイン間にかかる電圧を低減すると共に、保持ノードＮ３のＨｉｇｈ電圧によりトランジスタＴ６が導通することにより、出力ノードｏ１は低電圧（ＶＧＰＬ）が入力される電源ノードｖｓｓに接続され、Ｌｏｗ電圧に固定される。
ここで、トランジスタＴ１０は、第１シフトクロック信号（ＳＣＫ１）がＨｉｇｈ電圧になることにより、昇圧された電圧に耐えられるようにトランジスタを２つ重ねて配置するダブルゲート構成として高耐圧化している。他のトランジスタも同様にダブルゲート構成としている。

【0027】

図１６に示すように、タッチ検出期間（Ｔｘ回路動作期間（ＴＳＰ））に第１シフトクロック信号（ＳＣＫ１）および第２シフトクロック信号（ＳＣＫ２）が入力されないため、タッチ検出期間（ＴＳＰ）に第１制御信号（ＶＲＳＴ）をＨｉｇｈ電圧とすることで、トランジスタＴ１８により保持ノードＮ３を充電する。これにより、トランジスタＴ６およびトランジスタＴ１６は、タッチ検出期間（ＴＳＰ）中、導通状態を維持することができ、出力ノードｏ１をＬｏｗ電圧に固定にすることができる。なお、信号（ＣＭＣＫ）は、後述するコモンスキャン回路１３のシフトレジスタ部１３ＳＲの第１シフトクロック信号（ＣＭＣＫ１）および第２フトクロック信号（ＣＭＣＫ２）の総称である。第１の方式で動作する場合は、ドライバＩＣ５のレジスタ等にホストコントローラから値を設定することにより、第１制御信号（ＶＲＳＴ）をＬｏｗ電圧に固定するようにしてもよい。

【0028】

図１７は変形例に係るゲートスキャン回路のシフトレジスタ部の回路図である。変形例に係るシフトレジスタ回路ＳＲＡｎは図１３に示す実施例に係るシフトレジスタ回路ＳＲｎからトランジスタＴ１４やトランジスタＴ１５、出力ノードｏ２を削除し、分割部１２Ｄへの出力と次段シフトレジスタ回路ＳＲｎ＋１への出力とを共通にする構成である。すなわち、シフトレジスタ回路ＳＲＡｎの出力ノードｏ１は分割回路ＤＶｎ−１の入力ノードｉｎ１と分割回路ＤＶｎの入力ノードｉｎ１と次段シフトレジスタ回路ＳＲＡｎ＋１の入力ノードｉｎ１に接続される。

【0029】

（分割部）
図１８は実施例に係る表示装置のゲートスキャン回路の分割部の回路図である。図１８の分割部１２Ｄの分割回路ＤＶＤｎは、図１２の分割回路ＤＶｎ−１および分割回路ＤＶｎの２つを一緒にしたものである。分割回路ＤＶｎ−１と分割回路ＤＶｎは基本的には同じ回路である。
分割回路ＤＶＤｎは、シフトレジスタ回路ＳＲｎの出力ノードｏ１からの信号が入力される入力ノードｉｎ１、シフトレジスタ回路ＳＲｎの出力ノードｏ３からの信号が入力される入力ノードｉｎ２、中間電圧（ＤＤＶＤＨ）が入力される電源ノードｖｄｄ、低電圧（ＶＧＰＬ）が入力される電源ノードｖｓｓを備える。さらに、分割回路ＤＶＤｎは、第１ゲートクロック信号（ＧＣＫ１）が入力される入力ノードｃｋ１、第２ゲートクロック信号（ＧＣＫ２）が入力される入力ノードｃｋ２、ゲート線ＧＬｎ−１にゲート信号（Ｇｎ−１）を出力する出力ノードｏ１、ゲート線ＧＬｎにゲート信号（Ｇｎ）を出力する出力ノードｏ２を備える。また、分割回路ＤＶＤｎは、シフトレジスタ回路ＳＲｎの出力ノードｏ１からの出力が入力されるトランジスタＴ２１、Ｔ２２と、ゲート信号（Ｇｎ−１、Ｇｎ）のＬｏｗ電圧として低電圧（ＶＧＰＬ）を出力するトランジスタ（第６薄膜トランジスタ）Ｔ２３、Ｔ２５と、ゲート信号（Ｇｎ−１、Ｇｎ）のＨｉｇｈとして第１ゲートクロック信号（ＧＣＫ１）、第２ゲートクロック信号（ＧＣＫ２）を出力するトランジスタ（第５薄膜トランジスタ）Ｔ２４、Ｔ２６とから構成される。
トランジスタＴ２１、Ｔ２２のゲート電極には中間電圧（ＤＤＶＤＨ）が印加される。トランジスタＴ２１、Ｔ２２は、トランジスタＴ２４、Ｔ２６のゲート電極がブートストラップで昇圧された場合、シフトレジスタ回路ＳＲｎのトランジスタＴ６のソース−ドレイン間電圧を緩和する役割がある。
トランジスタＴ２３、Ｔ２５のゲート電極は、シフトレジスタ回路ＳＲｎの出力ノードｏ３に接続される。分割回路ＤＶＤｎの入力ノードｉｎ２は、第２シフトクロック信号（ＳＣＫ２）および第１制御信号（ＶＲＳＴ）で充電されるシフトレジスタ回路ＳＲｎの保持ノードＮ３に接続されているため、トランジスタＴ２３、Ｔ２５のゲート電極には保持容量が不要となる。

【0030】

書込み期間と次の書込み期間の間（タッチ検出期間（ＴＳＰ））も出力される第１制御信号（ＶＲＳＴ）を用いて信号ノード（保持ノードＮ３）を充電しリークを防止するようにされる。信号ノードに大きな保持容量を付加しないので、保持容量の面積を縮小でき、回路幅を縮小でき、表示パネルを狭額縁化することができる。また、単チャネル薄膜トランジスタでゲートスキャン回路を構成することができるので、相補型薄膜トランジスタ（ＣＭＯＳ）を用いる必要がなく、製造プロセスが減少し、コストを削減することができる。

【0031】

２ライン同時駆動により１２０Ｈｚ信号で駆動しても、通常の６０Ｈｚ信号で駆動するのと同じ動作をすることができる。本表示装置とは別の表示装置を１２０Ｈｚ信号で駆動するとき、同一周波数信号で本表示装置を線順次駆動することもできる。例えば、一眼レフ等高級機種にある撮影用ののぞき窓のファインダ表示を１２０Ｈｚ信号で駆動し、液晶表示モニタに本表示装置を用いて１２０Ｈｚ信号で線順次駆動する。１２０Ｈｚ信号で線順次駆動により液晶リフレッシュレートが向上するため液晶表示の動画特性を向上することができる。また、シャッター時のタイムラグを削減することができる。

【0032】

＜コモンスキャン回路＞
実施例に係る表示装置のコモンスキャン回路について図１９から図２３を用いて説明する。
コモンスキャン回路で用いる電源電圧やクロック信号、制御信号等はドライバＩＣ５の電圧生成回路や制御回路等で生成される。コモンスキャン回路に用いる電源電圧は高電圧（ＶＧＨ）および低電圧（ＶＧＰＬ）である。高電圧（ＶＧＨ）はゲート信号のＨｉｇｈ電圧であり、トランジスタの導通をさせる。低電圧（ＶＧＰＬ）はゲート信号のＬｏｗ電圧であり、トランジスタの導通を遮断する。

【0033】

（全体構成）
図１９は実施例に係る表示装置のコモンスキャン回路のブロック図である。
図１９に示すように、コモンスキャン回路１３はシフトレジスタ部（第２シフトレジスタ部）１３ＳＲとスイッチ部１３ＳＷで構成される。シフトレジスタ部１３ＳＲは、第１シフトクロック信号（ＣＭＣＫ１）、第２シフトクロック信号（ＣＭＣＫ２）により順次出力を転送する。転送出力により順次スイッチ部１３ＳＷのスイッチＳＷ３、ＳＷ４を導通させる。スイッチ部１３ＳＷのスイッチＳＷ１、ＳＷ２は、第１選択信号（ＶＣＯＭＳＥＬ１）、第２選択信号（ＶＣＯＭＳＥＬ２）により交流駆動信号（ＶＣＯＭＡＣ）と直流駆動信号（ＶＣＯＭＤＣ）とを切り替えて共通電極信号（Ｃｎ、Ｃｎ＋１）を出力する。タッチセンス期間（ＴＰ）では交流駆動信号（ＶＣＯＭＡＣ）が供給されない共通電極には直流駆動信号（ＶＣＯＭＤＣ）が供給される。書込み期間（ＰＳＰ）では第１シフトクロック信号（ＣＭＣＫ１）、第２シフトクロック信号（ＣＭＣＫ２）が入力されず、シフトレジスタ部１３ＳＲは動作しないが、スイッチ部１３ＳＷからすべての共通電極に直流駆動信号（ＶＣＯＭＤＣ）が供給される。なお、図１９では図２０に記載される信号線等の一部は省略されている。スイッチ部１３ＳＷ１とスイッチ部１３ＳＷ２との間にゲートスキャン回路１２を配置し、表示パネルの端からシフトレジスタ１３ＳＲ、スイッチ部１３ＳＷ２、ゲートスキャン回路１２、スイッチ部１３ＳＷ１の順に配置するようにしてもよい。

【0034】

（シフトレジスタ部）
図２０は実施例に係る表示装置のコモンスキャン回路のシフトレジスタ部の回路図である。図２１は実施例に係る表示装置のシフトレジスタ部のタイミングチャートである。
図２０に示されるように、シフトレジスタ部１３ＳＲのシフトレジスタ回路ＣＳＲｎは、前段シフトレジスタ回路ＣＳＲｎ−１の出力が入力される入力ノードｉｎ１、第１シフトクロック信号（ＣＭＣＫ１）が入力される入力ノードｃｋ１、第２シフトクロック信号（ＣＭＣＫ２）が入力される入力ノードｃｋ２、スタート信号（ＣＭ＿ＲＳＴ）が入力される入力ノードｒｓ１、第２制御信号（ＣＭ＿ＲＳＴ２）が入力される入力ノードｒｓ２を備える。さらに、シフトレジスタ回路ＣＳＲｎは、高電圧（ＶＧＨ）が入力される電源ノードｖｄｄ、低電圧（ＶＧＰＬ）が入力される電源ノードｖｓｓを備える。さらに、シフトレジスタ回路ＣＳＲｎは、スイッチ部１３ＳＷのスイッチ回路ＣＳＷｎの入力ノードｉｎ１に出力する出力ノードｏ１、次段シフトレジスタ回路ＣＳＲｎ＋１の入力ノードｉｎ１に出力する出力ノードｏ２を備える。
また、シフトレジスタ回路ＣＳＲｎは、前段シフトレジスタ回路ＣＳＲｎ−１の出力からの入力回路となるダイオードトランジスタＴ３１と、後述するトランジスタＴ３５のゲート電極を低電圧（ＶＧＰＬ）に固定するトランジスタＴ３２と、ノードＮ１１をリセットするトランジスタＴ３３と、保持ノード（第２保持ノード）Ｎ１３のリセット用トランジスタＴ３４とから構成されている。さらに、シフトレジスタ回路ＣＳＲｎは、スイッチ回路ＣＳＷｎへＨｉｇｈ電圧を出力するためのトランジスタＴ３５と、保持ノードＮ１３によりスイッチ回路ＣＳＷへＬｏｗ電圧を出力するためのトランジスタ（第４薄膜トランジスタ）Ｔ３６と、前段シフトレジスタ回路ＣＳＲの出力からの入力信号により保持ノードＮ３をリセットするトランジスタＴ３７と、初期リセット用トランジスタＴ３８と、とから構成されている。さらに、シフトレジスタ回路ＣＳＲｎは、トランジスタＴ３５による昇圧を高電圧（ＶＧＨ）で制限する電圧緩和用トランジスタＴ４０と、次段シフトレジスタ回路ＣＳＲｎ＋１の出力からの入力信号により保持ノードＮ１３をリセットするトランジスタＴ４２とから構成されている。さらに、シフトレジスタ回路ＣＳＲｎは、次段シフトレジスタ回路ＣＳＲｎ＋１へＨｉｇｈ電圧を出力するためのトランジスタＴ３９と、容量Ｃ１と、保持ノードＮ１３により次段シフトレジスタ回路ＣＳＲｎ＋１へＬｏｗ電圧を出力するためのトランジスタ（第４薄膜トランジスタ）Ｔ４１と、容量Ｃ２と、第２制御信号（ＣＭ＿ＲＳＴ２）により保持ノードＮ１３を充電するトランジスタ（第２薄膜トランジスタ）Ｔ４３とから構成される。
シフトレジスタ回路ＣＳＲｎ＋１は、基本的にシフトレジスタ回路ＣＳＲｎと同じ回路であるが、入力される信号が一部異なる。シフトレジスタ回路ＣＳＲｎの入力ノードｉｎ１には前段シフトレジスタ回路ＣＳＲｎ−１の出力ノードｏ２の信号（ＳＲＯＵＴ＿ｎ−１）が入力されるが、シフトレジスタ回路ＣＳＲｎ＋１の入力ノードｉｎ１にはシフトレジスタ回路ＣＳＲｎの出力ノードｏ２の信号（ＳＲＯＵＴ＿ｎ）が入力される。また、シフトレジスタ回路ＣＳＲｎの入力ノードｃｋ１には第１シフトクロック信号（ＣＭＣＫ１）が入力されるが、シフトレジスタ回路ＣＳＲｎ＋１の入力ノードｃｋ１には第２シフトクロック信号（ＣＭＣＫ２）が入力される。また、シフトレジスタ回路ＣＳＲｎの入力ノードｃｋ２には第２シフトクロック信号（ＣＭＣＫ２）が入力されるが、シフトレジスタ回路ＣＳＲｎ＋１の入力ノードｃｋ２には第１シフトクロック信号（ＣＭＣＫ１）が入力される。

【0035】

まず、シフトレジスタ部１３ＳＲは、リセット動作として、スタート信号（ＣＭ＿ＲＳＴ）の信号のＨｉｇｈ電圧を入力ノードｒｓ１に入力して、保持ノードＮ１３をＨｉｇｈ電圧に設定する。次に、前段シフトレジスタ回路ＣＳＲｎ−１の出力ノードｏ２のＨｉｇｈ電圧が入力ノードｉｎ１に入力されることにより、まずトランジスタＴ３７およびトランジスタＴ３４が導通し、ノードＮ１３が低電圧（ＶＧＰＬ）と接続され、Ｌｏｗ電圧となると共に、トランジスタＴ３１が導通し、ノードＮ１１がＨｉｇｈ電圧となり維持されるため、高電圧（ＶＧＨ）がゲートに印加されているトランジスタＴ４０を介して、ノードＮ１２がＨｉｇｈ電圧となり、トランジスタＴ３５が導通する。

【0036】

引き続き、入力ノードｃｋ１に入力される第１シフトクロック信号（ＣＭＣＫ１）がＨｉｇｈ電圧になると、トランジスタＴ３５およびトランジスタＴ３９のゲートであるノードＮ１２の電圧は、所謂ブートストラップ効果により更に昇圧され、スイッチ回路ＣＳＷｎの入力ノードｉｎ１および次段シフトレジスタ回路ＣＳＲｎ＋１の入力ノードｉｎ１にはＨｉｇｈ電圧が出力された後、第１シフトクロック信号（ＣＭＣＫ１）の動作に追従して、Ｌｏｗ電圧が出力される。

【0037】

次に、第２シフトクロック信号（ＣＭＣＫ２）がＨｉｇｈ電圧になることにより、次段シフトレジスタ回路ＣＳＲｎ＋１の出力ノードｏ２から入力ノードｉｎ２を介してＨｉｇｈ電圧がトランジスタＴ３３のゲートに入力され、トランジスタＴ３３が導通し、ノードＮ１１をＬｏｗ電圧に下げられると共に、トランジスタＴ４２のゲートに入力され、トランジスタＴ４２が導通しノードＮ１３をＨｉｇｈ電圧に上げられる。ノードＮ１１はトランジスタＴ４０を介してノードＮ１２をＬｏｗ電圧に下げ、ノードＮ１３のＨｉｇｈ電圧によりトランジスタＴ３６およびトランジスタＴ４１が導通することにより、出力ノードｏ１および出力ノードｏ２への出力は、低電圧（ＶＧＰＬ）と接続され、Ｌｏｗ電圧に固定される。

【0038】

ここで、トランジスタＴ４０は、第１シフトクロック信号（ＣＭＣＫ１）がＨｉｇｈ電圧になることにより、昇圧された電圧に耐えられるようにトランジスタを２つ重ねて配置するダブルゲート構成として高耐圧化している。他のトランジスタも同様にダブルゲート構成としている。

【0039】

図２１に示すように、書込み期間（ゲート回路動作期間（ＰＳＰ））に第１シフトクロック信号（ＣＭＣＫ１）および第２シフトクロック信号（ＣＭＣＫ２）が入力されないため、その期間、第２制御信号（ＣＭ＿ＲＳＴ２）をＨｉｇｈとすることで、トランジスタＴ４３によりノードＮ１３を充電する。これにより、トランジスタＴ３６およびトランジスタＴ４１は、書込み期間（ＰＳＰ）中、導通状態を維持することができ、出力ノードｏ１をＬｏｗ固定にすることができる。なお、信号（ＳＣＫ）は、コモンスキャン回路１３のシフトレジスタ部１３ＳＲの第１シフトクロック信号（ＳＣＫ１）および第２シフトクロック信号（ＳＣＫ２）の総称である。なお、第１の方式で動作する場合は、第２制御信号（ＣＭ＿ＲＳＴ２）はＬｏｗ電圧に固定するようにしてもよい。ドライバＩＣ５のレジスタ等にホストコントローラから値を設定することにより定められる。

【0040】

（スイッチ部）
図２２は実施例に係る表示装置のコモンスキャン回路のスイッチ部の回路図である。図２３は実施例に係る表示装置のコモンキャン回路のスイッチ部のタイミングチャートである。
図２２に示すように、スイッチ部１３ＳＷのスイッチ回路ＣＳＷｎは、シフトレジスタ回路ＣＳＲｎの出力が入力される入力ノードｉｎ１、第１選択信号（ＶＣＯＭＳＥＬ１）が入力される入力ノードｉｎ２、第２選択信号（ＶＣＯＭＳＥＬ２）が入力される入力ノードｉｎ３を備える。さらに、スイッチ回路ＣＳＷｎは、スタート信号（ＣＭ＿ＲＳＴ）が入力される入力ノードｒｓ１、第２シフトクロック信号（ＣＭＣＫ２）が入力される入力ノードｒｓ２、第２制御信号（ＣＭ＿ＲＳＴ２）が入力される入力ノードｒｓ３を備える。さらに、スイッチ回路ＣＳＷｎは、交流駆動信号（ＶＣＯＭＡＣ）が入力される入力ノードｉｎ４、直流駆動信号（ＶＣＯＭＤＣ）が入力される入力ノードｉｎ５、昇圧制御信号（ＶＣＯＭＳＥＬＢＳＴ）が入力される入力ノードｉｎ６を備える。さらに、スイッチ回路ＣＳＷｎは、高電圧（ＶＧＨ）が入力される電源ノードｖｄｄ、低電圧（ＶＧＰＬ）が入力される電源ノードｖｓｓ、共通電極信号線ＣＬｎに共通電極信号（Ｃｎ）を出力する出力ノードｏｕｔを備える。
また、スイッチ回路ＣＳＷｎは、シフトレジスタ部１３ＳＲのシフトレジスタ回路ＣＳＲｎの出力が入力されるトランジスタＴ５３、Ｔ５４と、第１選択信号（ＶＣＯＭＳＥＬ１）および第２選択信号（ＶＣＯＭＳＥＬ２）のそれぞれが入力されるトランジスタ（第１０薄膜トランジスタ）Ｔ５９、トランジスタＴ６０と、昇圧用容量Ｃ１３、Ｃ１４とから構成される。スイッチ回路ＣＳＷｎは、保持ノード（第３保持ノード）Ｎ２３を高電圧（ＶＧＨ）に充電するトランジスタＴ６１と、保持ノードＮ２３を初期化充電用トランジスタＴ６２と、保持ノードＮ２３をリセットするトランジスタＴ６３と、保持ノードＮ２３を充電するトランジスタ（第９薄膜トランジスタ）Ｔ７２と、保持容量Ｃ１２とから構成される。スイッチ回路ＣＳＷｎは、ノードＮ２１をリセットするトランジスタＴ６４と、ノード（第１ノード）Ｎ２２をリセットするトランジスタＴ６５と、ノードＮ２２を充電するダイオードトランジスタＴ６６と、電圧緩和トランジスタＴ６７と、ノードＮ２２を昇圧するトランジスタ（第１１薄膜トランジスタ）Ｔ７１と、昇圧用容量Ｃ１５とから構成される。スイッチ回路ＣＳＷｎは、入力ノードｉｎ４に入力される交流駆動信号（ＶＣＯＭＡＣ）を出力するトランジスタ（第８薄膜トランジスタ）Ｔ６８と、入力ノードｉｎ５に入力される直流駆動信号（ＶＣＯＭＤＣ）を出力するトランジスタ（第７薄膜トランジスタ）Ｔ６９とから構成される。トランジスタＴ５３、Ｔ５４は、トランジスタＴ５９、Ｔ６０のゲート電極がブートストラップで昇圧された場合、シフトレジスタ部１３ＳＲのトランジスタＴ３６のソース−ドレイン間電圧を緩和する役割がある。
スイッチ回路ＣＳＷｎ＋１は、基本的にスイッチ回路ＣＳＷｎと同じ回路であるが、入力される信号が一部異なる。スイッチ回路ＣＳＷｎの入力ノードｉｎ１にはシフトレジスタ回路ＣＳＲｎの出力ノードｏ１の信号が入力されるが、スイッチ回路ＣＳＷｎ＋１の入力ノードｉｎ１にはシフトレジスタ回路ＣＳＲｎ＋１の出力ノードｏ１の信号が入力される。また、スイッチ回路ＣＳＷｎの入力ノードｒｓ２には第２シフトクロック信号（ＣＭＣＫ２）が入力されるが、スイッチ回路ＣＳＷｎ＋１の入力ノードｒｓ２には第１シフトクロック信号（ＣＭＣＫ１）が入力される。
スイッチ回路ＣＳＷｎのうちトランジスタＴ６８やトランジスタＴ６９、入力ノードｉｎ４、入力ノードｉｎ５、出力ノードｏｕｔはスイッチ部１３ＳＷ１に含まれ、残りのトランジスタや容量、入力ノードはスイッチ部１３ＳＷ２に含まれる。

【0041】

タッチ検出期間（ＴＳＰ）の動作について説明する。
まず、スイッチ部１３ＳＷは、リセット動作として、スタート信号（ＣＭ＿ＲＳＴ）のＨｉｇｈ電圧を入力ノードｒｓ１からトランジスタＴ６２に入力して、保持ノードＮ２３をＨｉｇｈ電圧に設定し、トランジスタＴ６４によりノードＮ２１をリセットすると共に、トランジスタＴ６５によりノードＮ２２をリセットする。
次に、シフトレジスタ部１３ＳＲの出力ノードｏ１のＨｉｇｈ電圧が入力ノードｉｎ１に入力されることにより、トランジスタＴ５９およびトランジスタＴ６０が導通し、入力ノードｉｎ２に入力される第１選択信号（ＶＣＯＭＳＥＬ１）がＨｉｇｈ電圧になると、トランジスタＴ５９のゲートであるノードＮ２４の電圧は、容量Ｃ１３の所謂ブートストラップ効果により更に昇圧され、ノードＮ２１にはＨｉｇｈ電圧が出力され、後述するようにノードＮ２２が昇圧され、トランジスタＴ６８が導通して交流駆動信号（ＶＣＯＭＡＣ）が出力ノードｏｕｔに出力される。ノードＮ２１にＨｉｇｈ電圧が出力され、トランジスタＴ６３により保持ノードＮ２３がリセットされ、トランジスタＴ６９が遮断する。
図２３に示すように、まず第１選択信号（ＶＣＯＭＳＥＬ１）がＨｉｇｈ電圧になると、ノードＮ２２がＨｉｇｈ電圧になる。次に、入力ノードｉｎ６に入力される位相差（１）の昇圧制御信号（ＶＣＯＭＳＥＬＢＳＴ）がＨｉｇｈ電圧になると、トランジスタＴ７１と容量Ｃ１５によりノードＮ２２は昇圧され更に高いＨｉｇｈ電圧となる（１段昇圧）。次に、入力ノードｉｎ４に入力される位相差（３）の交流駆動信号（ＶＣＯＭＡＣ）がＨｉｇｈ電圧になると、ブートストラップ効果でノードＮ２２は昇圧され更に高いＨｉｇｈ電圧となり（２段昇圧）、交流駆動信号（ＶＣＯＭＡＣ）を出力ノードｏｕｔへ出力する。スイッチ回路ＣＳＷｎは、２段の昇圧を行うことができるので、表示パネルの低電圧化にも対応することができる。
交流駆動信号（ＶＣＯＭＡＣ）がＬｏｗになり、位相差（４）後、昇圧制御信号（ＶＣＯＭＳＥＬＢＳＴ）がＬｏｗ電圧になると、ノードＮ２２は降圧され前記１段昇圧レベルまで下がる。さらに位相差（４）後、第１選択信号（ＶＣＯＭＳＥＬ１）がＬｏｗ電圧になるとノードＮ２２はＬｏｗ電圧になり、トランジスタＴ６８は遮断する。シフトレジスタ部１３ＳＲの出力ノードｏ１のＬｏｗ電圧が入力ノードｉｎ１に入力されることにより、トランジスタＴ５９およびトランジスタＴ６０が遮断する。
次に、シフトレジスタ部１３ＳＲの出力ノードｏ１のＬｏｗ電圧が入力ノードｉｎ１に入力されると入力ノードｒｓ２に入力される第２シフトクロック信号（ＣＭＣＫ２）がＨｉｇｈ電圧になるので、トランジスタＴ６１により保持ノードＮ２３をＨｉｇｈ電圧に充電し、トランジスタＴ６４によりノードＮ２１をリセットすると共に、トランジスタＴ６５によりノードＮ２２をリセットする。保持ノードＮ２３のＨｉｇｈ電圧によりトランジスタＴ６９が導通して直流駆動信号（ＶＣＯＭＤＣ）が出力ノードｏｕｔに出力される。一方、ノードＮ２２がリセットされているので、トランジスタＴ６８の遮断は維持される。

【0042】

書込み期間（ＰＳＰ）の動作について説明する。
まず、スイッチ部１３ＳＷは、リセット動作として、スタート信号（ＣＭ＿ＲＳＴ）の信号のＨｉｇｈ電圧を入力ノードｒｓ１に入力して、保持ノードＮ２３をＨｉｇｈ電圧に設定し、トランジスタＴ６４によりノードＮ２１をリセットすると共に、トランジスタＴ６５によりノードＮ２２をリセットする。
次に、シフトレジスタ部１３ＳＲの出力ノードｏ１のＨｉｇｈ電圧が入力ノードｉｎ１に入力されることにより、トランジスタＴ５９およびトランジスタＴ６０が導通し、入力ノードｉｎ３に入力される第２選択信号（ＶＣＯＭＳＥＬ２）がＨｉｇｈ電圧になると、トランジスタＴ６０のゲートであるノードＮ２５の電圧は、容量Ｃ１４の所謂ブートストラップ効果により更に昇圧され、ノードＮ２３にはＨｉｇｈ電圧が出力され、トランジスタＴ６９が導通して入力ノードｉｎ５に入力される直流駆動信号（ＶＣＯＭＤＣ）が出力ノードｏｕｔに出力される。ノードＮ２３にＨｉｇｈ電圧が出力されるので、トランジスタＴ６４によりノードＮ２１をリセットすると共に、トランジスタＴ６５によりノードＮ２２をリセットする。ノードＮ２２がリセットされているので、トランジスタＴ６８が遮断する。
次に、シフトレジスタ部１３ＳＲの出力ノードｏ１のＬｏｗ電圧が入力ノードｉｎ１に入力されると第２シフトクロック信号（ＣＭＣＫ２）がＨｉｇｈ電圧になるので、トランジスタＴ６１により保持ノードＮ２３をＨｉｇｈ電圧に充電し、トランジスタＴ６９の導通とトランジスタＴ６８の遮断が維持され、直流駆動信号（ＶＣＯＭＤＣ）が出力ノードｏｕｔに出力される。
しかし、図２１に示すように、書込み期間（ゲート回路動作期間（ＰＳＰ））に第１シフトクロック信号（ＣＭＣＫ１）および第２シフトクロック信号（ＣＭＣＫ２）が入力されないため、その期間、入力ノードｒｓ３に入力される第２制御信号（ＣＭ＿ＲＳＴ２）をＨｉｇｈ電圧とすることで、トランジスタＴ７２により保持ノードＮ２３をＨｉｇｈ電圧に充電する。保持ノードＮ２３のＨｉｇｈ電圧によりトランジスタＴ６９が導通して直流駆動信号（ＶＣＯＭＤＣ）が共通電極に出力される。なお、第１の方式で動作する場合は、ドライバＩＣ５のレジスタ等にホストコントローラから値を設定することにより、第２制御信号（ＣＭ＿ＲＳＴ２）はＬｏｗ電圧に固定するようにしてもよい。なお、回路構成によってはトランジスタＴ６２を設けなくてもよい。

【0043】

タッチ検出期間と次のタッチ検出期間の間（書込み期間（ＰＳＰ））も出力されるクロック信号を用いて信号ノードを充電しリークを防止するようにされる。信号ノードに大きな保持容量を付加しないので、保持容量の面積を縮小でき、回路幅を縮小でき、表示パネルを狭額縁化することができる。また、単チャネル薄膜トランジスタでコモンスキャン回路を構成することができるので、相補型薄膜トランジスタ（ＣＭＯＳ）を用いる必要がなく、製造プロセスが減少し、コストを削減することができる。

【符号の説明】

【0044】

１・・・表示パネル
２・・・バックライト
５・・・ドライバＩＣ
６・・・フレキシブル配線基板
７・・・フレキシブル配線基板
８・・・接続部
９・・・コネクタ
１０・・・アレイ基板
１１・・・共通電極
１２・・・ゲートスキャン回路（ＧＩＰ）
１３・・・コモンスキャン回路（Ｔｘ）
１３ＳＲ・・・シフトレジスタ部（Ｔｘ（Ｓ／Ｒ））
１３ＳＷ・・・スイッチ部（Ｔｘ（ＳＷ））
１４・・・入力端子
１５・・・画素部
２０・・・対向基板
２１・・・検出電極
３０・・・液晶層
４０・・・偏光板
５０・・・偏光板
１００・・・表示装置
ＣＬ１、ＣＬｎ・・・コモン線
ＤＬ１、ＤＬｍ・・・ドレイン線
ＧＬ１、ＧＬｋ・・・ゲート線
Ｐｍｋ・・・画素領域
ＰＴ１１、ＰＴｍ１、ＰＴ１ｋ、ＰＴｍｋ・・・画素電極
ＴＲ１１、ＴＲｍ１、ＴＲ１ｋ、ＴＲｍｋ・・・薄膜トランジスタ
ＴＤＬ１、ＴＤＬｊ・・・検出電極信号線
ＳＲｎ、ＳＲｎ・・・シフトレジスタ回路
ＳＲ１Ａ・・・シフトレジスタ回路
ＤＶｎ−１、ＤＶｎ、ＤＶｎ＋１、ＤＶｎ＋２・・・分割回路
ＤＶＤｎ・・・分割回路
ＣＳＲｎ、ＣＳＲｎ＋１・・・シフトレジスタ回路
ＣＳＷｎ、ＣＳＷｎ＋１・・・スイッチ回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】