特許 6383731 患者インターフェースモジュール（ＰＩＭ）における合成開口画像再構成システム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6383731

(24)【登録日】2018年8月10日

(45)【発行日】2018年8月29日

(54)【発明の名称】患者インターフェースモジュール（ＰＩＭ）における合成開口画像再構成システム

(51)【国際特許分類】

   A61B 8/12 20060101AFI20180820BHJP

【ＦＩ】

   A61B8/12

【請求項の数】18

【全頁数】22

(21)【出願番号】特願2015-550700(P2015-550700)

(86)(22)【出願日】2013年12月20日

(65)【公表番号】特表2016-501677(P2016-501677A)

(43)【公表日】2016年1月21日

(86)【国際出願番号】US2013077009

(87)【国際公開番号】WO2014105717

(87)【国際公開日】20140703

【審査請求日】2016年12月16日

(31)【優先権主張番号】61/746,733

(32)【優先日】2012年12月28日

(33)【優先権主張国】US

【前置審査】

(73)【特許権者】

【識別番号】515122402

【氏名又は名称】ボルケーノ コーポレイション

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(74)【代理人】

【識別番号】100091214

【弁理士】

【氏名又は名称】大貫 進介

(72)【発明者】

【氏名】ポール・ダグラス・コール

【審査官】 森口 正治

(56)【参考文献】

【文献】 特開２０１０−２７９５０６（ＪＰ，Ａ）

【文献】 特開２０１０−２６４２３１（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ａ６１Ｂ ８／００−８／１５

(57)【特許請求の範囲】

【請求項1】

直交内部調整回路と；
バッファ回路と；
再構成エンジン回路と、
を備えている血管内医用画像用再構成フィールドプログラマブルゲートアレイ（ＦＰＧＡ）回路であって、
前記再構成エンジン回路は、
信号の位相を測定する回路と；
フレーバー補間回路とを備えており、
信号の位相を測定する回路は、前記信号の中心周波数の各サイクルについての２つの複素数を形成するデジタル化点を含んでおり、
前記フレーバー補間回路は、フレーバー間のデータ値を補間して追加のフレーバーの位置での値を得るように構成され、
前記フレーバー補間回路は、ベースバンドＡスキャンに沿った信号の値と、隣接するベースバンドＡスキャンに沿った信号の値を使用して、フレーバーに対応する信号の値を得る、ＦＰＧＡ回路。

【請求項2】

前記直交内部調整回路は、前記信号の前記中心周波数のウエーブサイクルの約１／４だけ分離したデジタル化点から２つの複素数を提供するように構成されている、請求項１に記載のＦＰＧＡ回路。

【請求項3】

前記デジタル化点は、前記信号において少なくとも２つのノードを含む、請求項１に記載のＦＰＧＡ回路。

【請求項4】

前記デジタル化点は、前記信号におけるデータ点の２つのインターリーブセットを含む、請求項１に記載のＦＰＧＡ回路。

【請求項5】

前記２つのインターリーブセットは、前記信号の前記中心周波数のウエーブサイクルの約１／４だけ分離している、請求項４に記載のＦＰＧＡ回路。

【請求項6】

前記直交内部調整回路は、さらに、
遅延回路と；
平均化回路と；
前記遅延回路の信号から、前記平均化回路からの信号を減算するためのオフセット減算回路と；
前記オフセット減算回路のサンプルから複素数を与えるためのＩ／Ｑ変換回路と；
Ｉ／Ｑ変換回路からの複素数値を補間するための補間回路と、
を備えている、請求項１に記載のＦＰＧＡ回路。

【請求項7】

トランスデューサ要素のアレイを備えているカテーテルと；
前記カテーテルと連通している患者インターフェースモジュール（ＰＩＭ）と
を備えている組織画像を採取するためのシステムであり、前記ＰＩＭは、
パルス送信器回路と；
アナログ／デジタル変換回路と；
再構成ＦＰＧＡ回路とを備えており、
前記再構成ＦＰＧＡ回路は、
直交内部調整回路と；
バッファ回路と；
再構成エンジン回路とを備えており、
前記再構成エンジン回路は、
信号の位相を測定するための回路と；
フレーバー補間回路とを備えており、
信号の位相を測定するための前記回路は、
前記信号の中心周波数の各サイクルの２つの複素数を形成するデジタル化点を含んでおり、
前記フレーバー補間回路は、フレーバー間のデータ値を補間して追加のフレーバーの位置での値を得るように構成され、
前記フレーバー補間回路は、ベースバンドＡスキャンに沿った信号の値と、隣接するベースバンドＡスキャンに沿った信号の値を使用して、フレーバーに対応する信号の値を得る、システム。

【請求項8】

前記トランスデューサ要素のアレイは、超音波トランスデューサを備えている、請求項７に記載のシステム。

【請求項9】

前記信号の前記中心周波数は、前記超音波トランスデューサの応答スペクトルにおける中心周波数である、請求項８に記載のシステム。

【請求項10】

前記トランスデューサ要素のアレイは、圧電トランスデューサ、圧電微細加工超音波トランスデューサ（ＰＭＵＴ）装置、容量性微細加工超音波トランスデューサ（ＣＭＵＴ）装置および光コヒーレンストモグラフィー（ＯＣＴ）装置からなる群から選択された一つを備えている、請求項７に記載のシステム。

【請求項11】

複数のトランスデューサからの信号を受信すること；
アナログ／デジタル変換器において前記信号を処理すること；
複素対数におけるデータ点を整理すること；
アキュミュレーターを用いて複素対数の位相を調整すること；
フレーバー間の複素データ点を補間して追加のフレーバーの位置での値を得ることであって、ベースバンドＡスキャンに沿った信号の値と、隣接するベースバンドＡスキャンに沿った信号の値を使用して、フレーバーに対応する信号の値を得ること
を備えている、画像再構成方法。

【請求項12】

複素対数におけるデータ点を整理することは、第１サブセットデータ点および第２サブセットデータ点をインターリーブすることを含む、請求項１１に記載の方法。

【請求項13】

第１サブセットデータ点および第２サブセットデータ点をインターリーブすることは、事前に選択された位相により前記第２サブセットデータ点から分離した前記第１サブセットデータ点を選択することを含む、請求項１２に記載の方法。

【請求項14】

前記事前に選択された位相は、前記信号の中心周波数の１／４ウエーブサイクルである、請求項１３に記載の方法。

【請求項15】

第１サブセットデータ点および第２サブセットデータ点の少なくとも１つが、前記信号における一連のノードを含む、請求項１２に記載の方法。

【請求項16】

トランスデューサ間の選択された位相角により分離された前記複数のトランスデューサからの信号を収集することによりフレーバーを選択することをさらに含んでいる、請求項１１に記載の方法。

【請求項17】

フレーバー間の複素データ点を補間することは、複素データ点の線形補間を用いることを含む、請求項１１に記載の方法。

【請求項18】

フレーバー間の複素データ点を補間することは、４点空間フィルターを用いて前記複素データ点をフィルターにかけることを含む、請求項１１に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、一般的に生体内の血管内超音波（ＩＶＵＳ）撮像に関し、特に超音波トランスデューサのアレイを備えたソリッドステートカテーテルで採取したデータから画像を得るＩＶＵＳ患者インターフェースモジュール（ＰＩＭ）に関する。

【背景技術】

【0002】

血管内超音波（ＩＶＵＳ）撮像は、人体内の動脈などの病変血管の診断ツールとして介入心臓病学において、処置が必要かの判定、介入のガイドおよび/またはその有効性の評価をするために広く使用されている。ＩＶＵＳ撮像では、意図する血管の画像を作成するのに超音波エコーを使用する。超音波はほとんどの組織および血液を容易に通過するが、組織構造（血管壁の種々の層など）、赤血球および意図する他の特徴から生じる不連続部から部分的に反射する。患者インターフェースモジュール（ＰＩＭ）を介してＩＶＵＳソリッドステートカテーテルに接続したＩＶＵＳ撮像システムは、受信した超音波エコーを処理して、ソリッドステートカテーテルを配置した血管の断面像を生成する。

【0003】

既存のソリッドステートＩＶＵＳカテーテルでは、データを獲得するのに広帯域幅が必要であること、大量のデータを格納するための高記憶装置が必要であることおよび多量の計算が必要であることなど、システムが複雑であるが、有用な診断情報が得られる。したがって、簡単なシステムを用いて、血管の状態についてのより貴重な洞察を得るために画像品質を高める必要がある。

【発明の概要】

【発明が解決しようとする課題】

【0004】

したがって、コンパクトで効率的な回路構成および血管内超音波システムに使用されるソリッドステートＩＶＵＳカテーテルに接続するための電気的インターフェースを提供するための改善した装置、システムおよび方法がまだ必要とされている。

【課題を解決するための手段】

【0005】

本明細書で開示される実施態様によれば、再構成フィールドプログラマブルゲートアレイ（ＦＰＧＡ）回路は、直交内部調整回路と；バッファ回路と；再構成エンジン回路とを備えており、前記再構成エンジン回路は信号の位相を測定する回路と；フレーバー補間回路とを備えており、信号の位相を測定する回路は前記信号の中心周波数の各サイクルについての２つの複素数を形成するデジタル化点を含んでいる。

【0006】

本明細書で開示される実施態様によれば、組織画像を採取するためのシステムは、患者インターフェースモジュール（ＰＩＭ）を備え、前記ＰＩＭはパルス送信器回路と；アナログ／デジタル変換回路と；再構成ＦＰＧＡ回路と；遠位端付近に検出ヘッドを有するカテーテルであって、前記検出ヘッドがトランスデューサ要素アレイを備えているカテーテルとを備えており、前記再構成ＦＰＧＡ回路は直交内部調整回路と；バッファ回路と；再構成エンジン回路とを備えており、再構成エンジン回路は信号の位相を測定するための回路と；フレーバー補間回路とを備えており、信号の位相を測定するための前記回路は前記信号の中心周波数の各サイクルの２つの複素数を形成するデジタル化点を含むことができる。

【0007】

ある実施態様によれば、画像再構成方法は、複数のトランスデューサからの信号を受信すること；アナログ／デジタル変換器において前記信号を処理すること；複素対数におけるデータ点を整理すること；アキュミュレーターを用いて複素対数の位相を調整すること；フレーバー間の複素データ点を補間することを備えることができる。

【0008】

本開示のこれらおよび他の実施態様を、以下において添付図面を参照しながらさらに詳細に説明する。

【図面の簡単な説明】

【0009】

【図1】本開示の実施態様による撮像システムの概略図である。

【図2】本開示のある実施態様によるＩＶＵＳ撮像システムに使用されるソリッドステート患者インターフェースモジュール（ＰＩＭ）の部分概略図である。

【図3】本開示のある実施態様による、検出ヘッドおよび超音波ビームを生成するトランスデューサ要素のアレイの部分概略図である。

【図4】本開示のある実施態様による、信号を処理するための４倍トランスデューサ周波数(4XDQS)法でのデジタル直交サンプリングの部分図である。

【図5】本開示のある実施態様による、画像再構成用再構成フィールドプログラマブルゲートアレイ（ＦＰＧＡ）回路の部分ブロック図である。

【図6】本開示のある実施態様による、デジタル信号処理用Ｉ／Ｑ内部調整回路の部分図である。

【図7】本開示のある実施態様による、画像再構成用再構成エンジンの部分図である。

【図8】本開示のある実施態様による、画像再構成用フレーバーブロックの部分図である。

【図9】本開示のある実施態様により処理した音響信号の点広がり関数（ＰＳＦ）のグラフである。

【図10】本開示のある実施態様により処理した音響信号のＰＳＦのグラフである。

【図11】本開示のある実施態様による画像再構成方法のフローチャートである。

【0010】

図面において、同じ参照番号の要素は同じまたは類似の機能を有している。

【発明を実施するための形態】

【0011】

本開示の原理を理解しやすくする目的で、図面に示した実施態様に言及し、特定の用語を用いて具体的に説明する。しかしながら、それらは本開示の範囲を限定するものではない。記載の装置、システムおよび方法に対するいずれの変更およびさらなる修正、ならびに本開示の原理のさらなる応用は、開示に関係する当業者により通常おこなわれているように、十分に想定され、本開示内に含まれる。特に、１つの実施態様に関して説明される特徴、構成要素および/または工程は、本開示の他の実施態様に関して説明される特徴、構成要素および/または工程と組み合わせることができる。しかしながら、簡潔とするために、これらの組み合わせの非常に多くの重複するところは、別個には説明しない。

【0012】

本明細書に開示されている実施態様によるＩＶＵＳソリッドステートカテーテルにおいて、複数の超音波トランスデューサが検出ヘッド付近に位置する。本明細書で開示されているソリッドステートカテーテルまたはソリッドステート患者インターフェースモジュール（ＰＩＭ）は、撮像を容易にするためにトランスデューサを物理的に回転することを必要としないカテーテルまたはＰＩＭとして理解される。さらに、ある実施態様によれば、ソリッドステートカテーテルまたはソリッドステートＰＩＭなどのソリッドステートコンポーネントは、互いに独立して分離または交換できる部品のない、シングルピース製コンポーネントを備えていてもよい。検出ヘッドを、可撓性ドライブシャフトの先端付近のカテーテルの遠位端に配置する。ある実施態様によれば、ドライブシャフトは、意図する血管に挿入されるプラスチックシース内部に位置してもよい。プラスチックシースは、血管組織をカテーテル内のワイヤから保護し、超音波信号が自由に検出ヘッドから組織内に伝搬し、戻ることを可能とする。互いに隣接する超音波トランスデューサ群は、トランスデューサを互いに固定位相で刺激したときに合成開口を形成してもよい。合成開口は、検出ヘッドの側部に位置し、カテーテルの長尺軸から半径方向に外側に向いている。トランスデューサは、異なる焦点深度を有する超音波ビーム群を照射した各点での種々の組織構造から反射した戻りエコーを聞き取る。これにより、ＩＶＵＳ像におけるＡスキャンが形成される。隣接するトランスデューサまたは開口群を順次選択することにより、検出ヘッドの全周をカバーして、カテーテル周囲のＡスキャンを収集してもよい。したがって、方位方向において約３６０°検出ヘッドを包囲する血管組織をカバーする２Ｄ画像（Ｂスキャン）を、Ａスキャンの収集から形成してもよい。

【0013】

Ａスキャンにより、検出ヘッドの中心にある放射状線に沿った血管組織の一次元（１Ｄ）情報が得られる。最深焦点距離が検出ヘッドにおける合成開口により可能である限り、Ａスキャンは検出素子から血管組織に延びる。ＩＶＵＳ撮像システムは、検出ヘッドの周囲の一連の数百または数千のＡスキャンラインから、血管断面の二次元表示させる。画像を正確なものとするために、カテーテルの長尺軸から半径方向に延びている複数のＡラインスキャンを使用して、連続２Ｄ表示をアセンブルする。これには、複雑なハードウエア管理が必要であり、データ処理速度およびバンド幅要件について大きな負担となる。例えば、ある実施態様によれば、５１２または１０２４以下のＡスキャンを、血管組織のスムーズな２Ｄ画像を形成するために、検出ヘッドの周囲付近に使用してもよい。本明細書に開示されている画像再構成システムの実施態様によれば、減少したＡスキャン数を使用して正確なＩＶＵＳ画像を得てもよい。

【0014】

本明細書と一致するある実施態様によれば、ソリッドステートＩＶＵＳカテーテルから画像を生成するのに使用される合成開口再構成システムの構成が提供される。この構成によれば、効率的な画像再構成アルゴリズムが得られ、画像品質を犠牲にすることなくハードウエアの複雑性を減少できる。一般的に、本明細書に開示されている回路構成およびシステムは、「画像再構成」システムと称することができる。本明細書で開示されている画像再構成システムの複雑性の減少（および電力損）は、電流データ処理構成と比較して、１６倍以上であることができる。この複雑性の減少により、画像再構成システムを本明細書で開示されているソリッドステートＰＩＭ内に配置するなどのシステム分割についての新たな可能性が高まる。

【0015】

図１は、本開示の実施態様によるＩＶＵＳ撮像システム１００を示す。ある実施態様によれば、ＩＶＵＳ撮像システム１００は、複数の超音波トランスデューサを有する検出ヘッド１５０を備えた撮像システムである。検出ヘッド１５０における複数の超音波トランスデューサは、カテーテル１０２の長尺軸（図１におけるＺ軸）に集中して周囲に沿って配置されたトランスデューサ要素（例えば、１６、３２、６４、９６、１２８または他の好適な数）のアレイを形成してもよい。ある実施態様によれば、ＩＶＵＳ撮像システムは、ソリッドステートＩＶＵＳカテーテル１０２と、患者インターフェースモジュール（ＰＩＭ）１０４と、ＩＶＵＳ制御システム１０６と、ＩＶＵＳ制御装置１０６により生成したＩＶＵＳ画像を表示するモニター１０８とを備えている。ソリッドステートカテーテル１０２は、ある実施態様によれば、遠位端付近に検出ヘッド１５０を備えている。ある実施態様によれば、ソリッドステートカテーテル１０２の一部分は、検出ヘッド１５０を越えて延びて、ソリッドステートカテーテル１０２の先端を形成してもよい。ＰＩＭ１０４は、適切なインターフェース仕様を実行して、ソリッドステートカテーテル１０２を支持する。ある実施態様によれば、ＰＩＭ１０４は、一連の送信トリガー信号と制御波形を生成して検出ヘッド１５０における超音波トランスデューサの操作を調整する。

【0016】

本明細書に開示されている実施態様による画像再構成システムは、ソリッドステートＰＩＭ１０４に組み込むのに十分な程度にコンパクトである。したがって、ある実施態様によるＩＶＵＳ撮像システム１００は、複数の周辺装置をホスティングする「ハブ」として動作する汎用制御システム１０６を備えていてもよい。各周辺装置は、ソリッドステートＰＩＭ１０４などのそれ自体の特定用途向けインターフェースを取り付けて有していてもよい。周辺ＰＩＭは、２Ｄ再構成画像および/または他のデータを「ハブ」制御システム１０６に提供して、画像または他のデータを表示および/またはより詳細な画像／データ処理をおこなうようにしてもよい。

【0017】

本明細書に開示されている実施態様による再構成システムは、より高頻度で動作するトランスデューサのより大きなアレイを備えた検出ヘッド１５０を収容している。例えば、ある実施態様によれば、９６〜１２８までのトランスデューサ要素を有するアレイを備えていてもよい。このようなトランスデューサ要素は、より多数のトランスデューサ要素により空間分解能を高め、ＩＶＵＳ画像品質を改善してもよい。さらに、本明細書に開示されている実施態様によれば、より高頻度で検出ヘッド１５０においてトランスデューサアレイを動作させることができる。

【0018】

検出ヘッド１５０におけるトランスデューサ要素のアレイは、超音波信号を、ＰＩＭ１０４からトリガー信号を受信した後に意図する組織に送信する。また、検出ヘッド１５０における超音波トランスデューサは、組織から受信したエコー信号を、ＰＩＭ１０４により処理される電気信号に変換する。また、ＰＩＭ１０４は、高圧および低圧ＤＣ電源を供給して、ＩＶＵＳソリッドステートカテーテル１０２の動作をサポートする。ある実施態様によれば、ＰＩＭ１０４は、ＤＣ電圧を、検出ヘッド１５０においてトランスデューサを駆動する回路に供給する。

【0019】

また、図１は、Ｚ軸をソリッドステートカテーテル１０２の長手方向に沿って配向した３次元（３Ｄ）座標系ＸＹＺを示す。図１に一致する座標軸を、本開示全体を通じて使用する。当業者には、座標軸の特定の選択は本開示と一致する実施態様を限定するものではないことが分かるであろう。

【0020】

制御システム「ハブ」を有するＩＶＵＳシステム１００の実施態様によれば、複数のソリッドステートＰＩＭ１０４は、制御システム１０６において共通ハードウエアを共有してもよい。ある実施態様によれば、様式特異的ハードウエアは、周辺ソリッドステートＰＩＭ１０４に位置させてもよい。このようなシステム構成は、「ハブおよびスポーク」システムと称することができる。ある実施態様によれば、制御システム１０６は、ディスプレイ１０８および、種々の機器様式に共通のユーザーインターフェース要素を管理する。さらに、本明細書に開示されている画像再構成システムは、ある実施態様によれば、ＰＩＭ１０４における各機器の様式に特異的である。本開示と一致する実施態様によれば、ソリッドステートＰＩＭ１０４からホスト制御システム１０６に直接、使用可能なデータ速度でデジタルフォーマットにおいて、再構成Ａスキャンイメージデータを供給することができる。制御システム１０６において、Ａスキャンイメージデータを、２Ｄ組織画像（例えば、断面画像）としてスキャン変換および表示する。

【0021】

図２は、本開示のある実施態様による、ＩＶＵＳ撮像システム１００に使用される患者インターフェースモジュール（ＰＩＭ）１０４の部分図である。図２は、再構成フィールドプログラマブルゲートアレイ（ＦＰＧＡ）回路２５０を備えて、アナログ／デジタル変換器（ＡＤＣ）回路２１６により提供されるデジタル信号から、コミュニケーションプロトコル回路２１８に画像再構成データを提供するＰＩＭ１０４をより詳細に示す。ある実施態様によれば、再構成システムは、再構成ＦＰＧＡ２５０に設けられる。ＦＰＧＡ２５０は、データおよびコマンドを保存する記憶回路と、保存されたデータを用いてコマンドを実施するプロセッサ回路と、ＡＤＣ回路２１６から受信したデータとを備えている。ある実施態様によれば、ＦＰＧＡ２５０は、ＡＤＣ回路２１６により提供されるデータを一時的に保存するためのバッファメモリを備え、一方、プロセッサ回路は異なるデータ部分に関連する操作を実施する。

【0022】

図２は、テレスコープ１２２に嵌合するコネクタ１１８によりソリッドステートＰＩＭ１０４に取り付けたシャフト１１４を示す。テレスコープ１２２は、ソリッドステートカテーテル１０２の長さを調整可能にしている。また、ＰＩＭ１０４は、パルス送信器回路２１２を備えていて、複数のパルス信号２２３を検出ヘッド１５０におけるトランスデューサに提供する。検出ヘッド１５０におけるトランスデューサは、電気信号２２４を受信増幅回路２１４に送信する。電気信号２２４は、受信増幅器２１４により増幅される。ある実施態様によれば、電気信号２２４は、検出ヘッド１５０におけるトランスデューサにより検出される血管組織からのエコー応答を含むアナログ信号である。アナログ／デジタル変換器（ＡＤＣ）２１６は増幅器２１４からの増幅信号をデジタル信号に変換し、その信号はＰＩＭ１０４からＩＶＵＳ制御システム１０６に通信プロトコル回路２１８により転送される。

【0023】

クロック／タイミング回路２００は、トランスミッタタイミング信号２２２をパルス送信器２１２に提供し、安定なシステムクロックを用いてデジタル化信号２２６をＡＤＣ回路２１６に提供する。ある実施態様によれば、信号２２２および２２６は互いに同期している。したがって、ある実施態様によれば、トランスミッタタイミング信号２２２およびデジタル化信号２２６は同じ位相を有しているか、またはそれらの相対位相はやがてクロック／タイミング回路２００の分解能内に固定される。ある実施態様によれば、クロック／タイミング回路２００は、位相ロックループ（ＰＬＬ）また周波数ロックループ（ＦＬＬ）を備えており、互いの有理分数である周波数を有する信号２２２および２２６を生成する。

【0024】

本開示に一致する実施態様によれば、検出ヘッド１５０において異なる種類のトランスデューサ、例えば、従来のＰＺＴ装置、圧電微細加工超音波トランスデューサ（ＰＭＵＴ）装置、容量性微細加工超音波トランスデューサ（ＣＭＵＴ）装置および/またはそれらの組み合わせを備えることができる。ある実施態様によれば、クロック／タイミング回路２００および再構成ＦＰＧＡ２５０は、血管内光学コヒレントトモグラフィ（ＯＣＴ）撮像などの光学的手法を用いたＰＩＭ１０４の様式に含まれる。ＯＣＴ撮像において、トランスデューサは、光ファイバー、フィルター要素、またはある種の他のスペクトル分散光学コンポーネントおよび光検出器を備えることができる。

【0025】

ある実施態様によれば、再構成ＦＰＧＡ２５０は、外部メモリを用いて収集したデータをＰＩＭ１０４に保存してもよい。再構成ＦＰＧＡ２５０のある実施態様によれば、再構成ＦＰＧＡ２５０に備えられたメモリ回路がデータ処理操作をおこなうのに十分なように、簡略化したデータ処理スキームを使用する。したがって、ある実施態様によれば、減少した外部リンク数を有するソリッドステートＰＩＭ１０４は、ソリッドステートＩＶＵＳカテーテル１０２を支持する。ある実施態様によれば、ＰＩＭ１０４は、各々が中心周波数が約２０ＭＨｚ（１ＭＨｚ＝１０⁶Ｈｚ）、最大３０ＭＨｚで動作する１２８以下のトランスデューサ要素を備えた検出ヘッド１５０を有するソリッドステートカテーテル１０２を支持する。

【0026】

ある実施態様によれば、ＰＩＭ１０４における再構成ＦＰＧＡ２５０は、異なるＡスキャンラインの間の補間操作を含むグレイスケールＡスキャンを生成するように構成される。スキャン変換および表示は、ＩＶＵＳ制御システム１０６においておこなわれる。ある実施態様によれば、Ａスキャンラインのグレイスケール演算により、複数の密集したＡスキャンラインからのデータを結合する。Ａスキャンラインにおけるデータ点の大きさを、アキュムレータおよび最小値フィルタリングと最大値フィルタリングを用いた中央値フィルタリングを用いて平均する。グレイスケール演算は、平均大きさ値の対数スケールを形成することを含む。グレイスケール演算で得られる対数値は、瓶に分布され、一定カラーレベルが各瓶に割り当てられ、Ａスキャンにより形成された２Ｄ画像における各点について「グレイスケール」値を形成する。ある実施態様によれば、ネイティブベースバンドＡスキャンデータはＰＩＭ１０４においておこなわれ、Ａスキャン補間およびグレイスケール変換はＩＶＵＳ制御システム１０６においておこなわれる。

【0027】

ある実施態様によれば、通信プロトコル回路２１８は、ＩＶＵＳ制御システム１０６に対して相対的に低帯域幅のリンクを使用する。例えば、ある実施態様によれば、通信プロトコル回路２１８とＩＶＵＳ制御システム１０６との間で８〜１２メガバイト／秒の通信帯域幅を使用する。ＰＩＭ１０４とＩＶＵＳ制御システム１０６との間のリンクについて低帯域幅を用いた実施態様は、「ハブおよびスポーク」システム構成に好適である。実際に、ＩＶＵＳ制御システム１０６における広帯域幅通信プロトコル回路は、多数のＰＩＭ１０４（各々が低通信帯域幅要件を有する）に対応することができる。

【0028】

図３は、ある実施態様による、検出ヘッド１５０および超音波ビームを生成するトランスデューサ要素１５１−１、１５１−２、１５１−３、１５１−４および１５１−５（まとめてトランスデューサ要素１５１と称する）のアレイの部分図を示す。ある実施態様によれば、超音波トランスデューサ１５１は、カテーテル１０２から放射状に外側に超音波ビーム３２０−１、３２０−２または３２０−３（まとめてビーム３２０と称する）を照射する合成開口を形成する。ある実施態様によれば、合成開口は、検出ヘッド１５０におけるトランスデューサ要素群を同時にトリガーするか、または同相でトリガーすることにより生成する。さらに、ある実施態様によれば、検出ヘッド１５０における合成開口は、トランスデューサ要素群を互いの間で特定の位相差でトリガーするときに超音波ビームを生成する。

【0029】

合成開口におけるトランスデューサ要素１５１の各々の間の位相差は、超音波ビームが事前に選択された焦点ゾーン３１０−１、３１０−２または３１０−３（まとめて焦点ゾーン３１０と称する）に集中するように選択される。図３には３つの焦点ゾーン３１０が示されているが、当業者には、より多くの焦点ゾーン３１０を選択される各方向に使用できることが分かるであろう。ある実施態様によれば、各Ａスキャンラインについて、１０、１６、２０またはそれ以上の焦点ゾーンを使用してもよい。ある実施態様によれば、単一の焦点ゾーンまたは２つの焦点ゾーン３１０を使用してもよい。焦点ゾーン３１０を画定する合成開口におけるトランスデューサ要素１５１間の位相差は、好適遅延トリガー信号を各トランスデューサ１５１に供給することにより、電子的に生成してもよい。焦点ゾーン３１０を形成するために時間遅延させた電子的トリガーパルスの配置は、「電子レンズ」と称される。電子レンズはクロック／タイミング回路２００およびパルス送信回路２１２に作成してもよい（図２参照）。

【0030】

ある実施態様によれば、合成開口におけるトランスデューサ１５１間の位相差は、超音波ビームが半径方向を中心として所定の方位角φで生成されるように選択される。事前に選択した方向を、「フレーバー」と称することができる。例えば、半径方向は、要素１５１−３に対応する合成開口の中央部における検出ヘッド１５０の断面の曲率に対して垂直な方向として定義できる（図１におけるＸ軸）。したがって、トランスデューサ１５１間の相対位相を調整して、超音波は半径方向３３０−１に沿って焦点ゾーン３２０に集めることができる。ある実施態様によれば、要素１５１間の相対位相を調整することにより、超音波ビームは、方位方向Δφ₂に沿った「フレーバー」３３０−２に沿って形成される。方位方向Δφ₂は、２つの隣接するトランスデューサ１５１間に形成される角度Δφ₃の実質的に半分の角度に対する。ある実施態様によれば、角度Δφ₃は０．１ラジアンであることができ、したがって、角度Δφ₂は約０．０５ラジアンであることができる。半径方向３３０−１（Δφ＝０）に沿ったＡスキャンは、ベースバンドＡスキャンと称することができる。

【0031】

本明細書に開示されている実施態様によれば、焦点およびフレーバー情報を保存するコンパクトで正確な方法が提供される。複数の焦点ゾーン３１０および複数のフレーバーに基づくスキームは、合成開口内の各トランスデューサ要素１５１についての保存位相情報に依存する。位相値は、場合によっては、Ａスキャンに使用される異なる焦点ゾーンに沿って各フレーバーについて保存される。例えば、フレーバー３３０−１における要素１５１−１からの音響フロントと要素１５１−２からの音響フロントとの間の相対位相は、線３３０−１（Ｘ軸）に沿った点での検出ヘッド１５０からの距離ｆを中心とする焦点ゾーンについての値（ｘ−ｆ）²に依存する。要素１５１−１からの音響フロントと要素１５１−２からの音響フロントとの間の相対位相は、フレーバー３３０−２について、（ｘ’−ｆ）²値との関係でも異なる。ここでｘ’はＸ軸に対して角度Δφ₂をなす線に沿った検出ヘッド１５０からの距離である。

【0032】

ある実施態様によれば、Ａスキャンにおいて使用される異なる焦点ゾーンに沿った各フレーバーについての位相値を保存することは、位相値の第１差を保存することにより簡略化される。このような実施態様によれば、位相の２つの値ごとに、単一数、すなわち、２つの連続する位相値の間の差が保存される。位相差は、ある実施において再構成ＦＰＧＡ２５０におけるアキュムレータレジスターに保存される。したがって、フレーバースキャンを画定する線に沿った各点での位相値は、初期位相値も保存されることを前提として、アキュムレータを用いて演算できる。

【0033】

ある実施態様によれば、位相値の第２差を使用することにより、保存がさらに簡略化される。そのような実施態様によれば、３つの位相値ごとに、単一数、すなわち、第１位相値、第２位相値および第３位相値との間の第２差を保存する。例えば、第２差は、第３位相値と第２位相値との間の差から、第２位相値と第１位相値との間の差を差し引くことにより得ることができる。したがって、フレーバースキャンを画定する線に沿った各点での位相値を、再構成ＦＰＧＡ２５０における２つのアキュムレータを用いて算出される。第１アキュムレータは位相値間の差を保存し、第２アキュムレータは第１アキュムレータにおける値の差を保存する。ある実施態様によれば、上記した第２差法により、約３２キロバイトのメモリに保存される１２８のトランスデューサ要素を備えたセンサヘッドにおける４つの異なるフレーバーについての焦点マップを可能にする。ソリッドステートカテーテル１０２を中心として１２８（トランスデューサ）ｘ４（フレーバー）＝５１２Ａスキャンラインを有するこのような実施態様によれば、視野全体を通して位相精度を１度、より向上させることができる。

【0034】

図４は、本開示のある実施態様によるトランスデューサ要素において受信された信号４０５を処理する４ＸＤＱＳ４００法の部分図である。音響信号４０５は、受信増幅器２１４による増幅後の電圧値を表す（図２参照）。図４の縦軸における電圧値は、任意単位で示されている。図４の横軸は時間（任意単位）を表す。信号４０５は、トランスデューサ要素が中心周波数Ｆｃを中心とした周波数バンドを有する音響インパルスを生じた後、検出ヘッド１５０においてトランスデューサ要素により受信されたエコー信号であることができる。中心周波数Ｆｃは、トランスデューサ要素の共鳴周波数であることができる。中心周波数Ｆｃは、本明細書において開示されている画像再構成システムの性能を向上するように選択してよい。例えば、Ｆｃは、２０ＭＨｚ以上、３０ＭＨｚ以下でよい。検出ヘッド１５０におけるトランスデューサ要素の周波数バンドは、Ｆｃの約２５％〜約５０％でよい。例えば、Ｆｃが２０ＭＨｚである実施態様によれば、トランスデューサ要素の周波数バンドは、１５ＭＨｚ〜２５ＭＨｚの周波数を含むことができる。

【0035】

また、図４は、信号４００の振幅を調節するエンベロープ４５０を示す。エンベロープ４５０は、ある実施態様によれば、血管組織において生じる音響インパルスに対する弾性応答から得られる。図４におけるサンプリング法４ＸＤＱＳ４００は、サンプリング点４０１および４０２を含む。サンプリング点４０１および４０２は、クロック／タイミング回路２００により供給されるデジタル化信号２２６にしたがってＡＤＣ回路２１６（図２参照）により選択されるデジタル化点であることができる。ある実施態様によれば、サンプリング点４０１は、やがてサンプリング点４０２とインターリーブ、すなわち、サンプリング点４０１の各々よりサンプリング４０２が先行する。同様に、ある実施態様によれば、サンプリング点４０２の各々よりも、サンプリング点４０１が先行する。したがって、全てのサンプリング点の約１／２がサンプリング点４０１であり、全てのサンプリング点の約１／２がサンプリング点４０２である。さらにある実施態様によれば、サンプリング点４０１とサンプリング４０２のインターリーブは、ＡＤＣ回路２１６により供給されるサンプリング点４０１および４０２を含むデジタル値を用いて、再構成ＦＰＧＡ２５０により実施される。

【0036】

最良の超音波再構成のフィデリティを得るために、ＡＤＣ回路２１６は、エコー信号４００から予測される最大周波数よりも高いサンプリング周波数Ｆｓでサンプリング点４０１および４０２を選択する。ある実施態様によれば、Ｆｓは、エコー信号４０５において予測される最大周波数の２倍以上であることができる。例えば、エコー信号４００がＦｃのほぼ２０ＭＨｚを中心としている実施態様によれば、サンプリング周波数Ｆｓは８０ＭＨｚでよい。より一般的には、トランスデューサが周波数Ｆｃを中心とする狭帯域幅超音波スペクトルを生じる実施態様によれば、サンプリング周波数Ｆｓは、ほぼ４×Ｆｃとして選択できる。したがって、本開示に一致する実施態様によれば、方法４ＸＤＱＳ４００は、インターリーブサンプリング点４０１とサンプリング点４０２を、サンプリング点４０１が多かれ少なかれ、信号４００のピークと谷と重なり合い、サンプリング点４０２が多かれ少なかれ信号４０５のノード値（電圧ゼロ）と重なり合うように分離する。ある実施態様によれば、サンプリング点４０２は、クロック／タイミング回路２００により供給されるデジタル化信号２２６において約９０°の位相差だけサンプリング点４０１から遅れてもよい。

【0037】

ＡＤＣ回路２１６により供給されるデジタル化点を、サンプリング点４０１および４０２にインターリーブすることにより、再構成ＦＰＧＡ２５０は、ＡＤＣ回路２１６の周波数の約１／２で動作する。これにより、再構成ＦＰＧＡ２５０の負荷要件および処理能を減少する。例えば、Ｆｃが約２０ＭＨｚで選択され、Ｆｓが約８０ＭＨｚで選択されるとき、ＦＰＧＡ２５０は約４０ＭＨｚの周波数Ｆｉで動作できる。本開示と一致するＦＰＧＡ２５０の実施態様によれば、ＦＰＧＡ２５０がＡＤＣ回路２１６の周波数の１／２で動作するとともに、データの位相情報が失われることがなく、且つフィデリティが向上する利点が得られる。この理由は、サンプリング点４０１および４０２を組み合わせて直交法（Ｉ／Ｑ）を使用して複素数値を形成するからである。例えば、点４０１ａ、４０１ｂ、４０２ａおよび４０２ｂを整理して２つの複素数ｃ１およびｃ２とすることができる：

【数1】

（式中、Ｖ_401a、Ｖ_402a、Ｖ_401bおよびＶ_402bはそれぞれサンプリング点４０１ａ、４０１ｂ、４０２ａおよび４０２ｂに対応する電圧値である）。ある実施態様によれば、４ＸＤＱＳ４００で、周波数Ｆｃを包含する信号４０５の各サイクルについて複素対数（ｃ１、ｃ２）が得られる。例えば、複素数値ｃ１およびｃ２は、周波数Ｆｃを有する信号において、ピーク、谷および２つの連続するノードを持つことできる。

【0038】

ある実施態様によれば、方法４ＸＤＱＳ４０５を使用することにより、クロック／タイミング回路２００におけるデジタル化信号２２６に対して全位相θを調整することにより周波数Ｆｃでエコー信号４００の位相を正確に求めることがきる。したがって、例えば、位相θを調整することにより、ｃ１およびｃ２の実部Ｒｅ（ｃ１）およびＲｅ（ｃ２）の値を最大化することができるとともに、虚部Ｉｍ（ｃ１）およびＩｍ（ｃ２）の値も値θoについて最小化できる。したがって、θoは、周波数Ｆｃでのエコー信号４０５の位相を決定する。十分に狭い帯域のトランスデューサについて、中心周波数Ｆｃからわずかにはずれているエコー信号の位相も、θoにより求めることができる。

【0039】

したがって、場合によっては、方法４ＸＤＱＳ４００による画像再構成のフィデリティは、典型的に高サンプリング周波数（例えば、８０ＭＨｚ）で動作するクロック／タイミング回路２００の精度と同程度に良好であり、ｃ１およびｃ２の実部および虚部の最大および最小を見いだす感度と同程度に良好である（式１および式２参照）。ある実施態様によれば、４ＸＤＱＳ４００による信号再構成の精度は、クロック周期の何分の１かの位相シフトがｃ１およびｃ２の顕著な変化を生じることがあるので、クロック／タイミング回路２００の８０ＭＨｚ周波数よりもはるかによい（式１および式２ならびに図４参照）。したがって、４０ＭＨｚでのみ動作する再構成ＦＰＧＡ２５０は、本開示に一致する実施態様によれば、約１ｎｓ以下の精度で超音波エコー信号を再現する。Ｆｓが約８０ＭＨｚである実施態様によれば、方法４ＸＤＱＳ４００により、数ｎｓ、すなわち、約１ｎｓのタイミング精度を得るために少なくとも２００ＭＨｚで動作するＡＤＣ回路を必要とするであろう従来のデジタル化スキームに対して少なくとも２倍向上する。ある実施態様によれば、方法４ＸＤＱＳ４００は、図５に関連して以下で詳細に説明する再構成ＦＰＧＡによりおこなわれる。

【0040】

図５は、本開示のある実施態様による、画像再構成用再構成ＦＰＧＡ回路２５０の部分ブロック図を示す。再構成ＦＰＧＡ２５０は、Ｉ／Ｑ内部調整回路５１０と、交差項バッファ回路５２０と、再構成エンジン回路５３０とを備えることができる。ある実施態様によれば、入力データ５０１は、周波数ＦｓでＡＤＣ回路にてサンプリングしたデジタルデータを含む。方法４ＸＤＱＳ４００に一致するある実施態様によれば、周波数Ｆｓは、上記したように、ほぼ４×Ｆｃである。例えば、トランスデューサＦｃが約２０ＭＨｚである実施態様において、入力信号５０１についてのＦｓは約８０ＭＨｚである。出力データ５０２は、減少した周波数Ｆｉでの値ｃ１およびｃ２（上記式１および式２参照）などのインターリーブＩ／Ｑ対を含む。例えば、ある実施態様によれば、Ｆｉの値は、ほぼ１／２Ｆｓでよい。概略８０ＭＨｚであるＦｓについては、出力５０２は、概略４０ＭＨｚで動作できる。

【0041】

ある実施態様によれば、Ｉ／Ｑ内部調整回路５１０は、デジタル入力５０１を、値ｃ１およびｃ２により形成される複素ベースバンドに変換する（式１および式２参照）。ある実施態様によれば、Ｉ／Ｑ内部調整回路５１０は、方法４ＸＤＱＳ４００をおこなって、上記で詳細に説明したように、複素データｃ１およびｃ２を提供する（図４参照）。交差項バッファ回路５２０により、Ｉ／Ｑ内部調整回路５１０により提供されるｃ１およびｃ２値の平均を求めるサポートのための２ラインまたは４ラインバッファが得られる。ある実施態様によれば、交差項バッファ回路５２０は、入力信号５０１の獲得と出力信号５０２における再構成との間のデータレートを調整するための「ピンポン」メモリとして使用される。

【0042】

再構成ＦＰＧＡ２５０は、交差項バッファ５２０によりバッファリングされ平均化されたＩ／Ｑ調整データを処理する再構成エンジン５３０を備えている。再構成エンジン５３０は、各フレーバーが一連の共通の焦点パラメータを共有したＩ／Ｑ対を、フレーバーにより処理する（例えば、上記したｃ１およびｃ２）（図３参照）。

【0043】

図６は、ある実施態様による、デジタル信号処理のためのＩ／Ｑ内部調整回路５１０の部分図である。調整回路５１０は、遅延回路６１０と、平均回路６１５と、オフセット減算回路６２０と、Ｉ／Ｑ変換回路６３０と、補間回路６４０とを備えている。ＡＤＣ回路２１６からのデジタルサンプルを含んでいる入力信号５０１を平均回路６１５により使用して、データについてのＤＣオフセットを算出する。Ｎサンプル点の総数は、一定のデータ処理サイクルについて、入力信号５０１から受信する。遅延回路６１０は、信号５０１から受信したＮサンプル点の約１／２の遅延を導入する。例えば、ある実施態様によれば、データ点４０１は、複素数値ｃ１およびｃ２の実部と虚部がやがて重なり合うように、データ点４０２に対して遅延できる（図４ならびに式１および式２参照）。当業者は、サンプリング点の総数Ｎは限定されないことは分かるであろう。ある実施態様によれば、各Ａスキャンライン当たりのサンプリング点数Ｎが１０００であることができる。ある実施態様によれば、より多くのサンプリング点、例えば、Ｎ＝１５００以上のサンプリング点を使用してもよい。

【0044】

回路６２０は、データ点Ｎから、平均回路６１５により得られるＤＣオフセットを差し引く。その結果、周波数Ｆｓで、サンプル６２５をＩ／Ｑ変換回路６３０を転送する。Ｉ／Ｑ変換回路６３０は、Ｆｃ波形のサイクルごとに複素対数ｃ１およびｃ２を形成する。Ｉ／Ｑ変換回路６３０は、ある実施において、式１および式２を使用して複素数ｃ１およびｃ２を形成する。ある実施態様によれば、Ｉ／Ｑ変換回路６３０は、４つの連続するサンプル６２５ごとに、第３および第４サンプルについての符号を変更し、第１および第３サンプルを「Ｉ」コンポーネント（例えば、図４におけるサンプル４０１）とし、サンプル２および４を「Ｑ」コンポーネント（例えば、図４におけるサンプル４０２）とする。ある実施態様によれば、ｃ１およびｃ２サンプルを、サンプリング周波数の概略１／２の周波数Ｆｉ、ほぼ１／２×Ｆｓでインターリーブする。したがって、インターリーブサンプル６３５を、周波数Ｆｉで補間回路６４０に移す。ある実施態様によれば、Ｆｓが概略８０ＭＨｚである用途では、Ｆｉは概略４０ＭＨｚでよい。

【0045】

補間回路６４０は、Ｆｉよりも低いおよびＦｉよりも高い信号周波数を減衰するためのフィルターを備えている。また、補間回路は、「Ｉ」サンプル（例えば、サンプル４０１）と「Ｑ」サンプル（例えば、サンプル４０２）との間の位相遅れを共通サンプル時間に適用する。ある実施態様によれば、補間回路６４０の出力は、Ｉ／Ｑ対として形成されるインターリーブサンプル６４５である。インターリーブサンプル６４５は、複素数値ｃ１およびｃ２（但し、ｃ１値およびｃ２値の各々は、互いに同期する「Ｉ」コンポーネントと「Ｑ」コンポーネントを含む）を含む。

【0046】

図７は、ある実施態様による、画像再構成のための再構成エンジン５３０の部分図である。再構成エンジン５３０は、回路５２０におけるバッファリング後にＩ／Ｑ内部調整回路５１０からインターリーブＩ／Ｑ対６４５を受信する。Ｉ／Ｑ対６４５は、周波数Ｆｉを有している。再構成エンジン５３０は、フレーバーにしたがって、Ｉ／Ｑ対を、フレーバーブロック７１０−１、７１０−２〜７１０−Ｋ（まとめて、フレーバーブロック７１０）に分離する。フレーバー数Ｋは限定されず、異なる実施態様で、各合成開口当たり異なる数のフレーバーを使用してもよい。トランスデューサアレイの隣接するトランスデューサ間の使用されるフレーバー数Ｋは、場合によっては、ＩＶＵＳ撮像システムの望ましい分解能に依存する。ある実施態様によれば、Ｋは８以下でよい。ある実施態様によれば、Ｋは４またはさらに２であってもよい。各フレーバーブロック７１０におけるデータ処理およびコンポーネントは、図８に関連して以下で詳細に説明する。

【0047】

図８は、ある実施態様によるフレーバーブロック７１０の部分図である。フレーバーブロック７１０は、インターリーブＩ／Ｑ対６４５を受信し、焦点制御回路８１０からの情報を用いて、フレーバーブロック７１０はＡスキャンラインモジュール８２０−１、８２０−２〜８２０−Ｆ（まとめてＡスキャンラインモジュール８２０と称する）を再構成する。Ａスキャンラインモジュール８２０は、検出ヘッド１５０付近で使用される合成開口の各々についてベースバンドＡスキャンを再構成してもよい。ベースバンドＡスキャンは、上記で詳細に説明したスキャンライン３３０−１としてもよい（図３参照）。検出ヘッド１５０付近の全体２Ｄフレームを収集するのに使用される合成開口数Ｆは、６４、１２８またはそれ以上であってもよい。ある実施態様によれば、合成開口は、検出ヘッド１５０付近に設けられたトランスデューサ要素１５１の各々に集中してもよい。このような実施態様によれば、ベースバンドＡスキャンは、トランスデューサの各々について生成してもよい。したがって、６４のトランスデューサ要素１５１を有する検出ヘッド１５０について、ベースバンドＡスキャンの数Ｆ＝６４をおこなうことができる。同様に、１２８の要素を有する検出ヘッド１５０については、ベースバンドＡスキャンライン数Ｆ＝１２８を形成できる。

【0048】

焦点制御回路８１０は、Ａスキャンモジュール８２０の各々により処理される焦点情報を保存する。ある実施態様によれば、焦点制御回路８１０は、ベースバンドＡスキャンライン３３０−１に沿った各焦点ゾーン３１０についての位相差情報を保存する第１アキュムレータを備えている（図３参照）。ある実施態様によれば、焦点制御回路８１０は、ベースバンドＡスキャンライン３３０−１に沿った各焦点ゾーン３１０についての第２位相差情報を保存する第２アキュムレータを備えている。

【0049】

また、図８は、フレーバー補間回路８４０における処理のためのＡスキャンラインモジュール８２０の情報を保存するＡスキャンラインバッファ回路８３０を示す。フレーバー補間回路８４０は、バッファ８３０により供給されるＡスキャンライン間の値を補間して、フレーバーブロック７１０におけるフレーバーに対応する位置での信号値を得る。例えば、フレーバー補間回路８４０において算出されるフレーバーは、ベースバンドＡスキャン３３０−１との角度がΔφ₂である、フレーバー３３０−２としてもよい（Ｘ軸に沿った、図３参照）。ある実施態様によれば、フレーバー補間回路８４０は、ベースバンドＡスキャン３３０−１に沿った位相を含む信号の第１値と、隣接するベースバンドＡスキャンに沿った位相を含む信号の第２値を使用して、フレーバー３３０−２に沿った信号の値を得る。隣接するＡスキャンは、ベースバンドＡスキャンライン３３０−１との角度がΔφ₃である要素１５１−２に対応してよい（図３参照）。

【0050】

上記したフレーバーブロック７１０を用いたある実施態様によれば、減少したフレーバーブロック数Ｋが、再構成エンジン５３０において必要である（図７参照）。例えば、ある実施態様によれば、１つ（Ｋ＝１）または２つ（Ｋ＝２）のフレーバーブロックのみが使用される。このような実施態様では、４、８またはそれ以上のフレーバーを用いた例と比較して、再構成ＦＰＧＡ２５０において、メモリおよび算出リソースが４倍〜８倍減少する。したがって、方法４ＸＤＱＳ４００と組み合わせてフレーバー補間回路８４０を用いた実施態様によれば（図４参照）、正味８倍〜１６倍の簡略化がなされる。上記の簡略化は、フレーバー補間によるライブスキャンの減少、および、上記で説明した方法４ＸＤＱＳ４００の動作の頻度がほぼ２倍減少したことによる（図４参照）。

【0051】

ある実施態様によれば、フレーバー補間回路８４０を使用して、８フレーバーを算出し、３３０−１および３３０−２などのＡスキャンにより得られる２つのフレーバー補間する（図３参照）。

【0052】

本開示に一致する再構成エンジンにおける「フレーバー」の一部または全ては、位相を含むベースバンドＡスキャン間の単純な補間により生成できる。上記した図３に関連して説明したように保存された位相情報は、Ｉ／Ｑ対６４５（ｃ１およびｃ２）において維持され、２Ｄ画像の正確な再構成が可能となる。ベースバンドＡスキャン（位相を含む）を補間することにより、遅延和再構成プロセスの直線性が保持され、その結果、補間は、完全再構成スキャンライン間の中間Ａスキャン（フレーバー）を正確に算出できる。ある実施態様によれば、ベースバンドＡスキャンの空間サンプルを選択して正確な画像再構成をおこなう。

【0053】

スキャンライン間の補間（またはいくつかのスキャンラインについての空間フィルタリングでさえ）は、より多くのフレーバーを再構成エンジン５３０に付加するよりも単純である。複雑性の減少は、検出ヘッド１５０におけるアレイ要素１５１の数の増加ととともにより顕著となる。複数のフレーバーの再構成を除去することにより、ＩＶＵＳシステム１００のハードウエアおよび計算の複雑性を実質的に減少させることができる。これには、再構成エンジン５３０を収容するＦＰＧＡ２５０についての電力消費が含まれる。

【0054】

ある実施態様によれば、４つのフレーバーを計算して６４のベースバンドＡスキャンから２５６ライン画像を得る。補間器８４０を用いて補間される各フレーバーは、データメモリ、焦点メモリおよびＤＳＰハードウエアの面での再構成の要件を減少する。したがって、８つのフレーバーから１つのフレーバーに再構成エンジン５３０を減少すると、メモリが８倍節約でき、およびクロック速度または使用される処理チャンネル数が８倍減少する。

【0055】

フレーバー補間器８４０における補間ハードウエアは、エコー信号４０５から直接得られた「ネイティブ」Ａスキャンのための再構成ハードウエアと比較してオーバーヘッドが小さい。例えば、２つのフレーバー（Ｋ＝２、図７参照）を用いた画像再構成の方法を方法４ＸＤＱＳ４００によるデータ処理の２倍の簡略化（例えば、２００ＭＨｚ〜８０ＭＨｚサンプル速度）と組み合わせると、既存の手法に対して複雑性が８倍減少する。

【0056】

ある実施態様によれば、フレーバー補間８４０では、ＩコンポーネントとＱコンポーネント（図４においてそれぞれサンプリング点４０１および４０２）の線形補間を使用する。ある実施態様によれば、フレーバー補間器８４０は、より正確であるが、実行するにはわずかにより複雑である大きさ／位相補間を使用する。あるこのような実施態様によれば、値ｃ１およびｃ２（式１および式２参照）の大きさ（ＭＡＧ）の補間およびそれらの位相（ＰＨＡＳ）を以下のようにして使用する：

【数2】

（式中、Ｉ＝４０２ａまたはＩ＝−４０２ｂ；およびＱ＝４０１ａまたはＱ＝−４０１ｂ（式１および式２参照）。）

【0057】

ある実施態様によれば、フレーバー補間器８４０では、小さなＦＩＲフィルター（空間低パスフィルター）を使用して隣接するベースバンドＡスキャン間のスムージングをおこなう。

【0058】

ある実施態様によれば、フレーバー補間器８４０は、１フレーバースキームについて、わずか２４のデジタル信号処理（ＤＳＰ）スライスおよび４８のメモリブロックを用いて実行する。ある実施態様によれば、２フレーバースキームにおいて、４８のＤＳＰスライスと９６のメモリブロックを使用する。ある実施態様によれば、クロック／タイミング回路２００において、ＤＳＰスライス数とクロック速度との間の好ましいトレードオフが得られる（例えば、２つのフレーバーの選択について８０のＤＳＰスライス）。したがって、ある実施態様によれば、ＤＳＰスライスの増加とクロック速度の減少が得られる。

【0059】

本明細書に開示されている画像再構成の実施態様は、現在のハードウエアの改良の観点から望ましい。例えば、１２８要素のアレイは、検出ヘッド１５０における６４アレイと比較してリソースが概略２倍である。クロック速度は、より高い周波数アレイについて、それに応じて増加する。本明細書に開示されている画像再構成についての構成では、１２８要素アレイに対しての全体の再構成エンジンは、単一のＳｐａｒｔａｎ−６ＦＰＧＡ（最大１８０ＤＳＰスライスおよび２６８メモリブロック）またはシリーズ７ファミリー装置（Ａｒｔｉｘ／Ｖｉｒｔｅｘ）（適度なクロック速度（＜１００ＭＨｚ）で動作する）に調度良い。

【0060】

隣接フレーバー（２つの要素間）は、互いに全く同じエコー信号（交差項）を線形結合して構成されている。隣接フレーバー間の主な差は、累積して合成フォーカススキャンラインを形成したときの種々のエコー信号に適用される複合加重にある。一つの再構成スキャンラインから次に移動すると、種々のエコーコンポーネントに加えられる加重および位相シフトのほとんどはほんの少量だけ異なる。したがって、ネイティブスキャンライン間の加重の補間により、一つのフレーバーから次へのスムーズに移行する。「ネイティブ」スキャンラインは、ベースバンドＡスキャンラインまたはフレーバーを有するＡスキャンラインであることができる。ネイティブスキャンラインは、トランスデューサ１５０にトリガーされたインパルスにより生成されるエコー信号を収集することにより得られる。

【0061】

ある実施態様によれば、検出ヘッド１５０は、開口幅が１０波長であり、角度要素間隔が０．１ラジアンである。このような実施態様によれば、空間周波数帯域幅は、２０波長（往復伝搬）である。典型的なアポディゼーション機能について、空間周波数応答のほとんどは、１０波長によりカバーされ、空間周波数応答のほんのわずかの末端だけが全２０波長空間帯域幅にまで広がっている。上記した実施態様によれば、たった０．１ラジアンの増分（アレイ要素間隔に対応する）で画像をサンプリングする１フレーバーは、まばらすぎて許容できる空間分解能を得ることができないことがある。したがって、０．０５ラジアンだけ分離した２つのフレーバーなどのネイティブスキャンフレーバーが、画像アーチファクトを減少するために望ましいことがある。

【0062】

図９は、本開示の一部の実施態様により処理した音響信号の点広がり関数（ＰＳＦ）のグラフ９００である。曲線９０１は、回折限界音響画像のＰＳＦを示す。曲線９０３は、フレーバー補間器８４０において線形補間を用いて得られた音響画像のＰＳＦを示す。曲線９０２は、フレーバー補間器８４０における４点空間フィルタリングを用いて得られた音響画像のＰＳＦを示す。グラフ９００におけるＰＳＦは、データのハニング重み付けおよび１つのフレーバーを用いて得られる。

【0063】

図９に示す実施態様によれば、画像品質は、線形補間（曲線９０３）または４点フィルタリング（曲線９０２）を用いた主ローブ幅（分解能）で低下してもよい。また、４点ＦＩＲフィルターでのサイドローブレベルの顕著な増加も認めることができる。これは、単一フレーバーでの再構成エンジン５３０の大幅な簡略化からのトレードオフによるものである。

【0064】

図１０は、本開示のある実施態様により処理された音響信号についてのＰＳＦのグラフ１０００である。グラフ１０００では、ハニング重り付けおよび２つのフレーバーを用いた画像再構成エンジン５３０についての結果が得られる。追加のフレーバーを再構成して、角度間隔が０．０５ラジアンである要素間の画像に入れると、画像はよくサンプリングされ、補間または空間フィルタリングにより適切に真像を再構成することが観察される。曲線１００３は、線形補間を用いた再構成エンジン５３０の結果を示す。曲線１００２は、ＰＳＦについての４点空間フィルタリングを用いた再構成エンジン５３０の結果を示す。この場合、線形補間では、主ローブ幅が適度に増加し、一方、４点ＦＩＲフィルターでは、理論ＰＳＦと比較して、分解能がわずか５％低下する。いずれの補間法でもサイドローブの顕著な増加はない。

【0065】

図１１は、本開示のある実施態様による画像再構成についての方法１１００のフローチャートである。方法１１００は、場合によっては、ＦＰＧＡ２５０に設けられたメモリ回路およびプロセッサ回路によりおこなわれる。ある実施態様によれば、方法１１００は、ＦＰＧＡ２５０により部分的におこなわれ、ＡＤＣ回路２１６およびクロック／タイミング回路２００により部分的におこなわれる。さらに、ある実施態様によれば、方法１１００は、制御システム１０６によりおこなわれる。

【0066】

工程１１１０では、複数のトランスデューサから信号を受信することが含まれる。工程１１１０において、複数のトランスデューサは、合成開口を形成していてもよい。工程１１１０では、受信した信号は、トランスデューサの共鳴周波数Ｆｃを中心とした周波数帯域を有するエコー信号でよい。工程１１２０では、中心周波数Ｆｃの少なくとも２倍のデジタル化周波数を有するアナログ／デジタル変換器における信号をサンプリングすることが含まれる。工程１１２０は、中心周波数Ｆｃの約４倍のデジタル化周波数を有する信号を処理することを含んでいてもよい。工程１１３０では、複素対数におけるデータ点を整理することが含まれる。ある実施態様によれば、工程１１３０は、データ点をインターリーブして、９０°位相遅れだけ互いに分離した２セットとすることを含む。

【0067】

工程１１３０では、受信した信号の位相は、２つのインターリーブデータセットにおける電圧値を測定することにより見いだすことができる。例えば、ある実施態様によれば、第１インターリーブデータセットの和を使用し、第２インターリーブデータセットの和を使用するとともに、全体のデータセットの位相を調整する。また、第１インターリーブデータセットの和を最大化する位相の値により、第２インターリーブデータセットの和を最小化してもよい。この値は、デジタル化周波数の値の約４分の１（１／４）の周波数で受信した音響エコー信号の位相でよい。ある実施態様によれば、複素対数は、上記した式１および式２で定義した複素数値ｃ１およびｃ２である。

【0068】

工程１１４０では、アキュムレータを用いて複素データ点の位相を調整することが含まれる。工程１１４０は、複素データ点と関連する焦点ゾーンを見いだすこと、およびデータ点の位相を見いだすこと（フレーバー方向との関連で）を含む。また、工程１１４０は、組織点と、合成開口における各トランスデューサ要素との間の位相値を用いて各データ点についての交差項を定義することを含む。工程１１５０では、フレーバー間の複素データ点を補間することが含まれる。ある実施態様によれば、工程１１５０は、別個に複素データ点の実部と虚部について、線形補間を用いることを含む。ある実施態様によれば、工程１１５０は、非線形関数を用いて複素データ点の強度値と位相値を補間することを含む（式３および式４参照）。また、工程１１５０は、補間値を用いて血管組織の２Ｄ画像を形成する工程を含んでいてもよい。

【0069】

ある実施態様によれば、本明細書で開示されている４点ＦＩＲ空間フィルターを用いた２フレーバー再構成エンジンを、８フレーバー再構成と比較して、認知できるような画像品質の低下がない画像再構成に使用する。方法４ＸＤＱＳ４００と関連して少なくとも２倍の節減およびフレーバーにおいて４倍の減少（８から２に減少）を考慮すると、本明細書に開示されている構成により、複雑性が少なくとも８倍減少する。図３に関連して上記で詳細に説明した、コンパクトフォーカスメモリスキームにより、第１および第２差法を用いて合成開口におけるトランスデューサ要素についての位相情報を保存することで、複雑性がさらに減少する。

【0070】

デジタル化法４ＸＤＱＳ４００により、ＰＩＭ１０４の設計および操作が簡略となる。ある実施態様によれば、方法４ＸＤＱＳ４００により、データ獲得についての速度要件が２倍減少できる。これとフレーバー再構成の簡略化により、全体の画像再構成プロセスにおいて最大８倍の向上ができる。ある実施態様によれば、ＰＩＭ１０４は、ＰＩＭ内に複雑度が低い（および低電力）再構成エンジンを備えたソリッドステートＰＩＭであり、Ａスキャンを低帯域幅デジタルリンクにより制御システム１０６に直接供給する。ある実施態様によれば、グレイスケールデータについてのＰＩＭ１０４と制御システム１０６との間の伝送速度は、８メガバイト／秒である。このような実施態様によれば、スキャン変換は、制御システム１０６でおこなわれ、一方、フレーバー補間はＰＩＭ１０４でおこなわれる。ある実施態様によれば、再構成ベースバンドデータは、ＰＩＭ１０４と制御システム１０６との間の１２メガバイト／秒リンクで送られ、フレーバー補間およびグレイスケール変換は制御システム１０６でおこなわれる。

【0071】

上記した開示の実施態様は、典型例にすぎない。当業者には、具体的に開示されているものから種々の代替実施態様が分かるであろう。また、これらの代替実施態様は、本開示の範囲内である。開示自体、以下の請求の範囲によってのみ限定される。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】